KR100206898B1 - 멀티세트 디램 제어장치 - Google Patents

Abstract

본 발명은 마이크로 프로세서를 이용한 멀티세트 디램(DRAM) 제어장치에 관한 것으로, 특히 포터블이나 휴대용 기기에서 디램을 적용할 때 임베디드(embedded) 프로세서의 디램 직접연결의 장점을 최대한 살리면서 부가칩수를 최소한 줄여 메모리의 확장을 용이하게 함과 아울러 전력소모도 최소한으로 할 수 있는 멀티세트 디램 제어장치에 관한 것으로, 종래에는 임베디드 시스템의 컴팩트성을 잘 활용하지 못하고, 많은 종류의 게이트와 플립플롭으로 구성된 로직을 사용하게 되어 전력소모와 시스템의 구현시 그만큼 복잡해져 부피증가의 문제점이 발생하며, 또 인터페이스에도 많은 신호들이 필요로 하게되는 문제점이 있었으나, 본 발명은 프로세서로부터 출력되는 어드레스를 입력받은 다음 디램의 선택신호가 인가되면 상기 어드레스를 디코딩하여 다수의 디램에 대한 각 횡 및 열 어드레스 스트로브 제어신호를 출력하는 어드레스 디코더와, 상기 어드레스 디코더의 출력을 인가받아 선택신호에 의해서만 입력이 전달되도록 하는 3상태 버퍼부로 구성함으로써 종래의 문제점을 해결하였다.

Description

멀티세트 디램 제어장치

제1도는 종래의 2세트 디램과 그 제어장치를 나타낸 도.

제2도는 제1도 리프레쉬 검출부의 상세 블럭도.

제3도는 제2도 각 단의 출력 파형도.

제4도는 본 발명 멀티세트 디램 제어장치를 나타낸 도.

제5도는 본 발명 전자 스위치부를 나타낸 상세도.

제6도는 본 발명의 다른 실시예를 나타낸 도.

제7도는 본 발명 전자 스위치부의 다른 실시예를 나타낸 도.

* 도면의 주요부분에 대한 부호의 설명

100 : 프로세서 110 : 제어부

120, 130 : 디램 112, 200 : 어드레스 디코더

210 : 3상태 버퍼부

본 발명은 마이크로 프로세서를 이용한 멀티세트 디램(DRAM) 제어장치에 관한 것으로, 특히 포터블이나 휴대용 기기에서 디램을 적용할 때 임베디드(embedded) 프로세서의 디램 직접연결의 장점을 최대한 살리면서 부가칩수를 최소한 줄여 메모리의 확장을 용이하게 함과 아울러 전력소모도 최소한으로 할 수 있는 멀티세트 디램 제어장치에 관한 것이다.

일반적으로 2세트 디램과 그 제어장치는 제1도에 도시된 바와 같이, 어드레스 및 데이타, 그리고 열과 행의 어드레스 스트로브신호()와 리드/라이트신호(RD/)를 출력하는 프로세서(100)와, 상기 프로세서(100)로부터 어드레스와 스트로브신호()를 인가받아 각 디램(120,130)의 스트로브신호()의 인가여부를 결정하는 제어부(110)와, 상기 제어부(110)의 출력결과에 의해 상기 프로세서(100)로 부터 출력되는 스트로브신호()를 인가받는 제1디램(120) 및 제2디램(130)으로 구성한다.

한편, 상기 제어부(110)는 프로세서(100)로부터 스트로브신호()를 인가받아 리프레쉬와 셀프 리프레쉬를 체크하여 멀티세트 디램(120,130)에 입력되는 스트로브신호()를 제어하는 리프레쉬 검출부(111)와, 상기 프로세서(100)로부터 어드레스를 입력받아 이를 디코딩하여 액서스(access)하고자하는 디램(120,130)을 선택하는 어드레스 디코더(112)와, 상기 리프레쉬 검출부(111) 및 어드레스 디코더(112)의 제2디램(130)을 지정하는 선택신호를 인가받아 이를 논리조합하는 제1노아게이트(NOR1)와, 상기 리프레쉬 검출부(111) 및 어드레스 디코더(112)의 제1디램(120)을 저정하는 선택신호를 인가받아 이를 논리조합하는 제2노아게이트(NOR2)로 구성된다.

이와같이 구성된 종래의 2세트 디램과 그 제어장치를 상세히 설명한다.

제1디램(120)에서 열 어드레스 스트로브신호()와 횡 어드레스 스트로브신호()가 유효할려면 제어부(110)의 제2노아게이트(NOR2)의 출력이 0이어야 하며, 제2디램(130)도 제1디램(120)의 경우와 마찬가지가 된다.

상기 제1노아게이트(NOR1)와 제2노아게이트(NOR2)는 그 특성상 입력이 하나라도 1이면 그의 출력은 0이 되므로, 어드레스 디코더(112)의 출력상태에 따라서 제1디램(120) 또는 제2디램(130)이 정상적인 리드와 라이트 동작을 수행하고, 선택되지 않는 디램은 디스에이블 상태가 된다.

또한, 리프레쉬 동작중에는 상기 제1디램(120)과 제2디램(130)이 모두 리프레쉬 동작을 해야하기 때문에 리프레쉬 검출부(111)의 출력이 1이 되면 된다.

상기 리프레쉬 검출부(111)를 제2도를 참조하여 좀 더 상세히 설명한다.

제1도에 도시된 제어부(110)의 노아게이트(NOR1,NOR2)의 출력을 통해 디램(120,130)에 입력되는 열 어드레스 스트로브 및 횡 어드레스 스트로브 또는 셀프 리프레쉬의 시작조건인 열 어드레스 스트로브신호()가 제3도 (b)에 도시된 바와같이 1이고, 횡 어드레스 스트로브신호()가 제3도(c)에 도시한 바와같이 0이라는 조건을 인버터(I1,I2)와 앤드게이트(AND)에 의해 검출(제3도 (d)에 도시)하고, 이 검출된 신호를 제3도 (a)에 도시된 바와같은 클럭(CKIO)에 의해 플립플롭(F/F 1)에서 제3도(e)에 도시된 바와같이 1이 되는 시간을 연장하게 된다.

그러나 횡 어드레스 스트로브신호()가 0인상태에서 일정시간이 지난후 열 어드레스 스트로브신호()도 0이 되므로 앤드게이트(AND)의 출력이 0이 되어 상기 열 어드레스 스트로브 및 횡 어드레스 스트로브로 셀프 리프레쉬의 시작조건을 검출하여 계속 유지할 수 없다.

따라서, 이를 해결하기 위하여 횡 어드레스 스트로브신호()가 모두 1에서 그중 하나가 0이될때를 클럭으로 하는 플립플롭(F/F 2)을 사용하여 이때 입력되는 열 어드레스 스트로브신호()를 래치시키고, 열 및 횡 어드레스 스트로브신호()가 모두 1이될때 이 플립플롭(F/F 2)의 클리어 조건이 만족되므로, 제3도 (f)에 도시된 리프레쉬 검출신호를 만들어 낼 수 있다.

그러므로, 오아게이트(OR)는 상기 엔드게이트(AND)의 출력과 플립플롭(F/F 1,F/F 2)의 출력을 인가받아 이를 논리조합함으로써 제3도 (h)에 도시된 바와같은 신호가 출력되어, 리프레쉬일때의 상기 열 및 횡 어드레스 스트로브신호()들은 정상적으로 디램(120,130)에 공급 가능하게 된다.

그러나, 현재 출시되는 리스크(RISC)프로세서는 대부분이 디램에 직접 연결이 가능하도록 열 및 횡 어드레스 스트로브신호를 제공하지만, 메모리확장으로 인하여 디램이 2세트 이상이 되면 리프레쉬와 전력소비등의 문제로 인해 직접 연결이 불가능하고, 그에 대한 다수의 부가로직이 필요로 하게 된다.

이로인해 임베디드 시스템의 컴팩트성을 잘 활용하지 못하고, 많은 종류의 게이트와 플립플롭으로 구성된 로직을 사용하게 되어 시스템의 구현시 그만큼 복잡해져 부피증가의 문제점이 발생하며, 또 인터페이스에도 많은 신호들이 필요로 하게 되는 문제점이 있었다.

따라서, 본 발명은 하나의 어드레스 디코더에 의해 다수의 스트로브신호를 출력하도록 하고, 이의 출력을 디램(DRAM) 선택신호에 의해 3상태 버퍼부를 통해 전달하여 전자 스위치를 통해 다수의 디램에 열 및 횡 어드레스 스트로브신호를 인가할 수 있도록 하는데 목적이 있는 것으로, 이와같은 목적을 갖는 본 발명을 상세히 설명한다.

본 발명 멀티세트 디램 제어장치는 제4도 및 제5도에 도시한 바와같이, 프로세서로부터 출력되는 어드레스(A22,A23)를 입력받은 다음 디램의 선택신호()가 인가되면 상기 어드레스(A22,A23)를 디코딩하여 다수의 디램에 대한 각 횡 및 열 어드레스 스트로브 제어신홀르 출력하는 어드레스 디코더(200)와, 상기 어드레스 디코더(200)의 출력을 인가받아 상기 디램 선택신호()에 의해서만 입력이 전달되도록 하는 3상태 버퍼부(210)와, 상기 3상태 버퍼부(210)의 출력에 따라 입력되는 열 및 횡 어드레스 스트로브신호()를 제어하는 전자 스위치부로 구성한다.

이와같이 구성한 본 발명의 작용 및 효과를 상세히 설명한다.

어드레스 디코더(200)의 두 입력에는 프로세서(100)로부터 출력되는 상위 비트의 어드레스(A22,A23)가 입력되고, 인에이블단자에는 접속된 다수의 디램에 대한 선택신호()가 인가되어 디램 공간의 액서스시에만 어드레스 디코더(200)가 인에이블된다.

여기서, 상기 어드레스 디코더(200)가 4M바이트 단위로 디코딩하고 있고, 현재 액서스하고자 하는 디램 공간이 4개라고 가정한다면, 그 어드레스 디코더(200)는 입력되는 어드레스(A22,A23)를 디코딩하여 4개의 각 디램에 대한 횡 및 열 어드레스 스트로브 제어신호를 출력하게 된다.

이 제어신호는 3상태 버퍼부(210)의 각 버퍼로 입력되어 선택신호()에 의해 하나가 선택되어 출력되는 열 및 횡 어드레스 스트로브 제어신호는 저전위가 되고, 이 신호는 제5도에 도시한 전자 스위치부의 트랜지스터(Q1,Q2)의 베이스에 인가되며, 상기의 전자 스위치부는 디램의 연결 갯수에 따라 그에 상응하는 갯수가 있어야 한다.

이에 따라, 상기 트랜지스터(Q1,Q3)는 정상적으로 선택되었으므로 오프되며, 이로인해 트랜지스터(Q2,Q4) 또는 오프됨으로써 프로세서로부터 인가되는 열 및 횡 어드레스 스트로브신호()는 디램에 인가되며, 나머지 영역의 디램에 대한 전자 스위치부의 입력에는 고전위가 인가되어 열 및 횡 어드레스 스트로브신호가 고전위가 되므로 디램의 전력의 소비가 줄어들게 된다.

다시 간략히 정리하면, 어드레스 디코더(200)에 인가되는 상위 비트의 어드레스(A22,A23)데이타가 00일때 어드레스 영역중 앞의 4M 바이트가 선택되어 이영역에 있는 디램의 열 및 횡 어드레스 스트로브신호()는 정상적으로 공급되나 나머지 디램 영역에 대해서는 상기 어드레스 디코더(200)의 출력이 모두 고전위이므로 열 및 횡 어드레스 스트로브신호()가 아닌 고전위의 신호를 전자 스위치부에 공급하여 열 및 횡 어드레스 스트로브신호를 디스에이블 시킴으로써 전력소모를 줄이게 된다.

또한 디램의 리프레쉬중에는 모든 디램 영역에 열 및 횡 어드레스 스트로브신호()가 공급되어야 하는데, 이때는 전자 스위치를 모두 오프시켜야 한다.

그런데, 디램의 리프레쉬 동작중에는 상기 어드레스 디코더(200)의 인에이블 단자에 연결된 선택신호()가 모두 고전위가 되므로, 3상태 버퍼부(210)는 하이-임피던스 상태가 되어 전자 스위치부와는 분리되고, 상기 3상태 버퍼부(210)의 출력이 풀-다운 되어 있으므로 모든 전자 스위치부는 오프된다.

따라서, 모든 디램 영역에 대한 열 및 횡 어드레스 스트로브신호()가 제대로 모든곳에 공급되어 디램의 리프레쉬가 정상적으로 수행된다.

또한, 전력소모가 문제시 되지 않을 경우에는 제6도에 도시한 바와같이 디램 영역을 구별하여 주는데 상위비트의 어드레스(A22), 읽기/쓰기제어신호(RD/) 및 칩선택 신호()를 이용하여 하나의 어드레스 디코더로 멀티 세트 디램의 제어가 가능하다.

만약 이에 대하여 전력소모를 줄일려고 한다면 제7도에 도시한 바와같이 피채널 모스페트(P-channel MOSFET)를 이용 전자스위치를 구성할 수도 있다.

상기에서 설명한 본 발명에 따르면 디램 선택신호에 의해 디램에 인가되는 신호를 구별하여 주기때문에 인터페이스 라인의 수가 절약되고, 액티브되어 있는 디램의 영역에 대해서만 신호를 공급함으로써 포터블, 휴대용 기기에서 요구되는 저전력 기능을 지원하며, 어드레스 디코더의 개조만으로 손쉽게 멀티 세트 디램의 구현이 가능함과 아울러 부품수도 적어 공간 활용면에서도 유리한 효과가 있게 된다.

Claims (1)

1. 프로세서로부터 출력되는 상위비트의 어드레스(A22, A23)를 입력받은 다음 디램의 선택신호()가 인가되면 상기 어드레스(A22, A23)를 디코딩하여 다수의 디램에 대한 각 횡 및 열 어드레스 스트로브 제어신호로 출력하는 어드레스 디코더(200)와, 상기 선택신호()에 따라 인에이블 제어를 받아 상기 어드레스 디코더(200)의 출력을 버퍼링하여 출력하는 3상태 버퍼부(210)와, 상기 3상태 버퍼부(210)의 출력에 따라 입력되는 열 및 횡 어드레스 스트로브신호()를 선택적으로 출력하는 전자 스위치부로 구성하여 된 것을 특징으로 하는 멀티 세트 디램 제어장치.