KR100238242B1 - 반도체 메모리장치의 동작 제어장치 - Google Patents

반도체 메모리장치의 동작 제어장치 Download PDF

Info

Publication number
KR100238242B1
KR100238242B1 KR1019970015004A KR19970015004A KR100238242B1 KR 100238242 B1 KR100238242 B1 KR 100238242B1 KR 1019970015004 A KR1019970015004 A KR 1019970015004A KR 19970015004 A KR19970015004 A KR 19970015004A KR 100238242 B1 KR100238242 B1 KR 100238242B1
Authority
KR
South Korea
Prior art keywords
signal
inverting
output signal
clock signal
mode
Prior art date
Application number
KR1019970015004A
Other languages
English (en)
Other versions
KR19980077763A (ko
Inventor
박찬석
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970015004A priority Critical patent/KR100238242B1/ko
Priority to TW087100504A priority patent/TW436688B/zh
Priority to JP04974098A priority patent/JP3754201B2/ja
Priority to US09/064,687 priority patent/US6060916A/en
Publication of KR19980077763A publication Critical patent/KR19980077763A/ko
Application granted granted Critical
Publication of KR100238242B1 publication Critical patent/KR100238242B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 단일 데이터 율(SINGLE DATA RATE, 이하 SDR이라 함) 모드와 이중 데이터 율(DOUBLE DATA RATE, 이하 DDR이라 함) 모드를 하나의 제품으로 실장한 반도체 메모리 장치에 관한 것이다.
본 발명은 동기식 반도체 메모리 장치에 있어서,외부에서 입력되는 조절 신호에 응답하여, 시스템 클락 신호의 단일 방향 천이에 대하여 펄스가 발생되는 SDR 모드와 시스템 클락 신호의 단일 방향 천이에 대하여 펄스가 발생되는 DDR 모드 중 어느 하나를 선택하는 동작 제어 장치를 구비하는 것을 특징으로 하여, 생산성을 향상시키고, 생산 비용을 감소시킨다.

Description

반도체 메모리 장치의 동작 제어 장치
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 단일 데이터 율(SINGLE DATA RATE, 이하 SDR이라 함) 모드와 이중 데이터 율(DOUBLE DATA RATE, 이하 DDR이라 함) 모드를 하나의 제품으로 실장한 반도체 메모리 장치의 동작 제어 장치에 관한 것이다.
컴퓨터 시스템은 주어진 작업들에 대한 명령들을 실행하기 위한 중앙 처리 장치(CPU)와, CPU가 요구하는 데이터, 프로그램 등을 저장하기 위한 주 메모리를 일반적으로 가지고 있다. 그러므로 컴퓨터 시스템의 성능 향상을 위해서는 CPU의 동작 속도를 향상시키는 것과 CPU가 대기 시간없이 동작하여 주 메모리로의 억세스 시간이 가능한 한 짧게 만드는 것이 요구된다. 이와 같은 요구에 의하여 시스템 클락의 제어를 받아 동작하여 주 메모리로의 억세스 시간이 매우 짧은 동기식 디램(SDRAM)이 출현하게 되었다.
통상적으로 SDRAM은 시스템 클락의 천이에 의해 발생되는 펄스 신호에 응답하여 동작이 제어되는 것을 특징으로 한다. 그리고 시스템 클락의 천이에 의한 펄스 신호 발생 방식은 SDR 모드와 DDR 모드로 나눌 수 있다. SDR 모드는 시스템 클락이 "하이(HIGH)에서 로우(LOW)로" 또는 "로우(LOW)에서 하이(HIGH)로" 중의 한 가지 방향의 천이에 대해서만 펄스 신호를 발생시켜 DRAM 소자가 동작하도록 하는 방식이다. 그리고 DDR 모드는 시스템 클락이 "하이(HIGH)에서 로우(LOW)로" 또는 "로우(LOW)에서 하이(HIGH)로"의 양쪽 방향의 천이 모두에 대하여, 펄스 신호를 발생시켜 DRAM 소자가 동작하도록 하는 방식이다.
DDR 모드는 데이터의 출력 또는 입력 동작이 수행되므로 넓은 동작 가능 주파수(BAND WIDTH) 특성을 가진다. 그러므로 DDR 모드는 초고속 SDRAM의 구현을 위해서는 매우 큰 장점을 지니게 된다. 반면에 SDR 모드는 설계가 용이한 장점을 지닌다.
한편, 통상적인 설계 방식에 있어서는 초고속 시스템에 요구되는 메모리 소자에 대해서는 DDR 모드를 채용하는 반면, 그렇지 않는 메모리 소자에 대해서는 SDR 모드를 채용하였다.
도 1은 SDR 모드를 채택한 종래 기술의 반도체 메모리 장치의 동작 제어 장치를 나타낸 것이고, 도 2는 DDR 모드를 채택한 종래 기술의 반도체 메모리 장치의 동작 제어 장치를 나타낸 것이다.
DDR 모드를 채용하는 메모리 장치의 신호 셋업 타임(SIGNAL SET-UP TIME)과 홀드 타임(HOLD TIME)은 SDR 모드를 채용하는 메모리 장치와는 달리 시스템 클락의 천이 발생할 때 마다 정의되고 데이터 출력도 매번 일어난다. 따라서 DDR 모드를 채용한 메모리 장치와 SDR 모드를 채용한 메모리 장치는 호완성을 가질 수 없다. 그러므로 종래 기술의 반도체 메모리 장치의 동작 제어 장치는 DDR 모드와 SDR 모드를 옵션(OPTION) 방식을 사용하지 않고 별개의 소자로써 제품의 제작 공정이 진행됨에 따라 생산성 측면에서 효율이 낮아지고 생산비용도 상승하게 된다.
따라서 본 발명의 목적은 SDR 모드와 DDR 모드의 회로 구현을 옵션 방식을 도입하여 메모리 소자에 실장함으로써, 생산성이 향상되고 생산 비용이 감소하는 반도체 메모리 장치의 동작 제어 장치를 공급하는 데 있다.
도 1은 SDR 모드를 채택한 종래 기술의 반도체 메모리 장치의 동작 제어 장치를 나타낸 도면이다.
도 2는 DDR 모드를 채택한 종래 기술의 반도체 메모리 장치의 동작 제어 장치를 나타낸 도면이다.
도 3은 본 발명의 반도체 메모리 장치의 동작 제어 장치의 실시예를 나타낸 블락도이다.
도 4a와 도 4b는 본 발명의 반도체 메모리 장치의 동작 제어 장치의 모드 선택부(301)의 실시예를 나타낸 도면이다.
도 5는 본 발명의 반도체 메모리 장치의 동작 제어 장치의 시프트 레지스터(305)의 실시예1을 나타낸 도면이다.
도 6은 본 발명의 반도체 메모리 장치의 동작 제어 장치의 시프트 레지스터(305)의 실시예1의 주요 단자의 타이밍도를 나타낸 도면이다.
도 7은 본 발명의 반도체 메모리 장치의 동작 제어 장치의 시프트 레지스터(305)의 실시예2를 나타낸 도면이다.
도 8은 본 발명의 반도체 메모리 장치의 동작 제어 장치의 시프트 레지스터(305)의 실시예2의 주요 단자의 타이밍도를 나타낸 도면이다.
도 9는 본 발명의 반도체 메모리 장치의 동작 제어 장치의 중계기(309)의 실시예를 나타낸 도면이다.
도 10은 본 발명의 반도체 메모리 장치의 동작 제어 장치의 중계기(309)의 실시예에 따른 타이밍도를 나타낸 도면이다.
도 11은 본 발명의 반도체 메모리 장치의 동작 제어 장치의 펄스 발생기(315)의 실시예를 나타낸 도면이다.
도 12는 본 발명의 반도체 메모리 장치의 동작 제어 장치의 펄스 발생기(315)의 실시예에 따른 타이밍도를 나타낸 도면이다.
도 13은 실시예1의 시프트 레지스터를 사용하여 구성한 SDR 모드에서의 본 발명의 반도체 메모리 장치의 동작 제어 장치의 주요 단자의 타이밍도를 나타낸 도면이다.
도 14는 실시예2의 시프트 레지스터를 사용하여 구성한 SDR 모드에서의 본 발명의 반도체 메모리 장치의 동작 제어 장치의 주요 단자의 타이밍도를 나타낸 도면이다.
도 15는 DDR 모드에서의 본 발명의 반도체 메모리 장치의 동작 제어 장치의 주요 단자의 타이밍도를 나타낸 도면이다.
상기와 같은 본 발명의 목적을 달성하기 위하여, 본 발명의 특징은 외부에서 입력되는 조절 신호에 응답하여, 시스템 클락 신호의 단일 방향 천이에 대하여 펄스가 발생되는 SDR 모드와 시스템 클락 신호의 단일 방향 천이에 대하여 펄스가 발생되는 DDR 모드 중 어느 하나를 선택하는 동작 제어 장치를 구비하는 것이다.
그리고 상기 본 발명의 반도체 메모리 장치의 동작 제어 장치는 소정의 마스터 신호를 발생시키는 모드 선택부; 단일 방향 천이 모드시에 상기 마스터 신호에 응답하여 소정의 클락 신호를 전송하는 제1 전송 수단; 단일 방향 천이 모드시에 상기 제1 전송 수단에 의해 전송된 상기 클락 신호의 단일 방향 천이에 대해서 출력 신호의 레벨이 천이되는 시프트 레지스터; 양방향 천이 모드시에 상기 마스터 신호에 응답하여 상기 클락 신호를 전송하는 제2 전송 수단; 양방향 천이 모드시에 상기 제2 전송 수단에 의해 전송된 상기 클락 신호의 양방향 천이에 대해서 출력 신호의 레벨이 천이되는 중계기; 단일 방향 천이 모드시에 상기 마스터 신호에 응답하여 상기 시프트 레지스터의 출력 신호를 펄스 발생단에 전송하는 제3 전송 수단; 양방향 천이 모드시에 상기 마스터 신호에 응답하여 상기 중계기의 출력 신호를 상기 펄스 발생단에 전송하는 제4 전송 수단; 및 상기 펄스 발생단의 신호의 천이가 발생할 때마다, 펄스를 발생시키는 펄스 발생 장치를 구비하는 것을 특징으로 한다.
이어서, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 여기서 각 도면에 대하여 부호와 숫자가 같은 것은 동일함을 나타낸다.
도 3은 본 발명의 반도체 메모리 장치의 동작 제어 장치의 실시예를 나타낸 블락도이다. 이를 참조하면, 본 발명의 반도체 메모리 장치의 동작 제어 장치는 모드 선택부(301), 제1 전송 수단(303), 시프트 레지스터(305), 제2 전송 수단(307), 중계기(309), 제3 전송 수단(311), 제4 전송 수단(313), 및 펄스 발생 장치(315)를 구비한다.
상기 모드 선택부(301)는 소정의 마스터 신호 XMAS를 발생한다. 그리고 상기 제1 전송 수단(303)는 단일 방향 천이(SDR) 모드시에 상기 마스터 신호 XMAS에 응답하여 소정의 클락 신호 XCLK를 전송한다. 그리고 상기 시프트 레지스터(305)는 SDR 모드시에 상기 제1 전송 수단(303)에 의해 전송된 상기 클락 신호 XCLK의 단일 방향 천이에 대해서 출력 신호 P3의 레벨이 천이된다.
상기 제2 전송 수단(307)은 양방향 천이(DDR) 모드시에 상기 마스터 신호 XMAS에 응답하여 상기 클락 신호 XCLK를 전송한다. 그리고 상기 중계기(309)는 DDR 모드시에 상기 제2 전송 수단(307)에 의해 전송된 상기 클락 신호 XCLK의 양방향 천이에 대해서 출력 신호 P4의 레벨이 천이된다.
그리고 상기 제3 전송 수단(311) SDR 모드시에 상기 마스터 신호 XMAS에 응답하여 상기 시프트 레지스터(305)의 출력 신호 P3를 펄스 발생단에 전송한다. 그리고 상기 제4 전송 수단(313)은 DDR 모드시에 상기 마스터 신호 XMAS에 응답하여 상기 중계기(309)의 출력 신호 P4를 상기 펄스 발생단에 전송한다.
그리고 상기 펄스 발생 장치(315)은 상기 펄스 발생단의 신호 P5의 천이가 발생할 때마다, 펄스 XOUT를 발생한다.
본 실시예에서는 상기 모드 선택부(301)의 출력 신호인 상기 마스터 신호 XMAS의 레벨이 "하이"일 때는 상기 제1 전송 수단(303)과 상기 제3 전송 수단(311)이 게이팅된다. 그리고 상기 시프트 레지스터(305)도 동작한다. 따라서 상기 펄스 발생단 신호 P5의 논리 상태의 천이는 상기 클락 신호 XCLK의 단일 방향 천이에 대해서만 발생하게 된다. 그러므로 상기 모드 선택부(301)의 출력 신호인 상기 마스터 신호 XMAS의 레벨이 "하이"일 때는, 상기 펄스 발생기(315)의 출력 신호 XOUT는 상기 클락 신호 XCLK의 단일 방향 천이에 대해서만 펄스를 발생하는 SDR 모드가 선택된다.
그리고 본 실시예의 상기 모드 선택부(301)의 출력 신호인 상기 마스터 신호 XMAS의 레벨이 "로우"일 때는 상기 제2 전송 수단(307)과 상기 제4 전송 수단(313)이 게이팅된다. 따라서 상기 펄스 발생단 신호의 논리 상태의 천이는 상기 클락 신호 XCLK의 양방향 천이에 대해서 발생하게 된다. 그러므로 상기 모드 선택부(301)의 출력 신호인 상기 마스터 신호 XMAS의 레벨이 "로우"일 때는, 상기 펄스 발생기(315)의 출력 신호 XOUT는 상기 클락 신호 XCLK의 양방향 천이에 대해서 펄스를 발생하는 SDR 모드가 선택된다.
도 4a는 본 발명의 반도체 메모리 장치의 동작 제어 장치의 모드 선택부(301)의 실시예를 나타낸 도면이다. 이를 참조하면, 상기 모드 선택부(301)는 사진 마스크(PHOTO MASK)에 의하여 전원 전압 VCC과 접지 전압 VSS중 어느 하나를 선택하여 상기 마스터 신호 XMAS를 발생하는 스위치(401)를 구비한다. 따라서 상기 모드 선택부의 출력단(N402)이 VCC와 접속되면, 상기 마스터 신호 XMAS의 레벨은 "하이"로 되어 SDR 모드로 동작한다. 그리고 상기 모드 선택부의 출력단(N402)이 VSS와 접속되면, 상기 마스터 신호 XMAS의 레벨은 "로우"로 되어 DDR 모드로 동작한다.
도 4b는 본 발명의 반도체 메모리 장치의 동작 제어 장치의 모드 선택부(301)의 다른 실시예를 나타낸 도면이다. 이를 참조하면, 상기 모드 선택부(301)는 앤모스 트랜지스터(403) 및 퓨즈(405)를 구비한다.
상기 앤모스 트랜지스터(403)는 그 자신의 소스가 접지 전압 VSS에 접속되고, 그 자신의 게이트는 전원 전압 VCC에 접속된다. 그리고 상기 퓨즈(405)는 그 자신의 제1 단자가 전원 전압 VCC에 접속되고, 그 자신의 제2 단자는 상기 앤모스 트랜지스터(403)의 드레인과 접속되어 상기 마스터 신호 XMAS를 발생한다.
상기 퓨즈(405)를 단락시키면, 모드 선택부의 출력단(N406)의 레벨이 상기 앤모스 트랜지스터(403)에 의하여 VSS로 된다. 따라서 상기 마스터 신호 XMAS의 레벨은 "로우"로 되어 DDR 모드로 동작한다. 그리고 상기 퓨즈(405)를 단락시키지 않으면, 모드 선택부의 출력단(N406)의 레벨이 VCC로 된다. 따라서 상기 마스터 신호 XMAS의 레벨은 "하이"로 되어 SDR 모드로 동작한다.
도 5는 본 발명의 반도체 메모리 장치의 동작 제어 장치의 시프트 레지스터(305)의 실시예1을 나타낸 도면이다. 이를 참조하면, 상기 시프트 레지스터(305)는 제1 전송 게이트(501), 제1 논리곱 반전 수단(503), 제1 반전 수단(505), 제2 전송 게이트(507), 제2 논리곱 반전 수단(509), 제1 래치 수단(511), 및 제2 래치 수단(513)을 구비한다.
상기 제1 전송 게이트(501)는 상기 클락 신호 XCLK가 하강 천이를 할 때, 즉 상기 P1의 신호가 하강 천이를 할 때, 소정의 내부 신호 XI1을 전송한다. 그리고 상기 제1 논리곱 반전 수단(503)은 단일 방향 천이(SDR) 모드에서 인에이블되고 상기 제1 전송 게이트(501)에 의해 전송된 상기 내부 신호 XI1에 응답한다.
상기 제1 논리곱 반전 수단(503)은 상기 제1 논리곱 수단(503)의 출력(N504) 신호를 반전시킨다.
상기 제2 전송 게이트(507)는 상기 클락 신호 XCLK가 상승 천이를 할 때, 즉 상기 P1의 신호가 상승 천이를 할 때, 상기 제1 반전 수단(505)의 출력(N506) 신호를 전송한다. 상기 제2 논리곱 반전 수단(509)은 단일 방향 천이(SDR) 모드에서 인에이블되고 상기 제2 전송 게이트(507)에 의해 전송된 상기 제1 반전 수단(505)의 출력 신호에 응답하여 상기 소정의 내부 신호 XI1을 발생한다.
상기 제1 래치 수단(511)은 상기 클락 신호 XCLK가 상승 천이를 할 때, 즉 상기 P1의 신호가 상승 천이를 할 때, 상기 제1 논리곱 반전 수단(503)의 출력(N504) 신호를 래치시킨다.
그리고 상기 제2 래치 수단(513)은 상기 클락 신호 XCLK가 하강 천이를 할 때, 즉 상기 P1의 신호가 하강 천이를 할 때, 상기 제2 논리곱 반전 수단(503)의 출력 신호 XI1을 래치시킨다.
그리고 상기 제1 래치 수단(511)은 제2 반전 수단(515) 및 제3 전송 게이트(517)을 구비한다. 상기 제2 반전 수단(515)은 상기 제1 논리곱 반전 수단(503)의 출력(N504) 신호를 반전시킨다. 그리고 상기 제3 전송 게이트(517)은 상기 클락 신호 XCLK가 상승 천이를 할 때, 즉 상기 P1의 신호가 상승 천이를 할 때, 상기 제1 논리곱 반전 수단(503)의 입력단(N502)에 상기 제2 반전 수단(515)의 출력(N516) 신호를 전송한다.
그리고 상기 제2 래치 수단(513)은 제3 반전 수단(519) 및 제4 전송 게이트(521)을 구비한다. 상기 제3 반전 수단(519)은 상기 제2 논리곱 반전 수단(509)의 출력 신호 XI1을 반전시킨다. 그리고 상기 제4 전송 게이트(521)은 상기 클락 신호 XCLK가 하강 천이를 할 때, 즉 상기 P1의 신호가 하강 천이를 할 때, 상기 제2 논리곱 반전 수단(509)의 입력단(N508)에 상기 제3 반전 수단(519)의 출력(N520) 신호를 전송한다.
그리고 상기 시프트 레지스터(305)는 상기 소정의 내부 신호 XI1를 버퍼링하여 상기 시프트 레지스터(305)의 출력 신호 P3를 발생시키는 버퍼 수단(523)을 더 구비한다.
도 6은 본 발명의 반도체 메모리 장치의 동작 제어 장치의 시프트 레지스터(305)의 실시예1의 주요 단자의 타이밍도를 나타낸 도면이다. 이를 참조하여 도 5의 시프트 레지스터(305)의 실시예1의 동작을 설명하면, 다음과 같다.
상기 모드 선택부의 출력 신호인 XMAS의 레벨이 "하이"일 때, 상기 시프트 레지스터(305)가 인에이블 된다. 그리고 외부에서 입력되는 입력 클락이 클락 버퍼에 의하여 버퍼링된 XCLK는 펄스파이다. 그리고 상기 XCLK가 상기 제1 전송 수단(303)에 의하여 전송된 P1도 마찬가지로 펄스파이다.
먼저 초기 상태로, 상기 P1의 레벨은 "로우"로, 상기 XI1의 레벨은 "하이"로 두자. 이 때, 도 5의 시프트 레지스터(305)의 주요 단자의 레벨을 살펴보자. 단자 N502과 단자 N506의 레벨은 "하이"이고, 단자 N508의 레벨은 "로우"이다. 그리고 상기 시프트 레지스터의 출력 신호인 P3의 레벨은 "로우"이다.
상기 P1의 레벨이 "하이"로 상승하게 되면, 상기 제2 전송 게이트(507)는 "턴온"되고 상기 제4 전송 게이트(521)는 "턴오프"되게 된다. 따라서 상기 단자 N508의 레벨은 상기 단자 N506의 레벨이 전송되어 "하이"로 상승하게 된다. 그리고 상기 단자 N508의 레벨이 "하이"로 상승하게 됨에 따라 상기 XI1의 레벨은 "로우"로 된다. 따라서 상기 P3의 레벨은 "하이"로 된다. 그리고 상기 제1 전송 게이트(501)가 "턴오프"되고 상기 제3 전송 게이트(517)이 "턴온"됨으로 인하여, 상기 단자 N502의 레벨은 이전의 레벨인 "하이" 상태를 그대로 유지한다.
그리고 상기 P1의 레벨이 다시 "로우"로 하강하게 되면, 상기 제1 전송 게이트(501)는 "턴온"되고 상기 제3 전송 게이트(517)는 "턴오프"되게 된다. 따라서 상기 단자 N502의 레벨은 상기 XI1의 레벨이 전송되어 "로우"로 하강하게 된다. 그리고 상기 단자 N502의 레벨이 "로우"로 하강하게 됨에 따라 상기 단자 N506의 레벨도 "로우"로 된다. 그리고 상기 제2 전송 게이트(507)가 "턴오프"되고 상기 제4 전송 게이트(521)이 "턴온"됨으로 인하여, 상기 XI1의 레벨은 이전의 레벨인 "로우" 상태를 그대로 유지한다. 따라서 상기 P3의 레벨은 "하이" 상태를 그대로 유지한다. 그러므로 도 5와 같은 시프트 레지스터의 실시예1에서는 상기 XCLK의 레벨이 "로우"에서 "하이"로 천이할 때, 상기 XI1 및 상기 P3의 레벨이 천이되는 단일 방향 천이(SDR) 모드가 된다.
도 7은 본 발명의 반도체 메모리 장치의 동작 제어 장치의 시프트 레지스터(305)의 실시예2를 나타낸 도면이다. 이를 참조하면, 상기 시프트 레지스터(305)는 제1 전송 게이트(701), 제1 논리곱 반전 수단(703), 제1 반전 수단(705), 제2 전송 게이트(707), 제2 논리곱 반전 수단(709), 제1 래치 수단(711), 및 제2 래치 수단(713)을 구비한다.
상기 제1 전송 게이트(701)는 상기 클락 신호 XCLK가 상승 천이를 할 때, 즉 상기 P1의 신호가 상승 천이를 할 때, 소정의 내부 신호 XI1을 전송한다. 그리고 상기 제1 논리곱 반전 수단(703)은 단일 방향 천이(SDR) 모드에서 인에이블되고 상기 제1 전송 게이트(701)에 의해 전송된 상기 내부 신호 XI2에 응답한다.
상기 제1 논리곱 반전 수단(703)은 상기 제1 논리곱 수단(703)의 출력(N704) 신호를 반전시킨다.
상기 제2 전송 게이트(707)는 상기 클락 신호 XCLK가 하강 천이를 할 때, 즉 상기 P1의 신호가 하강 천이를 할 때, 상기 제1 반전 수단(705)의 출력(N706) 신호를 전송한다. 상기 제2 논리곱 반전 수단(709)은 단일 방향 천이(SDR) 모드에서 인에이블되고 상기 제2 전송 게이트(707)에 의해 전송된 상기 제1 반전 수단(705)의 출력 신호에 응답하여 상기 소정의 내부 신호 XI2을 발생한다.
상기 제1 래치 수단(711)은 상기 클락 신호 XCLK가 하강 천이를 할 때, 즉 상기 P1의 신호가 하강 천이를 할 때, 상기 제1 논리곱 반전 수단(703)의 출력(N704) 신호를 래치시킨다.
그리고 상기 제2 래치 수단(713)은 상기 클락 신호 XCLK가 상승 천이를 할 때, 즉 상기 P1의 신호가 상승 천이를 할 때, 상기 제2 논리곱 반전 수단(703)의 출력 신호 XI2을 래치시킨다.
그리고 상기 제1 래치 수단(711)은 제2 반전 수단(715) 및 제3 전송 게이트(717)을 구비한다. 상기 제2 반전 수단(715)은 상기 제1 논리곱 반전 수단(703)의 출력(N504) 신호를 반전시킨다. 그리고 상기 제3 전송 게이트(717)은 상기 클락 신호 XCLK가 하강 천이를 할 때, 즉 상기 P1의 신호가 하강 천이를 할 때, 상기 제1 논리곱 반전 수단(703)의 입력단(N702)에 상기 제2 반전 수단(715)의 출력(N716) 신호를 전송한다.
그리고 상기 제2 래치 수단(713)은 제3 반전 수단(719) 및 제4 전송 게이트(721)을 구비한다. 상기 제3 반전 수단(719)은 상기 제2 논리곱 반전 수단(709)의 출력 신호 XI2을 반전시킨다. 그리고 상기 제4 전송 게이트(721)은 상기 클락 신호 XCLK가 상승 천이를 할 때, 즉 상기 P1의 신호가 상승 천이를 할 때, 상기 제2 논리곱 반전 수단(709)의 입력단(N708)에 상기 제3 반전 수단(719)의 출력(N720) 신호를 전송한다.
그리고 상기 시프트 레지스터(305)는 상기 소정의 내부 신호 XI2를 버퍼링하여 상기 시프트 레지스터(305)의 출력 신호 P3를 발생시키는 버퍼 수단(723)을 더 구비한다.
도 8은 본 발명의 반도체 메모리 장치의 동작 제어 장치의 시프트 레지스터(305)의 실시예2의 주요 단자의 타이밍도를 나타낸 도면이다. 이를 참조하여 도 7의 시프트 레지스터(305)의 실시예2의 동작을 설명하면, 다음과 같다.
상기 모드 선택부의 출력 신호인 XMAS의 레벨이 "하이"일 때, 상기 시프트 레지스터(305)가 인에이블 된다. 그리고 외부에서 입력되는 입력 클락이 클락 버퍼에 의하여 버퍼링된 XCLK는 펄스파이다. 그리고 상기 XCLK가 상기 제1 전송 수단(303)에 의하여 전송된 P1도 마찬가지로 펄스파이다.
먼저 초기 상태로, 상기 P1의 레벨은 "하이"로, 상기 XI2의 레벨은 "하이"로 두자. 이 때, 도 7의 시프트 레지스터(305)의 주요 단자의 레벨을 살펴보자. 단자 N702과 단자 N706의 레벨은 "하이"이고, 단자 N708의 레벨은 "로우"이다. 그리고 상기 시프트 레지스터의 출력 신호인 P3의 레벨은 "로우"이다.
상기 P1의 레벨이 "로우"로 하강하게 되면, 상기 제2 전송 게이트(707)는 "턴온"되고 상기 제4 전송 게이트(721)는 "턴오프"되게 된다. 따라서 상기 단자 N708의 레벨은 상기 단자 N706의 레벨이 전송되어 "하이"로 상승하게 된다. 그리고 상기 단자 N708의 레벨이 "하이"로 상승하게 됨에 따라 상기 XI2의 레벨은 "로우"로 된다. 따라서 상기 P3의 레벨은 "하이"로 된다. 그리고 상기 제1 전송 게이트(701)가 "턴오프"되고 상기 제3 전송 게이트(717)이 "턴온"됨으로 인하여, 상기 단자 N702의 레벨은 이전의 레벨인 "하이" 상태를 그대로 유지한다.
그리고 상기 P1의 레벨이 다시 "하이"로 상승하게 되면, 상기 제1 전송 게이트(701)는 "턴온"되고 상기 제3 전송 게이트(717)는 "턴오프"되게 된다. 따라서 상기 단자 N702의 레벨은 상기 XI2의 레벨이 전송되어 "로우"로 하강하게 된다. 그리고 상기 단자 N702의 레벨이 "로우"로 하강하게 됨에 따라 상기 단자 N706의 레벨도 "로우"로 된다. 그리고 상기 제2 전송 게이트(707)가 "턴오프"되고 상기 제4 전송 게이트(721)이 "턴온"됨으로 인하여, 상기 XI2의 레벨은 이전의 레벨인 "로우" 상태를 그대로 유지한다. 따라서 상기 P3의 레벨은 "하이" 상태를 그대로 유지한다. 그러므로 도 7과 같은 시프트 레지스터의 실시예2에서는 상기 XCLK의 레벨이 "하이"에서 "로우"로 천이할 때, 상기 XI2 및 상기 P3의 레벨이 천이되는 단일 방향 천이(SDR) 모드가 된다.
도 9는 본 발명의 반도체 메모리 장치의 동작 제어 장치의 중계기(309)의 실시예를 나타낸 도면이다. 이를 참조하면, 상기 중계기(309)는 상기 제2 전송 수단(307)에 의해 전송된 상기 클락 신호 P2를 버퍼링하여 상기 중계기의 출력 신호 P4를 발생하는 버퍼 수단을 구비한다.
도 10은 본 발명의 반도체 메모리 장치의 동작 제어 장치의 중계기(309)의 실시예에 따른 타이밍도를 나타낸 도면이다. 이를 참조하면, 상기 모드 선택부의 출력 신호인 XMAS의 레벨이 "로우"일 때 상기 제2 전송 수단(307)이 "턴온"되어, 상기 XCLK의 신호가 상기 P2로 전송된다. 그리고 상기 중계기는 상기 P2를 버퍼링하여 상기 중계기의 출력 신호 P4를 발생한다. 따라서, 그러므로 도 9와 같은 중계기에서는 상기 XCLK의 레벨이 "하이"에서 "로우"로 천이할 때와 상기 XCLK의 레벨이 "로우"에서 "하이"로 천이할 때 모두 상기 P4의 레벨이 천이되는 양방향 천이(DDR) 모드가 된다.
도 11은 본 발명의 반도체 메모리 장치의 동작 제어 장치의 펄스 발생기(315)의 실시예를 나타낸 도면이다. 이를 참조하면, 상기 펄스 발생기(315)는 제1 반전 수단(1101), 반전 지연 수단(1103), 제2 반전 수단(1105), 제1 논리곱 반전 수단(1107), 제2 논리곱 반전 수단(1109), 및 제3 논리곱 반전 수단(1111)을 구비한다.
상기 제1 반전 수단(1101)은 상기 펄스 발생단의 신호 P5를 반전시킨다. 그리고 상기 반전 지연 수단(1103)은 상기 펄스 발생단의 신호 P5를 반전하여 지연시킨다. 그리고 상기 제2 반전 수단(1105)은 상기 반전 지연 수단(1103)의 출력(N1104) 신호를 반전시킨다.
그리고 상기 제1 논리곱 반전 수단(1107)은 상기 제1 반전 수단(1101)의 출력(N1102) 신호와 상기 제2 반전 수단(1105)의 출력(N1106) 신호를 논리곱하여 반전시킨다. 그리고 상기 제2 논리곱 반전 수단(1109)은 상기 펄스 발생단의 신호 P5와 상기 반전 지연 수단의 출력(N1104) 신호를 논리곱하여 반전시킨다.
그리고 상기 제3 논리곱 반전 수단(1111)은 상기 제1 논리곱 반전 수단(1107)의 출력(N1108) 신호와 상기 제2 논리곱 반전 수단(1109)의 출력(N1110) 신호를 논리곱하여 반전시킨다.
그리고 상기 반전 지연 수단(1103)은 상기 펄스 발생단의 신호 P5를 반전시키는 인버터(1103)와, 전원 전압 VCC와 접지 전압 VSS 중 선택된 어느 하나와 상기 인버터(1103)의 출력단(N1114) 사이에 형성된 캐퍼시터(1115)를 구비한다.
본 실시예에서는 상기 캐퍼시터(1115)는 소스와 드레인이 VSS에 공통 접속되고 게이트는 상기 인버터(1103)의 출력단(N1114)에 접속되는 앤모스 트랜지스터로 구성하였다.
도 12는 본 발명의 반도체 메모리 장치의 동작 제어 장치의 펄스 발생기(315)의 실시예에 따른 타이밍도를 나타낸 도면이다. 이를 참조하면, 상기 펄스 발생기(315)는 펄스 발생단의 신호 P5의 레벨이 천이를 할 때 마다 펄스파를 발생하는 출력 신호 XOUT를 가진다.
도 13은 실시예1의 시프트 레지스터를 사용하여 구성한 SDR 모드에서의 본 발명의 반도체 메모리 장치의 동작 제어 장치의 주요 단자의 타이밍도를 나타낸 도면이다. 이를 참조하면, 외부 입력 클락이 상승 천이를 할 때 마다, 본 발명의 반도체 메모리 장치의 동작 제어 장치의 출력 신호인 XOUT는 펄스를 발생한다.
도 13은 실시예1의 시프트 레지스터를 사용하여 구성한 SDR 모드에서의 본 발명의 반도체 메모리 장치의 동작 제어 장치의 주요 단자의 타이밍도를 나타낸 도면이다. 이를 참조하면, 외부 입력 클락이 상승 천이를 할 때 마다, 본 발명의 반도체 메모리 장치의 동작 제어 장치의 출력 신호인 XOUT는 펄스를 발생한다.
도 14는 실시예2의 시프트 레지스터를 사용하여 구성한 SDR 모드에서의 본 발명의 반도체 메모리 장치의 동작 제어 장치의 주요 단자의 타이밍도를 나타낸 도면이다. 이를 참조하면, 외부 입력 클락이 하강 천이를 할 때 마다, 본 발명의 반도체 메모리 장치의 동작 제어 장치의 출력 신호인 XOUT는 펄스를 발생한다.
도 15는 DDR 모드에서의 본 발명의 반도체 메모리 장치의 동작 제어 장치의 주요 단자의 타이밍도를 나타낸 도면이다. 이를 참조하면, 외부 입력 클락이 상승 천이와 하강 천이를 할 때 마다, 본 발명의 반도체 메모리 장치의 동작 제어 장치의 출력 신호인 XOUT는 펄스를 발생한다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상기와 같은 본 발명의 반도체 메모리 장치의 동작 제어 장치에 의하여, SDR 모드와 DDR 모드의 회로 구현을 옵션 방식을 도입하여 하나의 메모리 칩상에 실장함으로써, 생산성이 향상되고 생산 비용이 감소할 수 있다.

Claims (20)

  1. 반도체 메모리 장치에 있어서, 소정의 마스터 신호를 발생시키는 모드 선택부; 단일 방향 천이 모드시에 상기 마스터 신호에 응답하여 소정의 클락 신호를 전송하는 제1 전송 수단; 단일 방향 천이 모드시에 상기 제1 전송 수단에 의해 전송된 상기 클락 신호의 단일 방향 천이에 대해서 출력 신호의 레벨이 천이되는 시프트 레지스터; 양방향 천이 모드시에 상기 마스터 신호에 응답하여 상기 클락 신호를 전송하는 제2 전송 수단; 양방향 천이 모드시에 상기 제2 전송 수단에 의해 전송된 상기 클락 신호의 양방향 천이에 대해서 출력 신호의 레벨이 천이되는 중계기; 단일 방향 천이 모드시에 상기 마스터 신호에 응답하여 상기 시프트 레지스터의 출력 신호를 펄스 발생단에 전송하는 제3 전송 수단; 양방향 천이 모드시에 상기 마스터 신호에 응답하여 상기 중계기의 출력 신호를 상기 펄스 발생단에 전송하는 제4 전송 수단; 및 상기 펄스 발생단의 신호의 천이가 발생할 때마다, 펄스를 발생시키는 펄스 발생 장치를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 제어 장치.
  2. 제1항에 있어서, 상기 모드 선택부는 사진 마스크(PHOTO MASK)에 의하여 전원 전압과 접지 전압 중 어느 하나를 선택하여 상기 마스터 신호를 발생하는 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 시스템 클락 제어 장치.
  3. 제1항에 있어서, 상기 모드 선택부는 그 자신의 소스가 접지 전압에 접속되고, 그 자신의 게이트는 전원 전압에 접속되는 앤모스 트랜지스터; 및 그 자신의 제1 단자가 전원 전압에 접속되고, 그 자신의 제2 단자는 상기 앤모스 트랜지스터의 드레인과 접속되어 상기 마스터 신호를 발생하는 퓨즈를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 시스템 클락 제어 장치.
  4. 제1항에 있어서, 상기 시프트 레지스터는 상기 클락 신호가 하강 천이를 할 때, 소정의 내부 신호를 전송하는 제1 전송 게이트; 단일 방향 천이 모드에서 인에이블되고 상기 제1 전송 게이트에 의해 전송된 상기 내부 신호에 응답하는 제1 논리곱 반전 수단; 상기 제1 논리곱 반전 수단의 출력 신호를 반전시키는 제1 반전 수단; 상기 클락 신호가 상승 천이를 할 때, 상기 제1 반전 수단의 출력 신호를 전송하는 제2 전송 게이트; 단일 방향 천이 모드에서 인에이블되고 상기 제2 전송 게이트에 의해 전송된 상기 제1 반전 수단의 출력 신호에 응답하여 상기 소정의 내부 신호를 발생하는 제2 논리곱 반전 수단; 상기 클락 신호가 상승 천이를 할 때, 상기 제1 논리곱 반전 수단의 출력 신호를 래치시키는 제1 래치 수단; 및 상기 클락 신호가 하강 천이를 할 때, 상기 제2 논리곱 반전 출력 신호를 래치시키는 제2 래치 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 제어 장치.
  5. 제4항에 있어서, 상기 제1 래치 수단은 상기 제1 논리곱 반전 수단의 출력 신호를 반전시키는 제2 반전 수단; 및 상기 클락 신호가 상승 천이를 할 때, 상기 제1 논리곱 반전 수단의 입력단에 상기 제2 반전 수단의 출력 신호를 전송하는 제3 전송 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 제어 장치.
  6. 제4항에 있어서, 상기 제2 래치 수단은 상기 제2 논리곱 반전 수단의 출력 신호를 반전시키는 제3 반전 수단; 및 상기 클락 신호가 하강 천이를 할 때, 상기 제2 논리곱 반전 수단의 입력단에 상기 제3 반전 수단의 출력 신호를 전송하는 제4 전송 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 제어 장치.
  7. 제4항에 있어서, 상기 시프트 레지스터는 상기 소정의 내부 신호를 버퍼링하여 상기 시프트 레지스터의 출력 신호를 발생시키는 버퍼 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 제어 장치.
  8. 제1항에 있어서, 상기 시프트 레지스터는 상기 클락 신호가 상승 천이를 할 때, 소정의 내부 신호를 전송하는 제1 전송 게이트; 단일 방향 천이 모드에서 인에이블되고 상기 제1 전송 게이트에 의해 전송된 상기 내부 신호에 응답하는 제1 논리곱 반전 수단; 상기 제1 논리곱 반전 수단의 출력 신호를 반전시키는 제1 반전 수단; 상기 클락 신호가 하강 천이를 할 때, 상기 제1 반전 수단의 출력 신호를 전송하는 제2 전송 게이트; 단일 방향 천이 모드에서 인에이블되고 상기 제2 전송 게이트에 의해 전송된 상기 제1 반전 수단의 출력 신호에 응답하여 상기 소정의 내부 신호를 발생하는 제2 논리곱 반전 수단; 상기 클락 신호가 하강 천이를 할 때, 상기 제1 논리곱 반전 출력 신호를 래치시키는 제1 래치 수단; 및 상기 클락 신호가 상승 천이를 할 때, 상기 제2 논리곱 반전 수단의 출력 신호를 래치시키는 제2 래치 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 제어 장치.
  9. 제8항에 있어서, 상기 제1 래치 수단은 상기 제1 논리곱 반전 수단의 출력 신호를 반전시키는 제2 반전 수단; 및 상기 클락 신호가 하강 천이를 할 때, 상기 제1 논리곱 반전 수단의 입력단에 상기 제2 반전 수단의 출력 신호를 전송하는 제3 전송 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 제어 장치.
  10. 제8항에 있어서, 상기 제2 래치 수단은 상기 제2 논리곱 반전 수단의 출력 신호를 반전시키는 제3 반전 수단; 및 상기 클락 신호가 상승 천이를 할 때, 상기 제2 논리곱 반전 수단의 입력단에 상기 제3 반전 수단의 출력 신호를 전송하는 제4 전송 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 제어 장치.
  11. 제8항에 있어서, 상기 시프트 레지스터는 상기 소정의 내부 신호를 버퍼링하여 상기 시프트 레지스터의 출력 신호를 발생시키는 버퍼 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 제어 장치.
  12. 제1항에 있어서, 상기 중계기는 상기 제2 전송 수단에 의해 전송된 상기 클락 신호를 버퍼링하여 상기 중계기의 출력 신호를 발생하는 버퍼 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 제어 장치.
  13. 제1항에 있어서, 상기 펄스 발생 장치는 상기 펄스 발생단의 신호를 반전시키는 제1 반전 수단; 상기 펄스 발생단의 신호를 반전하여 지연시키는 반전 지연 수단; 상기 반전 지연 수단의 출력 신호를 반전시키는 제2 반전 수단; 상기 제1 반전 수단의 출력 신호와 상기 제2 반전 수단의 출력 신호를 논리곱하여 반전시키는 제1 논리곱 반전 수단; 상기 펄스 발생단의 신호와 상기 반전 지연 수단의 출력 신호를 논리곱하여 반전시키는 제2 논리곱 반전 수단; 및 상기 제1 논리곱 반전 수단의 출력 신호와 상기 제2 논리곱 반전 수단의 출력 신호를 논리곱하여 반전시키는 제3 논리곱 반전 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 제어 장치.
  14. 제13항에 있어서, 상기 반전 지연 수단은 상기 펄스 발생단의 신호를 반전시키는 인버터; 전원 전압과 접지 전압 중 선택된 어느 하나와 상기 인버터의 출력단 사이에 형성된 캐퍼시터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 제어 장치.
  15. 동기식 반도체 메모리 장치에 있어서, 외부에서 입력되는 조절 신호에 응답하여, 시스템 클락 신호의 단일 방향 천이에 대하여 펄스가 발생되는 SDR 모드와 시스템 클락 신호의 단일 방향 천이에 대하여 펄스가 발생되는 DDR 모드 중 어느 하나를 선택하는 동작 제어 장치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서, 동작 제어 장치는 소정의 마스터 신호를 발생시키는 모드 선택부; 단일 방향 천이 모드시에 상기 마스터 신호에 응답하여 소정의 클락 신호를 전송하는 제1 전송 수단; 단일 방향 천이 모드시에 상기 제1 전송 수단에 의해 전송된 상기 클락 신호의 단일 방향 천이에 대해서 출력 신호의 레벨이 천이되는 시프트 레지스터; 양방향 천이 모드시에 상기 마스터 신호에 응답하여 상기 클락 신호를 전송하는 제2 전송 수단; 양방향 천이 모드시에 상기 제2 전송 수단에 의해 전송된 상기 클락 신호의 양방향 천이에 대해서 출력 신호의 레벨이 천이되는 중계기; 단일 방향 천이 모드시에 상기 마스터 신호에 응답하여 상기 시프트 레지스터의 출력 신호를 펄스 발생단에 전송하는 제3 전송 수단; 양방향 천이 모드시에 상기 마스터 신호에 응답하여 상기 중계기의 출력 신호를 상기 펄스 발생단에 전송하는 제4 전송 수단; 및 상기 펄스 발생단의 신호의 천이가 발생할 때마다, 펄스를 발생시키는 펄스 발생 장치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서, 상기 시프트 레지스터는 상기 클락 신호가 하강 천이를 할 때, 소정의 내부 신호를 전송하는 제1 전송 게이트; 단일 방향 천이 모드에서 인에이블되고 상기 제1 전송 게이트에 의해 전송된 상기 내부 신호에 응답하는 제1 논리곱 반전 수단; 상기 제1 논리곱 반전 수단의 출력 신호를 반전시키는 제1 반전 수단; 상기 클락 신호가 상승 천이를 할 때, 상기 제1 반전 수단의 출력 신호를 전송하는 제2 전송 게이트; 단일 방향 천이 모드에서 인에이블되고 상기 제2 전송 게이트에 의해 전송된 상기 제1 반전 수단의 출력 신호에 응답하여 상기 소정의 내부 신호를 발생하는 제2 논리곱 반전 수단; 상기 클락 신호가 상승 천이를 할 때, 상기 제1 논리곱 반전 수단의 출력 신호를 래치시키는 제1 래치 수단; 및 상기 클락 신호가 하강 천이를 할 때, 상기 제2 논리곱 반전 출력 신호를 래치시키는 제2 래치 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제16항에 있어서, 상기 시프트 레지스터는 상기 클락 신호가 상승 천이를 할 때, 소정의 내부 신호를 전송하는 제1 전송 게이트; 단일 방향 천이 모드에서 인에이블되고 상기 제1 전송 게이트에 의해 전송된 상기 내부 신호에 응답하는 제1 논리곱 반전 수단; 상기 제1 논리곱 반전 수단의 출력 신호를 반전시키는 제1 반전 수단; 상기 클락 신호가 하강 천이를 할 때, 상기 제1 반전 수단의 출력 신호를 전송하는 제2 전송 게이트; 단일 방향 천이 모드에서 인에이블되고 상기 제2 전송 게이트에 의해 전송된 상기 제1 반전 수단의 출력 신호에 응답하여 상기 소정의 내부 신호를 발생하는 제2 논리곱 반전 수단; 상기 클락 신호가 하강 천이를 할 때, 상기 제1 논리곱 반전 출력 신호를 래치시키는 제1 래치 수단; 및 상기 클락 신호가 상승 천이를 할 때, 상기 제2 논리곱 반전 수단의 출력 신호를 래치시키는 제2 래치 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제16항에 있어서, 상기 중계기는 상기 제2 전송 수단에 의해 전송된 상기 클락 신호를 버퍼링하여 상기 중계기의 출력 신호를 발생하는 버퍼 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제16항에 있어서, 상기 펄스 발생 장치는 상기 펄스 발생단의 신호를 반전시키는 제1 반전 수단; 상기 펄스 발생단의 신호를 반전하여 지연시키는 반전 지연 수단; 상기 반전 지연 수단의 출력 신호를 반전시키는 제2 반전 수단; 상기 제1 반전 수단의 출력 신호와 상기 제2 반전 수단의 출력 신호를 논리곱하여 반전시키는 제1 논리곱 반전 수단; 상기 펄스 발생단의 신호와 상기 반전 지연 수단의 출력 신호를 논리곱하여 반전시키는 제2 논리곱 반전 수단; 및 상기 제1 논리곱 반전 수단의 출력 신호와 상기 제2 논리곱 반전 수단의 출력 신호를 논리곱하여 반전시키는 제3 논리곱 반전 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
KR1019970015004A 1997-04-22 1997-04-22 반도체 메모리장치의 동작 제어장치 KR100238242B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019970015004A KR100238242B1 (ko) 1997-04-22 1997-04-22 반도체 메모리장치의 동작 제어장치
TW087100504A TW436688B (en) 1997-04-22 1998-01-15 Operation controller of semiconductor memory device
JP04974098A JP3754201B2 (ja) 1997-04-22 1998-03-02 半導体メモリ装置の動作制御装置
US09/064,687 US6060916A (en) 1997-04-22 1998-04-22 Operation controller for a semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970015004A KR100238242B1 (ko) 1997-04-22 1997-04-22 반도체 메모리장치의 동작 제어장치

Publications (2)

Publication Number Publication Date
KR19980077763A KR19980077763A (ko) 1998-11-16
KR100238242B1 true KR100238242B1 (ko) 2000-01-15

Family

ID=19503584

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970015004A KR100238242B1 (ko) 1997-04-22 1997-04-22 반도체 메모리장치의 동작 제어장치

Country Status (4)

Country Link
US (1) US6060916A (ko)
JP (1) JP3754201B2 (ko)
KR (1) KR100238242B1 (ko)
TW (1) TW436688B (ko)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100364127B1 (ko) * 1997-12-29 2003-04-11 주식회사 하이닉스반도체 칩-세트
US6094727A (en) * 1998-06-23 2000-07-25 Micron Technology, Inc. Method and apparatus for controlling the data rate of a clocking circuit
JP3948141B2 (ja) 1998-09-24 2007-07-25 富士通株式会社 半導体記憶装置及びその制御方法
KR100525082B1 (ko) * 1999-04-15 2005-11-01 매그나칩 반도체 유한회사 양방향 시프트 레지스터
US6516363B1 (en) 1999-08-06 2003-02-04 Micron Technology, Inc. Output data path having selectable data rates
JP3416083B2 (ja) 1999-08-31 2003-06-16 株式会社日立製作所 半導体装置
US6694416B1 (en) 1999-09-02 2004-02-17 Micron Technology, Inc. Double data rate scheme for data output
US6154419A (en) * 2000-03-13 2000-11-28 Ati Technologies, Inc. Method and apparatus for providing compatibility with synchronous dynamic random access memory (SDRAM) and double data rate (DDR) memory
JP2002007200A (ja) 2000-06-16 2002-01-11 Nec Corp メモリ制御装置及び動作切替方法並びにインターフェース装置、半導体集積チップ、記録媒体
US6611905B1 (en) * 2000-06-29 2003-08-26 International Business Machines Corporation Memory interface with programable clock to output time based on wide range of receiver loads
JP4446137B2 (ja) 2000-07-31 2010-04-07 エルピーダメモリ株式会社 半導体記憶装置
KR20020066761A (ko) * 2001-02-13 2002-08-21 리드테크 리서치 인코포레이티드 동기식 동적 랜덤 액세스 메모리 및 이중 데이터 율동기식 동적 랜덤 액세스 메모리 변환장치 및 관련인터페이스 카드, 메인보드 및 메모리 모듈 인터페이스
US6492852B2 (en) 2001-03-30 2002-12-10 International Business Machines Corporation Pre-divider architecture for low power in a digital delay locked loop
US6633965B2 (en) * 2001-04-07 2003-10-14 Eric M. Rentschler Memory controller with 1×/M× read capability
US6678811B2 (en) * 2001-04-07 2004-01-13 Hewlett-Packard Development Company, L.P. Memory controller with 1X/MX write capability
US6392946B1 (en) * 2001-05-15 2002-05-21 Leadtek Research Inc. SDR and QDR converter and interface card, motherboard and memory module interface using the same
US6950350B1 (en) 2002-01-08 2005-09-27 #Dlabs, Inc., Ltd. Configurable pipe delay with window overlap for DDR receive data
US7243254B1 (en) * 2003-11-05 2007-07-10 Lsi Corporation Low power memory controller that is adaptable to either double data rate DRAM or single data rate synchronous DRAM circuits
KR101010152B1 (ko) * 2004-08-16 2011-01-24 주식회사 하이닉스반도체 클럭 수신기
EP1830363A4 (en) 2004-12-24 2008-10-08 Spansion Llc SYNCHRONIZATION TYPE STORAGE DEVICE AND METHOD OF CONTROLLING THE SAME
US7525855B2 (en) * 2006-04-24 2009-04-28 Sandisk Corporation Method of high-performance flash memory data transfer
US7366029B2 (en) * 2006-04-24 2008-04-29 Sandisk Corporation High-performance flash memory data transfer
US7345926B2 (en) * 2006-04-24 2008-03-18 Sandisk Corporation High-performance flash memory data transfer
US7366028B2 (en) 2006-04-24 2008-04-29 Sandisk Corporation Method of high-performance flash memory data transfer
US7499339B2 (en) * 2006-07-19 2009-03-03 Sandisk Corporation High-performance flash memory data transfer
US7499369B2 (en) * 2006-07-19 2009-03-03 Sandisk Corporation Method of high-performance flash memory data transfer
JP4959264B2 (ja) * 2006-09-15 2012-06-20 株式会社リコー メモリ制御装置
KR100870753B1 (ko) * 2007-06-20 2008-11-26 스펜션 엘엘씨 동기형 기억 장치 및 그 제어 방법
US20100268897A1 (en) * 2009-04-16 2010-10-21 Keishi Okamoto Memory device and memory device controller
JP2012198965A (ja) * 2011-03-22 2012-10-18 Toshiba Corp 不揮発性半導体記憶装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4965524A (en) * 1988-06-09 1990-10-23 National Semiconductor Corp. Glitch free clock select
US5336939A (en) * 1992-05-08 1994-08-09 Cyrix Corporation Stable internal clock generation for an integrated circuit
TW418329B (en) * 1994-08-24 2001-01-11 Ibm Integrated circuit clocking technique and circuit therefor
JP3732556B2 (ja) * 1995-07-26 2006-01-05 東芝マイクロエレクトロニクス株式会社 クロック供給回路
US5850150A (en) * 1996-05-01 1998-12-15 Sun Microsystems, Inc. Final stage clock buffer in a clock distribution network

Also Published As

Publication number Publication date
TW436688B (en) 2001-05-28
JPH10302465A (ja) 1998-11-13
KR19980077763A (ko) 1998-11-16
US6060916A (en) 2000-05-09
JP3754201B2 (ja) 2006-03-08

Similar Documents

Publication Publication Date Title
KR100238242B1 (ko) 반도체 메모리장치의 동작 제어장치
KR100231605B1 (ko) 반도체 메모리 소자의 전력소모 방지 장치
KR19990057677A (ko) 단일 및 이중 데이터 율 겸용 반도체 메모리 장치
US6356494B2 (en) Automatic precharge apparatus of semiconductor memory device
JPH1139869A (ja) 半導体装置システム及び半導体装置
KR20010002409A (ko) 동기타입 반도체 메모리 디바이스용 내부클럭 발생회로 및 내부클럭 발생방법
US5969999A (en) Merged memory logic integrated circuits including buffers driven by adjustably delayed clock signals
US6339343B1 (en) Data I/O buffer control circuit
US6552957B2 (en) Semiconductor integrated circuit having a signal receiving circuit
US6094080A (en) Internal clock signal generator for synchronous memory device
KR100297715B1 (ko) 출력버퍼제어회로및출력제어신호발생방법
US6147527A (en) Internal clock generator
KR20030039179A (ko) 싱글 엔디드 스트로브 모드와 디퍼렌셜 스트로브 모드상호간의 모드 변환이 가능한 동기식 반도체 메모리 장치
JP2000182371A (ja) 半導体メモリ装置
KR20000043183A (ko) 동기식 메모리의 데이타 액세스장치
US6715115B1 (en) Semiconductor integrated circuit device capable of outputting leading data of a series of multiple burst-readout data without delay
KR100341577B1 (ko) 메모리 소자의 데이터 스위치 제어신호 발생 회로
KR0174500B1 (ko) 반도체 칩의 클럭 제어회로
KR100224759B1 (ko) 시리얼 커맨드를 갖는 반도체 메모리 장치의 입력버퍼
KR100192595B1 (ko) 반도체 메모리 장치의 데이타 입력버퍼
KR20000038480A (ko) 칩 면적이 작고 전력소모가 적은 데이터 출력버퍼 제어회로 및이를 구비하는 이중 데이터율 동기식 디램
KR0146531B1 (ko) 반도체 메모리장치
KR100304282B1 (ko) 반도체 장치의 입력 버퍼
KR100401511B1 (ko) 스탠바이 모드 제어회로 및 이를 이용하는 반도체 메모리장치
KR0172353B1 (ko) 반도체 메모리 장치의 입력신호 제어회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090914

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee