JP2614871B2 - 論理集積回路 - Google Patents
論理集積回路Info
- Publication number
- JP2614871B2 JP2614871B2 JP62266332A JP26633287A JP2614871B2 JP 2614871 B2 JP2614871 B2 JP 2614871B2 JP 62266332 A JP62266332 A JP 62266332A JP 26633287 A JP26633287 A JP 26633287A JP 2614871 B2 JP2614871 B2 JP 2614871B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- external
- peripheral
- circuit
- microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体集積回路技術さらには半導体装置
における仕様の異なるバス間の接続方式に適用して特に
有効な技術に関し、例えばASIC（application specifi
c integrated circuit）対応のマイクロコンピュータ
にカスタムロジック回路を内蔵させる場合に利用して有
効な技術に関する。
における仕様の異なるバス間の接続方式に適用して特に
有効な技術に関し、例えばASIC（application specifi
c integrated circuit）対応のマイクロコンピュータ
にカスタムロジック回路を内蔵させる場合に利用して有
効な技術に関する。
［従来の技術］ 近年、マイクロコンピュータの分野においても、ASIC
と呼ばれる特定用途向けLSIが提供されるようになって
きている。ASIC対応のマイクロコンピュータは、CPU
（中央処理装置）やタイマ、A/Dコンバータ、DMAコント
ローラのような周辺装置およびROM,RAMなどのメモリと
して、機能の異なるものをいくつかモジュールとして用
意しておいて、ユーザがそれらの中から自己の要求に見
合った機能のモジュールを選択して、予め用意された標
準バスによって各モジュール間を接続させたマイクロコ
ンピュータを構成できるようにするものである。これに
よって、マイクロコンピュータの開発期間の短縮が可能
となる。
と呼ばれる特定用途向けLSIが提供されるようになって
きている。ASIC対応のマイクロコンピュータは、CPU
（中央処理装置）やタイマ、A/Dコンバータ、DMAコント
ローラのような周辺装置およびROM,RAMなどのメモリと
して、機能の異なるものをいくつかモジュールとして用
意しておいて、ユーザがそれらの中から自己の要求に見
合った機能のモジュールを選択して、予め用意された標
準バスによって各モジュール間を接続させたマイクロコ
ンピュータを構成できるようにするものである。これに
よって、マイクロコンピュータの開発期間の短縮が可能
となる。
［発明が解決しようとする問題点］ 従来のASICマイコンにおいては、各モジュール間を接
続するため用意された標準バスの仕様が、外部のLSI間
を接続するための外部バスの仕様と全く異なっていた。
一方、マイクロコンピュータLSIとユーザの設計したカ
スタム論理ICとを組合せて一枚のボード上に構成してい
たような従来システムを、１チップ化して実装密度の低
減とコストダウンを図るべく、ASICマイコンのチップ内
にカスタム論理回路を取り込んでしまいたいことがあ
る。しかしながら、ASICマイコンでは内部標準バスの仕
様が外部バスの仕様と異なっているため、上記のように
カスタム論理回路を内蔵させる場合、そのインタフェー
スの部分を内部標準バス仕様に合わせて設計し直さなけ
ればならない。また、バスの仕様を変更すると、それま
でに蓄積したカスタム論理部のテスティングに関する資
産が利用できなくなる。その結果、インタフェース部分
の設計変更と、新たなテスティング方式の確率のための
作業が必要となり、LSIの開発期間が長くなるという問
題点があった。
続するため用意された標準バスの仕様が、外部のLSI間
を接続するための外部バスの仕様と全く異なっていた。
一方、マイクロコンピュータLSIとユーザの設計したカ
スタム論理ICとを組合せて一枚のボード上に構成してい
たような従来システムを、１チップ化して実装密度の低
減とコストダウンを図るべく、ASICマイコンのチップ内
にカスタム論理回路を取り込んでしまいたいことがあ
る。しかしながら、ASICマイコンでは内部標準バスの仕
様が外部バスの仕様と異なっているため、上記のように
カスタム論理回路を内蔵させる場合、そのインタフェー
スの部分を内部標準バス仕様に合わせて設計し直さなけ
ればならない。また、バスの仕様を変更すると、それま
でに蓄積したカスタム論理部のテスティングに関する資
産が利用できなくなる。その結果、インタフェース部分
の設計変更と、新たなテスティング方式の確率のための
作業が必要となり、LSIの開発期間が長くなるという問
題点があった。
本発明の目的は、ASIC対応のマイクロコンピュータの
チップ内にモジュール以外のロジック回路を内蔵させる
場合に、インタフェース部分の変更を不要とし、かつ従
来のテスティング資産をそのまま仕様できるようにする
ことにある。例えばASICについては、1986年７月号工業
調査会発行「電子材料」p22〜p128がある。
チップ内にモジュール以外のロジック回路を内蔵させる
場合に、インタフェース部分の変更を不要とし、かつ従
来のテスティング資産をそのまま仕様できるようにする
ことにある。例えばASICについては、1986年７月号工業
調査会発行「電子材料」p22〜p128がある。
この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。
については、本明細書の記述および添附図面から明らか
になるであろう。
［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、マイクロコンピュータの内部標準バスとは
別個に外部バス仕様の周辺バスを、内蔵させようとする
ロジック回路と一緒にLSIチップ上に搭載するととも
に、内部標準バスと周辺バスとを、LSIの入出力インタ
フェース部に外部からの制御信号により接続したり切り
離したりできるバス切換手段を設けるようにしたもので
ある。
別個に外部バス仕様の周辺バスを、内蔵させようとする
ロジック回路と一緒にLSIチップ上に搭載するととも
に、内部標準バスと周辺バスとを、LSIの入出力インタ
フェース部に外部からの制御信号により接続したり切り
離したりできるバス切換手段を設けるようにしたもので
ある。
［作用］ 上記した手段によれば、入出力インタフェース部のバ
ス切換手段によって内部標準バスと周辺バスとを接続さ
せることにより、システム本来の動作を実行させること
ができるとともに、外部入出力端子とマイクロコンピュ
ータ部または外部入力端子と周辺ロジック部を接続させ
るように入出力インタフェース部の切り換えを行なうこ
とにより、マイクロコンピュータの部分と周辺ロジック
部分とを各々独立に試験することができるようになり、
これによってASIC対応のマイクロコンピュータのチップ
内にモジュール以外のロジック回路を内蔵させる場合
に、インタフェース部分の変更を不要とし、かつ従来の
テスティング資産をそのまま使用できるようにするとい
う上記目的を達成することができる。
ス切換手段によって内部標準バスと周辺バスとを接続さ
せることにより、システム本来の動作を実行させること
ができるとともに、外部入出力端子とマイクロコンピュ
ータ部または外部入力端子と周辺ロジック部を接続させ
るように入出力インタフェース部の切り換えを行なうこ
とにより、マイクロコンピュータの部分と周辺ロジック
部分とを各々独立に試験することができるようになり、
これによってASIC対応のマイクロコンピュータのチップ
内にモジュール以外のロジック回路を内蔵させる場合
に、インタフェース部分の変更を不要とし、かつ従来の
テスティング資産をそのまま使用できるようにするとい
う上記目的を達成することができる。
［実施例］ 第１図には本発明に係るASIC対応のマイクロコンピュ
ータの一実施例が示されている。
ータの一実施例が示されている。
特に制限されないが、図中一点鎖線Ａで囲まれた各回
路ブロックは単結晶シリコン基板のような一個の半導体
チップ上において形成される。
路ブロックは単結晶シリコン基板のような一個の半導体
チップ上において形成される。
同図において、符号CPUで示されているのは、マイク
ロプロセッサ、TMRで示されているのはタイマ、SCIはシ
リアル・コミュニケーション・インタフェース、BSCは
バスコントローラ、ICMは割込みコントローラ、MSCは内
部アドレス信号をデコードして各モジュールの選択信号
CSを発生するモジュール選択回路である。
ロプロセッサ、TMRで示されているのはタイマ、SCIはシ
リアル・コミュニケーション・インタフェース、BSCは
バスコントローラ、ICMは割込みコントローラ、MSCは内
部アドレス信号をデコードして各モジュールの選択信号
CSを発生するモジュール選択回路である。
これらの回路は、それぞれ機能の異なるものが複数個
ずつモジュール化されて、スタンダードセルとして登録
されており、それらの中から所望の機能を有するものを
選択して組合せることにより所望のマイクロコンピュー
タが構成される。
ずつモジュール化されて、スタンダードセルとして登録
されており、それらの中から所望の機能を有するものを
選択して組合せることにより所望のマイクロコンピュー
タが構成される。
選択されたモジュールは、最もスペース効率が良くな
るようにチップ上に配置され、シリコンバックプレーン
と称する内部標準バスSBPによって互いに接続される。
るようにチップ上に配置され、シリコンバックプレーン
と称する内部標準バスSBPによって互いに接続される。
また、上記マイクロコンピュータを構成する各モジュ
ールとともに、ユーザが設計したカスタム論理回路CLC
が、同一チップ上に形成されている。そして、このカス
タム論理回路CLCは、外部バスと同じ使用の周辺バスBUS
1によってバス切換回路BCCに接続されている。また、上
記内部標準バスSBPは外部インタフェースモジュールOIM
を介して外部バスと同一仕様のバスBUS2により上記バス
切換回路BCCに接続されている。
ールとともに、ユーザが設計したカスタム論理回路CLC
が、同一チップ上に形成されている。そして、このカス
タム論理回路CLCは、外部バスと同じ使用の周辺バスBUS
1によってバス切換回路BCCに接続されている。また、上
記内部標準バスSBPは外部インタフェースモジュールOIM
を介して外部バスと同一仕様のバスBUS2により上記バス
切換回路BCCに接続されている。
このバス切換回路BCCは、外部から供給されるモード
選択信号MS1,MS2によって、上記外部仕様の周辺バスBUS
1とバスBUS2間またはBUS2と外部バスとの間の接続状態
を切り換えるようにされている。これによって、通常モ
ードではバスBUS1とBUS2間を接続することにより、マイ
クロコンピュータ部とカスタム論理回路CLCが接続され
て本来のシステム動作を実行する。しかしてテストモー
ドでは、バスBUS1と外部バスとを接続させるようにバス
切換回路BCCを制御することにより、カスタム論理回路C
LCのみをテストすることができ、バスBUS2と外部バスと
を接続させるようにバス切換回路BCCを制御することに
よりマイクロコンピュータ部のみをテストすることがで
きる。しかも、カスタム論理回路CLCは外部仕様の周辺
バスBUS1に接続されているため、内部標準バスSBPの仕
様に合わせてインタフェースを変更する必要がない。ま
た、これによって、既に蓄積したカスタム論理回路のテ
スティング資産をそのまま流用できるようになる。
選択信号MS1,MS2によって、上記外部仕様の周辺バスBUS
1とバスBUS2間またはBUS2と外部バスとの間の接続状態
を切り換えるようにされている。これによって、通常モ
ードではバスBUS1とBUS2間を接続することにより、マイ
クロコンピュータ部とカスタム論理回路CLCが接続され
て本来のシステム動作を実行する。しかしてテストモー
ドでは、バスBUS1と外部バスとを接続させるようにバス
切換回路BCCを制御することにより、カスタム論理回路C
LCのみをテストすることができ、バスBUS2と外部バスと
を接続させるようにバス切換回路BCCを制御することに
よりマイクロコンピュータ部のみをテストすることがで
きる。しかも、カスタム論理回路CLCは外部仕様の周辺
バスBUS1に接続されているため、内部標準バスSBPの仕
様に合わせてインタフェースを変更する必要がない。ま
た、これによって、既に蓄積したカスタム論理回路のテ
スティング資産をそのまま流用できるようになる。
第２図〜第４図には上記バス切換回路BCCの具体的な
回路構成例が示されている。
回路構成例が示されている。
このうち、第２図は、アドレス信号やメモリイネーブ
ル信号等マイクロコンピュータ部から出力される信号の
切換回路の一例を示す。
ル信号等マイクロコンピュータ部から出力される信号の
切換回路の一例を示す。
マイクロコンピュータ部から出力される信号は、トラ
イステートの出力バッファBFF1を介して外部端子T1に出
力可能にされている。また、外部端子T1にはカスタム論
理回路CLCに対し、外部から入力される信号を供給する
入力バッファBFF2が接続されている。この第２図の切換
回路では、通常動作モード時に内部モード選択信号ms1
により、出力バッファBFF1を動作状態にしてやれば、マ
イクロコンピュータ部から出力された信号がバッファBF
F1とBFF2を介してカスタム論理回路CLCに供給される。
しかして、テストモード時に内部モード選択信号ms1に
より出力バッファBFF1をハイインピーダンス状態にし
て、外部端子T1より信号を入れてやれると、その信号は
入力バッファBFF2を介してカスタム論理回路CLCに供給
される。
イステートの出力バッファBFF1を介して外部端子T1に出
力可能にされている。また、外部端子T1にはカスタム論
理回路CLCに対し、外部から入力される信号を供給する
入力バッファBFF2が接続されている。この第２図の切換
回路では、通常動作モード時に内部モード選択信号ms1
により、出力バッファBFF1を動作状態にしてやれば、マ
イクロコンピュータ部から出力された信号がバッファBF
F1とBFF2を介してカスタム論理回路CLCに供給される。
しかして、テストモード時に内部モード選択信号ms1に
より出力バッファBFF1をハイインピーダンス状態にし
て、外部端子T1より信号を入れてやれると、その信号は
入力バッファBFF2を介してカスタム論理回路CLCに供給
される。
一方、第３図には、マイクロコンピュータ部に入力さ
れる割込み要求信号のような入力信号の切換回路の一例
が示されている。
れる割込み要求信号のような入力信号の切換回路の一例
が示されている。
オープンドレインの外部端子T2には、入力バッファBF
F3が接続され、端子T2に印加された外部信号が入力バッ
ファBFF3を介してマイクロコンピュータ部へ入力される
とともに、外部端子T2と接地点との間には、MOSFET Q1
が接続されている。
F3が接続され、端子T2に印加された外部信号が入力バッ
ファBFF3を介してマイクロコンピュータ部へ入力される
とともに、外部端子T2と接地点との間には、MOSFET Q1
が接続されている。
このMOSFET Q1のゲート端子には、内部モード制御信
号ms2とカスタム論理回路CLCから出力される割込み要求
信号のようなCPUに対する信号ｉを入力信号とするNORゲ
ートG1の出力信号が印加されている。外部端子T2にプル
アップ抵抗を接続し、通常動作時には内部モード制御信
号ms2をロウレベルに固定しておく。すると、カスタム
論理回路から出力される信号ｉに応じてMOSFET Q1がオ
ン・オフされ、外部端子T2の電位がMOSFET Q1のオン・
オフ状態に応じてハイレベルまたはロウレベルに変化さ
れる。この信号が入力バッファBFF3を介してマイクロコ
ンピュータ部へ供給される。
号ms2とカスタム論理回路CLCから出力される割込み要求
信号のようなCPUに対する信号ｉを入力信号とするNORゲ
ートG1の出力信号が印加されている。外部端子T2にプル
アップ抵抗を接続し、通常動作時には内部モード制御信
号ms2をロウレベルに固定しておく。すると、カスタム
論理回路から出力される信号ｉに応じてMOSFET Q1がオ
ン・オフされ、外部端子T2の電位がMOSFET Q1のオン・
オフ状態に応じてハイレベルまたはロウレベルに変化さ
れる。この信号が入力バッファBFF3を介してマイクロコ
ンピュータ部へ供給される。
一方、マイクロコンピュータ部のテストを実行する際
には、内部モード制御信号ms2をハイレベルに固定し
て、MOSFET Q1をオフ状態にさせる。そして、外部端子
T2に適当な信号を入れてやると、その信号は入力バッフ
ァBFF3によってマイクロプロセッサ部に供給され所望の
テストを行なうことができる。
には、内部モード制御信号ms2をハイレベルに固定し
て、MOSFET Q1をオフ状態にさせる。そして、外部端子
T2に適当な信号を入れてやると、その信号は入力バッフ
ァBFF3によってマイクロプロセッサ部に供給され所望の
テストを行なうことができる。
さらに、第４図にはデータ信号のような双方向の信号
が入出力される端子に接続される切換回路の一例が示さ
れている。
が入出力される端子に接続される切換回路の一例が示さ
れている。
外部端子T3には、２つの入力バッファBFF4とBFF5が接
続されており、一方の入力バッファBFF4は外部端子T3の
入力信号をマイクロコンピュータ部へ供給し、他方の入
力バッファBFF5は入力された信号をカスタム論理回路CL
Cへ供給する。また、外部端子T3には、トライステート
の出力バッファBFF6が接続されている。この出力バッフ
ァBFF6の入力端子には、ORゲートG2を介してカスタム論
理部からの出力データDOLまたはマイクロコンピュータ
部からの出力データDOCが入力可能にされている。そし
て、上記出力データDOLとDOCの出力を、カスタムロジッ
クのイネーブル信号OECLとCPUのイネーブル信号OEcpuに
基づいて許可したり禁止したりするためのANDゲートG3,
G4が設けられ、さらに、これらのイネーブル信号OECLと
OEcpu自身を、内部モード制御信号ms1とms2に応じて無
効にするか有効にするか決定するため、ANDゲートG5とG
6が設けられている。
続されており、一方の入力バッファBFF4は外部端子T3の
入力信号をマイクロコンピュータ部へ供給し、他方の入
力バッファBFF5は入力された信号をカスタム論理回路CL
Cへ供給する。また、外部端子T3には、トライステート
の出力バッファBFF6が接続されている。この出力バッフ
ァBFF6の入力端子には、ORゲートG2を介してカスタム論
理部からの出力データDOLまたはマイクロコンピュータ
部からの出力データDOCが入力可能にされている。そし
て、上記出力データDOLとDOCの出力を、カスタムロジッ
クのイネーブル信号OECLとCPUのイネーブル信号OEcpuに
基づいて許可したり禁止したりするためのANDゲートG3,
G4が設けられ、さらに、これらのイネーブル信号OECLと
OEcpu自身を、内部モード制御信号ms1とms2に応じて無
効にするか有効にするか決定するため、ANDゲートG5とG
6が設けられている。
また、このANDゲートG5とG6の出力がORゲートG7を介
してトライステートの出力バッファBFF6の制御端子に入
力され、イネーブル信号OECLとOEcpuがともにロウレベ
ルとされて出力を禁止している状態では、出力バッファ
BFF6がハイインピーダンス状態になるようにされてい
る。
してトライステートの出力バッファBFF6の制御端子に入
力され、イネーブル信号OECLとOEcpuがともにロウレベ
ルとされて出力を禁止している状態では、出力バッファ
BFF6がハイインピーダンス状態になるようにされてい
る。
一方、カスタム論理回路部のテスト時には、内部モー
ド制御信号ms1をハイレベル、ms2をロウレベルにしてAN
DゲートG5を閉じ、ゲートG6を開いてやることにより、C
PU側イネーブル信号CEcpuを禁止して、カスタム論理回
路部からの出力データDOLのみ外部の出力可能にする。
また、CPU部のテスト時には、内部モード制御信号ms1を
ロウレベルに、ms2をハイレベルにしてゲートG6を閉じ
てG5を開いてやることにより、カスタムロジック側イネ
ーブル信号OECLを禁止して、マイクロコンピュータ部か
らの出力データDOCのみ外部へ出力できるようにするこ
とができる。
ド制御信号ms1をハイレベル、ms2をロウレベルにしてAN
DゲートG5を閉じ、ゲートG6を開いてやることにより、C
PU側イネーブル信号CEcpuを禁止して、カスタム論理回
路部からの出力データDOLのみ外部の出力可能にする。
また、CPU部のテスト時には、内部モード制御信号ms1を
ロウレベルに、ms2をハイレベルにしてゲートG6を閉じ
てG5を開いてやることにより、カスタムロジック側イネ
ーブル信号OECLを禁止して、マイクロコンピュータ部か
らの出力データDOCのみ外部へ出力できるようにするこ
とができる。
以上説明したように上記実施例は、マイクロコンピュ
ータの内部標準パスとは別個に外部バス仕様の周辺バス
を内蔵させようとするロジック回路と一緒にLSIチップ
上に搭載するとともに、内部標準バスと周辺バスとを、
LSIの入出力インタフェース部において外部からの制御
信号により接続したり切り離したりするバス切換手段を
設けたので、バス切換手段によって内部標準バスと周辺
バスとを接続させることにより、システム本来の動作を
実行させることができるとともに、外部入出力端子とマ
イクロコンピュータ部または外部入出力端子と周辺ロジ
ック部を接続させるように入出力インタフェース部の切
り換えを行なうことにより、マイクロコンピュータの部
分と周辺ロジック部分とを各々独立に試験することがで
きるという作用により、ASIC対応のマイクロコンピュー
タのチップ内にモジュール以外のロジック回路を内蔵さ
せる場合に、インタフェース部分の変更を不要とし、か
つ従来のテスティング資産をそのまま使用できるように
なるという効果がある。
ータの内部標準パスとは別個に外部バス仕様の周辺バス
を内蔵させようとするロジック回路と一緒にLSIチップ
上に搭載するとともに、内部標準バスと周辺バスとを、
LSIの入出力インタフェース部において外部からの制御
信号により接続したり切り離したりするバス切換手段を
設けたので、バス切換手段によって内部標準バスと周辺
バスとを接続させることにより、システム本来の動作を
実行させることができるとともに、外部入出力端子とマ
イクロコンピュータ部または外部入出力端子と周辺ロジ
ック部を接続させるように入出力インタフェース部の切
り換えを行なうことにより、マイクロコンピュータの部
分と周辺ロジック部分とを各々独立に試験することがで
きるという作用により、ASIC対応のマイクロコンピュー
タのチップ内にモジュール以外のロジック回路を内蔵さ
せる場合に、インタフェース部分の変更を不要とし、か
つ従来のテスティング資産をそのまま使用できるように
なるという効果がある。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば上記実施例で
は、内部標準バスSBPを、外部インタフェースモジュー
ルおよびバスBUS2を介してバス切換回路BCCに接続して
いるが、バスBUS2を省略して外部インタフェースモジュ
ールの機能とバス切換回路BCCの機能とを１つの外部イ
ンタフェース回路として実現するようにしてもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば上記実施例で
は、内部標準バスSBPを、外部インタフェースモジュー
ルおよびバスBUS2を介してバス切換回路BCCに接続して
いるが、バスBUS2を省略して外部インタフェースモジュ
ールの機能とバス切換回路BCCの機能とを１つの外部イ
ンタフェース回路として実現するようにしてもよい。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるマイクロコンピュ
ータLSI内に周辺のロジック回路を内蔵させるようにし
たものについて説明したが、この発明はそれに限定され
ず、バスを介して接続される２つの論理ICを１チップ化
する場合一般に利用することができる。
明をその背景となった利用分野であるマイクロコンピュ
ータLSI内に周辺のロジック回路を内蔵させるようにし
たものについて説明したが、この発明はそれに限定され
ず、バスを介して接続される２つの論理ICを１チップ化
する場合一般に利用することができる。
［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。
って得られる効果を簡単に説明すれば下記のとおりであ
る。
すなわち、ASIC対応のマイクロコンピュータのチップ
内にモジュール以外のロジック回路を内蔵させる場合
に、インタフェース部分の変更を不要とし、かつ従来の
テスティング資産をそのまま使用できるようになる。
内にモジュール以外のロジック回路を内蔵させる場合
に、インタフェース部分の変更を不要とし、かつ従来の
テスティング資産をそのまま使用できるようになる。
第１図は、本発明に係るASIC対応のマイクロコンピュー
タの一実施例を示すブロック図、 第２図〜第４図はその中のバス切換回路の具体的な切換
手段の一例を示す回路構成図である。 CPU……集中制御手段（マイクロプロセッサ）、TMR……
周辺モジュール（タイマ）、SCI……周辺モジュール
（シリアル・コミュニケーション・インタフェース）、
CLC……周辺論理回路（カスタム論理回路）、BCC……バ
ス切換回路、SBP……内部標準バス。
タの一実施例を示すブロック図、 第２図〜第４図はその中のバス切換回路の具体的な切換
手段の一例を示す回路構成図である。 CPU……集中制御手段（マイクロプロセッサ）、TMR……
周辺モジュール（タイマ）、SCI……周辺モジュール
（シリアル・コミュニケーション・インタフェース）、
CLC……周辺論理回路（カスタム論理回路）、BCC……バ
ス切換回路、SBP……内部標準バス。
Claims (1)
- 【請求項１】モジュール化された中央処理装置と、モジ
ュール化された複数の周辺装置と、専用論理回路と、内
部バスおよび外部バス間のインタフェースを行なう外部
インタフェース回路と、複数のバス間の接続の切換えを
行なうバス切換回路とが１つの半導体チップ上において
半導体集積回路として形成された論理集積回路であっ
て、 上記中央処理装置と複数の周辺装置と外部インタフェー
ス回路との間は内部標準バス（SBP）によって互いに接
続され、上記専用論理回路と上記バス切換回路との間は
外部バスと同一仕様の第１周辺バス（BUS1）によって接
続されるとともに、上記バス切換回路と上記外部インタ
フェース回路との間は外部バスと同一仕様の第２周辺バ
ス（BUS2）によって接続され、 上記バス切換回路は、チップ外部から供給されるモード
選択信号に基づいて通常モードでは上記第１周辺バスと
第２周辺バスとを接続させ、第１テストモードでは上記
第１周辺バスを外部バスに、また、第２テストモードで
は上記第２周辺バスを外部バスに接続させるように構成
されてなることを特徴とする論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62266332A JP2614871B2 (ja) | 1987-10-23 | 1987-10-23 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62266332A JP2614871B2 (ja) | 1987-10-23 | 1987-10-23 | 論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01109459A JPH01109459A (ja) | 1989-04-26 |
| JP2614871B2 true JP2614871B2 (ja) | 1997-05-28 |
Family
ID=17429458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62266332A Expired - Fee Related JP2614871B2 (ja) | 1987-10-23 | 1987-10-23 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2614871B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2963270B2 (ja) * | 1992-03-13 | 1999-10-18 | 富士通株式会社 | 特定用途向けマイクロコントローラ |
| JPH11203161A (ja) * | 1998-01-07 | 1999-07-30 | Mitsubishi Electric Corp | マイクロコンピュータ |
| WO2007000843A1 (ja) * | 2005-06-28 | 2007-01-04 | Matsushita Electric Industrial Co., Ltd. | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189047A (ja) * | 1984-03-07 | 1985-09-26 | Hitachi Ltd | デ−タ処理装置 |
| JPS61249147A (ja) * | 1985-04-27 | 1986-11-06 | Sumitomo Electric Ind Ltd | カスタムｉｃ |
-
1987
- 1987-10-23 JP JP62266332A patent/JP2614871B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01109459A (ja) | 1989-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8049556B2 (en) | Multiple circuit blocks with interblock control and power conservation | |
| US5546563A (en) | Single chip replacement upgradeable computer motherboard with enablement of inserted upgrade CPU chip | |
| US5228139A (en) | Semiconductor integrated circuit device with test mode for testing CPU using external signal | |
| US8315122B2 (en) | Multi-chip package semiconductor memory device providing active termination control | |
| US5551012A (en) | Single socket upgradeable computer motherboard with automatic detection and socket reconfiguration for inserted CPU chip | |
| EP0243113B1 (en) | Data processor | |
| JP2614871B2 (ja) | 論理集積回路 | |
| US6052746A (en) | Integrated circuit having programmable pull device configured to enable/disable first function in favor of second function according to predetermined scheme before/after reset | |
| US7133954B2 (en) | Data bus system for micro controller | |
| US6097218A (en) | Method and device for isolating noise sensitive circuitry from switching current noise on semiconductor substrate | |
| US6789150B1 (en) | Integrated circuit having arbitrated switching between busses | |
| US6711646B1 (en) | Dual mode (registered/unbuffered) memory interface | |
| US6633948B1 (en) | Stackable dual mode (registered/unbuffered) memory interface cost reduction | |
| KR970007762B1 (ko) | 반도체 집적회로 장치 | |
| US5862408A (en) | Microprocessor system having multiplexor disposed in first and second read paths between memory CPU and DMA for selecting data from either read path | |
| US20030145245A1 (en) | Microcontroller | |
| CA2392503A1 (en) | Computer module and motherboard | |
| JP2634423B2 (ja) | マイクロコンピュータ | |
| GB2356715A (en) | Single board computer module | |
| JPH04238278A (ja) | 半導体装置 | |
| JPH08255145A (ja) | プロセッサ内蔵ｌｓｉ、及び、そのソフトウェア・デバッグ方法 | |
| JPH0346351A (ja) | 半導体集積回路装置 | |
| JPH0346350A (ja) | 半導体集積回路装置 | |
| JP2000068461A (ja) | 半導体装置 | |
| JPH0729400A (ja) | メモリーカード |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |