JPH06161809A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH06161809A JPH06161809A JP4314976A JP31497692A JPH06161809A JP H06161809 A JPH06161809 A JP H06161809A JP 4314976 A JP4314976 A JP 4314976A JP 31497692 A JP31497692 A JP 31497692A JP H06161809 A JPH06161809 A JP H06161809A
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- JP
- Japan
- Prior art keywords
- serial
- microprocessor
- mode
- instruction code
- data
- Prior art date
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Abstract
(57)【要約】
【目的】 開発時間と開発コストを可及的に低減するこ
とを可能にする。 【構成】 アドレスデータを出力し、命令コードに基づ
いて演算動作を行うマイクロプロセッサ2と、命令コー
ドを記憶する記憶手段7と、マイクロプロセッサからの
アドレスデータおよび演算結果をシリアルデータに変換
して外部に出力するとともに、外部からシリアルに送出
されてくる命令コードおよび制御信号をパラレルに変換
するシリアル‐パラレル変換手段6と、第1のモードお
よび第2のモードのいずれか一方のモードを選択するモ
ード選択信号に基づいて動作し、第1のモードが選択さ
れた場合はマイクロプロセッサをシリアル‐パラレル変
換手段に電気的に接続し、第2のモードが選択された場
合は接続を切換えてマイクロプロセッサを記憶手段に電
気的に接続する接続切換手段と、を備え、マイクロプロ
セッサ、記憶手段、シリアル‐パラレル変換手段、およ
び接続切換手段は1チップ上に形成されることを特徴と
する。
とを可能にする。 【構成】 アドレスデータを出力し、命令コードに基づ
いて演算動作を行うマイクロプロセッサ2と、命令コー
ドを記憶する記憶手段7と、マイクロプロセッサからの
アドレスデータおよび演算結果をシリアルデータに変換
して外部に出力するとともに、外部からシリアルに送出
されてくる命令コードおよび制御信号をパラレルに変換
するシリアル‐パラレル変換手段6と、第1のモードお
よび第2のモードのいずれか一方のモードを選択するモ
ード選択信号に基づいて動作し、第1のモードが選択さ
れた場合はマイクロプロセッサをシリアル‐パラレル変
換手段に電気的に接続し、第2のモードが選択された場
合は接続を切換えてマイクロプロセッサを記憶手段に電
気的に接続する接続切換手段と、を備え、マイクロプロ
セッサ、記憶手段、シリアル‐パラレル変換手段、およ
び接続切換手段は1チップ上に形成されることを特徴と
する。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路装置に関
するもので、特にマイクロコントローラの評価に用いら
れるものである。
するもので、特にマイクロコントローラの評価に用いら
れるものである。
【0002】
【従来の技術】一般にROMを内蔵したシングルチップ
マイクロコントローラのシステム評価時には、内蔵RO
Mの機能を代行する手段が必要となる。この目的のため
につくられるものが評価用半導体集積回路装置(以下L
SIともいう)である。この評価用LSIには、ROM
なし版評価用LSI(以下、エバリュエーションチッ
プ)とPROM内蔵版評価用LSIとがある。このエバ
リュエーションチップは本来のマイクロコントローラで
は不要なプログラムメモリへのアドレス出力、およびデ
ータ入力端子(ピン)を有する一種のマイクロプロセッ
サである。そして内部ROMの機能は外部メモリにより
代行させる。したがって評価対象のマイクロコントロー
ラと比べて多端子となり、しかも外部メモリを要するた
めに、実装上の問題から製品上での組込評価には適さな
い。
マイクロコントローラのシステム評価時には、内蔵RO
Mの機能を代行する手段が必要となる。この目的のため
につくられるものが評価用半導体集積回路装置(以下L
SIともいう)である。この評価用LSIには、ROM
なし版評価用LSI(以下、エバリュエーションチッ
プ)とPROM内蔵版評価用LSIとがある。このエバ
リュエーションチップは本来のマイクロコントローラで
は不要なプログラムメモリへのアドレス出力、およびデ
ータ入力端子(ピン)を有する一種のマイクロプロセッ
サである。そして内部ROMの機能は外部メモリにより
代行させる。したがって評価対象のマイクロコントロー
ラと比べて多端子となり、しかも外部メモリを要するた
めに、実装上の問題から製品上での組込評価には適さな
い。
【0003】これに対してPROM内蔵版評価用LSI
はROMの代りに1回しか書込むことのできないPRO
Mを内蔵し、評価対象のマイクロコントローラと同一の
端子構成を有している。このためデバッグが終了したプ
ログラムを上記PROMに書込み、製品上でのシステム
評価を行える。そしてこのPROM内蔵版評価用LSI
(以下、OTPマイコンともいう)は、少量多品種の製
品に応用されたり、大量小品種の製品でもマスクROM
を内蔵したマイクロコントローラが出荷されるまでの間
のつなぎ用の製品として用いることができる。
はROMの代りに1回しか書込むことのできないPRO
Mを内蔵し、評価対象のマイクロコントローラと同一の
端子構成を有している。このためデバッグが終了したプ
ログラムを上記PROMに書込み、製品上でのシステム
評価を行える。そしてこのPROM内蔵版評価用LSI
(以下、OTPマイコンともいう)は、少量多品種の製
品に応用されたり、大量小品種の製品でもマスクROM
を内蔵したマイクロコントローラが出荷されるまでの間
のつなぎ用の製品として用いることができる。
【0004】したがって、シングルチップマイクロコン
トローラのシステム評価は、まずエバリュエータチップ
を用いてプログラムの開発及びチェック(デバッグ)を
行い、その後にOTPマイコンに上記プログラムを書込
んで、製品上でのシステム評価を行う。なお、OTPマ
イコンの代わりにピギー版用LSIを用いる場合もあ
る。
トローラのシステム評価は、まずエバリュエータチップ
を用いてプログラムの開発及びチェック(デバッグ)を
行い、その後にOTPマイコンに上記プログラムを書込
んで、製品上でのシステム評価を行う。なお、OTPマ
イコンの代わりにピギー版用LSIを用いる場合もあ
る。
【0005】
【発明が解決しようとする課題】このようにシングルチ
ップマイクロコントローラが製造されるまでには、エバ
リュエーションチップ、OTPマイコン又はピギーバッ
グ版用LSI等の評価用LSIを開発する必要がある。
そして、これらの評価用LSIを開発するには時間とコ
ストが非常にかかるという問題があった。
ップマイクロコントローラが製造されるまでには、エバ
リュエーションチップ、OTPマイコン又はピギーバッ
グ版用LSI等の評価用LSIを開発する必要がある。
そして、これらの評価用LSIを開発するには時間とコ
ストが非常にかかるという問題があった。
【0006】本発明は、開発時間と開発コストを可及的
に低減することのできる評価用の半導体集積回路装置を
提供することを目的とする。
に低減することのできる評価用の半導体集積回路装置を
提供することを目的とする。
【0007】
【課題を解決するための手段】本発明による半導体集積
回路装置は、アドレスデータを出力し、命令コードに基
づいて演算動作を行うマイクロプロセッサと、前記命令
コードを記憶する記憶手段と、前記マイクロプロセッサ
からのアドレスデータおよび演算結果をシリアルデータ
に変換して外部に出力するとともに、外部からシリアル
に送出されてくる命令コードおよび制御信号をパラレル
に変換するシリアル‐パラレル変換手段と、第1のモー
ドおよび第2のモードのいずれか一方のモードを選択す
るモード選択信号に基づいて動作し、第1のモードが選
択された場合は前記マイクロプロセッサを前記シリアル
‐パラレル変換手段に電気的に接続し、第2のモードが
選択された場合は接続を切換えて前記マイクロプロセッ
サを前記記憶手段に電気的に接続する接続切換手段と、
を備え、前記マイクロプロセッサ、記憶手段、シリアル
‐パラレル変換手段、および接続切換手段は1チップ上
に形成されることを特徴とする。
回路装置は、アドレスデータを出力し、命令コードに基
づいて演算動作を行うマイクロプロセッサと、前記命令
コードを記憶する記憶手段と、前記マイクロプロセッサ
からのアドレスデータおよび演算結果をシリアルデータ
に変換して外部に出力するとともに、外部からシリアル
に送出されてくる命令コードおよび制御信号をパラレル
に変換するシリアル‐パラレル変換手段と、第1のモー
ドおよび第2のモードのいずれか一方のモードを選択す
るモード選択信号に基づいて動作し、第1のモードが選
択された場合は前記マイクロプロセッサを前記シリアル
‐パラレル変換手段に電気的に接続し、第2のモードが
選択された場合は接続を切換えて前記マイクロプロセッ
サを前記記憶手段に電気的に接続する接続切換手段と、
を備え、前記マイクロプロセッサ、記憶手段、シリアル
‐パラレル変換手段、および接続切換手段は1チップ上
に形成されることを特徴とする。
【0008】
【作用】このように構成された本発明の半導体集積回路
装置によれば、第1のモードが選択された場合は接続切
換手段によってマイクロプロセッサとシリアル‐パラレ
ル変換手段が電気的に接続される。そしてマイクロプロ
セッサからのアドレスデータおよび演算結果がシリアル
‐パラレル変換手段によってシリアルデータに変換され
て外部に出力されるとともに、外部からの命令コード及
び制御信号がシリアル‐パラレル変換手段によってパラ
レルデータに変換されてマイクロプロセッサに送出され
る。これにより、第1のモードを選択すると本発明の半
導体集積回路装置はエバリュエーションチップとして用
いることができる。又、第2のモードが選択された場合
はマイクロプロセッサとシリアル‐パラレル変換手段が
電気的に切離されるとともにマイクロプロセッサと記憶
手段が電気的に接続される。この記憶手段に開発中のソ
フトウェアを書込むことによって本発明の半導体集積回
路装置をOTPマイクロコントローラとして用いること
ができる。
装置によれば、第1のモードが選択された場合は接続切
換手段によってマイクロプロセッサとシリアル‐パラレ
ル変換手段が電気的に接続される。そしてマイクロプロ
セッサからのアドレスデータおよび演算結果がシリアル
‐パラレル変換手段によってシリアルデータに変換され
て外部に出力されるとともに、外部からの命令コード及
び制御信号がシリアル‐パラレル変換手段によってパラ
レルデータに変換されてマイクロプロセッサに送出され
る。これにより、第1のモードを選択すると本発明の半
導体集積回路装置はエバリュエーションチップとして用
いることができる。又、第2のモードが選択された場合
はマイクロプロセッサとシリアル‐パラレル変換手段が
電気的に切離されるとともにマイクロプロセッサと記憶
手段が電気的に接続される。この記憶手段に開発中のソ
フトウェアを書込むことによって本発明の半導体集積回
路装置をOTPマイクロコントローラとして用いること
ができる。
【0009】これにより、開発時間と開発コストを可及
的に低減することができる。
的に低減することができる。
【0010】
【実施例】本発明による評価用半導体集積回路装置(以
下、LSIともいう)の一実施例の構成を図1に示す。
この評価用LSI1はマイクロプロセッサ(以下、CP
Uともいう)2と、選択回路4と、シリアル‐パラレル
変換回路6と、PROM7とを備えている。CPU2は
外部から入力されるモード選択信号S1を選択回路4に
送って選択動作させるとともに、アドレスデータをアド
レスバス3cに送り、制御バス3aおよびデータバス3
bから制御信号およびデータ(命令コード等)を受取
り、これらの制御信号及び命令コードに基づいて動作す
る。なお、モード選択信号S1はOTPモード又はエバ
リュエーションチップモード(以下、EVAモードとも
いう)のいずれか一方のモードが選択されているかを示
す信号であり、例えばOTPモードが選択されている場
合は信号S1は“H”レベル、EVAモードの場合は信
号S1は“L”レベルとなる。選択回路4はクロックド
バッファ4A,4C,4D,4Eと、トランスファゲー
ト4bと有している。これらのバッファ4a,4c,4
d,4eおよびゲート4bはモード選択信号S1に基づ
いて動作する。バッファ4aはEVAモード時にのみO
Nし、シリアル‐パラレル変換回路6を介して外部の制
御装置12から送られてくる制御信号を、制御バス3a
を介してCPU2に送出する。ゲート4bはEVAモー
ド時にのみONし、データバス3bを介してCPU2か
ら送られてくるデータをシリアル‐パラレル変換回路6
を介して制御装置12に送るとともに、シリアル‐パラ
レル変換回路6を介して制御装置12から送られてくる
データをデータバス3bを介してCPU2に送出する。
バッファ4cはEVAモード得にのみONし、アドレス
バス3cを介してCPU2から送られてくるアドレスデ
ータを、シリアル‐パラレル変換回路6を介して制御装
置12に送る。
下、LSIともいう)の一実施例の構成を図1に示す。
この評価用LSI1はマイクロプロセッサ(以下、CP
Uともいう)2と、選択回路4と、シリアル‐パラレル
変換回路6と、PROM7とを備えている。CPU2は
外部から入力されるモード選択信号S1を選択回路4に
送って選択動作させるとともに、アドレスデータをアド
レスバス3cに送り、制御バス3aおよびデータバス3
bから制御信号およびデータ(命令コード等)を受取
り、これらの制御信号及び命令コードに基づいて動作す
る。なお、モード選択信号S1はOTPモード又はエバ
リュエーションチップモード(以下、EVAモードとも
いう)のいずれか一方のモードが選択されているかを示
す信号であり、例えばOTPモードが選択されている場
合は信号S1は“H”レベル、EVAモードの場合は信
号S1は“L”レベルとなる。選択回路4はクロックド
バッファ4A,4C,4D,4Eと、トランスファゲー
ト4bと有している。これらのバッファ4a,4c,4
d,4eおよびゲート4bはモード選択信号S1に基づ
いて動作する。バッファ4aはEVAモード時にのみO
Nし、シリアル‐パラレル変換回路6を介して外部の制
御装置12から送られてくる制御信号を、制御バス3a
を介してCPU2に送出する。ゲート4bはEVAモー
ド時にのみONし、データバス3bを介してCPU2か
ら送られてくるデータをシリアル‐パラレル変換回路6
を介して制御装置12に送るとともに、シリアル‐パラ
レル変換回路6を介して制御装置12から送られてくる
データをデータバス3bを介してCPU2に送出する。
バッファ4cはEVAモード得にのみONし、アドレス
バス3cを介してCPU2から送られてくるアドレスデ
ータを、シリアル‐パラレル変換回路6を介して制御装
置12に送る。
【0011】バッファ4dはOTPモード時にのみON
し、PROM7からのデータ(命令コード)を、データ
バス3bを介してCPU2に送出する。バッファ4eは
OTPモード時にのみONし、アドレスバス3cを介し
てCPU2から送られてくるアドレスデータをPROM
7に送出する。
し、PROM7からのデータ(命令コード)を、データ
バス3bを介してCPU2に送出する。バッファ4eは
OTPモード時にのみONし、アドレスバス3cを介し
てCPU2から送られてくるアドレスデータをPROM
7に送出する。
【0012】シリアル‐パラレル変換回路6はCPU2
から送られてくるデータ転送要求信号S2を制御装置1
2に送るとともに、CPU2から送られてくるアドレス
データを転送クロック信号S3に基づいてシリアルアド
レスデータに変換し、このシリアルアドレスデータをシ
リアル転送用バス10を介して制御装置12に送り、更
に制御装置12から送られてくるシリアルな命令コード
及び制御信号をパラレルに変換し、変換された命令コー
ドを、ゲート4bおよびデータバス3bを介してCPU
2に送り、変換された制御信号をバッファ4aおよび制
御バス3aを介してCPU2に送る。
から送られてくるデータ転送要求信号S2を制御装置1
2に送るとともに、CPU2から送られてくるアドレス
データを転送クロック信号S3に基づいてシリアルアド
レスデータに変換し、このシリアルアドレスデータをシ
リアル転送用バス10を介して制御装置12に送り、更
に制御装置12から送られてくるシリアルな命令コード
及び制御信号をパラレルに変換し、変換された命令コー
ドを、ゲート4bおよびデータバス3bを介してCPU
2に送り、変換された制御信号をバッファ4aおよび制
御バス3aを介してCPU2に送る。
【0013】制御装置12は内部メモリ又は外部メモリ
を有し、データ転送要求信号S2に基づいて上記メモリ
に格納されている。命令コードや、制御信号をシリアル
‐パラレル変換回路6を介してCPU2に送る。
を有し、データ転送要求信号S2に基づいて上記メモリ
に格納されている。命令コードや、制御信号をシリアル
‐パラレル変換回路6を介してCPU2に送る。
【0014】次に本実施例の動作を説明する。まず評価
用LSI1がEVAモードとして使用される場合を考え
る。この場合、外部から入力されるモード選択信号S1
のレベルは例えば“L”であり、このモード選択信号S
1が入力されるピン(図示せず)は接地電源に接続され
る。すると、CPU2から選択回路4にモード選択信号
S1が送られて、バッファ4a,4cおよびゲート4b
がONするとともにバッファ4d,4eがOFFする。
そしてCPU2からアドレスデータがアドレスバス3c
およびバッファ4cを介してシリアル‐パラレル変換回
路6に送られてシリアルデータに変換される。その後C
PU2からのデータ転送要求信号S2がシリアル‐パラ
レル変換回路6を介して制御装置12に送られるととも
にCPU2からの転送クロック信号S3に同期して、上
記シリアルに変換されたアドレスデータが制御装置12
に送られる。すると、この制御装置12のメモリの上記
アドレスデータに対応するアドレスに格納されている命
令コードおよびCPU制御信号が制御装置12からシリ
アルに出力されてシリアル転送用バス10を介してシリ
アル‐パラレル変換回路6に送出されるとともに、デー
タ転送要求信号S2が制御装置12からシリアル‐パラ
レル変換回路6を介してCPU2に送出される。する
と、上記命令コードおよび制御信号はシリアル‐パラレ
ル変換回路6によってパラレルデータに変換され、命令
コードはゲート4bを介して、制御信号はバッファ4a
を介して各々CPU2に送られる。これによりCPU2
が実行サイクルに入る。そして次のサイクルで上記実行
サイクルの結果情報をデータバス3bおよびゲート4b
を介して、アドレスデータをアドレスバス3cおよびバ
ッファ4cを介して各々シリアル‐パラレル変換回路6
に送り、上述と同様の動作を繰り返す。これにより開発
したソフトウェアを制御装置12のメモリに記憶すれ
ば、このソフトウェアの評価を本実施例の評価用LSI
1を用いて行うことができる。
用LSI1がEVAモードとして使用される場合を考え
る。この場合、外部から入力されるモード選択信号S1
のレベルは例えば“L”であり、このモード選択信号S
1が入力されるピン(図示せず)は接地電源に接続され
る。すると、CPU2から選択回路4にモード選択信号
S1が送られて、バッファ4a,4cおよびゲート4b
がONするとともにバッファ4d,4eがOFFする。
そしてCPU2からアドレスデータがアドレスバス3c
およびバッファ4cを介してシリアル‐パラレル変換回
路6に送られてシリアルデータに変換される。その後C
PU2からのデータ転送要求信号S2がシリアル‐パラ
レル変換回路6を介して制御装置12に送られるととも
にCPU2からの転送クロック信号S3に同期して、上
記シリアルに変換されたアドレスデータが制御装置12
に送られる。すると、この制御装置12のメモリの上記
アドレスデータに対応するアドレスに格納されている命
令コードおよびCPU制御信号が制御装置12からシリ
アルに出力されてシリアル転送用バス10を介してシリ
アル‐パラレル変換回路6に送出されるとともに、デー
タ転送要求信号S2が制御装置12からシリアル‐パラ
レル変換回路6を介してCPU2に送出される。する
と、上記命令コードおよび制御信号はシリアル‐パラレ
ル変換回路6によってパラレルデータに変換され、命令
コードはゲート4bを介して、制御信号はバッファ4a
を介して各々CPU2に送られる。これによりCPU2
が実行サイクルに入る。そして次のサイクルで上記実行
サイクルの結果情報をデータバス3bおよびゲート4b
を介して、アドレスデータをアドレスバス3cおよびバ
ッファ4cを介して各々シリアル‐パラレル変換回路6
に送り、上述と同様の動作を繰り返す。これにより開発
したソフトウェアを制御装置12のメモリに記憶すれ
ば、このソフトウェアの評価を本実施例の評価用LSI
1を用いて行うことができる。
【0015】次に評価用LSI1がOTPモードとして
使用される場合を考える。この場合は、まず開発したソ
フトウェアを図示しない書込手段を用いてPROM7に
書込んでおく。その後、モード選択信号S1が入力され
るピンを駆動電源に接続することによってモード選択信
号S1のレベルは“H”とする。すると選択回路4内の
バッファ4a,4cおよびゲート4bがOFFし、バッ
ファ4dおよび4eはONする。これによりCPU2と
PROM7はバッファ4d,4eおよびバス3b,3c
を介して電気的に接続されるがCPU2とシリアル‐パ
ラレル変換回路6は電気的に接続されないことになる。
この状態でCPU2からのアドレスデータがアドレスバ
ス3cを介してPROM7に送られると、このアドレス
データに対応するPROM7のアドレスに格納されてい
る命令コードがデータパス3bを介してCPU2に送ら
れ、そしてCPU2が上記命令コードに基づいて演算を
する。以降は上述のアドレスデータの送出、命令コード
の送出、演算実行のサイクルが、PROM7に格納され
ているソフトウェアに従って繰り返される。これによ
り、本実施例の評価用LSI1はOTPマイコンの動き
をすることになる。
使用される場合を考える。この場合は、まず開発したソ
フトウェアを図示しない書込手段を用いてPROM7に
書込んでおく。その後、モード選択信号S1が入力され
るピンを駆動電源に接続することによってモード選択信
号S1のレベルは“H”とする。すると選択回路4内の
バッファ4a,4cおよびゲート4bがOFFし、バッ
ファ4dおよび4eはONする。これによりCPU2と
PROM7はバッファ4d,4eおよびバス3b,3c
を介して電気的に接続されるがCPU2とシリアル‐パ
ラレル変換回路6は電気的に接続されないことになる。
この状態でCPU2からのアドレスデータがアドレスバ
ス3cを介してPROM7に送られると、このアドレス
データに対応するPROM7のアドレスに格納されてい
る命令コードがデータパス3bを介してCPU2に送ら
れ、そしてCPU2が上記命令コードに基づいて演算を
する。以降は上述のアドレスデータの送出、命令コード
の送出、演算実行のサイクルが、PROM7に格納され
ているソフトウェアに従って繰り返される。これによ
り、本実施例の評価用LSI1はOTPマイコンの動き
をすることになる。
【0016】以上述べたように本実施例の評価用LSI
1はエバリュエーションチップとしてもOTPマイコン
としても使用することができ、これにより、開発時間と
開発コストを可及的に低減することができる。
1はエバリュエーションチップとしてもOTPマイコン
としても使用することができ、これにより、開発時間と
開発コストを可及的に低減することができる。
【0017】
【発明の効果】本発明によれば、開発時間と開発コスト
を可及的に低減することができる。
を可及的に低減することができる。
【図1】本発明の一実施例の構成を示すブロック図。
1 評価用半導体集積回路装置 2 マイクロプロセッサ 3a 制御信号用バス 3b データバス 3c アドレスバス 4 選択回路 6 シリアル‐パラレル変換回路 7 PROM 10 シリアル転送用バス 12 制御装置 S1 モード選択信号 S2 データ転送要求信号 S3 転送用クロック
Claims (2)
- 【請求項1】アドレスデータを出力し、命令コードに基
づいて演算動作を行うマイクロプロセッサと、 前記命令コードを記憶する記憶手段と、 前記マイクロプロセッサからのアドレスデータおよび演
算結果をシリアルデータに変換して外部に出力するとと
もに、外部からシリアルに送出されてくる命令コードお
よび制御信号をパラレルに変換するシリアル‐パラレル
変換手段と、 第1のモードおよび第2のモードのいずれか一方のモー
ドを選択するモード選択信号に基づいて動作し、第1の
モードが選択された場合は前記マイクロプロセッサを前
記シリアル‐パラレル変換手段に電気的に接続し、第2
のモードが選択された場合は接続を切換えて前記マイク
ロプロセッサを前記記憶手段に電気的に接続する接続切
換手段と、 を備え、前記マイクロプロセッサ、記憶手段、シリアル
‐パラレル変換手段、および接続切換手段は1チップ上
に形成されることを特徴とする半導体集積回路装置。 - 【請求項2】前記記憶手段は書込みが1回だけ可能なP
ROMであることを特徴とする請求項1記載の半導体集
積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4314976A JPH06161809A (ja) | 1992-11-25 | 1992-11-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4314976A JPH06161809A (ja) | 1992-11-25 | 1992-11-25 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06161809A true JPH06161809A (ja) | 1994-06-10 |
Family
ID=18059935
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4314976A Pending JPH06161809A (ja) | 1992-11-25 | 1992-11-25 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06161809A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08185336A (ja) * | 1994-12-28 | 1996-07-16 | Hewlett Packard Japan Ltd | マイクロプロセッサ、マイクロプロセッサ−デバッグツール間信号伝送方法及びトレース方法 |
KR20070093230A (ko) * | 2006-03-13 | 2007-09-18 | 엘지전자 주식회사 | 데이터 입출력 장치 |
-
1992
- 1992-11-25 JP JP4314976A patent/JPH06161809A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08185336A (ja) * | 1994-12-28 | 1996-07-16 | Hewlett Packard Japan Ltd | マイクロプロセッサ、マイクロプロセッサ−デバッグツール間信号伝送方法及びトレース方法 |
KR20070093230A (ko) * | 2006-03-13 | 2007-09-18 | 엘지전자 주식회사 | 데이터 입출력 장치 |
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