JPH0329003A - Ｉ／ｏコントロールユニット - Google Patents
Ｉ／ｏコントロールユニットInfo
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- JPH0329003A JPH0329003A JP16441989A JP16441989A JPH0329003A JP H0329003 A JPH0329003 A JP H0329003A JP 16441989 A JP16441989 A JP 16441989A JP 16441989 A JP16441989 A JP 16441989A JP H0329003 A JPH0329003 A JP H0329003A
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- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、シーゲンスコントローラに用いられるＩ／Ｏ
コントロールユニットに関するものである． ［従来の技術］ 従来、シーケンスコントローラに用いられるＩ／Ｏコン
トロールユニットは、多数の汎用論理演算回路を用いて
構成されており、例えば、第８図に示すように、入力ブ
ロックＩ０〜Ｉ＋５からのデータを取り込む入力用のＩ
／Ｏコントロールユニットは、複数種類の汎用論理演算
回路ＩＣ．〜ＩＣ，を用いて形威されていた． また、第９図に示すように、出力プ口ツクＯ。
コントロールユニットに関するものである． ［従来の技術］ 従来、シーケンスコントローラに用いられるＩ／Ｏコン
トロールユニットは、多数の汎用論理演算回路を用いて
構成されており、例えば、第８図に示すように、入力ブ
ロックＩ０〜Ｉ＋５からのデータを取り込む入力用のＩ
／Ｏコントロールユニットは、複数種類の汎用論理演算
回路ＩＣ．〜ＩＣ，を用いて形威されていた． また、第９図に示すように、出力プ口ツクＯ。
〜０，１に対してデータを出力する出力用のＩ／Ｏコン
トロールユニットは、複数種類の汎用論理演算回路ＩＣ
＋ｏ〜ＩＣｚ＋を用いて形成されていた．さらにまた、
第１０図に示すように、メモリＭに対してデータの書き
込み、読み出しを行うメモリ用のＩ／Ｏコントロールユ
ニットは、メモリバッファＩＣ２Ｓおよび複数種類の汎
用論理演算回路ＩＣ ｔ＊” Ｉ Ｃ ａｍを用いて形
成されていた．［発明が解決しようとする課題］ しかしながら、上述の従来例にあっては、多数の汎用論
理演算回路あるいはメモリバッファを用いて、入力ブロ
ック、出力ブロックあるいはメモリなどの周辺機器に対
応するＩ／Ｏコントロールユニットをそれぞれ形成して
いたので、部品点数が多くなって構成が？Ｊ！雑になる
上、設計が面倒（設計期間が長くなる〉になり、しかも
、実装面積が大きくなって大型化する上、コストが高く
なるという問題があった．また、部品点数が多くなると
信頼性が低くなるという問題もあった．本発明は上記の
点に鑑みて為されたものであり、その目的とするところ
は、設計が容易にでき、小型化、低コスト化が図れ、し
かも高信頼性が得られるＩ／Ｏコントロールユニットを
提供することにある， ［課題を解決するための手段］ 本発明のＩ／Ｏコントロールユニットは、ユニットステ
ータスが設定されるユニットステータス設定部と、ＣＰ
Ｕユニットに接続されたシステムバスに対してデータを
選択的に入出力するセレクト回路と、汎用入出力ポート
に接続されるメモリデータの書き込みあるいは読み出し
を行うメモリバッファと、汎用入出力ポートに接続され
る出力ブロックを介して出力される出力データをセット
するＤ−フリップフロップ回路と、汎用入出力ポートに
接続される入力ブロックを介して入力される入力データ
をラッチする入力ラッチ回路と、汎用入出力ポートに対
してデータを選択的に入出力するとともに論理変換を行
うセレクト／論理変換回路と、動作モードデータによっ
て各部の動作を制御するとともにシステムバスに対して
内部ポートを介して入出力されるアドレスデータ、コン
トロールデータなどのデータの入出力制御を行う内部ポ
ートコントロール部とを１チップＩＣにて形成し、汎用
入出力ポートに接続されるメモリ、出力ブロックあるい
は入力ブロックのような周辺機器と、ＣＰＵユニットと
の間でデータを入出力自在にしたものである． 〔作 用］ 本発明は上述のように構或されており、ユニットステー
タス設定部と、ＣＰＵユニットに接続されたシステムバ
スに対してデータを選択的に入出力するセレクト回路と
、メモリデータの書き込み読み出しを行うメモリバッフ
ァと、出力データをセットするＤ−フリップフロップ回
路と、入力データをラッチする入カラッチ回路と、汎用
入出力ポートに対してデータを選択的に入出力するとと
もに論理変換を行うセレクト／論理変換回路と、動作モ
ードデータによって各部の動作を制御するとともにシス
テムバスに対して内部ポートを介して入出力されるアド
レスデータ、コントロールデータなどのデータの入出力
ｆｒｉｌｌ御を行う内部ポートコントロール部とを１チ
ップＩＣにて形成したものであり、各種周辺機器に対応
した設計が容易にできくステータスデータおよび動作モ
ードデータの設定で行える〉、実装面積を小さくして小
型化、低コスト化が図れ、しかも高信頼性が得られるＩ
／Ｏコントロールユニットを提供することができるよう
になっている． 〔実施例］ 第１図乃至第３図は本発明一実施例を示すもので、ユニ
ットステータスＳｌｌ〜Ｓ，が設定されるユニットステ
ータス設定部１と、ＣＰＵユニットＺに接続されたシス
テムバスＳＢに対してデータを選択的に入出力するセレ
クト回路２と、汎用入出力ポートＰゆ〜Ｐｌ５に接続さ
れるメモリデータの書き込みあるいは読み出しを行うメ
モリバッファ３と、汎用入出力ポートＰ０〜ＰＩ３に接
続される出力ブロックを介して出力される出力データを
セットするＤ−フリップフロップ回路４と、汎用入出力
ポートＰ０〜ＰＩＳに接続される入力ブロックを介して
入力される入力データをラッチする入力ラッチ回路５と
、汎用入出力ポートＰ０〜ＰＩ５に対してデータを選択
的に入出力するとともに論理変換を行うセレクト／論理
変換回路６と、動作モードデータによって各部の動作を
制御するとともにシステムバスに対して内部ポートを介
して入出力されるアドレスデータ、コントロールデータ
などのデータの入出力制御を行う内部ポートコントロー
ル部７とを１チップＩＣ（例えば、ゲートアレイ）にて
形成し、汎用入出力ポートＰ。〜ＰＩ，に接続されるメ
モリ、出力ブロックあるいは入カブロックのような周辺
機器Ｙと、ＣＰＵユニットＺとの間でデータを入出力自
在にしたものである．実施例にあっては、６ビットのス
テータスデータＳ０〜Ｓ，が設定され、３ビットの動作
モードデータＭ０〜Ｍ２によって動作モードが設定され
るようになっている．すなわち、Ｍ０は入出力の論理モ
ードの切り換えるものであり、“Ｌ”で正論理、Ｈ”で
負論理に設定される．また、Ｍ １， Ｍ ｉは入カモ
ード（Ｌ，Ｌ）、出力モード（Ｌ，Ｈ），入出力混在モ
ード（Ｈ，Ｌ）あるいはメモリインターフェースモード
（Ｈ，Ｈ）を切り換えるものである． 第２図中、Ｄ０〜Ｄ，はデータ信号、ＳＴＥＮはステー
タスデータＳ０〜Ｓｓの有効／無効を指定する信号、Ａ
．はＰ０〜ＰＩ５の上位８ビット、下位８ビットの切り
換えを行う信号、Ａ，はＰ０〜Ｐｌ，のデータとステー
タスデータＳ０〜Ｓ，の読み出しの区別を行う信号であ
る．また、ＡＩ，Ａ２はＩ／ＯコントロールユニットＸ
をアクセスする信号であり、Ａ１とＥＡ．，Ａ．とＥ
Ａ ２とが一致したとき、ＣＰＵユニットＺからアクセ
スされたと判断して内部ポートコントロール部７がイネ
ーブルとなり、所定の動作モードでデータの入出力を行
う．また、ＩＯ／Ｍは、入出力ポートとしてのデータ制
御が、メモリポートとしてのデータｆｆｉ１ｍかを切り
換える信号、ＲＤはＣＰＵユニットＺからの読み出しク
ロック、ＷＲはＣＰＵユニットＺがらの書き込みクロッ
ク、ＣＳは入出力ユニットのアクセス信号、ＲＥＳＴは
システムリセット信号である．以下、実施例の動作につ
いて説明する．いま、動作モードを入力モード（ Ｍ
ｚ ＝ Ｍ ｌ＝ Ｌ ）に設定した場合、Ｐ０〜ＰＩ
５の信号を入カラッチ回路５にラッチし、バス状態に設
定された１６ビットのラッチ出力をセレクタ回路２にて
選択してデータパスに接続する．この場合、ラッチされ
た入力データは２回の読み出しサイクルで、８ビットの
データパスを介してＣＰＵユニットＺに読み込まれる． 次に、動作モードを出力モード（ Ｍ ２ ＝ Ｌ ．
Ｍ ＋＝Ｈ）に設定した場合、データパスの８ビット
の信号Ｄ０〜Ｄ．をＤ−フリツアフロップ回路４にセッ
トし、このＤ−フリップフロップ回路４出力をセレクト
／論理変換回路６にて選択してＰ１〜Ｐ．に接続される
．なお、１６ビットの７リップフロツ１回ｌｉｔ８４に
セットされる１６ビットの出力データは、２回に分けた
書き込みサイクルでセットされる． 次に、動作モードが入出力混在モード〈Ｍ才＝Ｈ．Ｍ，
＝Ｌ）に設定されている場合には、Ｐ０〜Ｐｔ（下位８
ビット）が入力ポート、Ｐ．〜Ｐ＋ｓ（上位８ビット）
が出力ポートとして設定される．この場合、入力ラッチ
回路５の下位８ビット分がパス状態となってセレクト回
路２を介してデータパスに出力され、１回目の読み出し
サイクルでｃＰＵユニットＺに読み込まれる．一方、１
回目の書き込みサイクルでデータパスを介してｃＰＵユ
ニットＺから送られた８ビットのデータがＤフリップフ
ロップ回路４の上位８ビットにセットされ、フリップフ
ロップ回路４の上位８ビットの出力がセレクタ／論理変
換回路６を介してＰ．〜ｐｈｉに出力される． 次に、動作モードがメモリインターフェースモード（Ｍ
＝Ｈ，Ｍ＝Ｈ）に設定されている場合には、ＰＩ〜Ｐｕ
ｓ（上位８ビット）がパスバッファ３を介してデータパ
スと双方向接続された状態になり、８ビットのメモリデ
ータの書き込み読み出しが行われる．一方、Ｐ０〜Ｐ
ｖ （下位８ビット）はメモリユニットの固有のステー
タス入力ポートとなる．この場合、入力ラッチ回路５の
下位８ビット分をパス状態にして固有のステータスを読
み出すサイクルでＰ０〜Ｐ，を介して入力されるデータ
がデータパスを介してＣＰＵユニットＺに読み取られる
． ところで、ユニットステータス設定部１は、Ｉ／Ｏコン
トロールユニットＸがどのような種類の入出力ユニット
として機能するかを設定するもので、ＣＰＵユニット２
は、ステータス読み出しサイクルで現在の設定状態を読
み出し、読み出されたステータスデータＳ６〜Ｓ，によ
ってＩ／ＯコントロールユニットＸの種類〈入カポート
、出力ポート、入出力ポート混在、メモリインターフェ
ース）を判定してデータの入出力を制御するようになっ
ている．なお、ステータスデータＳ０〜Ｓ，は、Ｓｏ，
Ｓ＋を入力点数設定用ビット、Ｓ．，Ｓ．を出力点数設
定用ビット、Ｓ，を正常／異常設定用ビット、Ｓ，をメ
モリ付きユニットであることを設定するビットとしてい
る． また、各部の制御を行う内部ポートコントロール部７は
、ユニットステータス設定部１の読み出しクロック、セ
レクト回路２のバスセレクト信号，メモリバッファ３の
バスイネープル信号および方向切り換え信号、Ｄ−フリ
ップフロップ回路４の書き込みクロック、入カラッチ回
路５のラッチクロック、汎用入出力ポートＰ０〜Ｐ１，
のセレクト信号などを生成するようになっている．第４
図は、１６ビットの汎用入出力ポートＰ０〜Ｐ口を有す
る４個のＩ／ＯコントロールユニットＸ１〜Ｘ，を用い
て６４個（１６ｘ４個）の入力ブロックからのデータを
入力するようにしたシーケンスコントローラの監視デー
タ入力装置を示すもので、動作モードが入力モード（
Ｍ ２＝ Ｍ＋ ＝ Ｌ ）に設定された各Ｉ／Ｏコン
トロールユニットＸ１〜ｘ４の汎用入出力ポートＰ．〜
Ｐ．に接続される周辺機器Ｙ．〜Ｙ，は、それぞれ１６
個の入力ブロックＩ．〜Ｉ．を有するものでありる．こ
こに、入力ブロックＩ．〜Ｉｔｓは、第５図に示すよう
に、フォトカップラＰＣと表示用発光ダイオードＬＤと
で構成され、スイッチＳＷ０〜ＳＷ＋ｓの状態を電気的
に絶縁された状態で取り込めるようになっている． いま、４個のＩ／Ｏコントロールユニットｘ１〜Ｘ，の
アクセスは信号Ａ ＋ ， Ａ ！によって行われ、各
Ｉ／ＯコントロールユニットＸ ｌ”” Ｘ ４では信
号Ａ，，Ａ２と予め設定されているベースデータＥＡ１
，ＥＡ２どの一致が判定され、一致時にデータの選択、
切り換えが行われる．なお、ステータスデータＳ６〜Ｓ
５を有効とする１個のＩ／ＯコントロールユニットＸ１
〜Ｘ４のＳＴＥＮを“Ｈ″にセットシ、他のｌ／０コン
トロールユニットＸ１〜Ｘ．のＳＴＥＮは総て”Ｌ”に
セットしなければならない． 一方、実施例では、スイッチＳＷ６〜ＳＷ，ｉがオンさ
れると、フォトカツプラＰＣがオンしてＰ。〜ＰＩＳに
負論理のデータが入力されることになるので、動作モー
ドデータＭ０を”Ｈ”にして，論理を反転し、正論理の
データをＣＰＵユニット２に送るようになっている． 第６図は、２個のＩ／ＯコントロールユニットＸ．，Ｘ
．の汎用入出力ポート’Ｐａ”Ｐ＋ｓにそれぞれ出力ブ
ロックＯ．〜０１を接続し、３２個の出力ブロック００
〜０１＋を制御できるようにしたものであり、各出力ブ
ロック００〜０１は、リレーＲＹと、フォトカップラＰ
Ｃと、表示用発光ダイオードＬＤとで形成されている． いま、３２点制御の下位１６点を制御するＩ／Ｏコント
ロールユニットＸｌのステータスデータを有効とするた
めにＳＴＥＮをＨにセットし、上位１６点を制御するＩ
／ＯコントロールユニットＸ２のＳＴＥＮをＬとしてス
テータスデータを無効とする．また、Ｉ／Ｏコントロー
ルユニットＸ１のＥＡ．，ＥＡＲは共にＬを設定し、Ｉ
／ＯコントロールユニットＸ２のＥＡＩ，ＥＡ２は、Ｌ
，Ｈを設定する．動作モードデータＭ，，Ｍ２は、Ｈ，
Ｌに設定され、１６点出力モードに設定されている．ス
テータスデータＳ．〜Ｓ，は、Ｓ ３＝ Ｈ ． Ｓ
ｚ＝Ｓ．＝Ｓ．＝Ｌに設定され、出力点数が３２に設定
されている．また、出力ブロックＯゆ〜Ｏ．を制御する
ためにＰ６〜Ｐ１ｓに出力される信号は、Ｌアクティブ
にする必要があるので、Ｍ ｏ ＝Ｈに設定して論理変
換を行っている． ここに、出力ブロック０。のリレーＲＹをオンする場合
には、システムバスＳＢ上のデータ信号Ｄ０をＨにし、
Ａ ｏ ＝ Ｌ − Ａ ＋ ＝ Ａ ２ ＝ Ｌ ．
Ａ ４ ＝ Ｌ、１ ０／Ｍ＝Ｈ．ＣＳ＝Ｌ，ＷＲ＝
Ｌの条件の書き込みサイクルで指定された下位１６点（
ＥＡ，＝Ｅ Ａ ２ ＝ Ｌ ）のデータがＤフリップ
フロップ回路４に一括して書き込まれる（ＷＤがＬ→Ｈ
），Ｍ．＝Ｈに設定しているので、フリップフロップ回
路４出力が反転して汎用入出力ポートＰ６に出力され、
Ｐ０がＬになって出力ブロックＯ０のリレーが駆動され
る．同様にして他の出力ブロックＯ，〜０３１も制御で
き、各汎用入出力ポートＰ，−Ｐ，，のアドレスは８ビ
ット単位で連続になっているので、４回の書き込みサイ
クルと、アドレスの歩進にて３２点の出力が行える． なお、汎用論理回路を用いた従来例にあっては、デコー
ド回路、出力ラッチ回路、ステータス入力回路の他に、
フォトカップラ、発光ダイオードを駆動するトランジス
タアレイを必要とし、回路楕成がより複雑になるが、実
施例では、バッファを内蔵しているので、Ｉ／Ｏコント
ロールユニットＸ＋．Ｘｚだけで楕戒でき、回路楕或が
簡単になって、実装面積を小さく（約１／４）すること
ができるとともに、コストも安く（約１／２）すること
ができる． 第７図は，Ｉ／ＯコントロールユニットＸの汎用入出力
ポートＰ０〜Ｐｕ５にメモリよりなる周辺機器Ｙを接続
して８ビットのメモリデータの書き込み読み出しを行う
ようにしたものである．いま、Ｉ／Ｏコントロールユニ
ットＸの動作モードはメモリインタフェースモード（
Ｍ ＋ ＝ Ｍ ２ ＝Ｈ）に設定され、この動作モー
ドでは、下位８ビットの汎用入出力ポートＰ０〜Ｐ，は
、周辺機器Ｙに設定されたステータスデータの入力ポー
トとなり、上位８ビットの汎用入出力ポートＰ，〜Ｐｌ
，は、メモリバッファ３を介してシステムバスＳＢのデ
ータパスに直結された双方向ポートとして動作する．ス
テータスデータは、動作モードを入力モードあるいは出
力モードとした場合と同様の操作および条件でＣＰＵユ
ニットＺに読み取られる．すなわち、メモリよりなる周
辺機器Ｙのステータスデータは、ステータスデータのア
ドレスＡ．がＨになっているとき、ステータスデータと
同様な読み出しサイクルで汎用入出力ポートＰ０〜Ｐ，
に入力されるデータがＣＰＵユニットＺに読み取られる
． 一方、メモリをアクセスする場合には、■ｏ／ＭをＬに
し、ＣＳ＝Ｌとすることによりアクセス可能となり、Ｐ
．〜ｐｕｓシステムバスＳＨのデータパスにメモリバッ
ファ３を介して接続された状態になる．ここに、ｘｏ／
Ｍ＝ｔ，の場合、内部ポートコントロール部７は、アド
レスＡ０〜Ａ，には影響を与えないようになっており、
ＣＰＵユニットＺからメモリの全アドレス空間Ａ０〜Ａ
１。をアクセスすることができる．また、Ｉ／Ｏコント
ロールユニットＸには、メモリコントロール端子として
、メモリチップセレクト端子ＭＣＳ、メモリ書き込み端
子ＭＲＤ，メモリ読み出し端子ＭＷＲが設けられている
ので、これらの端子の信号を直接メモリに接続するだけ
でＣＰＵユニットＺにシステムバスＳＢを介して接続さ
れたメモリ回路を実現できることになる． ［発明の効果］ 本発明は上述のように楕戒されており、ユニットステー
タス設定部と、ＣＰＵユニットに接続されたシステムバ
スに対してデータを選択的に入出力するセレクト回路と
、メモリデータの書き込み読み出しを行うメモリバッフ
ァと、出力データをセットするＤ−フリップフロップ回
路と、入力データをラッチする入カラッチ回路と、汎用
入出力ポートに対してデータを選択的に入出力するとと
もに論理変換を行うセレクト／論理変ｍ回路と、動作モ
ードデータによって各部の動作を制御するとともにシス
テムバスに対して内部ポートを介して入出力されるアド
レスデータ、コントロールデータなどのデータの入出力
制御を行う内部ポートコントロール部とを１チップＩＣ
にて形戒したものであり、各種周辺機器に対応した設計
が容易にできくステータスデータおよび動作モードデー
タの設定で行える）、実装面積を小さくして小型化、低
コスト化が図れ、しかも高信頼性が得られるＩ／Ｏコン
トロールユニットを提供することができるという効果が
ある．
トロールユニットは、複数種類の汎用論理演算回路ＩＣ
＋ｏ〜ＩＣｚ＋を用いて形成されていた．さらにまた、
第１０図に示すように、メモリＭに対してデータの書き
込み、読み出しを行うメモリ用のＩ／Ｏコントロールユ
ニットは、メモリバッファＩＣ２Ｓおよび複数種類の汎
用論理演算回路ＩＣ ｔ＊” Ｉ Ｃ ａｍを用いて形
成されていた．［発明が解決しようとする課題］ しかしながら、上述の従来例にあっては、多数の汎用論
理演算回路あるいはメモリバッファを用いて、入力ブロ
ック、出力ブロックあるいはメモリなどの周辺機器に対
応するＩ／Ｏコントロールユニットをそれぞれ形成して
いたので、部品点数が多くなって構成が？Ｊ！雑になる
上、設計が面倒（設計期間が長くなる〉になり、しかも
、実装面積が大きくなって大型化する上、コストが高く
なるという問題があった．また、部品点数が多くなると
信頼性が低くなるという問題もあった．本発明は上記の
点に鑑みて為されたものであり、その目的とするところ
は、設計が容易にでき、小型化、低コスト化が図れ、し
かも高信頼性が得られるＩ／Ｏコントロールユニットを
提供することにある， ［課題を解決するための手段］ 本発明のＩ／Ｏコントロールユニットは、ユニットステ
ータスが設定されるユニットステータス設定部と、ＣＰ
Ｕユニットに接続されたシステムバスに対してデータを
選択的に入出力するセレクト回路と、汎用入出力ポート
に接続されるメモリデータの書き込みあるいは読み出し
を行うメモリバッファと、汎用入出力ポートに接続され
る出力ブロックを介して出力される出力データをセット
するＤ−フリップフロップ回路と、汎用入出力ポートに
接続される入力ブロックを介して入力される入力データ
をラッチする入力ラッチ回路と、汎用入出力ポートに対
してデータを選択的に入出力するとともに論理変換を行
うセレクト／論理変換回路と、動作モードデータによっ
て各部の動作を制御するとともにシステムバスに対して
内部ポートを介して入出力されるアドレスデータ、コン
トロールデータなどのデータの入出力制御を行う内部ポ
ートコントロール部とを１チップＩＣにて形成し、汎用
入出力ポートに接続されるメモリ、出力ブロックあるい
は入力ブロックのような周辺機器と、ＣＰＵユニットと
の間でデータを入出力自在にしたものである． 〔作 用］ 本発明は上述のように構或されており、ユニットステー
タス設定部と、ＣＰＵユニットに接続されたシステムバ
スに対してデータを選択的に入出力するセレクト回路と
、メモリデータの書き込み読み出しを行うメモリバッフ
ァと、出力データをセットするＤ−フリップフロップ回
路と、入力データをラッチする入カラッチ回路と、汎用
入出力ポートに対してデータを選択的に入出力するとと
もに論理変換を行うセレクト／論理変換回路と、動作モ
ードデータによって各部の動作を制御するとともにシス
テムバスに対して内部ポートを介して入出力されるアド
レスデータ、コントロールデータなどのデータの入出力
ｆｒｉｌｌ御を行う内部ポートコントロール部とを１チ
ップＩＣにて形成したものであり、各種周辺機器に対応
した設計が容易にできくステータスデータおよび動作モ
ードデータの設定で行える〉、実装面積を小さくして小
型化、低コスト化が図れ、しかも高信頼性が得られるＩ
／Ｏコントロールユニットを提供することができるよう
になっている． 〔実施例］ 第１図乃至第３図は本発明一実施例を示すもので、ユニ
ットステータスＳｌｌ〜Ｓ，が設定されるユニットステ
ータス設定部１と、ＣＰＵユニットＺに接続されたシス
テムバスＳＢに対してデータを選択的に入出力するセレ
クト回路２と、汎用入出力ポートＰゆ〜Ｐｌ５に接続さ
れるメモリデータの書き込みあるいは読み出しを行うメ
モリバッファ３と、汎用入出力ポートＰ０〜ＰＩ３に接
続される出力ブロックを介して出力される出力データを
セットするＤ−フリップフロップ回路４と、汎用入出力
ポートＰ０〜ＰＩＳに接続される入力ブロックを介して
入力される入力データをラッチする入力ラッチ回路５と
、汎用入出力ポートＰ０〜ＰＩ５に対してデータを選択
的に入出力するとともに論理変換を行うセレクト／論理
変換回路６と、動作モードデータによって各部の動作を
制御するとともにシステムバスに対して内部ポートを介
して入出力されるアドレスデータ、コントロールデータ
などのデータの入出力制御を行う内部ポートコントロー
ル部７とを１チップＩＣ（例えば、ゲートアレイ）にて
形成し、汎用入出力ポートＰ。〜ＰＩ，に接続されるメ
モリ、出力ブロックあるいは入カブロックのような周辺
機器Ｙと、ＣＰＵユニットＺとの間でデータを入出力自
在にしたものである．実施例にあっては、６ビットのス
テータスデータＳ０〜Ｓ，が設定され、３ビットの動作
モードデータＭ０〜Ｍ２によって動作モードが設定され
るようになっている．すなわち、Ｍ０は入出力の論理モ
ードの切り換えるものであり、“Ｌ”で正論理、Ｈ”で
負論理に設定される．また、Ｍ １， Ｍ ｉは入カモ
ード（Ｌ，Ｌ）、出力モード（Ｌ，Ｈ），入出力混在モ
ード（Ｈ，Ｌ）あるいはメモリインターフェースモード
（Ｈ，Ｈ）を切り換えるものである． 第２図中、Ｄ０〜Ｄ，はデータ信号、ＳＴＥＮはステー
タスデータＳ０〜Ｓｓの有効／無効を指定する信号、Ａ
．はＰ０〜ＰＩ５の上位８ビット、下位８ビットの切り
換えを行う信号、Ａ，はＰ０〜Ｐｌ，のデータとステー
タスデータＳ０〜Ｓ，の読み出しの区別を行う信号であ
る．また、ＡＩ，Ａ２はＩ／ＯコントロールユニットＸ
をアクセスする信号であり、Ａ１とＥＡ．，Ａ．とＥ
Ａ ２とが一致したとき、ＣＰＵユニットＺからアクセ
スされたと判断して内部ポートコントロール部７がイネ
ーブルとなり、所定の動作モードでデータの入出力を行
う．また、ＩＯ／Ｍは、入出力ポートとしてのデータ制
御が、メモリポートとしてのデータｆｆｉ１ｍかを切り
換える信号、ＲＤはＣＰＵユニットＺからの読み出しク
ロック、ＷＲはＣＰＵユニットＺがらの書き込みクロッ
ク、ＣＳは入出力ユニットのアクセス信号、ＲＥＳＴは
システムリセット信号である．以下、実施例の動作につ
いて説明する．いま、動作モードを入力モード（ Ｍ
ｚ ＝ Ｍ ｌ＝ Ｌ ）に設定した場合、Ｐ０〜ＰＩ
５の信号を入カラッチ回路５にラッチし、バス状態に設
定された１６ビットのラッチ出力をセレクタ回路２にて
選択してデータパスに接続する．この場合、ラッチされ
た入力データは２回の読み出しサイクルで、８ビットの
データパスを介してＣＰＵユニットＺに読み込まれる． 次に、動作モードを出力モード（ Ｍ ２ ＝ Ｌ ．
Ｍ ＋＝Ｈ）に設定した場合、データパスの８ビット
の信号Ｄ０〜Ｄ．をＤ−フリツアフロップ回路４にセッ
トし、このＤ−フリップフロップ回路４出力をセレクト
／論理変換回路６にて選択してＰ１〜Ｐ．に接続される
．なお、１６ビットの７リップフロツ１回ｌｉｔ８４に
セットされる１６ビットの出力データは、２回に分けた
書き込みサイクルでセットされる． 次に、動作モードが入出力混在モード〈Ｍ才＝Ｈ．Ｍ，
＝Ｌ）に設定されている場合には、Ｐ０〜Ｐｔ（下位８
ビット）が入力ポート、Ｐ．〜Ｐ＋ｓ（上位８ビット）
が出力ポートとして設定される．この場合、入力ラッチ
回路５の下位８ビット分がパス状態となってセレクト回
路２を介してデータパスに出力され、１回目の読み出し
サイクルでｃＰＵユニットＺに読み込まれる．一方、１
回目の書き込みサイクルでデータパスを介してｃＰＵユ
ニットＺから送られた８ビットのデータがＤフリップフ
ロップ回路４の上位８ビットにセットされ、フリップフ
ロップ回路４の上位８ビットの出力がセレクタ／論理変
換回路６を介してＰ．〜ｐｈｉに出力される． 次に、動作モードがメモリインターフェースモード（Ｍ
＝Ｈ，Ｍ＝Ｈ）に設定されている場合には、ＰＩ〜Ｐｕ
ｓ（上位８ビット）がパスバッファ３を介してデータパ
スと双方向接続された状態になり、８ビットのメモリデ
ータの書き込み読み出しが行われる．一方、Ｐ０〜Ｐ
ｖ （下位８ビット）はメモリユニットの固有のステー
タス入力ポートとなる．この場合、入力ラッチ回路５の
下位８ビット分をパス状態にして固有のステータスを読
み出すサイクルでＰ０〜Ｐ，を介して入力されるデータ
がデータパスを介してＣＰＵユニットＺに読み取られる
． ところで、ユニットステータス設定部１は、Ｉ／Ｏコン
トロールユニットＸがどのような種類の入出力ユニット
として機能するかを設定するもので、ＣＰＵユニット２
は、ステータス読み出しサイクルで現在の設定状態を読
み出し、読み出されたステータスデータＳ６〜Ｓ，によ
ってＩ／ＯコントロールユニットＸの種類〈入カポート
、出力ポート、入出力ポート混在、メモリインターフェ
ース）を判定してデータの入出力を制御するようになっ
ている．なお、ステータスデータＳ０〜Ｓ，は、Ｓｏ，
Ｓ＋を入力点数設定用ビット、Ｓ．，Ｓ．を出力点数設
定用ビット、Ｓ，を正常／異常設定用ビット、Ｓ，をメ
モリ付きユニットであることを設定するビットとしてい
る． また、各部の制御を行う内部ポートコントロール部７は
、ユニットステータス設定部１の読み出しクロック、セ
レクト回路２のバスセレクト信号，メモリバッファ３の
バスイネープル信号および方向切り換え信号、Ｄ−フリ
ップフロップ回路４の書き込みクロック、入カラッチ回
路５のラッチクロック、汎用入出力ポートＰ０〜Ｐ１，
のセレクト信号などを生成するようになっている．第４
図は、１６ビットの汎用入出力ポートＰ０〜Ｐ口を有す
る４個のＩ／ＯコントロールユニットＸ１〜Ｘ，を用い
て６４個（１６ｘ４個）の入力ブロックからのデータを
入力するようにしたシーケンスコントローラの監視デー
タ入力装置を示すもので、動作モードが入力モード（
Ｍ ２＝ Ｍ＋ ＝ Ｌ ）に設定された各Ｉ／Ｏコン
トロールユニットＸ１〜ｘ４の汎用入出力ポートＰ．〜
Ｐ．に接続される周辺機器Ｙ．〜Ｙ，は、それぞれ１６
個の入力ブロックＩ．〜Ｉ．を有するものでありる．こ
こに、入力ブロックＩ．〜Ｉｔｓは、第５図に示すよう
に、フォトカップラＰＣと表示用発光ダイオードＬＤと
で構成され、スイッチＳＷ０〜ＳＷ＋ｓの状態を電気的
に絶縁された状態で取り込めるようになっている． いま、４個のＩ／Ｏコントロールユニットｘ１〜Ｘ，の
アクセスは信号Ａ ＋ ， Ａ ！によって行われ、各
Ｉ／ＯコントロールユニットＸ ｌ”” Ｘ ４では信
号Ａ，，Ａ２と予め設定されているベースデータＥＡ１
，ＥＡ２どの一致が判定され、一致時にデータの選択、
切り換えが行われる．なお、ステータスデータＳ６〜Ｓ
５を有効とする１個のＩ／ＯコントロールユニットＸ１
〜Ｘ４のＳＴＥＮを“Ｈ″にセットシ、他のｌ／０コン
トロールユニットＸ１〜Ｘ．のＳＴＥＮは総て”Ｌ”に
セットしなければならない． 一方、実施例では、スイッチＳＷ６〜ＳＷ，ｉがオンさ
れると、フォトカツプラＰＣがオンしてＰ。〜ＰＩＳに
負論理のデータが入力されることになるので、動作モー
ドデータＭ０を”Ｈ”にして，論理を反転し、正論理の
データをＣＰＵユニット２に送るようになっている． 第６図は、２個のＩ／ＯコントロールユニットＸ．，Ｘ
．の汎用入出力ポート’Ｐａ”Ｐ＋ｓにそれぞれ出力ブ
ロックＯ．〜０１を接続し、３２個の出力ブロック００
〜０１＋を制御できるようにしたものであり、各出力ブ
ロック００〜０１は、リレーＲＹと、フォトカップラＰ
Ｃと、表示用発光ダイオードＬＤとで形成されている． いま、３２点制御の下位１６点を制御するＩ／Ｏコント
ロールユニットＸｌのステータスデータを有効とするた
めにＳＴＥＮをＨにセットし、上位１６点を制御するＩ
／ＯコントロールユニットＸ２のＳＴＥＮをＬとしてス
テータスデータを無効とする．また、Ｉ／Ｏコントロー
ルユニットＸ１のＥＡ．，ＥＡＲは共にＬを設定し、Ｉ
／ＯコントロールユニットＸ２のＥＡＩ，ＥＡ２は、Ｌ
，Ｈを設定する．動作モードデータＭ，，Ｍ２は、Ｈ，
Ｌに設定され、１６点出力モードに設定されている．ス
テータスデータＳ．〜Ｓ，は、Ｓ ３＝ Ｈ ． Ｓ
ｚ＝Ｓ．＝Ｓ．＝Ｌに設定され、出力点数が３２に設定
されている．また、出力ブロックＯゆ〜Ｏ．を制御する
ためにＰ６〜Ｐ１ｓに出力される信号は、Ｌアクティブ
にする必要があるので、Ｍ ｏ ＝Ｈに設定して論理変
換を行っている． ここに、出力ブロック０。のリレーＲＹをオンする場合
には、システムバスＳＢ上のデータ信号Ｄ０をＨにし、
Ａ ｏ ＝ Ｌ − Ａ ＋ ＝ Ａ ２ ＝ Ｌ ．
Ａ ４ ＝ Ｌ、１ ０／Ｍ＝Ｈ．ＣＳ＝Ｌ，ＷＲ＝
Ｌの条件の書き込みサイクルで指定された下位１６点（
ＥＡ，＝Ｅ Ａ ２ ＝ Ｌ ）のデータがＤフリップ
フロップ回路４に一括して書き込まれる（ＷＤがＬ→Ｈ
），Ｍ．＝Ｈに設定しているので、フリップフロップ回
路４出力が反転して汎用入出力ポートＰ６に出力され、
Ｐ０がＬになって出力ブロックＯ０のリレーが駆動され
る．同様にして他の出力ブロックＯ，〜０３１も制御で
き、各汎用入出力ポートＰ，−Ｐ，，のアドレスは８ビ
ット単位で連続になっているので、４回の書き込みサイ
クルと、アドレスの歩進にて３２点の出力が行える． なお、汎用論理回路を用いた従来例にあっては、デコー
ド回路、出力ラッチ回路、ステータス入力回路の他に、
フォトカップラ、発光ダイオードを駆動するトランジス
タアレイを必要とし、回路楕成がより複雑になるが、実
施例では、バッファを内蔵しているので、Ｉ／Ｏコント
ロールユニットＸ＋．Ｘｚだけで楕戒でき、回路楕或が
簡単になって、実装面積を小さく（約１／４）すること
ができるとともに、コストも安く（約１／２）すること
ができる． 第７図は，Ｉ／ＯコントロールユニットＸの汎用入出力
ポートＰ０〜Ｐｕ５にメモリよりなる周辺機器Ｙを接続
して８ビットのメモリデータの書き込み読み出しを行う
ようにしたものである．いま、Ｉ／Ｏコントロールユニ
ットＸの動作モードはメモリインタフェースモード（
Ｍ ＋ ＝ Ｍ ２ ＝Ｈ）に設定され、この動作モー
ドでは、下位８ビットの汎用入出力ポートＰ０〜Ｐ，は
、周辺機器Ｙに設定されたステータスデータの入力ポー
トとなり、上位８ビットの汎用入出力ポートＰ，〜Ｐｌ
，は、メモリバッファ３を介してシステムバスＳＢのデ
ータパスに直結された双方向ポートとして動作する．ス
テータスデータは、動作モードを入力モードあるいは出
力モードとした場合と同様の操作および条件でＣＰＵユ
ニットＺに読み取られる．すなわち、メモリよりなる周
辺機器Ｙのステータスデータは、ステータスデータのア
ドレスＡ．がＨになっているとき、ステータスデータと
同様な読み出しサイクルで汎用入出力ポートＰ０〜Ｐ，
に入力されるデータがＣＰＵユニットＺに読み取られる
． 一方、メモリをアクセスする場合には、■ｏ／ＭをＬに
し、ＣＳ＝Ｌとすることによりアクセス可能となり、Ｐ
．〜ｐｕｓシステムバスＳＨのデータパスにメモリバッ
ファ３を介して接続された状態になる．ここに、ｘｏ／
Ｍ＝ｔ，の場合、内部ポートコントロール部７は、アド
レスＡ０〜Ａ，には影響を与えないようになっており、
ＣＰＵユニットＺからメモリの全アドレス空間Ａ０〜Ａ
１。をアクセスすることができる．また、Ｉ／Ｏコント
ロールユニットＸには、メモリコントロール端子として
、メモリチップセレクト端子ＭＣＳ、メモリ書き込み端
子ＭＲＤ，メモリ読み出し端子ＭＷＲが設けられている
ので、これらの端子の信号を直接メモリに接続するだけ
でＣＰＵユニットＺにシステムバスＳＢを介して接続さ
れたメモリ回路を実現できることになる． ［発明の効果］ 本発明は上述のように楕戒されており、ユニットステー
タス設定部と、ＣＰＵユニットに接続されたシステムバ
スに対してデータを選択的に入出力するセレクト回路と
、メモリデータの書き込み読み出しを行うメモリバッフ
ァと、出力データをセットするＤ−フリップフロップ回
路と、入力データをラッチする入カラッチ回路と、汎用
入出力ポートに対してデータを選択的に入出力するとと
もに論理変換を行うセレクト／論理変ｍ回路と、動作モ
ードデータによって各部の動作を制御するとともにシス
テムバスに対して内部ポートを介して入出力されるアド
レスデータ、コントロールデータなどのデータの入出力
制御を行う内部ポートコントロール部とを１チップＩＣ
にて形戒したものであり、各種周辺機器に対応した設計
が容易にできくステータスデータおよび動作モードデー
タの設定で行える）、実装面積を小さくして小型化、低
コスト化が図れ、しかも高信頼性が得られるＩ／Ｏコン
トロールユニットを提供することができるという効果が
ある．
第１図は本発明一実施例のブロック回路図、第２図およ
び第３図＆ま同上の接続状態を示す説明図、第４図およ
び第５図は具体的使用例を示す回ｎ図、第６図は他の具
体的使用例を示す回路図、第７図はさらに他の具体的使
用例を示す回路図、第８図は従来例のブロック回路図、
第９図は他の従来例のブロック回路図、第ｌＯ図はさら
に他の従来例のブロック回路図である． １はユニットステータス設定部、２はセレクト回路、３
はメモリバッファ、４はＤ−フリップフロップ回路、５
は入力ラッチ回路、６はセレクト／論理変換回路、７は
内部ポートコントロール部、ＸはＩ／Ｏコントロールユ
ニット、Ｙは周辺機器、ＺはＣＰＵユニットである．
び第３図＆ま同上の接続状態を示す説明図、第４図およ
び第５図は具体的使用例を示す回ｎ図、第６図は他の具
体的使用例を示す回路図、第７図はさらに他の具体的使
用例を示す回路図、第８図は従来例のブロック回路図、
第９図は他の従来例のブロック回路図、第ｌＯ図はさら
に他の従来例のブロック回路図である． １はユニットステータス設定部、２はセレクト回路、３
はメモリバッファ、４はＤ−フリップフロップ回路、５
は入力ラッチ回路、６はセレクト／論理変換回路、７は
内部ポートコントロール部、ＸはＩ／Ｏコントロールユ
ニット、Ｙは周辺機器、ＺはＣＰＵユニットである．
Claims (1)
- （１）ユニットステータスが設定されるユニットステー
タス設定部と、ＣＰＵユニットに接続されたシステムバ
スに対してデータを選択的に入出力するセレクト回路と
、汎用入出力ポートに接続されるメモリデータの書き込
みあるいは読み出しを行うメモリバッファと、汎用入出
力ポートに接続される出力ブロックを介して出力される
出力データをセットするＤ−フリップフロップ回路と、
汎用入出力ポートに接続される入力ブロックを介して入
力される入力データをラッチする入力ラッチ回路と、汎
用入出力ポートに対してデータを選択的に入出力すると
ともに論理変換を行うセレクト／論理変換回路と、動作
モードデータによつて各部の動作を制御するとともにシ
ステムバスに対して内部ポートを介して入出力されるア
ドレスデータ、コントロールデータなどのデータの入出
力制御を行う内部ポートコントロール部とを１チップＩ
Ｃにて形成し、汎用入出力ポートに接続されるメモリ、
出力ブロックあるいは入力ブロックのような周辺機器と
、ＣＰＵユニットとの間でデータを入出力自在にしたこ
とを特徴とするＩ／Ｏコントロールユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16441989A JPH0329003A (ja) | 1989-06-27 | 1989-06-27 | Ｉ／ｏコントロールユニット |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16441989A JPH0329003A (ja) | 1989-06-27 | 1989-06-27 | Ｉ／ｏコントロールユニット |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0329003A true JPH0329003A (ja) | 1991-02-07 |
Family
ID=15792789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16441989A Pending JPH0329003A (ja) | 1989-06-27 | 1989-06-27 | Ｉ／ｏコントロールユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0329003A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0714849A1 (en) | 1994-11-28 | 1996-06-05 | Mitsui Toatsu Chemicals, Incorporated | Production process for refined hydrogen iodide |
| WO1997033218A1 (fr) * | 1996-03-06 | 1997-09-12 | Matsushita Electric Works, Ltd. | Controleur programmable |
| CN1092813C (zh) * | 1996-03-06 | 2002-10-16 | 松下电工株式会社 | 可编程序控制器 |
-
1989
- 1989-06-27 JP JP16441989A patent/JPH0329003A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0714849A1 (en) | 1994-11-28 | 1996-06-05 | Mitsui Toatsu Chemicals, Incorporated | Production process for refined hydrogen iodide |
| US5693306A (en) * | 1994-11-28 | 1997-12-02 | Mitsui Toatsu Chemicals, Inc. | Production process for refined hydrogen iodide |
| WO1997033218A1 (fr) * | 1996-03-06 | 1997-09-12 | Matsushita Electric Works, Ltd. | Controleur programmable |
| CN1092813C (zh) * | 1996-03-06 | 2002-10-16 | 松下电工株式会社 | 可编程序控制器 |
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