JP4116805B2 - 内部バス試験装置及び内部バス試験方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、マイクロコントローラ等の半導体集積回路に使用される内部バス試験装置及び内部バス試験方法に関する。
【0002】
【従来の技術】
近年、マイクロコントローラ等の半導体集積回路は、多機能、高機能化が求められており、回路構成が複雑化している。このため、半導体集積回路の試験検証も複雑化しており、試験検証を行うための時間が増大している。この対策として、試験用回路等をマイクロコントローラ内部に組み込んでおき、試験用回路を用いた試験検証を行うことが一般的である。しかしながら、試験用回路を追加することが、チップ面積や回路規模の増大につながってしまうという問題がある。
一方、半導体集積回路のコスト低減のため、チップ面積や回路規模を小さくすることが求められている。このため、複雑な回路を必要としないで、内部バス試験を効率よく行うことができる半導体集積回路の需要が高まっている。
【0003】
図1に、従来の半導体集積回路の内部バス試験装置の構成を示す。
【0004】
図1では、従来の半導体集積回路の一例として、マイクロコントローラをあげる。このマイクロコントローラを構成する複数のモジュールとして、CPU1、内部バス制御回路2、DMA(ダイレクト・メモリ・アクセス)コントローラ3、フラッシュメモリ等の内蔵メモリ4、外部バスインターフェース5などがある。
【0005】
図1に示したように、これら複数のモジュールが複数のバスで接続されることでマイクロコントローラが構成されている。CPU1と内部バス制御回路2とは、命令バス(以下、I−BUSという)6及びデータバス(以下、D−BUSという)7で接続されている。内部バス制御回路2と内蔵メモリ4とは、内蔵メモリ専用バス(以下、F−BUSという)8で接続されている。内部バス制御回路2と外部バスインターフェース5とは、外部バス(以下、X−BUSという)9で接続されている。さらに、内部バス制御回路2とDMAコントローラ3とは、DMAバス(以下、M−BUSという)10で接続されている。これらのバスにはそれぞれ、アドレスバス、データバスおよび制御信号バスが含まれる。
【0006】
また、外部バスインターフェース5には、ポート11からの配線が入力させてあり、CPU1は、外部からこのポート11に送出されるデータを外部バス9経由で受取ることができる。
【0007】
図1のマイクロコントローラにおいて、内部バス制御回路2は各バスの制御を行っている。CPU1、DMAコントローラ3及び外部バスインターフェース5は、各バスに対してマスタモジュールとして機能することができる。CPU1がマスタモジュールとして機能するときには、内蔵メモリ4や外部バスインターフェース5は、各バスに対してスレーブモジュールとして機能する。
【0008】
この場合に、マスタモジュール側からのアクセスの際、各バスのアドレスバス、データバス、制御信号バスに対し、内部バス試験のために、アドレス領域を任意に切り替えることが可能である。例えば、CPU1がマスタモジュールとしてデータバス7からアクセスする際に、「0h−>5h−>Fh−>Ah−>0h」という試験パターンでアドレス領域を切り替えることは可能である。この内部バス試験は、半導体集積回路に係る故障検出率の向上のために一般的に行われる。
【0009】
【発明が解決しようとする課題】
しかしながら、従来のマイクロコントローラでは、複数のモジュールと接続する各バスをアドレス領域によってアクセス先をあらかじめ決めているため、内部バス制御回路2は、通常動作として、スレーブモジュール側へのアクセス信号出力の際、アドレスバスの内の数ビットは全く試験検証することが不可能であった。
図10は、マイクロコントローラで使用されるメモリマップの一例を示す。
【0010】
図10に示した例では、図1のマイクロコンピュータは、入出力(IO)領域100に0000_0000hから0000_FFFFhのアドレス領域が、命令バス6に対応するI−BUS領域102に0001_0000hから0001_FFFFhのアドレス領域が、データバス7に対応するD−BUS領域104に0002_0000hから0003_FFFFhのアドレス領域が、内蔵メモリ専用バス8に対応するF−BUS領域106に0004_0000hから000F_FFFFhのアドレス領域が、外部バス9に対応するX−BUS領域108に0010_0000hからFFFF_FFFFhのアドレス領域がそれぞれ割り当てられている。このように、従来のマイクロコントローラでは、複数のモジュールと接続する各バスをアドレス領域によってアクセス先をあらかじめ決めている。
【0011】
例えば、内蔵メモリ専用バス(F−BUS)8のアドレス領域は、0004_0000hから000F_FFFFhであるため、内部バス制御回路2が通常動作としてスレーブモジュールである内蔵メモリ4側へアクセス信号出力の際には、F−BUS8に含まれるアドレスバスの上位10ビットは意味をもっていないことになり、従来の半導体集積回路では検証不可能であった。
【0012】
上記した内部バス試験を行うために、従来の半導体集積回路の多くがテストモードを設け、テスト時には、内部バスを外部から制御することで試験する必要があった。従って、ユーザは実際に使用するCPU命令動作で半導体集積回路の内部バス試験を行うことが困難であった。
【0013】
本発明は、上記の点に鑑みてなされたものであり、複雑な回路を必要としないで、半導体集積回路の内部バス試験を効率よく行うことのできる内部バス試験装置及び方法を提供することを目的とする。
【0014】
また、本発明の他の目的は、ユーザが実際に使用するCPU命令で半導体集積回路の内部バス試験を行うことを可能にする内部バス試験装置及び方法を提供することである。
【0015】
【課題を解決するための手段】
上記課題を解決するために、請求項1に記載された発明は、内部バス制御回路と複数のモジュールとを複数のバスにより接続して構成される半導体集積回路の内部バス試験装置において、内部バス試験の開始信号に応じてイネーブル状態に設定され、前記内部バス制御回路の状態を、半導体集積回路の内部バス試験のための任意のアドレス領域を示すアドレス情報が設定可能な内部バス試験状態に遷移させる領域アドレス設定手段と、前記内部バス試験が開始されるとき、前記複数のモジュールの内の特定のモジュールに対応する前記内部バス制御回路の領域セレクタに、前記領域アドレス設定手段からの状態設定信号を転送することにより、前記特定モジュールと接続するバスを介して前記特定モジュールを前記半導体集積回路に割り当てられた全てのアドレス領域にアクセス可能とする制御手段とを備えることを特徴とする。本発明によれば、ユーザ使用時の通常動作でアクセスできないアドレス領域の設定が簡単に実行可能となる。複数のバスのうち選択されたバスの通常動作時に設定できないアドレスであっても検証可能となり、効率的な内部バス試験が実現可能となる。
【0016】
また、上記課題を解決するため、請求項2に記載された発明は、内部バス制御回路と複数のモジュールとを複数のバスにより接続して構成される半導体集積回路の内部バス試験装置において、内部バス試験の開始信号に応じてイネーブル状態に設定され、前記内部バス制御回路の状態を、半導体集積回路の内部バス試験のための任意のアドレス領域を示すアドレス情報が設定可能な内部バス試験状態に遷移させる領域アドレス設定手段と、前記内部バス試験が開始されるとき、前記複数のモジュール全てに対応する前記内部バス制御回路の各領域セレクタに、前記領域アドレス設定手段からのアドレス情報を転送することにより、前記複数のモジュールと接続する前記複数のバスを介して前記複数のモジュールを前記半導体集積回路に割り当てられた全てのアドレス領域に同時にアクセス可能とする制御手段とを備えることを特徴とする。本発明によれば、ユーザ使用時の通常動作でアクセスできないアドレス領域の設定が簡単に実行可能となる。複数のバスの各々で通常動作時に設定できないアドレスであっても検証可能となり、効率的な内部バス試験が実現可能となる。
【0017】
請求項3に記載された発明は、請求項1または2記載の内部バス試験装置がさらに、前記内部バス試験の開始信号を生成する試験開始手段を備え、該試験開始手段が、外部端子の設定状態に応じて、前記開始信号を前記領域アドレス設定手段に出力することを特徴とする。
【0018】
請求項4に記載された発明は、請求項1記載の内部バス試験装置がさらに、前記特定のモジュールと接続する前記バスに送出されたデータを一時的に保持するレジスタを備え、かつ、前記制御手段は、該レジスタに保持されたデータを前記内部バス試験の検証結果として出力することを特徴とする。
【0019】
請求項5に記載された発明は、請求項2記載の内部バス試験装置がさらに、前記複数のモジュールと接続する前記複数のバスの各々に、送出されたデータを一時的に保持するレジスタを備え、かつ、前記制御手段は、各レジスタに保持されたデータを前記内部バス試験の検証結果として出力することを特徴とする。
【0020】
また、上記課題を解決するため、請求項6に記載された発明は、内部バス制御回路と複数のモジュールとを複数のバスにより接続して構成される半導体集積回路であって、内部バス試験の開始信号に応じてイネーブル状態に設定され、前記内部バス制御回路の状態を、半導体集積回路の内部バス試験のための任意のアドレス領域を示すアドレス情報が設定可能な内部バス試験状態に遷移させる領域アドレス設定手段を有する半導体集積回路の内部バス試験方法において、前記領域アドレス設定手段に出力される内部バス試験の開始信号がオン状態に設定されたことを検出する工程と、前記内部バス試験が開始されるとき、前記複数のモジュールの内の特定のモジュールに係る前記内部バス制御回路の状態を通常状態から内部バス試験状態に遷移させる信号を前記領域アドレス設定手段に設定する工程と、 前記特定のモジュールに対応する前記内部バス制御回路の領域セレクタに、前記領域アドレス設定手段からの状態設定信号を転送することにより、前記特定モジュールと接続するバスを介して前記特定モジュールを前記半導体集積回路に割り当てられた全てのアドレス領域にアクセス可能とする工程と、前記内部バス試験を終了する前に、前記内部バス制御回路の状態を前記内部バス試験状態から前記通常状態に戻す信号を前記領域アドレス設定手段に設定する工程とを含むことを特徴とする。本発明によれば、ユーザ使用時の通常動作でアクセスできないアドレス領域の設定が簡単に実行可能となる。複数のバスのうち選択されたバスの通常動作時に設定できないアドレスであっても検証可能となり、効率的な内部バス試験が実現可能となる。
【0021】
請求項7に記載された発明は、請求項6記載の内部バス試験方法がさらに、前記半導体集積回路の外部端子の設定状態に応じて、前記内部バス試験の開始信号を前記領域アドレス設定手段に出力する工程を含むことを特徴とする。
【0022】
請求項8に記載された発明は、請求項6記載の内部バス試験方法がさらに、前記特定のモジュールと接続する前記バスに送出されたデータを一時的に保持するレジスタに保持されたデータを前記内部バス試験の検証結果として出力する工程を含むことを特徴とする。
【0023】
【発明の実施の形態】
以下、本発明の実施の形態を添付の図面を参照しながら具体的に説明する。
【0024】
図2は、本発明の一実施例に係る半導体集積回路の内部バス試験装置の構成を示す。また、図3は、図2に示した内部バス試験装置の動作を説明するための図である。
【0025】
本実施例の内部バス試験装置は、図1と同様に、半導体集積回路の一例として、マイクロコントローラをあげる。図2および図3において、図1の半導体集積回路と同一の構成要素には同一の参照符号を付す。
【0026】
図2に示したように、マイクロコントローラを構成する複数のモジュールとして、CPU1、内部バス制御回路2、DMAコントローラ3、フラッシュメモリ等の内蔵メモリ4、および外部バスインターフェース5がある。これら複数のモジュールが複数のバスで接続されることでマイクロコントローラが構成されている。CPU1と内部バス制御回路2とは、命令バス(I−BUS)6及びデータバス(D−BUS)7で接続されている。内部バス制御回路2と内蔵メモリ4とは、内蔵メモリ専用バス(F−BUS)8で接続されている。内部バス制御回路2と外部バスインターフェース5とは、外部バス(X−BUS)9で接続されている。さらに、内部バス制御回路2とDMAコントローラ3とは、DMAバス(M−BUS)10で接続されている。これらのバスにはそれぞれ、アドレスバス、データバスおよび制御信号バスが含まれる。
【0027】
また、外部バスインターフェース5には、ポート11からの配線が入力させてあり、CPU1は、外部からこのポート11に送出されるデータを外部バス9経由で受取ることができる。
【0028】
図2のマイクロコントローラにおいて、内部バス制御回路2は各バスの制御を行っている。CPU1、DMAコントローラ3及び外部バスインターフェース5は、各バスに対してマスタモジュールとして機能することができる。CPU1がマスタモジュールとして機能するときには、内蔵メモリ4や外部バスインターフェース5は、各バスに対してスレーブモジュールとして機能する。
【0029】
この場合に、マスタモジュール側からのアクセスの際、各バスのアドレスバス、データバス、制御信号バスに対し、内部バス試験のために、アドレス領域を任意に切り替えることが可能である。例えば、CPU1がマスタモジュールとしてデータバス7からアクセスする際に、「0h−>5h−>Fh−>Ah−>0h」という試験パターンでアドレス領域を切り替えることは可能である。
【0030】
しかしながら、上述したように、図1の従来のマイクロコントローラの場合は、複数のモジュールと接続する各バスをアドレス領域によってアクセス先をあらかじめ決めている(図10参照)ため、内部バス制御回路2は、通常動作として、スレーブモジュール側へのアクセス信号出力の際、アドレスバスの内の数ビットは全く試験検証することが不可能であった。
【0031】
上記の問題を解決するために、本実施例の内部バス試験装置では、図2に示したように、内部バス制御回路2内に、領域アドレス設定レジスタ(ARCR)21を設け、この領域アドレス設定レジスタ21を用いて、内部バス試験を開始する際には、内部バス制御回路2を、任意のアドレス領域を示すアドレス情報が設定可能な状態に設定するよう構成している。
【0032】
図2の内部バス試験装置では、さらに、外部バスインターフェース5内に、MODRレジスタ51を設け、このMODRレジスタ51の所定のビット位置に予め内部バス試験開始用のイネーブルビットを設定しておく。外部端子CPUTEST12がオン状態(=1)に設定されたとき、MODRレジスタ51の上記イネーブルビットからARCRレジスタ21に出力される内部バス試験の開始信号BUSTESTがオン状態(=1)となる。この開始信号BUSTESTが1のとき、内部バス制御回路2のARCRレジスタ21は、イネーブル状態となり、内部バス制御回路2は、各バスのアドレス領域を任意に設定することが可能になる。以下の説明では、この内部バス制御回路2の状態を、通常動作モードと区別するため、内部バス試験モードという。
【0033】
また、本実施例の内部バス試験装置では、図3に示したように、一例として、内蔵メモリ専用バス(F−BUS)8にキューレジスタ12を設け、内部バス試験時においてF−BUS8に送出させたデータをこのキューレジスタ12に、一時的に保持させ、その保持させたデータを内部バス試験の検証結果として出力するよう構成しておく。内部バス試験時には、図3の点線矢印に示したように、CPU1が、D−BUS7及びF−BUS8を介して、内蔵メモリ4の任意のアドレス領域を指定して送出させたデータ(例えば、内蔵メモリ4に書込むべきデータ)と、そのときにキューレジスタ12に保持させたデータとを比較検証することによって、通常動作モードでは検証できなかったアドレスバスの内の数ビットの試験検証でも簡単に実現することができる。
【0034】
以上のように、本実施例の内部バス試験装置においては、上記ARCRレジスタ21を用いることにより、スレーブモジュールのアドレス領域を任意に設定することを可能としている。
【0035】
図4は、図2に示した内部バス制御回路2の構成を示す。
【0036】
図4に示したように、本実施例の内部バス制御回路2は基本的に、コントロールモジュール20と、M−BUS制御部30と、F−BUS制御部40と、X−BUS制御部50と、I−BUS制御部60と、D−BUS制御部70とからなる。図2の複数のモジュールに対応させて、各バス制御部30、50、60、70には、領域セレクタ36、56、66、76をそれぞれ接続させている。コントロールモジュール20は、前記ARCRレジスタ21に接続するステートマシン22と、前記領域セレクタ36、56、66、76に接続するバスセレクタ24とを含む。
【0037】
また、図4の内部バス制御回路2において、M−BUS制御部30は、入力回路32と、領域判定部34とを含む。F−BUS制御部40は、出力回路42を含む。X−BUS制御部50は、入出力回路52と、領域判定部54とを含む。I−BUS制御部60は、入出力回路62と、領域判定部64とを含む。D−BUS制御部70は、入出力回路72と、領域判定部74とを含む。
【0038】
図5は、図4に示した内部バス制御回路の領域セレクタ76の一例を示す。図5に示したように、D−BUS制御部70に接続させた領域セレクタ76は、バッファ77と領域セレクタ78とからなる。D_REQは、CPU1からD−BUS7を介してD−BUS制御部70に入力されるデータ信号である。データ入力信号D_REQの一部(D_REQ[1:0])が領域セレクタ78に供給され、データ入力信号D_REQの残りの部分(D_REQ[3:2])がバッファ77に供給される。D_REQEは、領域セレクタ76からコントロールモジュール20へ出力されるデータ出力信号である。データ出力信号D_REQEは、バッファ77からの出力信号と、領域セレクタ78からの出力信号とから構成される。さらに、ARCRレジスタ21からの出力信号が領域セレクタ78に供給され、内部バス試験モード時には、このARCRレジスタ21からの出力信号により、任意のアドレス領域が指定される。
【0039】
図6は、図4に示した内部バス制御回路のD−BUS制御部70の一例を示す。
【0040】
図6に示したように、D−BUS制御部70は、ANDゲート71と、スリーステートバッファ73Bと、フリップフロップ73Aと、領域判定部74と、ステートマシン75とからなる。ANDゲート71とスリーステートバッファ73Bは、D−BUS制御部70からD−BUS7を介してCPU1へ供給されるデータ出力信号を送出する。フリップフロップ73A、領域判定部74及びステートマシン75は、CPU1からD−BUS7を介してD−BUS制御部70に入力されるデータ信号D_REQを領域セレクタ76に送出すると共に、D−BUS7に含まれるアドレス信号DA_I、データ信号DD_I及び制御信号DRW_Iを送出する。
【0041】
図7は、図4に示した内部バス制御回路のバスセレクタ24の一例を示す。
【0042】
説明の便宜上、図7に示したコントロールモジュール20には、バスセレクタ24のD−BUS制御部70(図6)との接続部分と、ステートマシン(DEC_STATE)22との接続部分のみを示す。ステートマシン22は、論理回路とバッファとを含み、この論理回路は、領域セレクタ76から供給されるデータ出力信号D_REQEを受取って、アクセス先を指定する信号D_REQESを出力する。バスセレクタ24は、ステートマシン22から供給されるアクセス先を指定する信号D_REQESに基づいて、スイッチング動作を行い、このアクセス先に対応するバス(この場合は、F−BUS8)に、D−BUS7に含まれるアドレス信号DA_I、データ信号DD_I及び制御信号DRW_Iを送出する。
【0043】
上記したように、図4の内部バス制御回路2は、通常動作モードにおいては、図1の従来のマイクロコントローラと同様に、上記した入出力回路、領域判定部および領域セレクタの機能を用いて、各バスモジュールと接続する複数のバスをアドレス領域によってアクセス先を固定して(図10参照)アクセスする。
【0044】
しかし、本実施例の内部バス制御回路2においては、内部バス試験を開始する際に、コントロールモジュール20が、ARCRレジスタ21に所定の値を設定する(書込む)ことによって、内部バス制御回路2を通常動作モードから遷移して、各バスモジュールが常に該当バスのアドレス領域に固定となる内部バス試験モードに設定される。
【0045】
図8は、内部バス試験時における本実施例の内部バス試験装置の制御信号の状態を説明するためのタイミング図である。
説明の便宜上、図8は、図4のD−BUS7からF−BUS制御部40の出力回路42を介して任意のアドレス領域を指定する内部バス試験を行う場合を示している。図8において、「システムクロック」はCPU1から内部バス制御回路2に供給されるクロック信号、「DA」はCPU1から送出されたD−BUS7内に含まれるアドレス信号、「DRW」はCPU1から送出されたD−BUS7内に含まれる制御信号、「DD」はCPU1から送出されたD−BUS7内に含まれるデータ信号、「DEC_STATE」はステートマシン22の状態を示す信号、「ARCR」はARCRレジスタ21が保持している信号の内容、「D_REQ」はCPU1からD−BUS7を介してD−BUS制御部70に入力されるデータ信号、「D_REQE」は領域セレクタ76がコントロールモジュール20へ送出するデータ信号、「DA_I」はコントロールモジュール20が出力回路42へ送出するアドレス信号、「DRW_I」はコントロールモジュール20が出力回路42へ送出する制御信号、「DD_I」はコントロールモジュール20が出力回路42へ送出するデータ信号、「FA_O」は出力回路42がF−BUS8に送出するアドレス信号、「FRW_O」は出力回路42がF−BUS8に送出する制御信号、「FD_O」は出力回路42がF−BUS8に送出するデータ信号をそれぞれ示す。
【0046】
図8に示したように、コントロールモジュール20は、例えば、ARCRレジスタ21に「100」を設定することによって、アクセス領域としてF−BUS領域106(図10)が常にアクセスされるように、領域セレクタ66および76を設定する。
コントロールモジュール20は、ARCRレジスタ21に上記の所定値を設定した後、内部バスの状態によって各バスがアクセスしていない状態を確認後、ステートマシン22の状態をF−slave状態に遷移する。
その後、内部バス試験が実行され、CPU1はマスタモジュールとしてデータバス(D−BUS)7から内蔵メモリ4にアクセスする際に、例えば、所定の試験アドレスパターン「00000000h−>55555555h−>FFFFFFFFh−>AAAAAAAAh−>00000000h」でアドレス領域を切り替える。このデータバス7からの出力は、内部バス制御回路2を経由して内蔵メモリ専用バス(F−BUS)8に接続するキューレジスタ12に一時的に保持されると共に、F−BUS8を介して内蔵メモリ4に供給される。
【0047】
上記の内部バス試験を終了する際に、コントロールモジュール20は、ARCRレジスタ21に所定の値を設定(書込む)ことによって、内部バス制御回路2を内部バス試験モードから通常動作モードに戻す。例えば、ARCRレジスタ21に「000」を設定することによって、通常動作モードに戻す。その後、CPU1は、キューレジスタ12を読み出して、内蔵メモリ4へのアクセス結果の確認をすることが可能となる。
【0048】
次に、図9は、本発明の一実施例に係る内部バス試験方法を説明するためのフロー図である。この実施例による内部バス試験は、外部端子CPUTESTがオン状態に設定されており、外部バスインターフェース5のMODRレジスタ51からARCRレジスタ21に送出される内部バス試験の開始信号BUSTESTがオン状態に設定されていることが検出されたとき、開始される。
【0049】
図9に示した内部バス試験方法が開始されると、CPU1は、コントロールモジュール20を制御することにより、ARCRレジスタ21に「100」を設定する(S1)。これによって、ステートマシン22の状態(DEC_STATE)は通常動作モードから遷移して、F−slave状態に設定される。また、アクセス領域としてF−BUS領域が常にアクセスされるように、領域セレクタ76が設定される。
【0050】
内部バス試験モードにおいて、CPU1は、I−BUS6及びD−BUS7を介して、データ信号として「00000000h」を送出して内蔵メモリ4のアドレス「00000000h」に書込む(S2)。次に、CPU1は、I−BUS6及びD−BUS7を介して、データ信号として「55555555h」を送出して内蔵メモリ4のアドレス「55555555h」に書込む(S3)。次に、CPU1は、I−BUS6及びD−BUS7を介して、データ信号として「00000000h」を送出して内蔵メモリ4のアドレス「00000000h」に書込む(S4)。次に、CPU1は、I−BUS6及びD−BUS7を介して、データ信号として「55555555h」を送出して内蔵メモリ4のアドレス「55555555h」に書込む(S5)。次に、CPU1は、I−BUS6及びD−BUS7を介して、データ信号として「00000000h」を送出して内蔵メモリ4のアドレス「00000000h」に書込む(S6)。
上記の内部バス試験を終了する前に、CPU1は、コントロールモジュール20を制御することにより、ARCRレジスタ21に「000」を設定する(S7)。これによって、ステートマシン22の状態(DEC_STATE)はF−slave状態から通常動作モードに戻される。そして、最後に、CPU1はキューレジスタ12を読み出して、内蔵メモリ4へのアクセス結果を確認する(S8)。
【0051】
上記実施例の内部バス試験方法によれば、ユーザ使用時の通常動作でアクセスできない領域アドレスの設定が簡単に実行可能となる。複数のバスのうち選択されたバスの通常できないアドレスあっても検証可能となり、効率的な内部バス試験が実現可能となる。
【0052】
(付記1)
内部バス制御回路と複数のモジュールとを複数のバスにより接続して構成される半導体集積回路の内部バス試験装置において、
内部バス試験の開始信号に応じて、前記内部バス制御回路を、任意のアドレス領域を示すアドレス情報が設定可能な状態に設定する領域アドレス設定手段と、前記内部バス試験が開始されるとき、前記複数のモジュールの内の特定のモジュールに対応する前記内部バス制御回路の領域セレクタに、前記領域アドレス設定手段からの状態設定信号を転送することにより、前記特定モジュールと接続するバスを介して前記特定モジュールを前記半導体集積回路に割り当てられた全てのアドレス領域にアクセス可能とする制御手段と、
を備えることを特徴とする内部バス試験装置。
【0053】
(付記2)
内部バス制御回路と複数のモジュールとを複数のバスにより接続して構成される半導体集積回路の内部バス試験装置において、
内部バス試験の開始信号に応じて、前記内部バス制御回路を、任意のアドレス領域を示すアドレス情報が設定可能な状態に設定する領域アドレス設定手段と、前記内部バス試験が開始されるとき、前記複数のモジュール全てに対応する前記内部バス制御回路の各領域セレクタに、前記領域アドレス設定手段からのアドレス情報を転送することにより、前記複数のモジュールと接続する前記複数のバスを介して前記複数のモジュールを前記半導体集積回路に割り当てられた全てのアドレス領域に同時にアクセス可能とする制御手段と、
を備えることを特徴とする内部バス試験装置。
【0054】
(付記3)
前記内部バス試験装置はさらに、前記内部バス試験の開始信号を生成する試験開始手段を備え、該試験開始手段が、外部端子の設定状態に応じて、前記開始信号を前記領域アドレス設定手段に出力することを特徴とする付記1または2記載の内部バス試験装置。
【0055】
(付記4)
前記内部バス試験装置はさらに、前記特定のモジュールと接続する前記バスに送出されたデータを一時的に保持するレジスタを備え、かつ、前記制御手段は、該レジスタに保持されたデータを前記内部バス試験の検証結果として出力することを特徴とする付記1記載の内部バス試験装置。
【0056】
(付記5)
前記内部バス試験装置はさらに、前記複数のモジュールと接続する前記複数のバスの各々に、送出されたデータを一時的に保持するレジスタを備え、かつ、前記制御手段は、各レジスタに保持されたデータを前記内部バス試験の検証結果として出力することを特徴とする付記2記載の内部バス試験装置。
【0057】
(付記6)
内部バス制御回路と複数のモジュールとを複数のバスにより接続して構成される半導体集積回路であって、該内部バス制御回路を、任意のアドレス領域を示すアドレス情報が設定可能な状態に設定する領域アドレス設定手段を有する半導体集積回路の内部バス試験方法において、
前記領域アドレス設定手段に出力される内部バス試験の開始信号がオン状態に設定されたことを検出する工程と、
前記内部バス試験が開始されるとき、前記複数のモジュールの内の特定のモジュールに係る前記内部バス制御回路の状態を通常状態から内部バス試験状態に遷移させる信号を前記領域アドレス設定手段に設定する工程と、
前記特定のモジュールに対応する前記内部バス制御回路の領域セレクタに、前記領域アドレス設定手段からの状態設定信号を転送することにより、前記特定モジュールと接続するバスを介して前記特定モジュールを前記半導体集積回路に割り当てられた全てのアドレス領域にアクセス可能とする工程と、
前記内部バス試験を終了する前に、前記内部バス制御回路の状態を前記内部バス試験状態から前記通常状態に戻す信号を前記領域アドレス設定手段に設定する工程と、
を含むことを特徴とする内部バス試験方法。
【0058】
(付記7)
前記内部バス試験方法はさらに、前記半導体集積回路の外部端子の設定状態に応じて、前記内部バス試験の開始信号を前記領域アドレス設定手段に出力する工程を含むことを特徴とする付記6記載の内部バス試験方法。
【0059】
(付記8)
前記内部バス試験方法はさらに、前記特定のモジュールと接続する前記バスに送出されたデータを一時的に保持するレジスタに保持されたデータを前記内部バス試験の検証結果として出力する工程を含むことを特徴とする付記6記載の内部バス試験方法。
(付記9)
内部バス制御回路と複数のモジュールとを複数のバスにより接続して構成される半導体集積回路であって、該内部バス制御回路を、任意のアドレス領域を示すアドレス情報が設定可能な状態に設定する領域アドレス設定手段を有する半導体集積回路の内部バス試験方法において、
前記領域アドレス設定手段に出力される内部バス試験の開始信号がオン状態に設定されたことを検出する工程と、
前記内部バス試験が開始されるとき、前記複数のモジュール全てに係る前記内部バス制御回路の状態を通常状態から内部バス試験状態に遷移させる信号を前記領域アドレス設定手段に設定する工程と、
前記複数のモジュールに対応する前記内部バス制御回路の各領域セレクタに、前記領域アドレス設定手段からの状態設定信号を転送することにより、前記複数のモジュールと接続する前記複数のバスを介して前記複数のモジュールを前記半導体集積回路に割り当てられた全てのアドレス領域にアクセス可能とする工程と、
前記内部バス試験を終了する前に、前記内部バス制御回路の状態を前記内部バス試験状態から前記通常状態に戻す信号を前記領域アドレス設定手段に設定する工程と、
を含むことを特徴とする内部バス試験方法。
【0060】
(付記10)
前記内部バス試験方法はさらに、前記半導体集積回路の外部端子の設定状態に応じて、前記内部バス試験の開始信号を前記領域アドレス設定手段に出力する工程を含むことを特徴とする付記9記載の内部バス試験方法。
【0061】
(付記11)
前記内部バス試験方法はさらに、前記複数のモジュールと接続する前記複数のバスの各々に送出されたデータを一時的に保持するレジスタに保持されたデータを前記内部バス試験の検証結果として出力する工程を含むことを特徴とする付記9記載の内部バス試験方法。
【0062】
(付記12)
前記制御手段は、前記領域セレクタに接続するバスセレクタと、前記領域アドレス設定手段に接続するステートマシンとを有することを特徴とする付記1又は2記載の内部バス試験装置。
【発明の効果】
上述したように、本発明の内部バス試験装置及び方法によれば、ユーザ使用時の通常動作ではアクセスできないアドレス領域の指定が簡単に実現でき、すべての内部バスのうち選択されたバスの通常アクセスできないアドレスも検証可能となり、効果的な内部バス試験が実現可能である。従って、ユーザは実際に使用するCPU命令動作で内部バス試験を行うことができ、複雑な回路を設けることなく、容易に半導体集積回路の故障検出率を向上することができる。
【図面の簡単な説明】
【図1】従来の半導体集積回路の内部バス試験装置の構成を示すブロック図である。
【図2】本発明の一実施例に係る内部バス試験装置の構成を示すブロック図である。
【図3】図2に示した内部バス制御回路の動作を説明するための図である。
【図4】図2に示した内部バス制御回路の構成を示すブロック図である。
【図5】図4に示した内部バス制御回路の領域セレクタの一例を示す図である。
【図6】図4に示した内部バス制御回路のバス制御部の一例を示す図である。
【図7】図4に示した内部バス制御回路のバスセレクタの一例を示す図である。
【図8】内部バス試験時における内部バス試験装置の制御信号の状態を説明するためのタイミング図である。
【図9】本発明の一実施例に係る内部バス試験方法を説明するためのフロー図である。
【図10】マイクロコントローラで使用されるメモリマップの一例を示す図である。
【符号の説明】
1 CPU
2 内部バス制御回路
3 DMAコントローラ
4 内蔵メモリ
5 外部バスインターフェース
6 命令バス(I−BUS)
7 データバス(D−BUS)
8 内蔵メモリ専用バス(F−BUS)
9 外部バス(X−BUS)
10 DMAバス(M−BUS)
11 ポート
12 キューレジスタ
13 命令用メモリ
20 コントロールモジュール
21 エリア制御レジスタ(ARCR)
22 ステートマシン
24 バスセレクタ
30 M−BUS制御部
32 入力制御部
36 領域セレクタ
40 F−BUS制御部
42 出力制御部
50 X−BUS制御部
51 MODRレジスタ
52 入出力制御部
56 領域セレクタ
60 I−BUS制御部
62 入出力制御部
66 領域セレクタ
70 D−BUS制御部
72 入出力制御部
76 領域セレクタ
Claims (8)
- 内部バス制御回路と複数のモジュールとを複数のバスにより接続して構成される半導体集積回路の内部バス試験装置において、
内部バス試験の開始信号に応じてイネーブル状態に設定され、前記内部バス制御回路の状態を、半導体集積回路の内部バス試験のための任意のアドレス領域を示すアドレス情報が設定可能な内部バス試験状態に遷移させる領域アドレス設定手段と、
前記内部バス試験が開始されるとき、前記複数のモジュールの内の特定のモジュールに対応する前記内部バス制御回路の領域セレクタに、前記領域アドレス設定手段からの状態設定信号を転送することにより、前記特定モジュールと接続するバスを介して前記特定モジュールを前記半導体集積回路に割り当てられた全てのアドレス領域にアクセス可能とする制御手段と、
を備えることを特徴とする内部バス試験装置。 - 内部バス制御回路と複数のモジュールとを複数のバスにより接続して構成される半導体集積回路の内部バス試験装置において、
内部バス試験の開始信号に応じてイネーブル状態に設定され、前記内部バス制御回路の状態を、半導体集積回路の内部バス試験のための任意のアドレス領域を示すアドレス情報が設定可能な内部バス試験状態に遷移させる領域アドレス設定手段と、
前記内部バス試験が開始されるとき、前記複数のモジュール全てに対応する前記内部バス制御回路の各領域セレクタに、前記領域アドレス設定手段からのアドレス情報を転送することにより、前記複数のモジュールと接続する前記複数のバスを介して前記複数のモジュールを前記半導体集積回路に割り当てられた全てのアドレス領域に同時にアクセス可能とする制御手段と、
を備えることを特徴とする内部バス試験装置。 - 前記内部バス試験装置はさらに、前記内部バス試験の開始信号を生成する試験開始手段を備え、該試験開始手段が、外部端子の設定状態に応じて、前記開始信号を前記領域アドレス設定手段に出力することを特徴とする請求項1または2記載の内部バス試験装置。
- 前記内部バス試験装置はさらに、前記特定のモジュールと接続する前記バスに送出されたデータを一時的に保持するレジスタを備え、かつ、前記制御手段は、該レジスタに保持されたデータを前記内部バス試験の検証結果として出力することを特徴とする請求項1記載の内部バス試験装置。
- 前記内部バス試験装置はさらに、前記複数のモジュールと接続する前記複数のバスの各々に、送出されたデータを一時的に保持するレジスタを備え、かつ、前記制御手段は、各レジスタに保持されたデータを前記内部バス試験の検証結果として出力することを特徴とする請求項2記載の内部バス試験装置。
- 内部バス制御回路と複数のモジュールとを複数のバスにより接続して構成される半導体集積回路であって、内部バス試験の開始信号に応じてイネーブル状態に設定され、前記内部バス制御回路の状態を、半導体集積回路の内部バス試験のための任意のアドレス領域を示すアドレス情報が設定可能な内部バス試験状態に遷移させる領域アドレス設定手段を有する半導体集積回路の内部バス試験方法において、
前記領域アドレス設定手段に出力される内部バス試験の開始信号がオン状態に設定されたことを検出する工程と、
前記内部バス試験が開始されるとき、前記複数のモジュールの内の特定のモジュールに係る前記内部バス制御回路の状態を通常状態から内部バス試験状態に遷移させる信号を前記領域アドレス設定手段に設定する工程と、
前記特定のモジュールに対応する前記内部バス制御回路の領域セレクタに、前記領域アドレス設定手段からの状態設定信号を転送することにより、前記特定モジュールと接続するバスを介して前記特定モジュールを前記半導体集積回路に割り当てられた全てのアドレス領域にアクセス可能とする工程と、
前記内部バス試験を終了する前に、前記内部バス制御回路の状態を前記内部バス試験状態から前記通常状態に戻す信号を前記領域アドレス設定手段に設定する工程と、
を含むことを特徴とする内部バス試験方法。 - 前記内部バス試験方法はさらに、前記半導体集積回路の外部端子の設定状態に応じて、前記内部バス試験の開始信号を前記領域アドレス設定手段に出力する工程を含むことを特徴とする請求項6記載の内部バス試験方法。
- 前記内部バス試験方法はさらに、前記特定のモジュールと接続する前記バスに送出されたデータを一時的に保持するレジスタに保持されたデータを前記内部バス試験の検証結果として出力する工程を含むことを特徴とする請求項6記載の内部バス試験方法。
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