KR100304194B1 - 고집적화를위한디지털-아날로그변환회로 - Google Patents

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Abstract

여기에 개시되는 디지털-아날로그 변환 회로는 N-비트 디지털 값을 대응하는 아날로그 값으로 변환하며, 상기 N 비트들 중 제 1 부분을 예비 전압 범위로 변환하는 제 1 변환 스테이지 및; 상기 제 1 변환 스테이지에 전기적으로 연결되며, 상기 N 비트들 중 제 2 부분과 상기 예비 전압 범위를 기초로 하여 상기 N 비트들에 대응하는 아날로그 값을 생성하는 제 2 변환 스테이지를 포함한다. N-비트 디지털 값을 상위 비트들과 하위 비트들로 분할하고, 그렇게 분할된 N-비트 디지털 값을 이용하여 디지털-아날로그 변환 기능을 수행함으로써 저항들 및 스위치들의 수를 줄일 수 있다.

Description

고집적화를 위한 디지털-아날로그 변환 회로(digital-analog converting circuit for reducing number of devices)
본 발명은 디지털-아날로그 변환 회로(digital-analog converter)에 관한 것으로서, 더 구체적으로는 고집적을 위한 디지털-아날로그 변환 회로에 관한 것이다.
디지털-아날로그 변환 회로는 시스템이 고성능화 되면서, 변환기의 특성을 나타내는 해상도가 높은 수준을 요구하고 있는 추세이다.
도 1은 종래 기술에 따른 디지털-아날로그 변환 회로의 구성을 보여주는 회로도이다.
도 1을 참고하면, 디지털-아날로그 변환기는 디코더(10), 전압 분배 회로(20), 그리고 선택 회로(30)를 구비한다. 상기 디코더(10)는 외부로부터 N비트의 디지털 신호를 인가받아 이를 디코딩함으로써 2N개의 선택 신호 및 비선택신호들을 출력하며, 상기 선택 신호는 전압 분배 회로의 분배전압들 중 하나를 선택하기 위한 신호이다. 전압 분배 회로(20)는 상위 기준 전압(VREFT)과 하위 기준 전압(VREFB)이 인가되는 제 1 및 제 2 입력 단자들 사이에 직렬로 접속되는 복수개의 저항들(R1~Rn)을 포함하여 상기 기준 전압들을 저항비에 따라 분배한다. 그리고 선택 회로(30)는 상기 선택 신호와 비선택신호들에 응답하여 여러 분배 전압들 중 하나를 선택하는데, 이는 상기 각 저항의 접속점에 연결되는 스위치들{sw0~sw(n-1)}로 인해 결정된다. 그리고 선택 회로의 출력단에 접속되는 op amp는 선택된 상기 분배전압의 레벨을 증폭하여 N비트의 디지털 입력 신호에 대응하는 아날로그 신호를 출력한다. 상기와 같은 구성을 갖는 디지털-아날로그 회로는 해상도(resolution)의 측면에서 저항이나 스위치같은 수동 소자의 정밀도에 의해 민감하게 반응하며, 또 상기 해상도는 변환기의 특성을 나타내는 지표로서 이를 높일수록 제품의 질은 향상된다.
그러나, 상술한 바와 같은 디지털-아날로그 변환기는 해상도를 높일수록, 그리고 입력 디지털 신호의 비트수를 증가시킬수록 저항이 기하급수적으로 증가하게 되는 문제점이 발생된다. 그리고 전압 분배 회로의 저항열은 입력 디지털신호의 비트수에 의해 저항수가 2N개로 결정되는데, 4비트의 경우에는 24개의 저항만을 가지고도 동작이 가능하지만 20비트의 입력 디지털 신호의 경우에는 220개나 되는 저항들이 필요하다. 또 저항의 수가 기하급수적으로 증가하면, 이들의 각 접속점에 대응되는 스위치의 수도 증가하게 되고, 이들 스위치들을 구동하기 위한 신호들을 발생하는 디코더의 면적도 증가할 수밖에 없다. 상기와 같이 저항, 스위치, 디코더들의 수와 면적이 증가함에 따라 스위칭에 의한 노이즈 성분이 증가하여 디지털-아날로그 변환 회로의 특성이 저하되는 문제점이 발생하게 된다.
본 발명의 목적은 디지털-아날로그 변환 회로의 저항 및 스위치들의 수를 줄여 면적의 최소화를 이루는 것과 동시에 해상도를 높이기 위함이다.
도 1은 종래 기술에 따른 디지털-아날로그 변환 회로의 구성을 보여주는 회로도:
도 2는 본 발명의 실시예에 따른 디지털-아날로그 변환 회로의 구성을 보여주는 회로도:
도 3은 본 발명의 실시예에 따른 디지털-아날로그 변환 회로 구성을 상세하게 보여주는 회로도:
도 4a는 제 1 디코더의 구동 신호에 응답하는 스위치들의 동작 타이밍도:
도 4b는 제 2 디코더의 선택 신호에 응답하는 스위치들의 동작 타이밍도:
도 5는 디지털 신호들에 대응하는 아날로그 신호의 출력을 보여주는 도면:
* 도면의 주요부분에 대한 부호 설명
100 : 제 1 디코더 200 : 제 2 디코더
300 : 전압발생부 400 : 전압분배부
500 : 선택부
[구성]
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, N-비트 디지털 값을 대응하는 아날로그 값으로 변환하는 디지털-아날로그 변환 회로는 상기 N 비트들 중 제 1 부분을 디코딩하여 복수 개의 제 1 디코더 신호들을 제공하는 제 1 디코더와; 상기 제 1 디코더 신호들에 응답하여 동작하며, 상위 기준 전압과 하위 기준 전압을 기초로 하여 상기 N 비트들 중 제 1 부분에 대응하는 예비 전압 범위를 발생하는 전압 발생 회로와; 상기 예비 전압 범위를 복수 개의 분배 전압들로 분배하되, 상기 복수 개의 분배 전압들이 상기 예비 전압 범위 내에 속하는 복수개의 서브-범위들을 정의하는 전압 분배 회로와; 상기 N 비트들 중 제 2 부분을 디코딩하여 복수 개의 제 2 디코더 신호들을 제공하는 제 2 디코더 및; 상기 복수 개의 제 2 디코더 신호들에 응답하여 동작하며, 상기 복수 개의 제 2 디코더 신호들을 기초로 하여 상기 복수 개의 서브-범위들 중 하나를 선택하여 상기 N-비트 디지털 값에 대응하는 아날로그 값을 생성하는 선택 회로를 포함한다.
이 실시예에 있어서, 상기 전압 발생 회로는 상기 복수 개의 제 1 디코더 신호들에 응답하여 동작하는 복수 개의 스위치들 및; 상기 복수 개의 스위치들에 전기적으로 연결되며, 상기 상위 기준 전압과 상기 하위 기준 전압을 기초로하여 상기 예비 전압 범위를 생성하는 복수 개의 저항들을 포함한다.
이 실시예에 있어서, 상기 복수 개의 스위치들은 제 1 그룹의 스위치들과 제 2 그룹의 스위치들을 포함하며, 상기 제 1 그룹의 스위치들은 상기 제 1 디코더 신호들을 기초로 하여 상기 복수 개의 저항들을 제 1 그룹의 저항들과 제 2 그룹의 저항들로 분할하며, 상기 제 1 그룹의 저항들은 제 1 전압을 생성하고 상기 2 그룹의 저항들은 제 2 전압을 생성한다.
이 실시예에 있어서, 상기 제 2 그룹의 스위치들은 복수 개의 스위치 쌍들을 포함하며, 하나의 스위치 쌍은 상기 복수 개의 제 1 디코더 신호들을 기초로 하여 상기 스위치 쌍들로부터 선택되고, 상기 선택된 스위치 쌍은 상기 제 1 및 제 2 전압들을 선택하여 상기 예비 전압 범위를 생성한다.
이 실시예에 있어서, 상기 N 비트들 중 제 1 부분의 총 비트 수와 상기 N 비트들 중 제 2 부분의 총 비트 수는 동일하다.
이 실시예에 있어서, 상기 N 비트들 중 제 1 부분의 총 비트 수와 상기 N 비트들 중 제 2 부분의 총 비트 수는 일치하지 않는다.
이 실시예에 있어서, 상기 복수 개의 저항들은 동일한 값을 갖는 (2N-1)개의 저항들을 포함한다.
[실시예]
도 2는 본 발명의 실시예에 따른 디지털-아날로그 변환 회로의 블록도이다. 디지털-아날로그 변환 회로(201)는 제 1 변환 스테이지 (primary conversion stage) (305)와 제 2 변환 스테이지 (secondary conversion stage) (405)를 포함한다. 디지털-아날로그 변환 회로(201)는 기준 전압들(VREFT, VREFB)을 기초로 하여 N-비트 디지털 값을 대응하는 아날로그 값을 변환한다. 특히, N개의 비트들을 두 부분 즉, X개의 비트들과 Y개의 비트들로 분할함으로써 상기 N개의 비트들이 아날로그 값으로 변환된다. N개의 비트들 중 X개의 상위 비트들은 제 1 변환 스테이지(305)로 제공되고, N개의 비트들 중 Y개의 하위 비트들은 제 2 변환 스테이지(405)로 제공된다.
상기 제 1 변환 스테이지(305)는 N개의 비트들 중 상위 비트들을 예비 전압 범위 (primary voltage range)로 변환한다. 상기 예비 전압 범위는 상위 전압(V1)과 하위 전압(V2)으로 정의된다. 예비 전압 범위의 상위 및 하위 전압들(V1, V2)은 제 2 변환 스테이지(405)로 제공된다.
상기 제 2 변환 스테이지(405)는 상기 제 1 변환 스테이지(305)에 의해서 제공된 예비 전압 범위와 Y개의 하위 비트들을 기초로 하여 대응하는 아날로그 값을 생성한다. 구체적으로는, 상기 제 2변환 스테이지(405)는 상기 예비 전압 범위의 하위 전압(V1)과 상위 전압(V2)을 이용하여 상기 N개의 비트들에 대응하는 더 명확한 아날로그 값을 결정한다. 다시 말해서, 제 1 변환 스테이지(305)는 대응하는 아날로그 값을 포함하는 개략적인 전압 범위를 결정하고, 제 2 변환 스테이지(405)는 상기 예비 전압 범위를 좀 더 정련하여 (refine) 대응하는 아날로그 값을 생성한다. 결과적으로, 디지털-아날로그 변환을 위해 보다 적은 저항들과 스위치들이 사용될 것이다.
상기 제 1 변환 스테이지(305)는 상기 X개의 상위 비트들을 복수 개의 제 1 디코더 신호들로 디코딩하는 제 1 디코더(100)를 포함한다. 상기 제 1 디코더 신호들은 전압 발생 회로(300)에 의한 상기 예비 전압 범위의 생성을 제어한다. 예를 들면, 4-비트 디지털 데이터의 경우에 있어서, 제 1 디코더(100)는 4-비트 중 상위 2-비트를 기초로 하여 8개의 디코더 신호들을 생성한다. 전압 발생기(300)는 기준 전압들 (VREFT, VREFB)의 전압 범위를 4개의 서브-범위들 (four sub-ranges)로 분할하며, 각 서브-범위는 기준 전압들 (VREFT, VREFB)의 전체 범위의 1/4를 정의한다. 전압 발생 회로(300)는 상기 예비 전압 범위를 발생하고, 상기 상위 전압(V1)과 상기 하위 전압(V2)은 선택된 서브-범위를 정의한다.
상기 제 2 변환 스테이지(405)는 전압 분배 회로(400)를 포함하며, 상기 회로 (400)는 상기 제 1 변환 스테이지(305)로부터의 예비 전압 범위를 복수 개의 분배 전압들로 분배한다. 제 2 디코더(200)는 상기 N개의 비트들 중 하위 Y 비트들을 디코딩하여 복수 개의 제 2 디코더 신호들을 제공한다. 선택 회로(500)는 상기 복수 개의 제 2 디코더 신호들을 기초로 하여 복수개의 분배 전압들 중 하나의 분배 전압을 선택하여 상기 대응하는 아날로그 값을 생성한다. 구체적으로는, 상기 전압 분배 회로(400)는 상기 제 1 변환 스테이지(305)로부터의 예비 전압 범위를 세분하여 상기 선택 회로(500)로 상기 분배 전압을 제공한다. 상기 제 2 디코더(200)는 상기 하위 Y 비트들을 기초로 하여 상기 제 2 디코더 신호들을 생성한다. 상기 제 2 디코더 신호들은 상기 분배 전압들 중 하나를 선택하여 상기 대응하는 아날로그 값을 제공한다. 다시 말해서, 상기 제 2 디코더(200)에 의해서 생성된 제 2 디코더 신호들은 상기 제 1 변환 스테이지(305)에 의해서 제공되는 상기 예비 전압 범위를 세분하기 위해서 사용된다.
도 3은 본 발명에 따른 4-비트 디지털-아날로그 변환을 위한 디지털-아날로그 변환 회로의 바람직한 실시예이다. 전압 발생 회로(300)는 상기 기준 전압들 (VREFT, VREFB)을 기초로 하여 상기 예비 전압 범위를 생성하는 복수 개의 스위치들과 복수 개의 저항들을 포함한다. 구체적으로는, 상기 스위치들은 상기 제 1 디코더(100)에 의해서 생성된 디코더 신호들에 응답한다. 상기 제 1 디코더(100)에 의해서 생성된 디코더 신호들은 도 3의 전압 발생 회로(300) 내의 스위치들 각각의 상태를 제어한다. 특히, 스위치 쌍들(swt0/swb0~swt3/swb3)은 상기 제 1 디코더(100)로부터 제공되는 일련의 제 1 디코더 신호들에 의해서 제공된다. 마찬가지로, 스위치들(sw0~sw3)은 상기 제 1 디코더(100)로부터 제공되는 일련의 제 2 디코더 신호들에 의해서 제어된다.
상기 제 1 디코더(100)에 의해서 생성된 상기 제 1 및 제 2 디코더 신호들은 상기 예비 전압 범위를 선택하도록 연동한다. 예를 들면, 4-비트 디지털 값의 경우에 있어서, 상위 2 비트들은 제 1 디코더(100)에 제공되며, 그 결과 제 1 및 제 2 디코더 신호들이 제 1 디코더(100)에 의해서 생성된다. 상기 제 2 디코더 신호들은 저항들(RM1, RM2, RM3)을 2개의 개별 그룹들로 분할하기 위해 사용된다. 상기 1 디코더 신호들은 상기 스위치 쌍들(swt0/swb0~swt3/swb3)의 상태를 제어한다. 예를 들면, 상기 제 2 디코더 신호들 중 하나가 스위치 쌍(swt3/swb3)을 제어한다. 게다가, 스위치 쌍(swt3/swb3)의 상태는 스위치(sw3)의 상태와 연계하여 제어된다.
상기 전압 분배 회로(400)는 상기 예비 전압 범위를 분배하여 일련의 서브-범위 전압들을 정의하는 일련의 저항들(RL1~RL4)을 포함한다. 상기 서브-범위 전압들 각각은 상기 전압 분배 회로(300)에 의해서 생성된 상기 예비 전압 범위 내에 포함된다.
상기 선택 회로(500)는 스위치들(sw11~sw14)을 포함한다. 상기 제 2 디코더(200)는 상기 하위 Y 비트들을 기초로 하여 디코더 신호들을 발생하여 상기 스위치들(swt11~sw14) 각각의 상태를 제어한다. 따라서, 상기 제 2 디코더(200)는 적정한 서브-범위 전압에 대응하는 스위치를 닫는다. 상기 대응하는 서브-범위 전압은 상기 대응하는 아날로그 전압(Vout)을 생성하도록 노드 (N3)에 연결된다.
도 4a 및 4b는 도 3의 디지털-아날로그 변환 회로의 동작을 설명하기 위한 타이밍도들이다. 구체적으로, 도 4a는 상기 N 비트들 중 상위 2 비트들을 기초로 하여 전압 발생 회로(300)에 포함된 스위치들 각각의 상태를 나타낸다. 도 4a에서 로직 하이(logic high)는 대응하는 스위치가 닫힌 상태(closed state)임을 나타낸다. 반대로, 로직 로우(logic low)는 대응하는 스위치가 오픈 상태(open state)임을 나타낸다. 도 4a는 제 2 스위치들 내의 스위치 쌍들과 제 1 스위치들의 연관 관계를 나타낸다. 예를 들면, D3=0이고 D2=0일 때, 스위치 쌍(swt0/swb0)은 닫히고, 스우치(sw0)는 열린다. 나머지 스위치들(sw1~sw3)은 닫힌다. 결국 저항들(RM1, RM2, RM3)의 결합 양단에 걸리는 전압 강하의 결과로서 상기 예비 전압 범위의 상위 전압(V1)이 제공된다. 마찬가지로, 전압(VREFB)은 스위치(swb0)를 통해 예비 전압 범위의 하위 전압(V2)을 제공한다. 결과적으로, 전압 발생 회로(300)의 스위치들은 예비 전압 범위를 발생하기 위해 사용된다.
도 4b는 N 비트들 중 하위 비트들을 기초로 하여 상기 선택 회로(500) 내의 모든 스위치들의 상태를 나타낸다. 예를 들면, D0=0이고 D1=0일 때, 스위치(sw11)는 닫히는 반면에 스위치들(sw12~sw14)은 열린다. 그 결과, 스위치(sw11)의 입력에 생기는 전압은 상기 대응하는 아날로그 전압(VAout)을 제공하도록 노드(N3)에 연결된다.
도 5는 도 1 또는 도 3의 디지털-아날로그 변환 회로에 있어서 변환될 디지털 값들 대 아날로그 출력의 그래프이다. 앞서 설명된 바와 같이, 4-비트 디지털 값을 상위 2 비트들과 하위 2 비트들로 분할함으로써, 전압 발생 회로(300)는 3(2-1)개의 저항들을 사용한다. 마찬가지로, 전압 분배 회로(400)는 4(22)개의 저항들을 사용한다. 결과적으로, 본 발명은 종래 기술과 비교하여 볼 때 디지털-아날로그 변화를 제공하기 위해 사용되는 저항들의 수를 줄일 수 있다. 이 실시예에서, 본 바명의 디지털-아날로그 변환 회로가 짝수 비트의 디지털 값을 이용하여 설명되었지만, 홀수 비트의 디지털 값을 변환하는 경우에도 적용될 수 있음은 자명하다. 예를 들면, 5-비트 디지털 값을 상위 2 비트들과 하위 3 비트들로 분할하여 디지털-아날로그 변환 회로가 구성될 수 있다.
본 발명에 따르면, 입력 디지털신호는 상하위비트로 나누어 인가함으로써 저항의 수와 함께 이에 접속되는 스위치의 수를 줄일 수 있다. 또, 상기 스위치들을 구동시키기 위한 디코더의 회로 구성이 간단해져 전체 면적 감소되는 효과가 있다.

Claims (7)

  1. N-비트 디지털 값을 대응하는 아날로그 값으로 변환하는 디지털-아날로그 변환 회로에 있어서, 상기 N 비트들 중 제 1 부분을 디코딩하여 복수 개의 제 1 디코더 신호들을 제공하는 제 1 디코더(100)와; 상기 제 1 디코더 신호들에 응답하여 동작하며, 상위 기준 전압(VREFT)과 하위 기준 전압(VREFB)을 기초로 하여 상기 N 비트들 중 제 1 부분에 대응하는 예비 전압 범위를 발생하는 전압 발생 회로(300)와; 상기 예비 전압 범위를 복수 개의 분배 전압들로 분배하되, 상기 복수 개의 분배 전압들이 상기 예비 전압 범위 내에 속하는 복수 개의 서브-범위들을 정의하는 전압 분배 회로(400)와; 상기 N 비트들 중 제 2 부분을 디코딩하여 복수 개의 제 2 디코더 신호들을 제공하는 제 2 디코더(200) 및; 상기 복수 개의 제 2 디코더 신호들에 응답하여 동작하며, 상기 복수 개의 제 2 디코더 신호들을 기초로 하여 상기 복수 개의 서브-범위들 중 하나를 선택하여 상기 N-비트 디지털 값에 대응하는 아날로그 값을 생성하는 선택 회로(500)를 포함하는 것을 특징으로 하는 디지털-아날로그 변환 회로.
  2. 제 1 항에 있어서, 상기 전압 발생 회로(300)는 상기 복수 개의 제 1 디코더 신호들에 응답하여 동작하는 복수 개의 스위치들 및; 상기 복수 개의 스위치들에 전기적으로 연결되며, 상기 상위 기준 전압(VREFT)과 하위 기준 전압(VREFB)을 기초로 하여 상기 예비 전압 범위를 생성하는 복수 개의 저항들을 포함하는 것을 특징으로 하는 디지털-아날로그 변환 회로.
  3. 제 2 항에 있어서, 상기 복수 개의 스위치들은 제 1 그룹의 스위치들과 제 2 그룹의 스위치들을 포함하며, 상기 제 1 그룹의 스위치들은 상기 제 1 디코더 신호들을 기초로 하여 상기 복수 개의 저항들을 제 1 그룹의 저항들과 제 2 그룹의 저항들로 분할하며, 상기 제 1 그룹의 저항들은 제 1 전압(V1)을 생성하고 상기 제 2 그룹의 저항들은 제 2 전압(V2)을 생성하는 것을 특징으로 하는 디지털-아날로그 변환 회로.
  4. 제 3 항에 있어서, 상기 제 2 그룹의 스위치들은 복수 개의 스위치 쌍들을 포함하며, 하나의 스위치 쌍은 상기 복수 개의 제 1 디코더 신호들을 기초로 하여 상기 스위치 쌍들로 부터 선택되고, 상기 선택된 스위치 쌍은 상기 제 1 및 제 2 전압들(V1, V2)을 선택하여 상기 예비 전압 범위를 생성하는 것을 특징으로 하는 디지털-아날로그 변환 회로.
  5. 제 1 항에 있어서, 상기 N 비트들 중 제 1 부분의 총 비트 수와 상기 N 비트들 중 제 2 부분의 총 비트 수는 동일한 것을 특징으로 하는 디지털-아날로그 변환 회로.
  6. 제 1 항에 있어서, 상기 N 비트들 중 제 1 부분의 총 비트 수와 상기 N 비트들 중 제 2 부분의 총 비트 수는 일치하지 않는 것을 특징으로 하는 디지털-아날로그 변환 회로.
  7. 제 2 항에 있어서, 상기 복수 개의 저항들은 동일한 값을 갖는 (2N-1)개의 저항들을 포함하는 것을 특징으로 하는 디지털-아날로그 변환 회로.
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