JPH08237128A

JPH08237128A - 抵抗の数が減じられたデジタル・アナログ変換器

Info

Publication number: JPH08237128A
Application number: JP7271664A
Authority: JP
Inventors: Richard J Mcpartland; ジョセフマックパートランドリチャード
Original assignee: AT&T Corp
Current assignee: AT&T Corp
Priority date: 1994-10-21
Filing date: 1995-10-20
Publication date: 1996-09-13
Also published as: CN1122973A; KR960016160A; US5604501A; TW269076B; EP0708531A1

Abstract

(57)【要約】（修正有）【課題】抵抗ストリングの抵抗数を少なくできるデジ
タル・アナログ変換器を提供する。【解決手段】抵抗接続点において中間タップＴ₁ 〜Ｔ
_n+1 を有する抵抗ストリング１２，１１２を含む。スイ
ッチングトランジスタＭ₁ 〜Ｍ_n+1 がそれぞれの中間タ
ップＴ₁ 〜Ｔ_n+1 と出力ノード１４，１１４の間に接続
されている。復号化回路２４，２８は、１つより多くの
中間Ｔ₁ 〜Ｔ_n+1 と出力ノード１４，１１４に電気的に
接続して少なくとも１つのアナログ出力を生成するため
に、少なくとも２つのトランジスタをオン状態に同時に
オン状態に切り換えることができる。１つの行選択線３
３，３５，３７，３９が、少なくとも２つの列選択線４
１，４３，４５，４７と同時に励起される。あるいは、
少なくとも２つの行選択線３３，３５，３７，３９が、
１つの列選択線４１，４３，４５，４７と同時に励起さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的には、アナ
ログ・デジタル変換器（ＤＡＣｓ）を有する集積回路に
関するものであり、より詳しくは、与えられた解像度の
レベルを達成するための抵抗ストリングにおける必要な
抵抗が従来技術で必要とされるよりも少ない、この種の
変換器に関するものである。

【０００２】

【発明が解決しようとする課題】ＤＡＣｓは、デジタル
的に符号化された信号をアナログ信号に変換するため、
あるいはアナログ・デジタル変換器の一部としての逐次
近似回路（ｓｕｃｃｅｓｓｉｖｅａｐｐｒｏｘｉｍａ
ｔｉｏｎｃｉｒｃｕｉｔｒｙ）とともに使用される。
ＤＡＣｓはデジタル的に符号化された信号を、デジタル
信号に比例するアナログ信号に変換する。アナログ信号
は、解像度に応じて多くの異なる値をとることができ
る。アナログ値の範囲は予め定められており、またデジ
タル的に符号化された信号に対応する。ＤＡＣｓには、
等しい電気抵抗の抵抗からなる単一の抵抗ストリングを
採用することができる。抵抗ストリングは、抵抗ストリ
ング内の隣接する抵抗の間、並びに抵抗ストリングおよ
び抵抗ストリングを励起（ｅｎｅｒｇｉｚｅ）するエネ
ルギー源の間に、中間タップを有している。それぞれの
中間タップと出力ノードの間に接続されたスイッチは、
オンされたときには中間タップを出力ノードに電気的に
接続し、またオフされたときには中間タップを出力ノー
ドから分離する。

【０００３】デジタル的に符号化された信号は、復号化
／駆動回路に供給される。復号化回路は、デジタル的に
符号化された信号を復号化し、また出力へのその関連し
た中間タップにおける電圧を伝達するために適当なスイ
ッチをオンする。典型的には、一度に１つのスイッチが
オンされ、この結果、単一の中間タップが出力に接続さ
れる。単調な入力−出力特性、つまり階段状の出力電圧
が、中間タップにおける抵抗−分割電圧（ｒｅｓｉｓｔ
ｏｒ−ｄｉｖｉｓｉｏｎｖｏｌｔａｇｅ）から派生す
る。出力電圧における増分ステップの大きさは、抵抗ス
トリングの１つの抵抗での電圧降下である。

【０００４】

【課題を解決するための手段】本発明の例示的な実施の
形態では、デジタル・アナログ変換器は、中間タップを
有する抵抗ストリングを含んでいる。出力ノードと中間
タップの間にはスイッチングトランジスタが接続されて
いる。デジタル的に符号化された信号を復号化するため
の復号化回路は、アナログ電圧の少なくともいくつかを
発生するために少なくとも２つのトランジスタを同時に
オン状態にスイッチングすることができる。少なくとも
２つのトランジスタがオン状態に切り換えることで、単
一のアナログ信号を発生するために、１つより多い中間
タップが出力ノードに電気的に接続される。抵抗のアレ
イおよび行と列のアレイに配列されたスイッチングトラ
ンジスタを有する１つの実施の形態において、１つの行
選択線を少なくとも２つの列選択線と同時に励起するこ
とができる。あるいは、少なくとも２つの列選択線を１
つの行選択線と同時に励起することができる。ＤＡＣｓ
はまた、アナログ・デジタル変換器を提供するために、
逐次近似回路を使用することができる。

【０００５】

【発明の実施の形態】本発明の例示的な実施の形態を組
み込んだＤＡＣ１０の図式的なダイヤグラムを図１に示
した。選択および駆動回路により制御されるスイッチ
は、中間タップを共通の出力ノードに接続する。出力ノ
ードに現れるアナログ電圧の大きさは、どのスイッチが
能動化されているかに依存する。この出力は出力増幅器
により増幅される。本発明のＤＡＣは、モノシリック集
積回路の形で作られるのに適している。

【０００６】抵抗ストリング１２は、直列接続された、
同じ電気抵抗のｎの数の抵抗から構成される。抵抗はＲ
₁ からＲ_n で示した。好ましい実施の形態では、抵抗ス
トリング１２はシリコン層上の薄フィルム金属抵抗ネッ
トワークである。抵抗ストリング１２は、電圧源または
電流源のいずれかである、エネルギー源４に接続されて
励起される。抵抗ストリングを構成する抵抗の電気抵抗
値は、用途に依存し、また消費される電力、抵抗ストリ
ングの電位、並びに抵抗ストリング内の抵抗の数などの
種々のパラメータに基づいて容易に選択される。単一終
端（ｓｉｎｇｌｅ−ｅｎｄｅｄ）モードの動作に対して
は、Ｖ₁ は実質的に電源電圧であり、またＶ₂ はエネル
ギー源４により供給されるグランド電位である。抵抗接
続点では、電位−抵抗の接続点と同様に、スイッチは出
力ノードとそれぞれの接続点の間に接続されている。

【０００７】実施の形態ではＭＯＳトランジスタとして
示した、スイッチは、それぞれの中間タップと出力ノー
ド１４の間に接続されている。トランジスタＭ₂ からＭ
_n は出力ノードと、抵抗ストリング中の連続抵抗であ
る、中間タップＴ₂ からＴ_n との間に接続されている。
トランジスタＭ₁ は電位Ｖ₁ と出力ノード１４との間に
接続されており、これにより中間タップＴ₁ が規定され
る。トランジスタＭ_n+1は、電位Ｖ₂ と出力ノード１４
の間に接続されており、これにより中間タップＴ_n+1 が
規定される。トランジスタＭ₁ からＭ_n+1 は、それぞれ
中間タップＴ₁ からＴ_n+1 を出力ノード１４に接続す
る。トランジスタＭ₁ からＭ_n+1 は、通常は同一である
スイッチングトランジスタであり、また抵抗ストリング
１２内の抵抗Ｒ１からＲｎの電気抵抗に比べて非常に大
きいインピーダンスを伝導状態において有している。ス
イッチングトランジスタの伝導インピーダンスは、１，
０００オームから１０，０００オームのオーダーであ
る。出力増幅器１８は、出力ノード１４における出力信
号を増幅し、またこの出力を他の形式、例えば電圧出力
から電流出力に変換する。

【０００８】スイッチングトランジスタＭ₁ からＭ_n+1
は、スイッチングトランジスタ選択および駆動回路２に
より制御される。スイッチングトランジスタ選択および
駆動回路２は、デジタル的に符号化された入力６を受信
し、下記に詳細に説明するように、スイッチングトラン
ジスタの選択的な１つについて切り換える。

【０００９】本発明によれば、２つまたはそれより多い
トランジスタＭ₁ からＭ_n+1 は、オン状態では同時に切
り換えられる。これにより、デジタル入力における変化
の結果としてのアナログ出力において発生する小さな変
化として規定され、抵抗ストリング１２が含む個々の抵
抗Ｒ₁ からＲ_n を通る差分電圧より小さい、解像度を持
った出力が提供される。

【００１０】２つのスイッチングトランジスタを同時に
ＯＮ状態に切り換えることで、２つの中間のタップは電
気的に出力ノード１４に接続される。出力ノード１４に
現れるアナログ電圧は、出力ノードに電気的に接続され
た中間タップにおける電圧間の実質的に半分の中間電圧
である。図１に示した例示的な実施の形態では、２つの
隣接する中間タップが電気的に出力ノード１４に同時に
接続された場合には、スイッチングトランジスタはオン
して同様に互いに隣接した中間タップを出力ノードに電
気的に接続する。本発明では、しかしながら、そこには
限定されない。スイッチングトランジスタは隣接してい
る必要はなく、また出力ノードに接続された中間タップ
は隣接する必要はない。

【００１１】本技術を使用すれば、２つの中間タップを
出力ノードに電気的に接続することができ、抵抗ストリ
ング内の抵抗の数を、ＤＡＣのパーセント解像度を維持
したままで、半分に減じることができる。つまり、抵抗
ストリング内の抵抗の数およびスイッチングトランジス
タの数を、アナログ出力における可能なレベルの数を減
ずることなく、半分に減じることができる。アナログ出
力における可能なレベルの半分は、中間タップにおける
電圧を出力ノードに電気的に接続するために単一のトラ
ンジスタをスイッチオンされることが必要となる。アナ
ログ出力における可能なレベルの他の半分は、２つのト
ランジスタがスイッチオンされることが必要であり、こ
れにより出力ノードに電気的に接続された２つの中間タ
ップにおける電圧の間の電圧が出力ノード１４に供給さ
れる。例えば、トランジスタＭ₁₆とＭ₁₇がオン状態にさ
れ、図１の他の全てのスイッチングトランジスタがオフ
状態にされた場合の等化回路を図２に示した。それぞれ
Ｚ_M16 とＺ_M17 で示した、抵抗Ｍ₁₆とＭ₁₇のインピーダ
ンスは、実質的に同じでありまたＲ₁₆と比べて大きいの
で、出力ノード１４における電圧は、中間タップＴ₁₆と
Ｔ₁₇における電圧の間の実質的に半分である。小さい誤
差はあるが、これは、抵抗ストリングにおける抵抗の数
とスイッチングトランジスタの数の両方における実質的
な削減、並びに集積回路における抵抗ストリングとスイ
ッチングトランジスタを作るために必要なシリコン領域
内での削減の引き換えとして、受容できるものである。

【００１２】トランジスタＭ₁ からＭ_n+1 の他の組み合
わせに選択的に切り換えることにより、他の中間電圧の
レベルが得られる。一般的には、ｋのトランジスタを同
時にオンとすることで、出力ノード１４における電圧の
増分を、隣接する中間タップの間の差分の電圧の１／ｋ
倍とすることができる。抵抗ストリングとスイッチング
トランジスタにおける抵抗の数を対応して減じることが
できる。

【００１３】図３は、本発明の例示的な実施の形態によ
るＤＡＣの構造を図式的に示したものである、ＤＡＣ１
０は、オンするトランジスタを選択するための行と列の
復号化回路を備えたメモリのように構成され、ＤＡＣへ
のデジタル入力に対応する所望のアナログ出力電圧を発
生する。

【００１４】図３に示された例示的な実施の形態は１６
ビットのＤＡＣを示している。スイッチングトランジス
タと駆動回路２は、行復号化回路２４と列復号化回路２
８から構成されて示されている。バス２０は１６ビット
をＤＡＣ１０に伝送する。１６ビットのうちの８つは、
バス２０のサブセットであるバス２２上で行復号化回路
２４に供給される。残りの８ビットは、同じくバス２０
のサブセットであるバス２６上で列復号化回路２８に供
給される。行復号化回路２４と列復号化回路２８は組合
わせ論理である。このような組合わせ論理は、当業者に
とって、受信したビットを復号化して１つまたはそれよ
り多い行または列を駆動するために設計することができ
るものである。

【００１５】例示的な実施の形態においては、８ビット
は各復号化回路により受信される。行復号化回路２４に
より受信された８ビットは、２⁸ ないし２５６の行選択
線のどの１つを活性化すべきかを決定するために復号化
される。列復号化回路２８により受信された８ビット
は、２⁷ ないし１２８の列選択線のどの１つを活性化す
べきかを決定するために復号化される。どの別の中間タ
ップが出力ノード１４に電気的に接続されるのかを決定
するために使用される１つの可能性のある規定は、以下
により詳細に説明する。

【００１６】図４に、抵抗アレイ３０の例示的な部分
を、より詳細に概要図で示した。抵抗ストリング１２
は、２５６×１２８より少ない抵抗選択セル３１のアレ
イで配列された抵抗アレイ３０の領域内において、セル
毎に固定された抵抗を備えて位置している。中間タップ
を出力ノード１４に接続するため、行復号化回路２４に
入力された８ビットの２進数が復号化される。行復号化
回路２４内の行選択線ドライバ３２，３４，３６，また
は３８は、セルの行内の各トランジスタのゲートを励起
するために、それぞれの行選択線３３，３５，３７，ま
たは３９を励起する。

【００１７】同様に、列復号化回路２８に入力された８
ビットの２進数は、復号化される。８ビットの７つに基
づいて、列復号化回路２８内の列選択線ドライバ４０，
４２，４４または４６は、セルの列内のスイッチングト
ランジスタのソースを、出力ノード１４に接続するため
に、それぞれの列選択線４１，４３，４５，または４７
を励起する。第２の列選択線ドライバ４０，４２，４
４，または４６をオンするために、８ビットは列復号化
回路２８により復号化される。

【００１８】行選択線により励起されるスイッチングト
ランジスタのゲートを有するセルの列と、出力ノード１
４に接続されたスイッチングトランジスタのソースを有
するセルの行との交差点には、トランジスタのゲートが
励起され、またトランジスタのソースが出力に接続され
るセルがある。このセルでは、中間タップが出力ノード
１４に接続されている。

【００１９】１つより多くの中間タップを出力ノード１
４に同時に接続するため、他の列選択線ドライバ４０，
４２，４４または４６が励起されるか、あるいは、他の
列選択線ドライバ３２，３４，３６または３８が励起さ
れる。例示的な実施の形態においては、抵抗ストリング
１２内の隣接する中間タップも同様に出力ノード１４に
接続するために、第２の列選択線ドライバが励起され
る。例えば、中間タップＴ₂ を出力ノード１４に接続す
べく行選択線ドライバ３８および列選択線ドライバ４２
が励起される場合には、列選択線ドライバ４０または４
４のいずれかが励起される。列選択線ドライバ４０を励
起することは中間タップＴ₁ を出力ノード１４に同様に
接続するために列選択線ドライバ４１を励起し、列選択
線ドライバ４４を励起することは中間タップＴ₃ を出力
ノード１４に同様に接続するために列選択線ドライバ４
５を励起する。

【００２０】本発明の例示的な実施の形態では、出力ノ
ード１４におけるアナログの出力電圧または出力増幅機
１８からの出力は、ステップ状の線形な関数である。最
大のアナログ電圧は、中間タップＴ₁ を出力ノード１４
に接続することにより達成される。出力ノード１４にお
いて大きさが減じられるステップ状の電圧レベルは、次
いで、出力ノード１４に中間タップＴ₁ とＴ₂ ，Ｔ₂ ，
Ｔ₂ およびＴ₃ ，Ｔ₃Ｔ₃ ，およびＴ₄ ，Ｔ₄ を電気的
に接続することにより達成される。その２つの中間タッ
プが必要とするアナログ電圧レベルの半分より少ないも
のが、所望のアナログ電圧を発生するために出力ノード
１４に電気的に接続される。列復号化回路２８により受
信された８ビットは、１２８の列選択線の１つまたはそ
れより多くを励起するかを決定するために復号化され
る。８ビットの７つは、１つの列選択線が活性化される
べきか、あるいは２つの線が活性化されるべきかを決定
する。どの別の列選択線が活性化されるのかを決定する
ために規則が使用され、別の中間タップが電気的に出力
ノード１４に接続される。いくつかの８ビット列に対し
てどの中間タップが出力ノード１４に電気的に接続され
るのかを示した例を表１に示した。パターンは自明であ
り、また残りの８ビット列に対しても継続することがで
きる。他の規則とすることも可能である。

【表１】

【００２１】例示的な実施の形態では、図４に示したよ
うに、セル３１の行の最後において例外があり、ここで
は抵抗ストリング１２は方向が逆になっている。これら
のケースでは、２つの隣接する中間タップを出力ノード
１４に接続するためには、２つの行選択線と１つの列選
択線を活性化させる必要がある。行復号化回路２４と列
復号化回路２８における復号化論理は、これらの事象を
識別し、また出力ノード１４において所望のアナログ出
力電圧を生成するために適当な行選択線と列選択線を励
起するように設計される。

【００２２】このようなＤＡＣは２¹⁶ないし６５，５３
６の可能な出力レベルを提供する。従来技術のＤＡＣｓ
は同じ程度の解像度を達成するために実質的に６５，５
３６の抵抗および６５，５３６のスイッチングトランジ
スタを必要とした。アナログ値の少なくともいくつかを
発生するべく２つないしそれより多くのスイッチングト
ランジスタを同時にオン状態にオンするための能力によ
り、抵抗およびスイッチングトランジスタの数が半分な
いしそれ以下に減じられ、またアナログ出力における解
像度を同じ程度とできる。さらに、抵抗ストリングとス
イッチングトランジスタを作るために必要とされるシリ
コン領域が半分ないしそれ以下に減じられる。

【００２３】さらに別の特長として、整定時間が減じら
れる。整定時間は、寄生キャパシタンスを比較的安定な
状態の値までチャージするために必要な時間の量として
規定される。出力ノード１４は、グランドに対していく
らかの寄生キャパシタンスを有している。寄生キャパシ
タンスをチャージするための電力は電位Ｖ₁ に励起され
たエネルギー源４から供給される。電力は抵抗ストリン
グおよびスイッチングトランジスタの一部を通過する。
多数のスイッチングトランジスタをオン状態に切り換
え、また抵抗ストリング内で必要とされる抵抗の数を対
応して減じることで、寄生キャパシタンスはより短い時
間でチャージされる。例えば、同時に２つのトランジス
タをオン状態に切り換える能力により抵抗ストリング内
で必要な抵抗の数を半分に削減でき、２倍の抵抗および
オンされる単一のスイッチングトランジスタを有する場
合と比べて、寄生キャパシタンスをチャージするのに必
要な時間が半分となる。

【００２４】１つのスイッチングトランジスタだけをオ
ン状態に切り換えるのに必要とされるこれらの出力値
は、２つのトランジスタをオンすることにより得ること
ができて、整定時間を減じることが実現される。典型的
には２つのスイッチングトランジスタは抵抗ストリング
１２内で隣接していない。例えば、出力ノード１４ない
し出力増幅器１８において中間タップＴ₁₀における電圧
を得るためには、スイッチングトランジスタＭ₁₀をオン
状態にするよりはむしろ、駆動回路２によりトランジス
タＭ₉ とＭ₁₁をオン状態に切り換えることができ、出力
ノード１４において実質的に中間タップＴ₁₀における電
圧となる電圧が生成される。これに代えて、出力ノード
１４における電圧と実質的に同じ電圧を発生するため
に、スイッチングトランジスタＭ₈ とＭ₁₂がオン状態に
切り換えられる。

【００２５】本発明の例示的な実施の形態によるデジタ
ル・アナログ変換器を組み込んだアナログ−デジタル変
換器１００が、図４に示されている。アナログ信号１０
２は、比較器０４に受信されて正入力を供給する。最初
は、逐次近似回路１０６は、ノード１１４における抵抗
ストリング１１２の中間点の電圧を生成するために、適
当なスイッチングトランジスタＭ₁ からＭ₁₇をオンにす
る。ノード１１４における電圧は、受信する信号を増幅
しこの信号を電圧出力から電流出力のように他の形式に
変換する、出力増幅器１１８に入力を供給する。出力増
幅器１１８の出力１３０は比較器１０４に負の入力を供
給する。比較器１０４は、発生されたアナログ信号であ
る、出力増幅器１１８の出力１３０を、サンプルおよび
ホールド回路上で保持されたアナログ信号１０２と比較
する。

【００２６】逐次近似回路１０６は、アナログｓｎ号１
３０としての抵抗ストリング１１２の中間点の電圧を生
成するために、適当なスイッチングトランジスタＭ₁ か
らＭ₁₇を最初にオンにする。出力１３２が正である場合
には、抵抗ストリング１１２の上半分の中間点が比較器
１０４に入力として電気的に接続されて、アナログ信号
１０２に対して比較される。出力１３２が負である場合
には、抵抗ストリング１１２の下半分の中間点が出力増
幅器１１８に入力として電気的に接続されて、アナログ
信号１０２に対して比較される。上記したように、オン
に切り換えられるスイッチングトランジスタの選択は、
逐次近似回路１０６により制御される。デフォルトビッ
トパターンから始めて、各反復は２進数あるいは他の符
号での１ビットの表示１３４を決定し、また逐次近似プ
ロセスはすべてのビットが決定されるまで継続される。
逐次近似プロセスは公知の逐次近似プロセスと同様であ
るが、１またはそれより多いスイッチングトランジスタ
が比較器１０４における入力として中間点の電圧を接続
するためにオン状態に切り換えられ、中間点の電圧が中
間タップにおける電圧に制限されない点が異なるもので
ある。２進数の表示１３４は逐次近似回路１０６および
アナログ・デジタル変換器１００の出力として供給され
る。

【００２７】本発明は、デジタル・アナログおよびアナ
ログ・デジタル変換器用途に集積回路を採用している、
電気通信システムおよび装置において特に有用である。
このような電気通信システムおよび装置は、解像度を維
持しながら、抵抗およびスイッチングトランジスタの数
を減じることによりシリコン領域の要求を減じることが
でき、また改良された整定時間を有する。

【００２８】以上、本発明の例示的な実施の形態では、
２進あるいは他の符号化された信号を復号化し、また２
つの隣接する中間タップを出力ノードに接続するために
復号化された２進信号に応答して単一の行選択線と多数
の列選択線を励起するするものとして説明したが、本発
明はこれに限定されない。当業者であれば、同じ結果を
得るために、行復号化回路および列復号化回路により多
数の行選択線を単一の列選択線とともに励起することが
できることは理解できる。さらに、例示的な実施の形態
は２つの中間タップだけを出力ノード１４に接続してい
るが、当業者であれば、３つまたはそれより多い中間タ
ップを出力ノードに同時に接続することの利点を理解
し、このような結果を得るためにアナログ・デジタルま
たはデジタル・アナログ変換器に対する復号化回路を設
計することができる。

【図面の簡単な説明】

【図１】本発明の例示的な実施の形態によるデジタル・
アナログ変換器の一部の概要の説明図である。

【図２】２つの隣接する中間接続点が出力ノードに電気
的に接続された、等化回路の概要の説明図である。

【図３】行と列の復号化回路を含む、デジタル・アナロ
グ変換器の概要の説明図である。

【図４】図３のデジタル・アナログ変換器のより詳細な
概要の説明図である。

【図５】本発明によるアナログ・デジタル変換器の概要
の説明図である。

【符号の説明】

２駆動回路４エネルギー源６入力１２抵抗ストリング１４出力ノードＲ₁ 〜Ｒ_n 抵抗Ｍ₁ 〜Ｍ_n トランジスタＴ₁ 〜Ｔ_n 中間タップ

Claims

【特許請求の範囲】

【請求項１】アナログ出力を提供するためのデジタル
・アナログ変換器（１０）であって、変換器が、複数の抵抗（Ｒ₁ からＲ_n ）からなり、中間タップ（Ｔ
₁ からＴ_n+1 ）を規定する抵抗ストリング（１２）、中間タップの数の合計に対応する数のスイッチングトラ
ンジスタ（Ｍ₁ からＭ_n+1 ）であり、スイッチングトラ
ンジスタ（Ｍ₁ からＭ_n+1 ）はそれぞれの中間タップと
出力ノード（１４）との間に接続されており、並びにト
ランジスタを選択的にスイッチング・オンするために各
スイッチングトランジスタ（Ｍ₁ からＭ_n+1 ）の端子に
接続された選択回路（２）であり、選択回路（２）は抵
抗ストリング（１２）が励起されたときには出力ノード
（１４）においてアナログ出力を生成するために少なく
とも２つのスイッチングトランジスタをオン状態にする
ことができ、これにより少なくとも１つのアナログ出力
を生成するために少なくとも２つの中間タップが出力ノ
ード（１４）に電気的に接続されている、ことからなる
デジタル・アナログ変換器。
【請求項２】デジタル入力を受信してアナログ出力信
号を提供するためのアナログ・デジタル変換器（１０）
であって、変換器が、中間タップ（Ｔ₁ からＴ_n+1 ）を規定する抵抗ストリン
グ（１２）、デジタル入力の第１のグループを復号化するための第１
の復号化回路（２４または２８）であり、第１の復号化
回路（２４または２８）は復号化された第１のグループ
のビットに応答して第１の選択線（３３，３５，３７，
または３９；または４１，４３，４５，または４７）を
励起することができ、デジタル入力の第２のグループを復号化するための第２
の復号化回路（２８または２４）であり、第２の復号化
回路（２８または２４）は復号化された第２のグループ
のビットに応答して第２の選択線（４１，４３，４５，
または４７；３３，３５，３７，または３９）を励起す
ることができ、並びに複数のスイッチングトランジスタ
（Ｍ₁ からＭ_n+1 ）であり、前記スイッチングトランジ
スタ（Ｍ₁ からＭ_n+1 ）のそれぞれは出力ノード（１
４）とそれぞれの中間タップ（Ｔ₁ からＴ_n+1 ）との間
に接続されており、これにより第２の復号化回路（２８
または２４）は２つのスイッチングトランジスタを同時
にオン状態に切り換えるために少なくとも２つの第２の
選択線を励起する、ことからなるデジタル・アナログ変
換器。
【請求項３】第１の復号化回路（２４）が行選択線
（３３，３５，３７，あるいは３９）を励起することが
できる、請求項２記載のデジタル・アナログ変換器（１
０）。
【請求項４】第２の復号化回路（２８）が列選択線
（４１，４３，４５，または４７）を励起することがで
きる、請求項２記載のデジタル・アナログ変換器（１
０）。
【請求項５】第１の復号化回路（２８）が列選択線
（４１，４３，４５，または４７）を励起することがで
きるものである、請求項２記載のデジタル・アナログ変
換器（１０）。
【請求項６】第２の復号化回路（２４）が行選択線
（３３，３５，３７，あるいは３９）を励起することが
できる、請求項２記載のデジタル・アナログ変換器（１
０）。
【請求項７】アナログ信号のデジタル表示を発生する
ためのアナログ・デジタル変換器（１００）であって、アナログ信号（１０２）を受信してアナログ信号（１３
０）を発生するための比較器（１０４）であり、比較器
（１０４）はアナログ信号（１０２）と発生されたアナ
ログ信号（１３０）の間の差分である差分出力信号（１
３２）を発生し、エネルギー源（４）による駆動することができる複数の
抵抗（Ｒ₁ からＲ_n ）からなる抵抗ストリング（１１
２）であり、抵抗ストリング（１１２）は中間のタップ
（Ｔ₁ からＴ_n+1 ）を規定し、中間タップの数の合計に対応する数のスイッチングトラ
ンジスタ（Ｍ₁ からＭ_n+1 ）であり、少なくとも２つの
スイッチングトランジスタ（Ｍ₁ からＭ_n+1 ）はそれぞ
れの中間タップと出力ノード（１１４）との間に接続さ
れており、逐次近似スイッチングトランジスタ選択および駆動回路
（１０６）であり、逐次近似回路（１０６）は比較器
（１０４）からの差分出力信号（１３２）を受信し、逐
次近似回路（１０６）はスイッチングトランジスタ（Ｍ
₁ からＭ_n+1 ）の選択された１つをスイッチングするた
めの出力ノード（１１４）に接続されたスイッチングト
ランジスタ（Ｍ₁ からＭ_n+1 ）のそれぞれの端子に接続
されており、逐次近似回路（１０６）は抵抗ストリング
（１１２）がエネルギー源（４）により励起されたとき
に発生されたアナログ信号を生成するのと同時に少なく
とも２つのスイッチングトランジスタ（Ｍ₁ からＭ
_n+1 ）をオン状態にすることができ、逐次近似回路（１
０６）はアナログ信号を逐次的に近似しまたそれからデ
ジタル表示を出力として生成する、ことからなるアナロ
グ・デジタル変換器。