JPH08237128A - 抵抗の数が減じられたデジタル・アナログ変換器 - Google Patents
抵抗の数が減じられたデジタル・アナログ変換器Info
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- JPH08237128A JPH08237128A JP7271664A JP27166495A JPH08237128A JP H08237128 A JPH08237128 A JP H08237128A JP 7271664 A JP7271664 A JP 7271664A JP 27166495 A JP27166495 A JP 27166495A JP H08237128 A JPH08237128 A JP H08237128A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 (修正有)
【課題】 抵抗ストリングの抵抗数を少なくできるデジ
タル・アナログ変換器を提供する。 【解決手段】 抵抗接続点において中間タップT1 〜T
n+1 を有する抵抗ストリング12,112を含む。スイ
ッチングトランジスタM1 〜Mn+1 がそれぞれの中間タ
ップT1 〜Tn+1 と出力ノード14,114の間に接続
されている。復号化回路24,28は、1つより多くの
中間T1 〜Tn+1 と出力ノード14,114に電気的に
接続して少なくとも1つのアナログ出力を生成するため
に、少なくとも2つのトランジスタをオン状態に同時に
オン状態に切り換えることができる。1つの行選択線3
3,35,37,39が、少なくとも2つの列選択線4
1,43,45,47と同時に励起される。あるいは、
少なくとも2つの行選択線33,35,37,39が、
1つの列選択線41,43,45,47と同時に励起さ
れる。
タル・アナログ変換器を提供する。 【解決手段】 抵抗接続点において中間タップT1 〜T
n+1 を有する抵抗ストリング12,112を含む。スイ
ッチングトランジスタM1 〜Mn+1 がそれぞれの中間タ
ップT1 〜Tn+1 と出力ノード14,114の間に接続
されている。復号化回路24,28は、1つより多くの
中間T1 〜Tn+1 と出力ノード14,114に電気的に
接続して少なくとも1つのアナログ出力を生成するため
に、少なくとも2つのトランジスタをオン状態に同時に
オン状態に切り換えることができる。1つの行選択線3
3,35,37,39が、少なくとも2つの列選択線4
1,43,45,47と同時に励起される。あるいは、
少なくとも2つの行選択線33,35,37,39が、
1つの列選択線41,43,45,47と同時に励起さ
れる。
Description
【0001】
【発明の属する技術分野】本発明は、一般的には、アナ
ログ・デジタル変換器(DACs)を有する集積回路に
関するものであり、より詳しくは、与えられた解像度の
レベルを達成するための抵抗ストリングにおける必要な
抵抗が従来技術で必要とされるよりも少ない、この種の
変換器に関するものである。
ログ・デジタル変換器(DACs)を有する集積回路に
関するものであり、より詳しくは、与えられた解像度の
レベルを達成するための抵抗ストリングにおける必要な
抵抗が従来技術で必要とされるよりも少ない、この種の
変換器に関するものである。
【0002】
【発明が解決しようとする課題】DACsは、デジタル
的に符号化された信号をアナログ信号に変換するため、
あるいはアナログ・デジタル変換器の一部としての逐次
近似回路(successive approxima
tion circuitry)とともに使用される。
DACsはデジタル的に符号化された信号を、デジタル
信号に比例するアナログ信号に変換する。アナログ信号
は、解像度に応じて多くの異なる値をとることができ
る。アナログ値の範囲は予め定められており、またデジ
タル的に符号化された信号に対応する。DACsには、
等しい電気抵抗の抵抗からなる単一の抵抗ストリングを
採用することができる。抵抗ストリングは、抵抗ストリ
ング内の隣接する抵抗の間、並びに抵抗ストリングおよ
び抵抗ストリングを励起(energize)するエネ
ルギー源の間に、中間タップを有している。それぞれの
中間タップと出力ノードの間に接続されたスイッチは、
オンされたときには中間タップを出力ノードに電気的に
接続し、またオフされたときには中間タップを出力ノー
ドから分離する。
的に符号化された信号をアナログ信号に変換するため、
あるいはアナログ・デジタル変換器の一部としての逐次
近似回路(successive approxima
tion circuitry)とともに使用される。
DACsはデジタル的に符号化された信号を、デジタル
信号に比例するアナログ信号に変換する。アナログ信号
は、解像度に応じて多くの異なる値をとることができ
る。アナログ値の範囲は予め定められており、またデジ
タル的に符号化された信号に対応する。DACsには、
等しい電気抵抗の抵抗からなる単一の抵抗ストリングを
採用することができる。抵抗ストリングは、抵抗ストリ
ング内の隣接する抵抗の間、並びに抵抗ストリングおよ
び抵抗ストリングを励起(energize)するエネ
ルギー源の間に、中間タップを有している。それぞれの
中間タップと出力ノードの間に接続されたスイッチは、
オンされたときには中間タップを出力ノードに電気的に
接続し、またオフされたときには中間タップを出力ノー
ドから分離する。
【0003】デジタル的に符号化された信号は、復号化
/駆動回路に供給される。復号化回路は、デジタル的に
符号化された信号を復号化し、また出力へのその関連し
た中間タップにおける電圧を伝達するために適当なスイ
ッチをオンする。典型的には、一度に1つのスイッチが
オンされ、この結果、単一の中間タップが出力に接続さ
れる。単調な入力−出力特性、つまり階段状の出力電圧
が、中間タップにおける抵抗−分割電圧(resist
or−division voltage)から派生す
る。出力電圧における増分ステップの大きさは、抵抗ス
トリングの1つの抵抗での電圧降下である。
/駆動回路に供給される。復号化回路は、デジタル的に
符号化された信号を復号化し、また出力へのその関連し
た中間タップにおける電圧を伝達するために適当なスイ
ッチをオンする。典型的には、一度に1つのスイッチが
オンされ、この結果、単一の中間タップが出力に接続さ
れる。単調な入力−出力特性、つまり階段状の出力電圧
が、中間タップにおける抵抗−分割電圧(resist
or−division voltage)から派生す
る。出力電圧における増分ステップの大きさは、抵抗ス
トリングの1つの抵抗での電圧降下である。
【0004】
【課題を解決するための手段】本発明の例示的な実施の
形態では、デジタル・アナログ変換器は、中間タップを
有する抵抗ストリングを含んでいる。出力ノードと中間
タップの間にはスイッチングトランジスタが接続されて
いる。デジタル的に符号化された信号を復号化するため
の復号化回路は、アナログ電圧の少なくともいくつかを
発生するために少なくとも2つのトランジスタを同時に
オン状態にスイッチングすることができる。少なくとも
2つのトランジスタがオン状態に切り換えることで、単
一のアナログ信号を発生するために、1つより多い中間
タップが出力ノードに電気的に接続される。抵抗のアレ
イおよび行と列のアレイに配列されたスイッチングトラ
ンジスタを有する1つの実施の形態において、1つの行
選択線を少なくとも2つの列選択線と同時に励起するこ
とができる。あるいは、少なくとも2つの列選択線を1
つの行選択線と同時に励起することができる。DACs
はまた、アナログ・デジタル変換器を提供するために、
逐次近似回路を使用することができる。
形態では、デジタル・アナログ変換器は、中間タップを
有する抵抗ストリングを含んでいる。出力ノードと中間
タップの間にはスイッチングトランジスタが接続されて
いる。デジタル的に符号化された信号を復号化するため
の復号化回路は、アナログ電圧の少なくともいくつかを
発生するために少なくとも2つのトランジスタを同時に
オン状態にスイッチングすることができる。少なくとも
2つのトランジスタがオン状態に切り換えることで、単
一のアナログ信号を発生するために、1つより多い中間
タップが出力ノードに電気的に接続される。抵抗のアレ
イおよび行と列のアレイに配列されたスイッチングトラ
ンジスタを有する1つの実施の形態において、1つの行
選択線を少なくとも2つの列選択線と同時に励起するこ
とができる。あるいは、少なくとも2つの列選択線を1
つの行選択線と同時に励起することができる。DACs
はまた、アナログ・デジタル変換器を提供するために、
逐次近似回路を使用することができる。
【0005】
【発明の実施の形態】本発明の例示的な実施の形態を組
み込んだDAC10の図式的なダイヤグラムを図1に示
した。選択および駆動回路により制御されるスイッチ
は、中間タップを共通の出力ノードに接続する。出力ノ
ードに現れるアナログ電圧の大きさは、どのスイッチが
能動化されているかに依存する。この出力は出力増幅器
により増幅される。本発明のDACは、モノシリック集
積回路の形で作られるのに適している。
み込んだDAC10の図式的なダイヤグラムを図1に示
した。選択および駆動回路により制御されるスイッチ
は、中間タップを共通の出力ノードに接続する。出力ノ
ードに現れるアナログ電圧の大きさは、どのスイッチが
能動化されているかに依存する。この出力は出力増幅器
により増幅される。本発明のDACは、モノシリック集
積回路の形で作られるのに適している。
【0006】抵抗ストリング12は、直列接続された、
同じ電気抵抗のnの数の抵抗から構成される。抵抗はR
1 からRn で示した。好ましい実施の形態では、抵抗ス
トリング12はシリコン層上の薄フィルム金属抵抗ネッ
トワークである。抵抗ストリング12は、電圧源または
電流源のいずれかである、エネルギー源4に接続されて
励起される。抵抗ストリングを構成する抵抗の電気抵抗
値は、用途に依存し、また消費される電力、抵抗ストリ
ングの電位、並びに抵抗ストリング内の抵抗の数などの
種々のパラメータに基づいて容易に選択される。単一終
端(single−ended)モードの動作に対して
は、V1 は実質的に電源電圧であり、またV2 はエネル
ギー源4により供給されるグランド電位である。抵抗接
続点では、電位−抵抗の接続点と同様に、スイッチは出
力ノードとそれぞれの接続点の間に接続されている。
同じ電気抵抗のnの数の抵抗から構成される。抵抗はR
1 からRn で示した。好ましい実施の形態では、抵抗ス
トリング12はシリコン層上の薄フィルム金属抵抗ネッ
トワークである。抵抗ストリング12は、電圧源または
電流源のいずれかである、エネルギー源4に接続されて
励起される。抵抗ストリングを構成する抵抗の電気抵抗
値は、用途に依存し、また消費される電力、抵抗ストリ
ングの電位、並びに抵抗ストリング内の抵抗の数などの
種々のパラメータに基づいて容易に選択される。単一終
端(single−ended)モードの動作に対して
は、V1 は実質的に電源電圧であり、またV2 はエネル
ギー源4により供給されるグランド電位である。抵抗接
続点では、電位−抵抗の接続点と同様に、スイッチは出
力ノードとそれぞれの接続点の間に接続されている。
【0007】実施の形態ではMOSトランジスタとして
示した、スイッチは、それぞれの中間タップと出力ノー
ド14の間に接続されている。トランジスタM2 からM
n は出力ノードと、抵抗ストリング中の連続抵抗であ
る、中間タップT2 からTn との間に接続されている。
トランジスタM1 は電位V1 と出力ノード14との間に
接続されており、これにより中間タップT1 が規定され
る。トランジスタMn+1は、電位V2 と出力ノード14
の間に接続されており、これにより中間タップTn+1 が
規定される。トランジスタM1 からMn+1 は、それぞれ
中間タップT1 からTn+1 を出力ノード14に接続す
る。トランジスタM1 からMn+1 は、通常は同一である
スイッチングトランジスタであり、また抵抗ストリング
12内の抵抗R1からRnの電気抵抗に比べて非常に大
きいインピーダンスを伝導状態において有している。ス
イッチングトランジスタの伝導インピーダンスは、1,
000オームから10,000オームのオーダーであ
る。出力増幅器18は、出力ノード14における出力信
号を増幅し、またこの出力を他の形式、例えば電圧出力
から電流出力に変換する。
示した、スイッチは、それぞれの中間タップと出力ノー
ド14の間に接続されている。トランジスタM2 からM
n は出力ノードと、抵抗ストリング中の連続抵抗であ
る、中間タップT2 からTn との間に接続されている。
トランジスタM1 は電位V1 と出力ノード14との間に
接続されており、これにより中間タップT1 が規定され
る。トランジスタMn+1は、電位V2 と出力ノード14
の間に接続されており、これにより中間タップTn+1 が
規定される。トランジスタM1 からMn+1 は、それぞれ
中間タップT1 からTn+1 を出力ノード14に接続す
る。トランジスタM1 からMn+1 は、通常は同一である
スイッチングトランジスタであり、また抵抗ストリング
12内の抵抗R1からRnの電気抵抗に比べて非常に大
きいインピーダンスを伝導状態において有している。ス
イッチングトランジスタの伝導インピーダンスは、1,
000オームから10,000オームのオーダーであ
る。出力増幅器18は、出力ノード14における出力信
号を増幅し、またこの出力を他の形式、例えば電圧出力
から電流出力に変換する。
【0008】スイッチングトランジスタM1 からMn+1
は、スイッチングトランジスタ選択および駆動回路2に
より制御される。スイッチングトランジスタ選択および
駆動回路2は、デジタル的に符号化された入力6を受信
し、下記に詳細に説明するように、スイッチングトラン
ジスタの選択的な1つについて切り換える。
は、スイッチングトランジスタ選択および駆動回路2に
より制御される。スイッチングトランジスタ選択および
駆動回路2は、デジタル的に符号化された入力6を受信
し、下記に詳細に説明するように、スイッチングトラン
ジスタの選択的な1つについて切り換える。
【0009】本発明によれば、2つまたはそれより多い
トランジスタM1 からMn+1 は、オン状態では同時に切
り換えられる。これにより、デジタル入力における変化
の結果としてのアナログ出力において発生する小さな変
化として規定され、抵抗ストリング12が含む個々の抵
抗R1 からRn を通る差分電圧より小さい、解像度を持
った出力が提供される。
トランジスタM1 からMn+1 は、オン状態では同時に切
り換えられる。これにより、デジタル入力における変化
の結果としてのアナログ出力において発生する小さな変
化として規定され、抵抗ストリング12が含む個々の抵
抗R1 からRn を通る差分電圧より小さい、解像度を持
った出力が提供される。
【0010】2つのスイッチングトランジスタを同時に
ON状態に切り換えることで、2つの中間のタップは電
気的に出力ノード14に接続される。出力ノード14に
現れるアナログ電圧は、出力ノードに電気的に接続され
た中間タップにおける電圧間の実質的に半分の中間電圧
である。図1に示した例示的な実施の形態では、2つの
隣接する中間タップが電気的に出力ノード14に同時に
接続された場合には、スイッチングトランジスタはオン
して同様に互いに隣接した中間タップを出力ノードに電
気的に接続する。本発明では、しかしながら、そこには
限定されない。スイッチングトランジスタは隣接してい
る必要はなく、また出力ノードに接続された中間タップ
は隣接する必要はない。
ON状態に切り換えることで、2つの中間のタップは電
気的に出力ノード14に接続される。出力ノード14に
現れるアナログ電圧は、出力ノードに電気的に接続され
た中間タップにおける電圧間の実質的に半分の中間電圧
である。図1に示した例示的な実施の形態では、2つの
隣接する中間タップが電気的に出力ノード14に同時に
接続された場合には、スイッチングトランジスタはオン
して同様に互いに隣接した中間タップを出力ノードに電
気的に接続する。本発明では、しかしながら、そこには
限定されない。スイッチングトランジスタは隣接してい
る必要はなく、また出力ノードに接続された中間タップ
は隣接する必要はない。
【0011】本技術を使用すれば、2つの中間タップを
出力ノードに電気的に接続することができ、抵抗ストリ
ング内の抵抗の数を、DACのパーセント解像度を維持
したままで、半分に減じることができる。つまり、抵抗
ストリング内の抵抗の数およびスイッチングトランジス
タの数を、アナログ出力における可能なレベルの数を減
ずることなく、半分に減じることができる。アナログ出
力における可能なレベルの半分は、中間タップにおける
電圧を出力ノードに電気的に接続するために単一のトラ
ンジスタをスイッチオンされることが必要となる。アナ
ログ出力における可能なレベルの他の半分は、2つのト
ランジスタがスイッチオンされることが必要であり、こ
れにより出力ノードに電気的に接続された2つの中間タ
ップにおける電圧の間の電圧が出力ノード14に供給さ
れる。例えば、トランジスタM16とM17がオン状態にさ
れ、図1の他の全てのスイッチングトランジスタがオフ
状態にされた場合の等化回路を図2に示した。それぞれ
ZM16 とZM17 で示した、抵抗M16とM17のインピーダ
ンスは、実質的に同じでありまたR16と比べて大きいの
で、出力ノード14における電圧は、中間タップT16と
T17における電圧の間の実質的に半分である。小さい誤
差はあるが、これは、抵抗ストリングにおける抵抗の数
とスイッチングトランジスタの数の両方における実質的
な削減、並びに集積回路における抵抗ストリングとスイ
ッチングトランジスタを作るために必要なシリコン領域
内での削減の引き換えとして、受容できるものである。
出力ノードに電気的に接続することができ、抵抗ストリ
ング内の抵抗の数を、DACのパーセント解像度を維持
したままで、半分に減じることができる。つまり、抵抗
ストリング内の抵抗の数およびスイッチングトランジス
タの数を、アナログ出力における可能なレベルの数を減
ずることなく、半分に減じることができる。アナログ出
力における可能なレベルの半分は、中間タップにおける
電圧を出力ノードに電気的に接続するために単一のトラ
ンジスタをスイッチオンされることが必要となる。アナ
ログ出力における可能なレベルの他の半分は、2つのト
ランジスタがスイッチオンされることが必要であり、こ
れにより出力ノードに電気的に接続された2つの中間タ
ップにおける電圧の間の電圧が出力ノード14に供給さ
れる。例えば、トランジスタM16とM17がオン状態にさ
れ、図1の他の全てのスイッチングトランジスタがオフ
状態にされた場合の等化回路を図2に示した。それぞれ
ZM16 とZM17 で示した、抵抗M16とM17のインピーダ
ンスは、実質的に同じでありまたR16と比べて大きいの
で、出力ノード14における電圧は、中間タップT16と
T17における電圧の間の実質的に半分である。小さい誤
差はあるが、これは、抵抗ストリングにおける抵抗の数
とスイッチングトランジスタの数の両方における実質的
な削減、並びに集積回路における抵抗ストリングとスイ
ッチングトランジスタを作るために必要なシリコン領域
内での削減の引き換えとして、受容できるものである。
【0012】トランジスタM1 からMn+1 の他の組み合
わせに選択的に切り換えることにより、他の中間電圧の
レベルが得られる。一般的には、kのトランジスタを同
時にオンとすることで、出力ノード14における電圧の
増分を、隣接する中間タップの間の差分の電圧の1/k
倍とすることができる。抵抗ストリングとスイッチング
トランジスタにおける抵抗の数を対応して減じることが
できる。
わせに選択的に切り換えることにより、他の中間電圧の
レベルが得られる。一般的には、kのトランジスタを同
時にオンとすることで、出力ノード14における電圧の
増分を、隣接する中間タップの間の差分の電圧の1/k
倍とすることができる。抵抗ストリングとスイッチング
トランジスタにおける抵抗の数を対応して減じることが
できる。
【0013】図3は、本発明の例示的な実施の形態によ
るDACの構造を図式的に示したものである、DAC1
0は、オンするトランジスタを選択するための行と列の
復号化回路を備えたメモリのように構成され、DACへ
のデジタル入力に対応する所望のアナログ出力電圧を発
生する。
るDACの構造を図式的に示したものである、DAC1
0は、オンするトランジスタを選択するための行と列の
復号化回路を備えたメモリのように構成され、DACへ
のデジタル入力に対応する所望のアナログ出力電圧を発
生する。
【0014】図3に示された例示的な実施の形態は16
ビットのDACを示している。スイッチングトランジス
タと駆動回路2は、行復号化回路24と列復号化回路2
8から構成されて示されている。バス20は16ビット
をDAC10に伝送する。16ビットのうちの8つは、
バス20のサブセットであるバス22上で行復号化回路
24に供給される。残りの8ビットは、同じくバス20
のサブセットであるバス26上で列復号化回路28に供
給される。行復号化回路24と列復号化回路28は組合
わせ論理である。このような組合わせ論理は、当業者に
とって、受信したビットを復号化して1つまたはそれよ
り多い行または列を駆動するために設計することができ
るものである。
ビットのDACを示している。スイッチングトランジス
タと駆動回路2は、行復号化回路24と列復号化回路2
8から構成されて示されている。バス20は16ビット
をDAC10に伝送する。16ビットのうちの8つは、
バス20のサブセットであるバス22上で行復号化回路
24に供給される。残りの8ビットは、同じくバス20
のサブセットであるバス26上で列復号化回路28に供
給される。行復号化回路24と列復号化回路28は組合
わせ論理である。このような組合わせ論理は、当業者に
とって、受信したビットを復号化して1つまたはそれよ
り多い行または列を駆動するために設計することができ
るものである。
【0015】例示的な実施の形態においては、8ビット
は各復号化回路により受信される。行復号化回路24に
より受信された8ビットは、28 ないし256の行選択
線のどの1つを活性化すべきかを決定するために復号化
される。列復号化回路28により受信された8ビット
は、27 ないし128の列選択線のどの1つを活性化す
べきかを決定するために復号化される。どの別の中間タ
ップが出力ノード14に電気的に接続されるのかを決定
するために使用される1つの可能性のある規定は、以下
により詳細に説明する。
は各復号化回路により受信される。行復号化回路24に
より受信された8ビットは、28 ないし256の行選択
線のどの1つを活性化すべきかを決定するために復号化
される。列復号化回路28により受信された8ビット
は、27 ないし128の列選択線のどの1つを活性化す
べきかを決定するために復号化される。どの別の中間タ
ップが出力ノード14に電気的に接続されるのかを決定
するために使用される1つの可能性のある規定は、以下
により詳細に説明する。
【0016】図4に、抵抗アレイ30の例示的な部分
を、より詳細に概要図で示した。抵抗ストリング12
は、256×128より少ない抵抗選択セル31のアレ
イで配列された抵抗アレイ30の領域内において、セル
毎に固定された抵抗を備えて位置している。中間タップ
を出力ノード14に接続するため、行復号化回路24に
入力された8ビットの2進数が復号化される。行復号化
回路24内の行選択線ドライバ32,34,36,また
は38は、セルの行内の各トランジスタのゲートを励起
するために、それぞれの行選択線33,35,37,ま
たは39を励起する。
を、より詳細に概要図で示した。抵抗ストリング12
は、256×128より少ない抵抗選択セル31のアレ
イで配列された抵抗アレイ30の領域内において、セル
毎に固定された抵抗を備えて位置している。中間タップ
を出力ノード14に接続するため、行復号化回路24に
入力された8ビットの2進数が復号化される。行復号化
回路24内の行選択線ドライバ32,34,36,また
は38は、セルの行内の各トランジスタのゲートを励起
するために、それぞれの行選択線33,35,37,ま
たは39を励起する。
【0017】同様に、列復号化回路28に入力された8
ビットの2進数は、復号化される。8ビットの7つに基
づいて、列復号化回路28内の列選択線ドライバ40,
42,44または46は、セルの列内のスイッチングト
ランジスタのソースを、出力ノード14に接続するため
に、それぞれの列選択線41,43,45,または47
を励起する。第2の列選択線ドライバ40,42,4
4,または46をオンするために、8ビットは列復号化
回路28により復号化される。
ビットの2進数は、復号化される。8ビットの7つに基
づいて、列復号化回路28内の列選択線ドライバ40,
42,44または46は、セルの列内のスイッチングト
ランジスタのソースを、出力ノード14に接続するため
に、それぞれの列選択線41,43,45,または47
を励起する。第2の列選択線ドライバ40,42,4
4,または46をオンするために、8ビットは列復号化
回路28により復号化される。
【0018】行選択線により励起されるスイッチングト
ランジスタのゲートを有するセルの列と、出力ノード1
4に接続されたスイッチングトランジスタのソースを有
するセルの行との交差点には、トランジスタのゲートが
励起され、またトランジスタのソースが出力に接続され
るセルがある。このセルでは、中間タップが出力ノード
14に接続されている。
ランジスタのゲートを有するセルの列と、出力ノード1
4に接続されたスイッチングトランジスタのソースを有
するセルの行との交差点には、トランジスタのゲートが
励起され、またトランジスタのソースが出力に接続され
るセルがある。このセルでは、中間タップが出力ノード
14に接続されている。
【0019】1つより多くの中間タップを出力ノード1
4に同時に接続するため、他の列選択線ドライバ40,
42,44または46が励起されるか、あるいは、他の
列選択線ドライバ32,34,36または38が励起さ
れる。例示的な実施の形態においては、抵抗ストリング
12内の隣接する中間タップも同様に出力ノード14に
接続するために、第2の列選択線ドライバが励起され
る。例えば、中間タップT2 を出力ノード14に接続す
べく行選択線ドライバ38および列選択線ドライバ42
が励起される場合には、列選択線ドライバ40または4
4のいずれかが励起される。列選択線ドライバ40を励
起することは中間タップT1 を出力ノード14に同様に
接続するために列選択線ドライバ41を励起し、列選択
線ドライバ44を励起することは中間タップT3 を出力
ノード14に同様に接続するために列選択線ドライバ4
5を励起する。
4に同時に接続するため、他の列選択線ドライバ40,
42,44または46が励起されるか、あるいは、他の
列選択線ドライバ32,34,36または38が励起さ
れる。例示的な実施の形態においては、抵抗ストリング
12内の隣接する中間タップも同様に出力ノード14に
接続するために、第2の列選択線ドライバが励起され
る。例えば、中間タップT2 を出力ノード14に接続す
べく行選択線ドライバ38および列選択線ドライバ42
が励起される場合には、列選択線ドライバ40または4
4のいずれかが励起される。列選択線ドライバ40を励
起することは中間タップT1 を出力ノード14に同様に
接続するために列選択線ドライバ41を励起し、列選択
線ドライバ44を励起することは中間タップT3 を出力
ノード14に同様に接続するために列選択線ドライバ4
5を励起する。
【0020】本発明の例示的な実施の形態では、出力ノ
ード14におけるアナログの出力電圧または出力増幅機
18からの出力は、ステップ状の線形な関数である。最
大のアナログ電圧は、中間タップT1 を出力ノード14
に接続することにより達成される。出力ノード14にお
いて大きさが減じられるステップ状の電圧レベルは、次
いで、出力ノード14に中間タップT1 とT2 ,T2 ,
T2 およびT3 ,T3T3 ,およびT4 ,T4 を電気的
に接続することにより達成される。その2つの中間タッ
プが必要とするアナログ電圧レベルの半分より少ないも
のが、所望のアナログ電圧を発生するために出力ノード
14に電気的に接続される。列復号化回路28により受
信された8ビットは、128の列選択線の1つまたはそ
れより多くを励起するかを決定するために復号化され
る。8ビットの7つは、1つの列選択線が活性化される
べきか、あるいは2つの線が活性化されるべきかを決定
する。どの別の列選択線が活性化されるのかを決定する
ために規則が使用され、別の中間タップが電気的に出力
ノード14に接続される。いくつかの8ビット列に対し
てどの中間タップが出力ノード14に電気的に接続され
るのかを示した例を表1に示した。パターンは自明であ
り、また残りの8ビット列に対しても継続することがで
きる。他の規則とすることも可能である。
ード14におけるアナログの出力電圧または出力増幅機
18からの出力は、ステップ状の線形な関数である。最
大のアナログ電圧は、中間タップT1 を出力ノード14
に接続することにより達成される。出力ノード14にお
いて大きさが減じられるステップ状の電圧レベルは、次
いで、出力ノード14に中間タップT1 とT2 ,T2 ,
T2 およびT3 ,T3T3 ,およびT4 ,T4 を電気的
に接続することにより達成される。その2つの中間タッ
プが必要とするアナログ電圧レベルの半分より少ないも
のが、所望のアナログ電圧を発生するために出力ノード
14に電気的に接続される。列復号化回路28により受
信された8ビットは、128の列選択線の1つまたはそ
れより多くを励起するかを決定するために復号化され
る。8ビットの7つは、1つの列選択線が活性化される
べきか、あるいは2つの線が活性化されるべきかを決定
する。どの別の列選択線が活性化されるのかを決定する
ために規則が使用され、別の中間タップが電気的に出力
ノード14に接続される。いくつかの8ビット列に対し
てどの中間タップが出力ノード14に電気的に接続され
るのかを示した例を表1に示した。パターンは自明であ
り、また残りの8ビット列に対しても継続することがで
きる。他の規則とすることも可能である。
【表1】
【0021】例示的な実施の形態では、図4に示したよ
うに、セル31の行の最後において例外があり、ここで
は抵抗ストリング12は方向が逆になっている。これら
のケースでは、2つの隣接する中間タップを出力ノード
14に接続するためには、2つの行選択線と1つの列選
択線を活性化させる必要がある。行復号化回路24と列
復号化回路28における復号化論理は、これらの事象を
識別し、また出力ノード14において所望のアナログ出
力電圧を生成するために適当な行選択線と列選択線を励
起するように設計される。
うに、セル31の行の最後において例外があり、ここで
は抵抗ストリング12は方向が逆になっている。これら
のケースでは、2つの隣接する中間タップを出力ノード
14に接続するためには、2つの行選択線と1つの列選
択線を活性化させる必要がある。行復号化回路24と列
復号化回路28における復号化論理は、これらの事象を
識別し、また出力ノード14において所望のアナログ出
力電圧を生成するために適当な行選択線と列選択線を励
起するように設計される。
【0022】このようなDACは216ないし65,53
6の可能な出力レベルを提供する。従来技術のDACs
は同じ程度の解像度を達成するために実質的に65,5
36の抵抗および65,536のスイッチングトランジ
スタを必要とした。アナログ値の少なくともいくつかを
発生するべく2つないしそれより多くのスイッチングト
ランジスタを同時にオン状態にオンするための能力によ
り、抵抗およびスイッチングトランジスタの数が半分な
いしそれ以下に減じられ、またアナログ出力における解
像度を同じ程度とできる。さらに、抵抗ストリングとス
イッチングトランジスタを作るために必要とされるシリ
コン領域が半分ないしそれ以下に減じられる。
6の可能な出力レベルを提供する。従来技術のDACs
は同じ程度の解像度を達成するために実質的に65,5
36の抵抗および65,536のスイッチングトランジ
スタを必要とした。アナログ値の少なくともいくつかを
発生するべく2つないしそれより多くのスイッチングト
ランジスタを同時にオン状態にオンするための能力によ
り、抵抗およびスイッチングトランジスタの数が半分な
いしそれ以下に減じられ、またアナログ出力における解
像度を同じ程度とできる。さらに、抵抗ストリングとス
イッチングトランジスタを作るために必要とされるシリ
コン領域が半分ないしそれ以下に減じられる。
【0023】さらに別の特長として、整定時間が減じら
れる。整定時間は、寄生キャパシタンスを比較的安定な
状態の値までチャージするために必要な時間の量として
規定される。出力ノード14は、グランドに対していく
らかの寄生キャパシタンスを有している。寄生キャパシ
タンスをチャージするための電力は電位V1 に励起され
たエネルギー源4から供給される。電力は抵抗ストリン
グおよびスイッチングトランジスタの一部を通過する。
多数のスイッチングトランジスタをオン状態に切り換
え、また抵抗ストリング内で必要とされる抵抗の数を対
応して減じることで、寄生キャパシタンスはより短い時
間でチャージされる。例えば、同時に2つのトランジス
タをオン状態に切り換える能力により抵抗ストリング内
で必要な抵抗の数を半分に削減でき、2倍の抵抗および
オンされる単一のスイッチングトランジスタを有する場
合と比べて、寄生キャパシタンスをチャージするのに必
要な時間が半分となる。
れる。整定時間は、寄生キャパシタンスを比較的安定な
状態の値までチャージするために必要な時間の量として
規定される。出力ノード14は、グランドに対していく
らかの寄生キャパシタンスを有している。寄生キャパシ
タンスをチャージするための電力は電位V1 に励起され
たエネルギー源4から供給される。電力は抵抗ストリン
グおよびスイッチングトランジスタの一部を通過する。
多数のスイッチングトランジスタをオン状態に切り換
え、また抵抗ストリング内で必要とされる抵抗の数を対
応して減じることで、寄生キャパシタンスはより短い時
間でチャージされる。例えば、同時に2つのトランジス
タをオン状態に切り換える能力により抵抗ストリング内
で必要な抵抗の数を半分に削減でき、2倍の抵抗および
オンされる単一のスイッチングトランジスタを有する場
合と比べて、寄生キャパシタンスをチャージするのに必
要な時間が半分となる。
【0024】1つのスイッチングトランジスタだけをオ
ン状態に切り換えるのに必要とされるこれらの出力値
は、2つのトランジスタをオンすることにより得ること
ができて、整定時間を減じることが実現される。典型的
には2つのスイッチングトランジスタは抵抗ストリング
12内で隣接していない。例えば、出力ノード14ない
し出力増幅器18において中間タップT10における電圧
を得るためには、スイッチングトランジスタM10をオン
状態にするよりはむしろ、駆動回路2によりトランジス
タM9 とM11をオン状態に切り換えることができ、出力
ノード14において実質的に中間タップT10における電
圧となる電圧が生成される。これに代えて、出力ノード
14における電圧と実質的に同じ電圧を発生するため
に、スイッチングトランジスタM8 とM12がオン状態に
切り換えられる。
ン状態に切り換えるのに必要とされるこれらの出力値
は、2つのトランジスタをオンすることにより得ること
ができて、整定時間を減じることが実現される。典型的
には2つのスイッチングトランジスタは抵抗ストリング
12内で隣接していない。例えば、出力ノード14ない
し出力増幅器18において中間タップT10における電圧
を得るためには、スイッチングトランジスタM10をオン
状態にするよりはむしろ、駆動回路2によりトランジス
タM9 とM11をオン状態に切り換えることができ、出力
ノード14において実質的に中間タップT10における電
圧となる電圧が生成される。これに代えて、出力ノード
14における電圧と実質的に同じ電圧を発生するため
に、スイッチングトランジスタM8 とM12がオン状態に
切り換えられる。
【0025】本発明の例示的な実施の形態によるデジタ
ル・アナログ変換器を組み込んだアナログ−デジタル変
換器100が、図4に示されている。アナログ信号10
2は、比較器04に受信されて正入力を供給する。最初
は、逐次近似回路106は、ノード114における抵抗
ストリング112の中間点の電圧を生成するために、適
当なスイッチングトランジスタM1 からM17をオンにす
る。ノード114における電圧は、受信する信号を増幅
しこの信号を電圧出力から電流出力のように他の形式に
変換する、出力増幅器118に入力を供給する。出力増
幅器118の出力130は比較器104に負の入力を供
給する。比較器104は、発生されたアナログ信号であ
る、出力増幅器118の出力130を、サンプルおよび
ホールド回路上で保持されたアナログ信号102と比較
する。
ル・アナログ変換器を組み込んだアナログ−デジタル変
換器100が、図4に示されている。アナログ信号10
2は、比較器04に受信されて正入力を供給する。最初
は、逐次近似回路106は、ノード114における抵抗
ストリング112の中間点の電圧を生成するために、適
当なスイッチングトランジスタM1 からM17をオンにす
る。ノード114における電圧は、受信する信号を増幅
しこの信号を電圧出力から電流出力のように他の形式に
変換する、出力増幅器118に入力を供給する。出力増
幅器118の出力130は比較器104に負の入力を供
給する。比較器104は、発生されたアナログ信号であ
る、出力増幅器118の出力130を、サンプルおよび
ホールド回路上で保持されたアナログ信号102と比較
する。
【0026】逐次近似回路106は、アナログsn号1
30としての抵抗ストリング112の中間点の電圧を生
成するために、適当なスイッチングトランジスタM1 か
らM17を最初にオンにする。出力132が正である場合
には、抵抗ストリング112の上半分の中間点が比較器
104に入力として電気的に接続されて、アナログ信号
102に対して比較される。出力132が負である場合
には、抵抗ストリング112の下半分の中間点が出力増
幅器118に入力として電気的に接続されて、アナログ
信号102に対して比較される。上記したように、オン
に切り換えられるスイッチングトランジスタの選択は、
逐次近似回路106により制御される。デフォルトビッ
トパターンから始めて、各反復は2進数あるいは他の符
号での1ビットの表示134を決定し、また逐次近似プ
ロセスはすべてのビットが決定されるまで継続される。
逐次近似プロセスは公知の逐次近似プロセスと同様であ
るが、1またはそれより多いスイッチングトランジスタ
が比較器104における入力として中間点の電圧を接続
するためにオン状態に切り換えられ、中間点の電圧が中
間タップにおける電圧に制限されない点が異なるもので
ある。2進数の表示134は逐次近似回路106および
アナログ・デジタル変換器100の出力として供給され
る。
30としての抵抗ストリング112の中間点の電圧を生
成するために、適当なスイッチングトランジスタM1 か
らM17を最初にオンにする。出力132が正である場合
には、抵抗ストリング112の上半分の中間点が比較器
104に入力として電気的に接続されて、アナログ信号
102に対して比較される。出力132が負である場合
には、抵抗ストリング112の下半分の中間点が出力増
幅器118に入力として電気的に接続されて、アナログ
信号102に対して比較される。上記したように、オン
に切り換えられるスイッチングトランジスタの選択は、
逐次近似回路106により制御される。デフォルトビッ
トパターンから始めて、各反復は2進数あるいは他の符
号での1ビットの表示134を決定し、また逐次近似プ
ロセスはすべてのビットが決定されるまで継続される。
逐次近似プロセスは公知の逐次近似プロセスと同様であ
るが、1またはそれより多いスイッチングトランジスタ
が比較器104における入力として中間点の電圧を接続
するためにオン状態に切り換えられ、中間点の電圧が中
間タップにおける電圧に制限されない点が異なるもので
ある。2進数の表示134は逐次近似回路106および
アナログ・デジタル変換器100の出力として供給され
る。
【0027】本発明は、デジタル・アナログおよびアナ
ログ・デジタル変換器用途に集積回路を採用している、
電気通信システムおよび装置において特に有用である。
このような電気通信システムおよび装置は、解像度を維
持しながら、抵抗およびスイッチングトランジスタの数
を減じることによりシリコン領域の要求を減じることが
でき、また改良された整定時間を有する。
ログ・デジタル変換器用途に集積回路を採用している、
電気通信システムおよび装置において特に有用である。
このような電気通信システムおよび装置は、解像度を維
持しながら、抵抗およびスイッチングトランジスタの数
を減じることによりシリコン領域の要求を減じることが
でき、また改良された整定時間を有する。
【0028】以上、本発明の例示的な実施の形態では、
2進あるいは他の符号化された信号を復号化し、また2
つの隣接する中間タップを出力ノードに接続するために
復号化された2進信号に応答して単一の行選択線と多数
の列選択線を励起するするものとして説明したが、本発
明はこれに限定されない。当業者であれば、同じ結果を
得るために、行復号化回路および列復号化回路により多
数の行選択線を単一の列選択線とともに励起することが
できることは理解できる。さらに、例示的な実施の形態
は2つの中間タップだけを出力ノード14に接続してい
るが、当業者であれば、3つまたはそれより多い中間タ
ップを出力ノードに同時に接続することの利点を理解
し、このような結果を得るためにアナログ・デジタルま
たはデジタル・アナログ変換器に対する復号化回路を設
計することができる。
2進あるいは他の符号化された信号を復号化し、また2
つの隣接する中間タップを出力ノードに接続するために
復号化された2進信号に応答して単一の行選択線と多数
の列選択線を励起するするものとして説明したが、本発
明はこれに限定されない。当業者であれば、同じ結果を
得るために、行復号化回路および列復号化回路により多
数の行選択線を単一の列選択線とともに励起することが
できることは理解できる。さらに、例示的な実施の形態
は2つの中間タップだけを出力ノード14に接続してい
るが、当業者であれば、3つまたはそれより多い中間タ
ップを出力ノードに同時に接続することの利点を理解
し、このような結果を得るためにアナログ・デジタルま
たはデジタル・アナログ変換器に対する復号化回路を設
計することができる。
【図1】本発明の例示的な実施の形態によるデジタル・
アナログ変換器の一部の概要の説明図である。
アナログ変換器の一部の概要の説明図である。
【図2】2つの隣接する中間接続点が出力ノードに電気
的に接続された、等化回路の概要の説明図である。
的に接続された、等化回路の概要の説明図である。
【図3】行と列の復号化回路を含む、デジタル・アナロ
グ変換器の概要の説明図である。
グ変換器の概要の説明図である。
【図4】図3のデジタル・アナログ変換器のより詳細な
概要の説明図である。
概要の説明図である。
【図5】本発明によるアナログ・デジタル変換器の概要
の説明図である。
の説明図である。
2 駆動回路 4 エネルギー源 6 入力 12 抵抗ストリング 14 出力ノード R1 〜Rn 抵抗 M1 〜Mn トランジスタ T1 〜Tn 中間タップ
Claims (7)
- 【請求項1】 アナログ出力を提供するためのデジタル
・アナログ変換器(10)であって、変換器が、 複数の抵抗(R1 からRn )からなり、中間タップ(T
1 からTn+1 )を規定する抵抗ストリング(12)、 中間タップの数の合計に対応する数のスイッチングトラ
ンジスタ(M1 からMn+1 )であり、スイッチングトラ
ンジスタ(M1 からMn+1 )はそれぞれの中間タップと
出力ノード(14)との間に接続されており、並びにト
ランジスタを選択的にスイッチング・オンするために各
スイッチングトランジスタ(M1 からMn+1 )の端子に
接続された選択回路(2)であり、選択回路(2)は抵
抗ストリング(12)が励起されたときには出力ノード
(14)においてアナログ出力を生成するために少なく
とも2つのスイッチングトランジスタをオン状態にする
ことができ、これにより少なくとも1つのアナログ出力
を生成するために少なくとも2つの中間タップが出力ノ
ード(14)に電気的に接続されている、ことからなる
デジタル・アナログ変換器。 - 【請求項2】 デジタル入力を受信してアナログ出力信
号を提供するためのアナログ・デジタル変換器(10)
であって、変換器が、 中間タップ(T1 からTn+1 )を規定する抵抗ストリン
グ(12)、 デジタル入力の第1のグループを復号化するための第1
の復号化回路(24または28)であり、第1の復号化
回路(24または28)は復号化された第1のグループ
のビットに応答して第1の選択線(33,35,37,
または39;または41,43,45,または47)を
励起することができ、 デジタル入力の第2のグループを復号化するための第2
の復号化回路(28または24)であり、第2の復号化
回路(28または24)は復号化された第2のグループ
のビットに応答して第2の選択線(41,43,45,
または47;33,35,37,または39)を励起す
ることができ、並びに複数のスイッチングトランジスタ
(M1 からMn+1 )であり、前記スイッチングトランジ
スタ(M1 からMn+1 )のそれぞれは出力ノード(1
4)とそれぞれの中間タップ(T1 からTn+1 )との間
に接続されており、これにより第2の復号化回路(28
または24)は2つのスイッチングトランジスタを同時
にオン状態に切り換えるために少なくとも2つの第2の
選択線を励起する、ことからなるデジタル・アナログ変
換器。 - 【請求項3】 第1の復号化回路(24)が行選択線
(33,35,37,あるいは39)を励起することが
できる、請求項2記載のデジタル・アナログ変換器(1
0)。 - 【請求項4】 第2の復号化回路(28)が列選択線
(41,43,45,または47)を励起することがで
きる、請求項2記載のデジタル・アナログ変換器(1
0)。 - 【請求項5】 第1の復号化回路(28)が列選択線
(41,43,45,または47)を励起することがで
きるものである、請求項2記載のデジタル・アナログ変
換器(10)。 - 【請求項6】 第2の復号化回路(24)が行選択線
(33,35,37,あるいは39)を励起することが
できる、請求項2記載のデジタル・アナログ変換器(1
0)。 - 【請求項7】 アナログ信号のデジタル表示を発生する
ためのアナログ・デジタル変換器(100)であって、 アナログ信号(102)を受信してアナログ信号(13
0)を発生するための比較器(104)であり、比較器
(104)はアナログ信号(102)と発生されたアナ
ログ信号(130)の間の差分である差分出力信号(1
32)を発生し、 エネルギー源(4)による駆動することができる複数の
抵抗(R1 からRn )からなる抵抗ストリング(11
2)であり、抵抗ストリング(112)は中間のタップ
(T1 からTn+1 )を規定し、 中間タップの数の合計に対応する数のスイッチングトラ
ンジスタ(M1 からMn+1 )であり、少なくとも2つの
スイッチングトランジスタ(M1 からMn+1 )はそれぞ
れの中間タップと出力ノード(114)との間に接続さ
れており、 逐次近似スイッチングトランジスタ選択および駆動回路
(106)であり、逐次近似回路(106)は比較器
(104)からの差分出力信号(132)を受信し、逐
次近似回路(106)はスイッチングトランジスタ(M
1 からMn+1 )の選択された1つをスイッチングするた
めの出力ノード(114)に接続されたスイッチングト
ランジスタ(M1 からMn+1 )のそれぞれの端子に接続
されており、逐次近似回路(106)は抵抗ストリング
(112)がエネルギー源(4)により励起されたとき
に発生されたアナログ信号を生成するのと同時に少なく
とも2つのスイッチングトランジスタ(M1 からM
n+1 )をオン状態にすることができ、逐次近似回路(1
06)はアナログ信号を逐次的に近似しまたそれからデ
ジタル表示を出力として生成する、ことからなるアナロ
グ・デジタル変換器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/327,174 US5604501A (en) | 1994-10-21 | 1994-10-21 | Digital-to-analog converter with reduced number of resistors |
US08/327174 | 1994-10-21 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08237128A true JPH08237128A (ja) | 1996-09-13 |
Family
ID=23275467
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7271664A Pending JPH08237128A (ja) | 1994-10-21 | 1995-10-20 | 抵抗の数が減じられたデジタル・アナログ変換器 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5604501A (ja) |
EP (1) | EP0708531A1 (ja) |
JP (1) | JPH08237128A (ja) |
KR (1) | KR960016160A (ja) |
CN (1) | CN1122973A (ja) |
TW (1) | TW269076B (ja) |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5977897A (en) * | 1996-12-31 | 1999-11-02 | Lucent Technologies Inc. | Resistor string with equal resistance resistors and converter incorporating the same |
US5969657A (en) * | 1997-07-22 | 1999-10-19 | Analog Devices, Inc. | Digital to analog converter |
KR100502402B1 (ko) * | 1997-09-04 | 2005-10-12 | 삼성전자주식회사 | 축차비교형아날로그-디지탈변환회로 |
US5977898A (en) * | 1997-12-22 | 1999-11-02 | Texas Instruments Incorporated | Decoding scheme for a dual resistor string DAC |
US6225929B1 (en) | 1998-12-02 | 2001-05-01 | Hewlett-Packard Company | Digital-to-analog converter having switchable current sources and resistor string |
US6529152B1 (en) * | 1999-10-15 | 2003-03-04 | Cyngal Integrated Products, Inc. | High precision SAR converter using resistor strip with auto zeroing function |
US6356222B1 (en) * | 2000-05-04 | 2002-03-12 | Matsushita Mobile Communication Development Corporation Of Usa | Circuit to increase the precision of a digital-to-analog converter |
US7088981B2 (en) * | 2000-11-29 | 2006-08-08 | Broadcom Corporation | Apparatus for reducing flicker noise in a mixer circuit |
KR100495500B1 (ko) * | 2000-12-14 | 2005-06-17 | 매그나칩 반도체 유한회사 | 디지털/아날로그 변환기 |
US6507272B1 (en) * | 2001-07-26 | 2003-01-14 | Maxim Integrated Products, Inc. | Enhanced linearity, low switching perturbation resistor string matrices |
JP2005516441A (ja) * | 2002-01-24 | 2005-06-02 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電流信号を電圧信号に変換する電子回路 |
JP2003318264A (ja) * | 2002-04-19 | 2003-11-07 | Rohm Co Ltd | 出力特性可変型半導体集積回路装置 |
JP4002147B2 (ja) * | 2002-07-24 | 2007-10-31 | 沖電気工業株式会社 | ディジタル/アナログ変換回路 |
US6842135B2 (en) * | 2003-02-15 | 2005-01-11 | Stmicroelectronics Limited | Ramp generator |
US6911896B2 (en) * | 2003-03-31 | 2005-06-28 | Maxim Integrated Products, Inc. | Enhanced linearity, low switching perturbation resistor strings |
US7154346B2 (en) * | 2004-07-30 | 2006-12-26 | Broadcom Corporation | Apparatus and method to provide a local oscillator signal |
US7535976B2 (en) * | 2004-07-30 | 2009-05-19 | Broadcom Corporation | Apparatus and method for integration of tuner functions in a digital receiver |
CN100384088C (zh) * | 2004-12-21 | 2008-04-23 | 北京中星微电子有限公司 | 一种数模信号转换的方法及数模信号转换装置 |
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- 1994-11-23 TW TW083110916A patent/TW269076B/zh not_active IP Right Cessation
-
1995
- 1995-10-11 EP EP95307181A patent/EP0708531A1/en not_active Withdrawn
- 1995-10-20 KR KR1019950036420A patent/KR960016160A/ko not_active Application Discontinuation
- 1995-10-20 JP JP7271664A patent/JPH08237128A/ja active Pending
- 1995-10-20 CN CN95115972A patent/CN1122973A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
CN1122973A (zh) | 1996-05-22 |
KR960016160A (ko) | 1996-05-22 |
US5604501A (en) | 1997-02-18 |
TW269076B (en) | 1996-01-21 |
EP0708531A1 (en) | 1996-04-24 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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