JP3955405B2 - 電圧分配方式のd/a変換器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、抵抗列を用いたD/A変換器に係るもので、詳しくは、スイッチの寄生容量(Parasitic Capacitance)による時定数(Time Constant)を減らして、アナログ出力電圧を高速に生成し得る電圧分配方式のD/A変換器に関するものである。
【0002】
【従来の技術】
従来、電圧分配方式のD/A変換器は、図3に示したように、Nビットの入力信号をディコーディングして、2Nビットのディコーディング信号D0〜D2 N -1を夫々出力するディコーダー10と、基準電圧VREFと接地電圧VSS間に2N+1個の抵抗R1〜R2 N +1が直列連結された抵抗列11と、前記ディコーダー10からのディコーディング信号D0〜D2 N -1により、前記抵抗R1〜R2 N +1間の各ノードB1〜B2 Nにて分配された電圧を出力端子Voutに夫々出力する複数のスイッチSW1〜SW2 N、複数の抵抗Ron1〜Ron2 N、及び複数のコンデンサCp1〜Cp2 Nを有するスイッチング部12と、を備えて構成されていた。
【0003】
以下、このように構成された従来の電圧分配方式のD/A変換器の動作を説明する。
先ず、基準電圧VREFが各抵抗R1〜R2 N +1により分配されて、抵抗列11の各ノードB1〜B2 Nは、分配された電圧値を維持する。
【0004】
ディコーダー10は、Nビットの入力信号が印加されると、該Nビットの入力信号をディコーディングして、2Nビットのディコーディング信号D0〜D2 N -1を夫々出力する。
【0005】
スイッチング部12の各スイッチSW1〜SW2 Nは、前記ディコーダー10から出力するディコーディング信号D0〜D2 N -1によりターンオン/ターンオフされる。従って、前記抵抗列11の各ノードB1〜B2 Nの電圧値が、ターンオンされたスイッチSW1〜SW2 Nを経て出力端子Voutに出力されることにより、各抵抗R1〜R2 N +1に応じて1〜2Nの異なる電圧レベルのアナログ電圧が生成される。
【0006】
このような従来の電圧分配方式のD/A変換器において、ディジタル入力の変化率が2であるときにアナログ出力の変化率が1である状態、即ち、ディジタル入力に応じたアナログ出力の微分線形性(differential linearity)が1/2LSBとなるまで安定化されるのにかかる時間を示す整定時間(Settling Time)Tcは、入力信号のビット数N、前記ディコーダー10の遅延時間Td及びRC回路の時定数Tにより決定され、式(1)のように示される。
Tc=Td+(N+1)・T・ln2 ・・・(1)
図4は、式(1)からRC回路の時定数Tを求めるための図1の等価回路を示した図である。図中、Veq及びReqは、抵抗列11の等価電圧及び等価抵抗を示し、Ceqは、抵抗列11及びスイッチSW1〜SW2 Nの等価寄生容量を示し、Ron及びCpは、スイッチSW1〜SW2Nの各ターンオン抵抗及び寄生容量を示す。
【0007】
図4の等価回路からRC回路の時定数Tを近似的に求めると、式(2)に示したようになる。
T=2N・Cp(Ron+Req)+Ceq・Req ・・・(2)
式(2)を式(1)に代入して纏めると、整定時間Tcは、式(3)のように示される。
Tc=Td+(N+1)・ln2・〔2N・Cp(Ron+Req)+Ceq・Req〕 ・・・(3)
この場合、ビット数Nが6以上であると(N≧6)、出力端子Voutの寄生容量Cpが増加して、整定時間Tcも増加される。
【0008】
即ち、式(3)において、ビット数Nが6以上に増加されると、以下の式(3)’になる。
Tc≒2N・Cp(Ron+Req)(N+1)・ln2 ・・・(3)’
このとき、抵抗列11の等価抵抗ReqがスイッチSW1〜SW2 Nのターンオン抵抗Ronよりも充分に小さいと仮定すると、整定時間Tcは近似的に式(4)のように示される。
Tc≒2N・Cp・Ron(N+1)・ln2 ・・・(4)
【0009】
【発明が解決しようとする課題】
然るに、このような従来の電圧分配方式のD/A変換器においては、整定時間Tcが2N(N+1)に比例して増加するため、アナログ出力電圧の出力速度が低下するという不都合な点があった。
【0010】
そこで、本発明は、このような従来の課題に鑑みてなされたもので、スイッチの寄生容量による時定数を減らして、アナログ出力電圧を高速に生成し得る電圧分配方式のD/A変換器を提供しようとするものである。
【0011】
【課題を解決するための手段】
このような目的を達成するため、本発明の請求項1に係る電圧分配方式のD/A変換器は、基準電圧と接地電圧間に複数の抵抗が直列連結されて成る抵抗列の各抵抗間の各ノードから出力される複数レベルの電圧を、外部からのNビットの入力信号により夫々出力する電圧分配方式のD/A変換器において、前記Nビットの入力信号をLビットとMビットとに分離し、前記Lビットの入力信号をディコーディングして2Lビットの信号を出力するLビットディコーダーと、前記Mビットの入力信号をディコーディングして2Mビットの信号を出力するMビットディコーダーとを備えるディコード手段と、2N個のスイッチが2L個ずつ2M個のグループに分配されて前記抵抗列の各ノードに夫々接続され、前記Mビットディコーダーの2Mビットの出力信号により、前記2M個のグループのうちのいずれか1つのグループの2L個のスイッチが同時にターンオンする第1スイッチング手段と、2N個のスイッチが2L個ずつ2M個のグループに分配されて前記第1スイッチング手段の各スイッチと夫々接続され、前記Lビットディコーダーの2Lビットの出力信号により、前記第1スイッチング手段でターンオンされた2L個のスイッチのうちのいずれか1つのスイッチに接続するスイッチがターンオンする第2スイッチング手段と、2M個のスイッチが前記第2スイッチング手段の2M個のグループに対応する2M個のノードと出力端子間に夫々接続され、前記Mビットディコーダーの2Mビットの出力信号により、前記第2スイッチング手段でターンオンされたスイッチからの電圧を出力するスイッチがターンオンする第3スイッチング手段と、を備えて構成されている。
【0012】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
本実施形態に係る電圧分配方式のD/A変換器は、図1に示したように、基準電圧VREFと接地電圧VSS間に2N+1個の抵抗R1〜R2 N +1が直列連結されて成る抵抗列21により基準電圧VREFを分配し、該各抵抗R1〜R2 N +1間の各ノードB1〜B2 Nから出力される複数レベルの電圧を、外部からのNビットの入力信号により夫々出力するものであり、Nビットの入力信号をLビットとMビットとに分離し、前記Lビットの入力信号をディコーディングして2Lビットの信号を出力するLビットディコーダー20−1及び前記Mビットの入力信号をディコーディングして2Mビットの信号を出力するMビットディコーダー20−2を備えるディコード手段としてのディコーダー部20と、2N個のスイッチSW11〜SW12 Nが2L個ずつ2M個のグループに分配されて前記抵抗列21の各ノードB1〜B2 Nに夫々接続され、Mビットディコーダー20−2からの2Mビットのディコーディング信号D0〜D2 M -1により、前記2M個のグループのうちのいずれか1つのグループの2L個のスイッチが同時にターンオンする第1スイッチング手段としての第1スイッチング部22と、2N個のスイッチSW21〜SW22 Nが2L個ずつ2M個のグループに分配されて第1スイッチング部22の各スイッチSW11〜SW12 Nと2M個のノードE1〜E2 M間に夫々接続され、Lビットディコーダー20−1の2Lビットのディコーディング信号D0〜D2 L -1により、第1スイッチング部22でターンオンされた2L個のスイッチSW1のうちのいずれか1つのスイッチSW1に接続するスイッチSW2がターンオンする第2スイッチング手段としての第2スイッチング部23と、2M個のスイッチSW31〜SW32 Mが、第2スイッチング部23の2M個のグループに対応する2M個のノードE1〜E2 Mと出力端子Vout間に夫々接続され、Mビットディコーダー20−2のコーディング信号D0〜D2 M -1により、第2スイッチング部23でターンオンされたスイッチSW2からの電圧を出力するスイッチSW3がターンオンする第3スイッチング手段としての第3スイッチング部24と、を備えて構成されている。
【0013】
以下、このように構成された電圧分配方式のD/A変換器の動作を、図面を用いて説明する。
先ず、ディコーディング部20のLビットディコーダー20−1及びMビットディコーダー20−2は、Nビットの入力信号をLビットとMビットとに分離して、ディコーディング信号D0〜D2 L -1,D0〜D2 M -1を夫々出力する。
【0014】
抵抗列21の各ノードB1〜B2 Nでは、複数の抵抗R1〜R2 N +1により分配された電圧が維持される。
第1スイッチング部22のスイッチSW11〜SW12 Nでは、Mビットディコーダー20−2から出力するディコーディング信号D0〜D2 M -1により、2M個のグループ中、何れか1つのグループに包含された2L個のスイッチSW1のみがターンオンされ、その他のグループのスイッチSW1はオフされる。その結果、ターンオンされた2L個のスイッチSW1以外のスイッチSW1による経路を遮断させて、それらのスイッチSW1の寄生容量による時定数を除去することができる。
【0015】
第2スイッチング部23のスイッチSW21〜SW22 Nでは、Lビットディコーダー20−1から出力するディコーディング信号D0〜D2 L -1により、第1スイッチング部22で選択されたグループに対応するグループ内の2L個のスイッチSW2のうちの何れか1つのスイッチSW2のみがターンオンされて、前記第1スイッチング部22から出力する2L個の電圧レベル中、何れか1つの電圧レベルが選択される。
【0016】
第3スイッチング部24の2M個のスイッチSW31〜SW32 Mでは、Mビットディコーダー20−2から出力するディコーディング信号D0〜D2 M -1により、第2スイッチング部23で選択されたスイッチSW2を含むグループに対応する1つのスイッチSW3のみターンオンする。
【0017】
その結果、前記抵抗列21及び第1,第2スイッチング部22,23を経て入力した1つの電圧レベルが、Mビットディコーダー20−2により選択され、出力端子Voutを経て出力される。
【0018】
ここで、Lビットディコーダー20−1及びMビットディコーダー20−2からの各出力信号と、第1スイッチング部22〜第3スイッチング部24が備えるスイッチSW1,SW2,SW3の構成との関係について説明する。
【0019】
例えば、N=4、L=2,M=2とする場合には、Nビットの入力信号のデコーディング信号は24=16ビットであり、抵抗列21は24+1=17個の抵抗R1〜R17を備え、第1スイッチング部22及び第2スイッチング部23は16個のスイッチSW11〜SW116及びSW11〜SW116が4個ずつ4つのグループにそれぞれ分配されて配置され、第3スイッチング部24は4個のスイッチSW31〜SW34が配置されて成る。
【0020】
例えば、第12番目のディコーディング信号に対応する電圧を出力させる場合には、まず、Mビットディコーダー20−2から、最下位から3ビット目のディコーディング信号D2が出力される。第1スイッチング部22では、入力された3ビット目のディコーディング信号D2により、第3グループのスイッチSW19〜SW112がターンオンされる。次に、Lビットディコーダー20−1からは、最上位から4ビット目のディコーディング信号D3が出力される。第2スイッチング部23では、入力された最上位のディコーディング信号D3により、第1スイッチング部22でターンオンされたスイッチSW19〜SW112に対応して接続する第3グループのスイッチSW29〜SW212のうちの最上位のスイッチSW212がターンオンする。さらに、第3スイッチング部24には、第1スイッチング部22と同様に、Mビットディコーダー20−2からの3ビット目のディコーディング信号D2が入力され、第2スイッチング部23の第3グループに対応するスイッチSW33がターンオンされる。これにより、第12番目のディコーディング信号に対応する電圧が出力端子Voutから出力される。
【0021】
ここで、例えば、N=8、L=5、M=3であると仮定すると、Lビットディコーダー20−1は、5ビットの入力信号に対し25個のディコーディング信号を出力し、Mビットディコーダー20−2は、3ビットの入力信号に対し23個のディコーディング信号を出力する。
【0022】
第1,第2スイッチング部22,23の各28個のスイッチSW11〜SW1256,SW21〜SW2256は、25個ずつ分配されて23個のグループを形成する。第1スイッチング部22では、Mビットディコーダー20−2から出力するディコーディング信号により、23(=8)個のグループ中の何れか1つのグループ、例えば、第3グループに属する25個のスイッチSW165〜SW196のみがターンオンされる。そして、第2スイッチング部23では、Lビットディコーダー20−1から出力するディコーディング信号により、第3グループに属する25(=32)個のスイッチSW265〜SW296中の何れか1つのスイッチ、例えば、25番目のスイッチSW289のみがターンオンされる。
【0023】
第3スイッチング部24では、Mビットディコーダー20−2から出力するディコーディング信号により、23個のスイッチSW31〜SW38中、第1スイッチング部22で選択された第3グループに対応するスイッチ、即ち、第3スイッチSW33のみがターンオンされる。これにより、第1スイッチング部22から出力された25個の電圧レベル中、ディコーダー20からの出力に応じた1つの電圧が、出力端子Voutを経て出力される。
【0024】
このように、本発明では、第1スイッチング部22の複数のスイッチSW11〜SW12 Nは、Mビットディコーダーのコーディング信号により2L個ずつターンオンさせ、第2スイッチング部23のスイッチSW21〜SW22 Nは、Lビットディコーダーのコーディング信号により2L個中の何れか1つのスイッチのみをターンオンさせ、第3スイッチング部24のスイッチSW31〜SW32 Mは、Mビットディコーダーのコーディング信号により何れか1つのスイッチのみをターンオンさせて、1〜2Nの異なる電圧レベルのアナログ電圧を生成することができる。
【0025】
図2は、RC回路の時定数Tを求めるための図1の等価回路を示した図である。
図中、Veqは、抵抗列21により分配された等価電圧、Reqは、前記抵抗列21の等価抵抗、Ronは、スイッチング部22,23,24のスイッチのターンオン抵抗、Ceqは、前記抵抗列21及びスイッチの等価寄生容量、Cpは、スイッチング部22,23,24のスイッチの寄生容量を夫々示す。
【0026】
即ち、図2の等価回路から時定数Tを近似的に求めると、式(5)に示したようになる。
T=Ceq・Req+2Cp(Ron+Req)
+(2L+1)Cp(2Ron+Req)
+2MCp(3Ron+Req) ・・・(5)
また、式(5)を式(1)に代入して纏めると、整定時間Tcは式(6)に示したようになる。
Tc=Td+(N+1)・ln2・
〔Ceq・Req+2Cp(Ron+Req)+(2L+1)Cp(2Ron+Req)+2MCp(3Ron+Req)〕・・・(6)
式(6)において、入力信号のビット数Nが充分に大きいと、以下の式(6)’になる。
Tc≒ (N+1)・ln2・
〔2Cp(Ron+Req)+(2L+1)Cp(2Ron+Req)+2MCp(3Ron+Req)〕・・・(6)’
このとき、前記抵抗列21の等価抵抗Reqが各スイッチのターンオン抵抗Ronよりも充分に小さいと仮定すると、
Tc≒(4+2L+1+3・2M)Cp・Ron(N+1)・ln2 ・・・(7)
これにより、従来よりも、2N−(4+2L+1+3・2M)個のスイッチの寄生容量を減らすことができる。
【0027】
従って、従来の電圧分配方式のD/A変換器による式(4)の整定時間Tcと、本実施形態の電圧分配方式のD/A変換器による式(7)の整定時間Tcとを比較すると、N≧6,M≦Lのとき、本実施形態に係る電圧分配方式のD/A変換器による整定時間Tcのほうが、従来の電圧分配方式のD/A変換器による整定時間Tcよりも減少することが明らかになる。
【0028】
例えば、N=10,L=M=5の場合、従来の整定時間Tcは、(N+1)・Cp・Ron・ln2に標準化するとき、2N=1024となり、本実施形態の整定時間Tcは、4+2L+1+3・2M=4+25+1+3・25=164となる。
【0029】
この結果、従来の整定時間Tcと本実施形態の整定時間Tcとの比が1024:164となり、本実施形態の整定時間Tcのほうが約6倍速いことが明らかになる。
【0030】
即ち、本発明は、抵抗列を用いた電圧分配方式のD/A変換器のスイッチの寄生容量による時定数を減らして、ディジタル信号の入力に対して、アナログ出力電圧を高速に生成することができる。
尚、本発明は、上述の実施形態に限定されるものでなく、特許請求の範囲を外れない限り、多様な形態に変更して使用することができる。
【0031】
【発明の効果】
以上説明したように、本発明によれば、抵抗列の各抵抗間に2N個のスイッチが2L個ずつ2M個のグループで接続された第1スイッチング部と、該第1スイッチング部とノード間に2N個のスイッチが2L個ずつ2M個のグループで接続された第2スイッチング部と、ノードと出力端子間に2M個のスイッチが接続された第3スイッチング部とを備えて、前記第1スイッチング部の2L個のスイッチは同時にターンオンさせ、前記第2スイッチング部の2L個のスイッチ及び第3スイッチング部の2M個のスイッチは、夫々何れか1つのスイッチのみをターンオンさせるようになっているため、スイッチによる寄生容量を減らし、迅速化し得るという効果がある。
【図面の簡単な説明】
【図1】本発明に係る電圧分配方式のD/A変換器の一実施形態の回路図である。
【図2】図1のRC等価回路図である。
【図3】従来の電圧分配方式のD/A変換器の回路図である。
【図4】図3のRC等価回路図である。
【符号の説明】
20 ディコーダー部
20−1 Lビットディコーダー
20−2 Mビットディコーダー
21 抵抗列
22 第1スイッチング部
23 第2スイッチング部
24 第3スイッチング部
SW11〜SW12 N,SW21〜SW22 N,SW31〜SW32 M スイッチ
Claims (1)
- 基準電圧と接地電圧間に複数の抵抗が直列連結されて成る抵抗列の各抵抗間の各ノードから出力される複数レベルの電圧を、外部からのNビットの入力信号により夫々出力する電圧分配方式のD/A変換器において、
前記Nビットの入力信号をLビットとMビットとに分離し、前記Lビットの入力信号をディコーディングして2Lビットの信号を出力するLビットディコーダーと、前記Mビットの入力信号をディコーディングして2Mビットの信号を出力するMビットディコーダーとを備えるディコード手段と、
2N個のスイッチが2L個ずつ2M個のグループに分配されて前記抵抗列の各ノードに夫々接続され、前記Mビットディコーダーの2Mビットの出力信号により、前記2M個のグループのうちのいずれか1つのグループの2L個のスイッチが同時にターンオンする第1スイッチング手段と、
2N個のスイッチが2L個ずつ2M個のグループに分配されて前記第1スイッチング手段の各スイッチと夫々接続され、前記Lビットディコーダーの2Lビットの出力信号により、前記第1スイッチング手段でターンオンされた2L個のスイッチのうちのいずれか1つのスイッチに接続するスイッチがターンオンする第2スイッチング手段と、
2M個のスイッチが前記第2スイッチング手段の2M個のグループに対応する2M個のノードと出力端子間に夫々接続され、前記Mビットディコーダーの2Mビットの出力信号により、前記第2スイッチング手段でターンオンされたスイッチからの電圧を出力するスイッチがターンオンする第3スイッチング手段と、
を備えて構成されたことを特徴とする電圧分配方式のD/A変換器。
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