JP3955405B2 - 電圧分配方式のｄ／ａ変換器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、抵抗列を用いたＤ／Ａ変換器に係るもので、詳しくは、スイッチの寄生容量（Parasitic Capacitance）による時定数（Time Constant）を減らして、アナログ出力電圧を高速に生成し得る電圧分配方式のＤ／Ａ変換器に関するものである。
【０００２】
【従来の技術】
従来、電圧分配方式のＤ／Ａ変換器は、図３に示したように、Ｎビットの入力信号をディコーディングして、２^Nビットのディコーディング信号Ｄ₀〜Ｄ₂ ^N _-1を夫々出力するディコーダー１０と、基準電圧ＶＲＥＦと接地電圧ＶＳＳ間に２^N＋１個の抵抗Ｒ₁〜Ｒ₂ ^N ₊₁が直列連結された抵抗列１１と、前記ディコーダー１０からのディコーディング信号Ｄ₀〜Ｄ₂ ^N _-1により、前記抵抗Ｒ₁〜Ｒ₂ ^N ₊₁間の各ノードＢ₁〜Ｂ₂ ^Nにて分配された電圧を出力端子Ｖ_outに夫々出力する複数のスイッチＳＷ₁〜ＳＷ₂ ^N、複数の抵抗Ｒｏｎ₁〜Ｒｏｎ₂ ^N、及び複数のコンデンサＣｐ₁〜Ｃｐ₂ ^Nを有するスイッチング部１２と、を備えて構成されていた。
【０００３】
以下、このように構成された従来の電圧分配方式のＤ／Ａ変換器の動作を説明する。
先ず、基準電圧Ｖ_REFが各抵抗Ｒ₁〜Ｒ₂ ^N ₊₁により分配されて、抵抗列１１の各ノードＢ₁〜Ｂ₂ ^Nは、分配された電圧値を維持する。
【０００４】
ディコーダー１０は、Ｎビットの入力信号が印加されると、該Ｎビットの入力信号をディコーディングして、２^Nビットのディコーディング信号Ｄ₀〜Ｄ₂ ^N _-1を夫々出力する。
【０００５】
スイッチング部１２の各スイッチＳＷ₁〜ＳＷ₂ ^Nは、前記ディコーダー１０から出力するディコーディング信号Ｄ₀〜Ｄ₂ ^N _-1によりターンオン／ターンオフされる。従って、前記抵抗列１１の各ノードＢ₁〜Ｂ₂ ^Nの電圧値が、ターンオンされたスイッチＳＷ₁〜ＳＷ₂ ^Nを経て出力端子Ｖ_outに出力されることにより、各抵抗Ｒ₁〜Ｒ₂ ^N ₊₁に応じて１〜２^Nの異なる電圧レベルのアナログ電圧が生成される。
【０００６】
このような従来の電圧分配方式のＤ／Ａ変換器において、ディジタル入力の変化率が２であるときにアナログ出力の変化率が１である状態、即ち、ディジタル入力に応じたアナログ出力の微分線形性（differential linearity）が１／２ＬＳＢとなるまで安定化されるのにかかる時間を示す整定時間（Settling Time）Ｔｃは、入力信号のビット数Ｎ、前記ディコーダー１０の遅延時間Ｔｄ及びＲＣ回路の時定数Ｔにより決定され、式（１）のように示される。
Ｔｃ＝Ｔｄ＋（Ｎ＋１）・Ｔ・ｌｎ２ ・・・（１）
図４は、式（１）からＲＣ回路の時定数Ｔを求めるための図１の等価回路を示した図である。図中、Ｖｅｑ及びＲｅｑは、抵抗列１１の等価電圧及び等価抵抗を示し、Ｃｅｑは、抵抗列１１及びスイッチＳＷ₁〜ＳＷ₂ ^Nの等価寄生容量を示し、Ｒｏｎ及びＣｐは、スイッチＳＷ１〜ＳＷ２^Nの各ターンオン抵抗及び寄生容量を示す。
【０００７】
図４の等価回路からＲＣ回路の時定数Ｔを近似的に求めると、式（２）に示したようになる。
Ｔ＝２^N・Ｃｐ（Ｒｏｎ＋Ｒｅｑ）＋Ｃｅｑ・Ｒｅｑ ・・・（２）
式（２）を式（１）に代入して纏めると、整定時間Ｔｃは、式（３）のように示される。
Ｔｃ＝Td＋(N+1)・ln２・〔２^N・Cp(Ron＋Req)＋Ceq・Req〕 ・・・（３）
この場合、ビット数Ｎが６以上であると（Ｎ≧６）、出力端子Ｖ_outの寄生容量Ｃｐが増加して、整定時間Ｔｃも増加される。
【０００８】
即ち、式（３）において、ビット数Ｎが６以上に増加されると、以下の式（３）’になる。
Ｔｃ≒２^N・Ｃｐ（Ｒｏｎ＋Ｒｅｑ）（Ｎ＋１）・ｌｎ２ ・・・（３）’
このとき、抵抗列１１の等価抵抗ＲｅｑがスイッチＳＷ₁〜ＳＷ₂ ^Nのターンオン抵抗Ｒｏｎよりも充分に小さいと仮定すると、整定時間Ｔｃは近似的に式（４）のように示される。
Ｔｃ≒２^N・Ｃｐ・Ｒｏｎ（Ｎ＋１）・ｌｎ２ ・・・（４）
【０００９】
【発明が解決しようとする課題】
然るに、このような従来の電圧分配方式のＤ／Ａ変換器においては、整定時間Ｔｃが２^N（Ｎ＋１）に比例して増加するため、アナログ出力電圧の出力速度が低下するという不都合な点があった。
【００１０】
そこで、本発明は、このような従来の課題に鑑みてなされたもので、スイッチの寄生容量による時定数を減らして、アナログ出力電圧を高速に生成し得る電圧分配方式のＤ／Ａ変換器を提供しようとするものである。
【００１１】
【課題を解決するための手段】
このような目的を達成するため、本発明の請求項１に係る電圧分配方式のＤ／Ａ変換器は、基準電圧と接地電圧間に複数の抵抗が直列連結されて成る抵抗列の各抵抗間の各ノードから出力される複数レベルの電圧を、外部からのＮビットの入力信号により夫々出力する電圧分配方式のＤ／Ａ変換器において、前記Ｎビットの入力信号をＬビットとＭビットとに分離し、前記Ｌビットの入力信号をディコーディングして２^Lビットの信号を出力するＬビットディコーダーと、前記Ｍビットの入力信号をディコーディングして２^Mビットの信号を出力するＭビットディコーダーとを備えるディコード手段と、２^N個のスイッチが２^L個ずつ２^M個のグループに分配されて前記抵抗列の各ノードに夫々接続され、前記Ｍビットディコーダーの２^Mビットの出力信号により、前記２^M個のグループのうちのいずれか１つのグループの２^L個のスイッチが同時にターンオンする第１スイッチング手段と、２^N個のスイッチが２^L個ずつ２^M個のグループに分配されて前記第１スイッチング手段の各スイッチと夫々接続され、前記Ｌビットディコーダーの２^Lビットの出力信号により、前記第１スイッチング手段でターンオンされた２^L個のスイッチのうちのいずれか１つのスイッチに接続するスイッチがターンオンする第２スイッチング手段と、２^M個のスイッチが前記第２スイッチング手段の２^M個のグループに対応する２^M個のノードと出力端子間に夫々接続され、前記Ｍビットディコーダーの２^Mビットの出力信号により、前記第２スイッチング手段でターンオンされたスイッチからの電圧を出力するスイッチがターンオンする第３スイッチング手段と、を備えて構成されている。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
本実施形態に係る電圧分配方式のＤ／Ａ変換器は、図１に示したように、基準電圧Ｖ_REFと接地電圧Ｖ_SS間に２^N＋１個の抵抗Ｒ₁〜Ｒ₂ ^N ₊₁が直列連結されて成る抵抗列２１により基準電圧Ｖ_REFを分配し、該各抵抗Ｒ₁〜Ｒ₂ ^N ₊₁間の各ノードＢ₁〜Ｂ₂ ^Nから出力される複数レベルの電圧を、外部からのＮビットの入力信号により夫々出力するものであり、Ｎビットの入力信号をＬビットとＭビットとに分離し、前記Ｌビットの入力信号をディコーディングして２^Lビットの信号を出力するＬビットディコーダー２０−１及び前記Ｍビットの入力信号をディコーディングして２^Mビットの信号を出力するＭビットディコーダー２０−２を備えるディコード手段としてのディコーダー部２０と、２^N個のスイッチＳＷ１₁〜ＳＷ１₂ ^Nが２^L個ずつ２^M個のグループに分配されて前記抵抗列２１の各ノードＢ₁〜Ｂ₂ ^Nに夫々接続され、Ｍビットディコーダー２０−２からの２^Mビットのディコーディング信号Ｄ₀〜Ｄ₂ ^M _-1により、前記２^M個のグループのうちのいずれか１つのグループの２^L個のスイッチが同時にターンオンする第１スイッチング手段としての第１スイッチング部２２と、２^N個のスイッチＳＷ２₁〜ＳＷ２₂ ^Nが２^L個ずつ２^M個のグループに分配されて第１スイッチング部２２の各スイッチＳＷ１₁〜ＳＷ１₂ ^Nと２^M個のノードＥ₁〜Ｅ₂ ^M間に夫々接続され、Ｌビットディコーダー２０−１の２^Lビットのディコーディング信号Ｄ₀〜Ｄ₂ ^L _-1により、第１スイッチング部２２でターンオンされた２^L個のスイッチＳＷ１のうちのいずれか１つのスイッチＳＷ１に接続するスイッチＳＷ２がターンオンする第２スイッチング手段としての第２スイッチング部２３と、２^M個のスイッチＳＷ３₁〜ＳＷ３₂ ^Mが、第２スイッチング部２３の２^M個のグループに対応する２^M個のノードＥ₁〜Ｅ₂ ^Mと出力端子Ｖ_out間に夫々接続され、Ｍビットディコーダー２０−２のコーディング信号Ｄ₀〜Ｄ₂ ^M _-1により、第２スイッチング部２３でターンオンされたスイッチＳＷ２からの電圧を出力するスイッチＳＷ３がターンオンする第３スイッチング手段としての第３スイッチング部２４と、を備えて構成されている。
【００１３】
以下、このように構成された電圧分配方式のＤ／Ａ変換器の動作を、図面を用いて説明する。
先ず、ディコーディング部２０のＬビットディコーダー２０−１及びＭビットディコーダー２０−２は、Ｎビットの入力信号をＬビットとＭビットとに分離して、ディコーディング信号Ｄ₀〜Ｄ₂ ^L _-1，Ｄ₀〜Ｄ₂ ^M _-1を夫々出力する。
【００１４】
抵抗列２１の各ノードＢ₁〜Ｂ₂ ^Nでは、複数の抵抗Ｒ₁〜Ｒ₂ ^N ₊₁により分配された電圧が維持される。
第１スイッチング部２２のスイッチＳＷ１₁〜ＳＷ１₂ ^Nでは、Ｍビットディコーダー２０−２から出力するディコーディング信号Ｄ₀〜Ｄ₂ ^M _-1により、２^M個のグループ中、何れか１つのグループに包含された２^L個のスイッチＳＷ１のみがターンオンされ、その他のグループのスイッチＳＷ１はオフされる。その結果、ターンオンされた２^L個のスイッチＳＷ１以外のスイッチＳＷ１による経路を遮断させて、それらのスイッチＳＷ１の寄生容量による時定数を除去することができる。
【００１５】
第２スイッチング部２３のスイッチＳＷ２₁〜ＳＷ２₂ ^Nでは、Ｌビットディコーダー２０−１から出力するディコーディング信号Ｄ₀〜Ｄ₂ ^L _-1により、第１スイッチング部２２で選択されたグループに対応するグループ内の２^L個のスイッチＳＷ２のうちの何れか１つのスイッチＳＷ２のみがターンオンされて、前記第１スイッチング部２２から出力する２^L個の電圧レベル中、何れか１つの電圧レベルが選択される。
【００１６】
第３スイッチング部２４の２^M個のスイッチＳＷ３₁〜ＳＷ３₂ ^Mでは、Ｍビットディコーダー２０−２から出力するディコーディング信号Ｄ₀〜Ｄ₂ ^M _-1により、第２スイッチング部２３で選択されたスイッチＳＷ２を含むグループに対応する１つのスイッチＳＷ３のみターンオンする。
【００１７】
その結果、前記抵抗列２１及び第１，第２スイッチング部２２，２３を経て入力した１つの電圧レベルが、Ｍビットディコーダー２０−２により選択され、出力端子Ｖ_outを経て出力される。
【００１８】
ここで、Ｌビットディコーダー２０−１及びＭビットディコーダー２０−２からの各出力信号と、第１スイッチング部２２〜第３スイッチング部２４が備えるスイッチＳＷ１，ＳＷ２，ＳＷ３の構成との関係について説明する。
【００１９】
例えば、Ｎ＝４、Ｌ＝２，Ｍ＝２とする場合には、Ｎビットの入力信号のデコーディング信号は２⁴＝１６ビットであり、抵抗列２１は２⁴＋１＝１７個の抵抗Ｒ₁〜Ｒ₁₇を備え、第１スイッチング部２２及び第２スイッチング部２３は１６個のスイッチＳＷ１₁〜ＳＷ１₁₆及びＳＷ１₁〜ＳＷ１₁₆が４個ずつ４つのグループにそれぞれ分配されて配置され、第３スイッチング部２４は４個のスイッチＳＷ３₁〜ＳＷ３₄が配置されて成る。
【００２０】
例えば、第１２番目のディコーディング信号に対応する電圧を出力させる場合には、まず、Ｍビットディコーダー２０−２から、最下位から３ビット目のディコーディング信号Ｄ₂が出力される。第１スイッチング部２２では、入力された３ビット目のディコーディング信号Ｄ₂により、第３グループのスイッチＳＷ１₉〜ＳＷ１₁₂がターンオンされる。次に、Ｌビットディコーダー２０−１からは、最上位から４ビット目のディコーディング信号Ｄ₃が出力される。第２スイッチング部２３では、入力された最上位のディコーディング信号Ｄ₃により、第１スイッチング部２２でターンオンされたスイッチＳＷ１₉〜ＳＷ１₁₂に対応して接続する第３グループのスイッチＳＷ２₉〜ＳＷ２₁₂のうちの最上位のスイッチＳＷ２₁₂がターンオンする。さらに、第３スイッチング部２４には、第１スイッチング部２２と同様に、Ｍビットディコーダー２０−２からの３ビット目のディコーディング信号Ｄ２が入力され、第２スイッチング部２３の第３グループに対応するスイッチＳＷ３₃がターンオンされる。これにより、第１２番目のディコーディング信号に対応する電圧が出力端子Ｖ_outから出力される。
【００２１】
ここで、例えば、Ｎ＝８、Ｌ＝５、Ｍ＝３であると仮定すると、Ｌビットディコーダー２０−１は、５ビットの入力信号に対し２５個のディコーディング信号を出力し、Ｍビットディコーダー２０−２は、３ビットの入力信号に対し２３個のディコーディング信号を出力する。
【００２２】
第１，第２スイッチング部２２，２３の各２⁸個のスイッチＳＷ１₁〜ＳＷ１₂₅₆，ＳＷ２₁〜ＳＷ２₂₅₆は、２⁵個ずつ分配されて２³個のグループを形成する。第１スイッチング部２２では、Ｍビットディコーダー２０−２から出力するディコーディング信号により、２³（＝８）個のグループ中の何れか１つのグループ、例えば、第３グループに属する２５個のスイッチＳＷ１₆₅〜ＳＷ１₉₆のみがターンオンされる。そして、第２スイッチング部２３では、Ｌビットディコーダー２０−１から出力するディコーディング信号により、第３グループに属する２₅（＝３２）個のスイッチＳＷ２₆₅〜ＳＷ２₉₆中の何れか１つのスイッチ、例えば、２５番目のスイッチＳＷ２₈₉のみがターンオンされる。
【００２３】
第３スイッチング部２４では、Ｍビットディコーダー２０−２から出力するディコーディング信号により、２³個のスイッチＳＷ３₁〜ＳＷ３₈中、第１スイッチング部２２で選択された第３グループに対応するスイッチ、即ち、第３スイッチＳＷ３₃のみがターンオンされる。これにより、第１スイッチング部２２から出力された２⁵個の電圧レベル中、ディコーダー２０からの出力に応じた１つの電圧が、出力端子Ｖ_outを経て出力される。
【００２４】
このように、本発明では、第１スイッチング部２２の複数のスイッチＳＷ１₁〜ＳＷ１₂ ^Nは、Ｍビットディコーダーのコーディング信号により２^L個ずつターンオンさせ、第２スイッチング部２３のスイッチＳＷ２₁〜ＳＷ２₂ ^Nは、Ｌビットディコーダーのコーディング信号により２^L個中の何れか１つのスイッチのみをターンオンさせ、第３スイッチング部２４のスイッチＳＷ３₁〜ＳＷ３₂ ^Mは、Ｍビットディコーダーのコーディング信号により何れか１つのスイッチのみをターンオンさせて、１〜２^Nの異なる電圧レベルのアナログ電圧を生成することができる。
【００２５】
図２は、ＲＣ回路の時定数Ｔを求めるための図１の等価回路を示した図である。
図中、Ｖｅｑは、抵抗列２１により分配された等価電圧、Ｒｅｑは、前記抵抗列２１の等価抵抗、Ｒｏｎは、スイッチング部２２，２３，２４のスイッチのターンオン抵抗、Ｃｅｑは、前記抵抗列２１及びスイッチの等価寄生容量、Ｃｐは、スイッチング部２２，２３，２４のスイッチの寄生容量を夫々示す。
【００２６】
即ち、図２の等価回路から時定数Ｔを近似的に求めると、式（５）に示したようになる。
Ｔ＝Ｃｅｑ・Ｒｅｑ＋２Ｃｐ(Ｒｏｎ＋Ｒｅｑ)
＋(２^L＋１)Ｃｐ(２Ｒｏｎ＋Ｒｅｑ)
＋２^MＣｐ(３Ｒｏｎ＋Ｒｅｑ) ・・・（５）
また、式（５）を式（１）に代入して纏めると、整定時間Ｔｃは式（６）に示したようになる。
Ｔｃ＝Td＋(N＋１)・ln２・
〔Ceq・Req＋2Cp(Ron＋Req)＋(2^L＋1)Cp(2Ron＋Req)＋2^MCp(3Ron＋Req)〕・・・（６）
式（６）において、入力信号のビット数Ｎが充分に大きいと、以下の式（６）’になる。
Ｔｃ≒ (N＋１)・ln２・
〔2Cp(Ron＋Req)＋(2^L＋1)Cp(2Ron＋Req)＋2^MCp(3Ron＋Req)〕・・・（６）’
このとき、前記抵抗列２１の等価抵抗Ｒｅｑが各スイッチのターンオン抵抗Ｒｏｎよりも充分に小さいと仮定すると、
Ｔｃ≒(４＋２^L+1＋３・２^M）Ｃｐ・Ｒｏｎ(Ｎ＋１)・ｌｎ２ ・・・（７）
これにより、従来よりも、２^N−（４＋２^L+1＋３・２^M）個のスイッチの寄生容量を減らすことができる。
【００２７】
従って、従来の電圧分配方式のＤ／Ａ変換器による式（４）の整定時間Ｔｃと、本実施形態の電圧分配方式のＤ／Ａ変換器による式（７）の整定時間Ｔｃとを比較すると、Ｎ≧６，Ｍ≦Ｌのとき、本実施形態に係る電圧分配方式のＤ／Ａ変換器による整定時間Ｔｃのほうが、従来の電圧分配方式のＤ／Ａ変換器による整定時間Ｔｃよりも減少することが明らかになる。
【００２８】
例えば、Ｎ＝１０，Ｌ＝Ｍ＝５の場合、従来の整定時間Ｔｃは、（Ｎ＋１）・Ｃｐ・Ｒｏｎ・ｌｎ２に標準化するとき、２^N＝１０２４となり、本実施形態の整定時間Ｔｃは、４＋２^L+1＋３・２^M＝４＋２⁵⁺¹＋３・２⁵＝１６４となる。
【００２９】
この結果、従来の整定時間Ｔｃと本実施形態の整定時間Ｔｃとの比が１０２４：１６４となり、本実施形態の整定時間Ｔｃのほうが約６倍速いことが明らかになる。
【００３０】
即ち、本発明は、抵抗列を用いた電圧分配方式のＤ／Ａ変換器のスイッチの寄生容量による時定数を減らして、ディジタル信号の入力に対して、アナログ出力電圧を高速に生成することができる。
尚、本発明は、上述の実施形態に限定されるものでなく、特許請求の範囲を外れない限り、多様な形態に変更して使用することができる。
【００３１】
【発明の効果】
以上説明したように、本発明によれば、抵抗列の各抵抗間に２^N個のスイッチが２^L個ずつ２^M個のグループで接続された第１スイッチング部と、該第１スイッチング部とノード間に２^N個のスイッチが２^L個ずつ２^M個のグループで接続された第２スイッチング部と、ノードと出力端子間に２^M個のスイッチが接続された第３スイッチング部とを備えて、前記第１スイッチング部の２^L個のスイッチは同時にターンオンさせ、前記第２スイッチング部の２^L個のスイッチ及び第３スイッチング部の２^M個のスイッチは、夫々何れか１つのスイッチのみをターンオンさせるようになっているため、スイッチによる寄生容量を減らし、迅速化し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係る電圧分配方式のＤ／Ａ変換器の一実施形態の回路図である。
【図２】図１のＲＣ等価回路図である。
【図３】従来の電圧分配方式のＤ／Ａ変換器の回路図である。
【図４】図３のＲＣ等価回路図である。
【符号の説明】
２０ ディコーダー部
２０−１ Ｌビットディコーダー
２０−２ Ｍビットディコーダー
２１ 抵抗列
２２ 第１スイッチング部
２３ 第２スイッチング部
２４ 第３スイッチング部
ＳＷ１₁〜ＳＷ１₂ ^N，ＳＷ２₁〜ＳＷ２₂ ^N，ＳＷ３₁〜ＳＷ３₂ ^M スイッチ

Claims (1)

1. 基準電圧と接地電圧間に複数の抵抗が直列連結されて成る抵抗列の各抵抗間の各ノードから出力される複数レベルの電圧を、外部からのＮビットの入力信号により夫々出力する電圧分配方式のＤ／Ａ変換器において、
   前記Ｎビットの入力信号をＬビットとＭビットとに分離し、前記Ｌビットの入力信号をディコーディングして２^Lビットの信号を出力するＬビットディコーダーと、前記Ｍビットの入力信号をディコーディングして２^Mビットの信号を出力するＭビットディコーダーとを備えるディコード手段と、
   ２^N個のスイッチが２^L個ずつ２^M個のグループに分配されて前記抵抗列の各ノードに夫々接続され、前記Ｍビットディコーダーの２^Mビットの出力信号により、前記２^M個のグループのうちのいずれか１つのグループの２^L個のスイッチが同時にターンオンする第１スイッチング手段と、
   ２^N個のスイッチが２^L個ずつ２^M個のグループに分配されて前記第１スイッチング手段の各スイッチと夫々接続され、前記Ｌビットディコーダーの２^Lビットの出力信号により、前記第１スイッチング手段でターンオンされた２^L個のスイッチのうちのいずれか１つのスイッチに接続するスイッチがターンオンする第２スイッチング手段と、
   ２^M個のスイッチが前記第２スイッチング手段の２^M個のグループに対応する２^M個のノードと出力端子間に夫々接続され、前記Ｍビットディコーダーの２^Mビットの出力信号により、前記第２スイッチング手段でターンオンされたスイッチからの電圧を出力するスイッチがターンオンする第３スイッチング手段と、
   を備えて構成されたことを特徴とする電圧分配方式のＤ／Ａ変換器。

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