JPH11186908A - Digital/analog conversion circuit for high integration - Google Patents
Digital/analog conversion circuit for high integrationInfo
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はディジタル−アナロ
グ変換回路（ｄｉｇｉｔａｌーａｎａｌｏｇ ｃｏｎｖ
ｅｒｔｅｒ）に関するものであり、より詳しくは高集積
のためのディジタル−アナログ変換回路に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital-analog conversion circuit (digital-analog conv.).
and more particularly, to a digital-to-analog conversion circuit for high integration.
【０００２】[0002]
【従来の技術】ディジタル−アナログ変換回路はシステ
ムが高性能化されながら、変換器の特性を示す解像度が
高い水準を要求している趨勢である。2. Description of the Related Art Digital-to-analog conversion circuits require a higher level of resolution, which indicates the characteristics of a converter, as the system becomes more sophisticated.
【０００３】図１は従来技術によるディジタル−アナロ
グ変換回路の構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a conventional digital-analog conversion circuit.
【０００４】図１を参照すると、ディジタル−アナログ
変換器はデコーダ１０，電圧分配回路２０、そして、選
択回路３０を具備する。デコーダ１０は外部からＮビッ
トのディジタル信号を印加してもらって、これをデコー
ティングするにより、２N個の選択信号及び非選択信号
を出力し、選択信号は電圧分配回路の分配電圧から、一
つを選択するための信号である。電圧分配回路２０は上
位基準電圧（ＶＲＥＦＴ）と下位基準電圧（ＶＲＥＦ
Ｂ）が印加される第１及び第２入力端子の間に直列に接
続される複数の抵抗Ｒ１〜Ｒｎを含み、基準電圧を抵抗
比により分配する。Referring to FIG. 1, the digital-analog converter includes a decoder 10, a voltage distribution circuit 20, and a selection circuit 30. The decoder 10 receives an N-bit digital signal from the outside and decodes the signal to output 2 N selection signals and non-selection signals, and the selection signal is one from the distribution voltage of the voltage distribution circuit. Is a signal for selecting. The voltage distribution circuit 20 includes an upper reference voltage (VREFT) and a lower reference voltage (VREF).
B) includes a plurality of resistors R1 to Rn connected in series between the first and second input terminals to which the reference voltage is applied, and distributes a reference voltage according to a resistance ratio.
【０００５】そして、選択回路３０は選択信号と非選択
信号に応答していろいろな分配電圧から、一つを選ぶ
が、これは各抵抗の接続点に連結されるスイッチ｛ｓｗ
０〜ｓｗ（ｎ−１）｝により決定される。そして、選択
回路の出力端に接続されるｏｐａｍｐは選ばれた分配電
圧のレベルを増幅してＮビットのディジタル入力信号に
対応するアナログ信号を出力する。前記のような構成を
持つディジタル−アナログ回路は解像度（ｒｅｓｏｌｕ
ｔｉｏｎ）の面から抵抗やスイッチ等は受動素子の精密
度に敏感に反応し、又、解像度は変換器の特性を示す指
標としてこれを高めれば高めると、製品の質は向上す
る。The selection circuit 30 selects one of various distribution voltages in response to a selection signal and a non-selection signal, and this selects a switch {sw} connected to a connection point of each resistor.
0 to sw (n-1)}. The opamp connected to the output terminal of the selection circuit amplifies the level of the selected distribution voltage and outputs an analog signal corresponding to the N-bit digital input signal. The digital-analog circuit having the above-described configuration is used for a resolution (resolution).
From the point of view of resistance, switches and the like react sensitively to the precision of the passive element, and the resolution increases as an index indicating the characteristics of the converter.
【０００６】しかし、上述したようなディジタル−アナ
ログ変換器は解像度を高めれば高めるほど、そして、入
力ディジタル信号のビット数を増加させるほど、抵抗が
幾何級数的に増加するという問題がある。そして、電圧
分配回路の抵抗列は入力ディジタル信号のビット数によ
り抵抗数が２N個に決定されるが、４ビットの場合には
２4個の抵抗で動作ができるが、２０ビットの入力ディ
ジタル信号の場合には２2 0個の抵抗が必要である。However, the above-described digital-analog converter has a problem in that the resistance increases geometrically as the resolution is increased and as the number of bits of the input digital signal is increased. Then, the resistor string of the voltage distribution circuit number resistance is determined on the 2 N by the number of bits of the input digital signal, but 4 when the bit can operate at 2 four resistors, 20 bits of the input digital If the signal is required 2 2 0 single resistor.
【０００７】又、抵抗の数が幾何級数的に増加すると、
これらの各接続点に対応されるスイッチの数も増加する
ことになり、これらスイッチを駆動するための信号を発
生するデコーダの面積も増加する。前記のように抵抗、
スイッチ、デコーダの数と面積が増加するにつれてスイ
ッチングによるノイズ成分が増加してディジタル−アナ
ログ変換回路の特性が低下するという問題が発生する。When the number of resistors increases geometrically,
The number of switches corresponding to these connection points also increases, and the area of a decoder that generates signals for driving these switches also increases. Resistance as above,
As the number and area of the switches and decoders increase, noise components due to switching increase, causing a problem that the characteristics of the digital-analog conversion circuit deteriorate.
【０００８】[0008]
【発明が解決しようとする課題】本発明の目的は、ディ
ジタル−アナログ変換回路の抵抗及びスイッチの数を減
少させて面積の最小化を図ると同時に解像度を高めるこ
とである。SUMMARY OF THE INVENTION It is an object of the present invention to reduce the number of resistors and switches in a digital-to-analog conversion circuit to minimize the area while increasing the resolution.
【０００９】[0009]
【課題を解決するための手段】上述したような目的を達
成するための一つの特徴によると、外部から印加される
Ｎビット（ここで、Ｎは正の定数）のディジタル信号を
受け入れてこれをアナログ信号に変換するディジタル−
アナログ変換回路において、Ｎビットのディジタル信号
中、第１グループのビットをデコーディングしてスイッ
チ駆動信号を発生する第１デコーダと、Ｎビットのディ
ジタル信号中、第１グループのビットを除いた残りの第
２グループのビットをデコーディングして選択信号と非
選択信号を発生する第２デコーダと、第１デコーダから
のスイッチ駆動信号に応答して第１電圧を発生する電圧
発生部と、第２デコーダからの選択信号と非選択信号に
応答して第１電圧を同等な比率で分配する電圧分配部
と、第２デコーダの選択信号と非選択信号に応答して分
配電圧中、一つを選択して出力する選択部を含み、電圧
発生部は外部から第１上位基準電圧を受け入れるための
第１入力端子と、外部から第１下位基準電圧を受け入れ
るための第２入力端子と、第１入力端子と第２入力端子
の間に直列に接続される抵抗の第１アレイと、第１デコ
ーダからのスイッチ駆動信号に応答して抵抗を電気的に
相互絶縁ないし接続させ、第１抵抗列と第２抵抗列で分
離する第１スイッチ群と、選択信号及び非選択信号に応
じて抵抗アレイが第１抵抗列と第２抵抗列で分離される
時、電圧分配部に一双の第１電圧を伝達する第２スイッ
チ群を含むことを特徴とする。According to one aspect of the present invention, an externally applied digital signal of N bits (where N is a positive constant) is received and transmitted. Digital to convert to analog signal
In the analog conversion circuit, a first decoder for decoding a first group of bits in the N-bit digital signal to generate a switch driving signal, and a remaining part of the N-bit digital signal excluding the first group of bits. A second decoder for decoding a second group of bits to generate a selection signal and a non-selection signal, a voltage generation unit for generating a first voltage in response to a switch driving signal from the first decoder, and a second decoder And a voltage distribution unit for distributing the first voltage at an equal ratio in response to the selection signal and the non-selection signal from the second decoder, and selecting one of the distribution voltages in response to the selection and non-selection signals of the second decoder A voltage input unit for receiving a first upper reference voltage from the outside, and a second input terminal for receiving a first lower reference voltage from the outside. And a first array of resistors connected in series between the first input terminal and the second input terminal; and electrically insulating or connecting the resistors in response to a switch drive signal from the first decoder. A first switch group that is separated by one resistor row and a second resistor row, and one pair of voltage distribution units when the resistor array is separated by the first resistor row and the second resistor row according to a selection signal and a non-selection signal. A second switch group for transmitting the first voltage is included.
【００１０】この回路の好ましい態様において、電圧分
配部は第２上位基準電圧が電圧発生部から伝達される第
１ノードと、第２下位基準電圧が電圧発生部から伝達さ
れる第２ノードと、第１ノードと第２ノードの間に直列
に接続される抵抗の第２アレイを含むことを特徴とす
る。In a preferred aspect of the circuit, the voltage distribution unit includes a first node to which the second upper reference voltage is transmitted from the voltage generation unit, a second node to which the second lower reference voltage is transmitted from the voltage generation unit, It includes a second array of resistors connected in series between the first node and the second node.
【００１１】この回路の好ましい態様において、選択部
は選択された分配電圧が伝達される第３ノードと、抵抗
の接続点と第３ノードの間に接続される第２スイッチ群
を含むことを特徴とする。In a preferred embodiment of the circuit, the selection section includes a third node to which the selected distribution voltage is transmitted, and a second switch group connected between the connection point of the resistor and the third node. And
【００１２】この回路の好ましい態様において、第１電
圧は第１上位基準電圧と第２下位基準電圧が第１抵抗列
と第２抵抗列の抵抗比だけ降下させた電圧であることを
特徴とする。In a preferred embodiment of the circuit, the first voltage is a voltage obtained by lowering the first upper reference voltage and the second lower reference voltage by a resistance ratio between the first resistance string and the second resistance string. .
【００１３】この回路の好ましい態様において、第１ス
イッチ群は抵抗の間に接続される接続スイッチと、抵抗
の第１アレイ両端と第１及び第２電源端子の間に各々接
続される上下端スイッチを含む。In a preferred embodiment of the circuit, the first switch group includes connection switches connected between the resistors, and upper and lower switches connected respectively between both ends of the first array of resistors and the first and second power supply terminals. including.
【００１４】この回路の好ましい態様において、第２ス
イッチ群は第１スイッチ群の各両端に接続される２X個
のスイッチを含む。In a preferred embodiment of the circuit, the second switch group includes 2 X switches connected to both ends of the first switch group.
【００１５】この回路の好ましい態様において、選択部
は選択された分配電圧が伝達される第３ノードと、抵抗
の相互接続点と第３ノードの間に連結される２Y個のス
イッチを含むことを特徴とする。In a preferred aspect of the circuit, the selection unit includes a third node to which the selected distribution voltage is transmitted, and 2 Y switches connected between the interconnection point of the resistor and the third node. It is characterized by.
【００１６】この回路の好ましい態様において、Ｎビッ
トのディジタル信号の内、上位Ｘビットに対応する第１
グループと、下位Ｙビットに対応する第２グループにお
いて、ＸビットとＹビットの和はＮビットであることを
特徴とする。In a preferred embodiment of this circuit, of the N-bit digital signal, a first signal corresponding to the upper X bits is provided.
In a group and a second group corresponding to lower Y bits, the sum of X bits and Y bits is N bits.
【００１７】この回路の好ましい態様において、第１グ
ループＸビットはＮビットをＮ／２に分割した内の、上
位Ｎ／２ビットであり、第２グロープのＹビットは残り
の下位Ｎ／２ビットであることを特徴とする。In a preferred embodiment of the circuit, the first group X bits are the upper N / 2 bits of the N bits divided into N / 2, and the Y bits of the second group are the remaining lower N / 2 bits. It is characterized by being.
【００１８】この回路の好ましい態様において、第１グ
ループは上位Ｎ／２ビットより少ないビット数を持ち、
第２グループは下位Ｎ／２ビットより多いビット数を持
つことを特徴とする。In a preferred embodiment of the circuit, the first group has fewer bits than the upper N / 2 bits,
The second group is characterized by having more bits than the lower N / 2 bits.
【００１９】この回路の好ましい態様において、第１グ
ループは上位Ｎ／２ビットより多いビット数を持ち、第
２グループは下位Ｎ／２ビットより少ないビット数を持
つことを特徴とする。In a preferred embodiment of the circuit, the first group has more bits than the upper N / 2 bits, and the second group has less bits than the lower N / 2 bits.
【００２０】この回路の好ましい態様において、抵抗の
第１アレイは同一な抵抗値を持つ２X−１個の抵抗を含
むことを特徴とする。In a preferred embodiment of the circuit, the first array of resistors includes 2 x -1 resistors having the same resistance value.
【００２１】この回路の好ましい態様において、抵抗の
第２アレイは同一な抵抗値を持つ２Y個の抵抗を含むこ
とを特徴とする。In a preferred embodiment of the circuit, the second array of resistors includes 2 Y resistors having the same resistance value.
【００２２】[0022]
【発明の実施の形態】図２は本発明の実施形態によるデ
ィジタル−アナログ変換回路の構成を示すブロック図で
ある。FIG. 2 is a block diagram showing a configuration of a digital-analog conversion circuit according to an embodiment of the present invention.
【００２３】ディジタル−アナログ変換回路は第１デコ
ーダ１００，第２デコーダ２００，電圧発生回路３０
０，電圧分配回路４００，そして、選択回路５００を含
む。第１デコーダ１００はＮビットのディジタル信号の
内、最上位ビットからＸビットの信号をデコーディング
してスイッチ駆動信号を発生し、第２デコーダ１００は
最下位ビットからＹビットの信号をデコーディングして
選択信号及び非選択信号を発生する。そして、電圧発生
回路３００は外部から第１上位基準電圧ＶＲＥＦＴ１と
第１下位基準電圧ＶＲＥＦＢ１を印加してもらい、駆動
信号に応じて発生される電圧を電圧分配回路４００に印
加する。そして、電圧発生回路３００から伝達される電
圧ＶＲＥＦＴ２、ＶＲＥＦＢ２は電圧分配回路４００を
通じて一定比率で分配され、このように分配された電圧
は選択回路５００を通じて出力される。The digital-analog conversion circuit includes a first decoder 100, a second decoder 200, and a voltage generation circuit 30.
0, a voltage distribution circuit 400, and a selection circuit 500. The first decoder 100 generates a switch driving signal by decoding the X-bit signal from the most significant bit of the N-bit digital signal, and the second decoder 100 decodes the Y-bit signal from the least significant bit. To generate a selection signal and a non-selection signal. Then, the voltage generation circuit 300 receives the first upper reference voltage VREFT1 and the first lower reference voltage VREFB1 from outside, and applies a voltage generated according to the drive signal to the voltage distribution circuit 400. The voltages VREFT2 and VREFB2 transmitted from the voltage generation circuit 300 are distributed at a fixed ratio through the voltage distribution circuit 400, and the voltages thus distributed are output through the selection circuit 500.
【００２４】図３は４ビットのディジタル信号に対する
ディジタル−アナログ変換回路の構成を詳細に示す回路
図である。FIG. 3 is a circuit diagram showing in detail the configuration of a digital-analog conversion circuit for a 4-bit digital signal.
【００２５】第１デコーダ１００と第２デコーダ２００
はＮビットのディジタル信号を上位Ｘビットと下位Ｙビ
ットを分割して印加して与えられて動作を遂行し、上位
Ｘビットと下位Ｙビットの和がＮビットである。第１デ
コーダ１００は第１グループのビットを受け入れ、２
X+1個の駆動信号を発生し、駆動信号は第１駆動信号群
と第２駆動信号群で分けられる。第２デコーダ２００は
第２グループのビットを受け入れ、２Y個の選択信号及
び非選択信号を発生する。First decoder 100 and second decoder 200
Is applied by applying an N-bit digital signal by dividing the upper X bits and the lower Y bits and performing an operation. The sum of the upper X bits and the lower Y bits is N bits. First decoder 100 accepts a first group of bits, 2
X + 1 driving signals are generated, and the driving signals are divided into a first driving signal group and a second driving signal group. The second decoder 200 receives the second group of bits and generates 2 Y selection and non-selection signals.
【００２６】駆動信号はスイッチ（ｓｗｉ、ｓｗｔｉ、
ｓｗｂｉ）をオンオフさせるためのもので、選択信号は
電圧分配回路４００の分配電圧中、一つを選ぶための信
号である。電圧発生回路３００は上位基準電圧ＶＲＥＦ
Ｔを印加してもらう第１入力端子１と下位基準電圧ＶＲ
ＥＦＢが印加される第２入力端子２の間に直列に配列さ
れる抵抗ＲＭ１〜ＲＭ３のアレイを備え、抵抗Ｒの間
に、第１及び第２入力端子１，２と抵抗アレイ両端に接
続される第１スイッチ群ｓｗ０，ｓｗ１，ｓｗ２，ｓｗ
３を含む。The drive signal is supplied to the switches (swi, swti,
swbi) is turned on / off, and the selection signal is a signal for selecting one of the distribution voltages of the voltage distribution circuit 400. The voltage generation circuit 300 has a higher reference voltage VREF.
The first input terminal 1 to which T is applied and the lower reference voltage VR
It comprises an array of resistors RM1 to RM3 arranged in series between the second input terminals 2 to which EFB is applied, and connected between the first and second input terminals 1 and 2 and both ends of the resistor array between resistors R First switch group sw0, sw1, sw2, sw
3 inclusive.
【００２７】そして、第１スイッチ群ｓｗ０，ｓｗ１，
ｓｗ２，ｓｗ３の各スイッチ両端に接続される第２スイ
ッチｓｗｉ、ｓｗｂｉは第１ノードＮ１と第２ノードＮ
２に他端が共通に接続されている。すなわち、第２スイ
ッチｓｗｔ、ｓｗｂの内、第１スイッチ群の内、各スイ
ッチｓｗｉの上端に接続される上端スイッチｓｗｔ０，
ｓｗｔ１，ｓｗｔ２，ｓｗｔ３は第１ノードＮ１に他端
が共通接続され、各スイッチｓｗｉの下端に接続される
下端スイッチｓｗｂ０、ｓｗｂ１、ｓｗｂ２、ｓｗｂ３
は第２ノードＮ２に他端が全て共通接続される。Then, the first switch groups sw0, sw1,
The second switches swi and swbi connected to both ends of each of the switches sw2 and sw3 include a first node N1 and a second node N
The other end is commonly connected to 2. In other words, the upper switches swt0, sw0 connected to the upper ends of the switches swi in the first switch group of the second switches swt, swb.
The other ends of swt1, swt2, and swt3 are commonly connected to the first node N1 and lower end switches swb0, swb1, swb2, and swb3 connected to the lower end of each switch swi.
Have the other end commonly connected to the second node N2.
【００２８】続いて、電圧分配回路４００は第１ノード
Ｎ１と第２ノードＮ２の間に直列に接続される抵抗ＲＬ
１〜ＲＬ４を含み、選択回路５００は抵抗ＲＬ１〜ＲＬ
４の相互接続点に対応されるスイッチｓｗｌ１、ｓｗｌ
２、ｓｗｌ３、ｓｗｌ４を具備する。選択回路５００の
出力端にはｏｐ ａｍｐが具備しているし、ｏｐ ａｍ
ｐはこの分野の通常的な知識を習得した人々には広く知
られた技術であるので、以下説明を省略する。Subsequently, the voltage distribution circuit 400 includes a resistor RL connected in series between the first node N1 and the second node N2.
1 to RL4, and the selection circuit 500 includes resistors RL1 to RL
Switches swl1 and swl corresponding to the four interconnection points
2, swl3 and swl4. The output terminal of the selection circuit 500 is provided with op amp, and
Since p is a technique widely known to those who have acquired ordinary knowledge in this field, the description is omitted below.
【００２９】以下、上述したような構成を持つディジタ
ル−アナログ変換回路を４ビットのディジタル信号をア
ナログ信号に変換する場合に、具体的な例を参考図面で
ある図３ないし図４、図５により説明する。Hereinafter, a specific example will be described with reference to FIGS. 3 to 4 and FIG. 5 in the case where the digital-analog conversion circuit having the above configuration converts a 4-bit digital signal into an analog signal. explain.
【００３０】図４は第１スイッチ群の動作タイミング図
である。FIG. 4 is an operation timing chart of the first switch group.
【００３１】図５は第２スイッチ群の動作タイミング図
である。FIG. 5 is an operation timing chart of the second switch group.
【００３２】図３を参照すると、第１デコーダ１００と
第２デコーダ２００は４ビットの入力ディジタル信号を
２ビットずつ分けて第１デコーダ１００と第２デコーダ
２００に印加するが、これは第１デコーダ１００と第２
デコーダ２００に印加される入力信号が必ず２ビットで
はなくても、第１デコーダ１００に印加される上位Ｘビ
ット、第２デコーダ２００に印加される下位Ｙビットの
和がＮビットのディジタル信号であればよい。ここで
は、４ビットのディジタル入力信号を半分ずつ分けて入
力する場合である。Referring to FIG. 3, a first decoder 100 and a second decoder 200 divide a 4-bit input digital signal into two bits and apply the signals to the first and second decoders 100 and 200, respectively. 100 and second
Even if the input signal applied to the decoder 200 is not necessarily two bits, the sum of the upper X bits applied to the first decoder 100 and the lower Y bits applied to the second decoder 200 is an N-bit digital signal. I just need. In this case, a 4-bit digital input signal is divided into two and input.
【００３３】一例で、０１１０のディジタル信号をアナ
ログ信号に変換しようとする時、第１デコーダ１００は
上位２ビットの０１を受け入れ、これをデコーティング
した後、２3のスイッチ駆動信号を出力する。駆動信号
の内、折半は抵抗ＲＭｉを電気的に相互絶縁ないし接続
させる第１スイッチｓｗｉに印加され、残りの折半は第
１スイッチｓｗｉに接続される第２スイッチ双ｓｗｔ
ｉ、ｓｗｂｉに印加される。そして、抵抗アレイは第１
デコーダ１００に入力されるビット数により抵抗の数が
別になるが、例を取ったように２ビットである場合には
２2−１個が必要である。[0033] In one example, when trying to convert a digital signal 0110 into an analog signal, the first decoder 100 accepts 01 of the upper 2 bits, which after the de-coating, and outputs a switch driving signal 2 3. Among the driving signals, one half is applied to a first switch swi for electrically insulating or connecting the resistance RMi, and the other half is a second switch double swt connected to the first switch swi.
i, swbi. And the resistor array is the first
Although the number of resistors varies depending on the number of bits input to the decoder 100, 2 2 -1 bits are required for 2 bits as in the example.
【００３４】図４を参照すると、電圧発生回路３００は
０１に対した駆動信号により応答して第１スイッチｓｗ
ｉ中、ｓｗ１だけがターンオフされ、残りのｓｗ０，ｓ
ｗ２，ｓｗ３はターンオンされる。それで、抵抗アレイ
はｓｗ１を基準に基準電圧ＶＲＥＦＴが印加される第１
入力端子１に直列に連結される第１抵抗列ＲＭ３、ＲＭ
４と下位基準電圧ＶＲＥＦＢが印加される第２入力端子
２に直列連結される第２抵抗列ＲＭ１に分けられる。Referring to FIG. 4, the voltage generating circuit 300 responds to the driving signal for 01 by the first switch sw.
During i, only sw1 is turned off and the remaining sw0, s
w2 and sw3 are turned on. Therefore, the resistance array is the first to which the reference voltage VREFT is applied based on sw1.
First resistor strings RM3 and RM connected in series to the input terminal 1
4 and a second resistor string RM1 connected in series to the second input terminal 2 to which the lower reference voltage VREFB is applied.
【００３５】そして、第１スイッチｓｗｉの両端に各々
接続される第２スイッチ双ｓｗｔｉ、ｓｗｂｉは第１ス
イッチｓｗｉに印加される駆動信号を除いた残りの駆動
信号に応答してｓｗ１両端に接続されるｓｗｔ１，ｓｗ
ｂ１を除いた残りのスイッチｓｗｔ０，ｓｗｂ０／ ｓ
ｗｔ２、ｓｗｂ２／ ｓｗｔ３，ｓｗｂ３がターンオフ
される。第２スイッチ双ｓｗｔ１，ｓｗｂ１がターンオ
ンされることにより、上位基準電圧ＶＲＥＦＴが第１抵
抗列の抵抗比だけ電圧が降下され、ｓｗｔ１を通じて第
１ノードＮ１に伝達され、下位基準電圧ＶＲＥＦＢは第
２抵抗列の抵抗比くらい電圧が降下され、ｓｗｂ１を通
じて第２ノードＮ２に伝達される。The second switches swti and swbi connected to both ends of the first switch swi are connected to both ends of sw1 in response to the remaining drive signals excluding the drive signal applied to the first switch swi. Sw1, sw
The remaining switches swt0 and swb0 / s excluding b1
wt2, swb2 / swt3, and swb3 are turned off. When the second switches swt1 and swb1 are turned on, the upper reference voltage VREFT drops by the resistance ratio of the first resistor string, is transmitted to the first node N1 through swt1, and the lower reference voltage VREFB is changed to the second resistor. The voltage drops by the resistance ratio of the column and is transmitted to the second node N2 through swb1.
【００３６】そして、上位ビットが００，０１，１０，
１１に対して第１スイッチｓｗ０，ｓｗ１，ｓｗ２，ｓ
ｗ３は順次的にターンオフされるが、００である時はｓ
ｗ０，０１である時ｓｗ１，１０である時ｓｗ２，１１
である時ｓｗ３が順次的にターンオフされる。一例とし
てｓｗ０がターンオフされると、第１入力端子１とスイ
ッチの間に全ての抵抗ＲＭ１〜ＲＭ３が接続される。そ
れから、ｓｗ０両端に接続されるｓｗｔ０，ｓｗｂ０が
ターンオンされ、第１ノードＮ１には上位基準電圧（Ｖ
ＲＥＦＴ）が抵抗比だけ降下されて伝達され、第２ノー
ドＮ２には下位基準電圧（ＶＲＥＦＢ）が伝達される。The upper bits are 00, 01, 10,.
11, the first switches sw0, sw1, sw2, s
w3 is sequentially turned off, but when it is 00, s
sw0 when w0,01 sw1,10 when sw2,11
, Sw3 is sequentially turned off. For example, when sw0 is turned off, all the resistors RM1 to RM3 are connected between the first input terminal 1 and the switch. Then, swt0 and swb0 connected to both ends of sw0 are turned on, and the higher-order reference voltage (V
REFT) is transmitted by being reduced by the resistance ratio, and the lower reference voltage (VREFB) is transmitted to the second node N2.
【００３７】そして、０１は１０である時と動作が同一
であり、１１である場合にはｓｗ３がターンオフされる
と、第２入力端子２とスイッチの間の抵抗が全て接続さ
れる。同時に第１スイッチｓｗｔｉ、ｓｗｂｉ中、ｓｗ
３両端に接続されるｓｗｔ３、ｓｗｂ３だけがターンオ
ンされることにより、第１ノードＮ１には上位基準電圧
ＶＲＥＦＴが伝達され、第２ノードＮ２には基準電圧Ｖ
ＲＥＦＢが抵抗の比だけ降下した電圧が伝達される。The operation of 01 is the same as when it is 10, and when it is 11, when sw3 is turned off, all the resistors between the second input terminal 2 and the switch are connected. At the same time, during the first switch swti, swbi, sw
3 is turned on, only the upper reference voltage VREFT is transmitted to the first node N1, and the reference voltage VREF is transmitted to the second node N2.
A voltage at which REFB drops by the resistance ratio is transmitted.
【００３８】電圧発生回路３００は第１デコーダ１００
に印加される信号により各々の四つのレベルの電圧を発
生する。そして、下位ビットによる選択信号と非選択信
号により選択回路５００の分配電圧選択も変わる。例え
ば、００，０１，１０，１１の下位ビットに対する選択
信号に応じてｓｗｌ１，ｓｗｌ２，ｓｗｌ３，ｓｗｌ４
が順次、ターンオンされ、抵抗ＲＬ１〜ＲＬ４に分配さ
れた電圧中、一つを選んで出力する。The voltage generating circuit 300 includes the first decoder 100
Generates four levels of voltage in each case. Then, the selection of the distribution voltage of the selection circuit 500 also changes according to the selection signal and the non-selection signal by the lower bits. For example, swl1, swl2, swl3, swl4 according to the selection signal for the lower bits of 00, 01, 10, and 11
Are sequentially turned on, and one of the voltages distributed to the resistors RL1 to RL4 is selected and output.
【００３９】続いて、電圧分配回路３００は第１ノード
Ｎ１と第２ノードＮ２に伝達された電圧を各抵抗に分配
する。この時、抵抗ＲＭｉは第１デコーダ１００に入力
されるビット数によりその数が変わるが、例に挙げるよ
うに、２ビットである場合には２2 個が必要である。そ
して、第２デコーダ２００は上位ビット０１を除いた下
位ビット１０を受け入れ、これをデコーティングして２
2個の抵抗ＲＬｉに分配された電圧を選ぶための選択信
号及び非選択信号を出力する。Subsequently, the voltage distribution circuit 300 distributes the voltage transmitted to the first node N1 and the second node N2 to each resistor. At this time, the resistance RMi is the number that varies according to the number of bits input to the first decoder 100, as mentioned as an example, in the case of 2 bits are required 2 2. Then, the second decoder 200 receives the lower bit 10 excluding the upper bit 01, decodes the lower bit 10, and
It outputs a selection signal and a non-selection signal for selecting the voltage distributed to the two resistors RLi.
【００４０】図５のように、選択信号及び非選択信号に
応答して、ｓｗｌ３だけがターンオンされることによ
り、これに対応する分配電圧はスイッチｓｗｌ１〜ｓｗ
ｌ４が共通で接続される第３ノードＮ３に伝達される。
そして、選ばれた分配電圧はｏｐ ａｍｐを通じて増幅
され、アナログ信号ＤＡｏｕｔとして出力される。As shown in FIG. 5, only the switch swl3 is turned on in response to the selection signal and the non-selection signal.
14 is transmitted to the commonly connected third node N3.
Then, the selected distribution voltage is amplified through op amp and output as an analog signal DAout.
【００４１】ここで、第１デコーダ１００から発生され
る駆動信号に対するスイッチの動作により、電圧分配回
路４００に伝達される電圧の範囲が変えられる。すなわ
ち、電圧分配回路４００に伝達される電圧は上位ビット
により決定された分配電圧範囲内で下位ビットに対する
電圧が選ばれて出力される。Here, the range of the voltage transmitted to the voltage distribution circuit 400 is changed by the operation of the switch in response to the drive signal generated from the first decoder 100. That is, as for the voltage transmitted to the voltage distribution circuit 400, the voltage for the lower bit is selected and output within the distribution voltage range determined by the upper bit.
【００４２】図６はディジタル信号に応じるアナログ信
号の出力を示す図面である。FIG. 6 is a diagram showing the output of an analog signal corresponding to a digital signal.
【００４３】４ビットのディジタル信号を００００から
１１１１まで順次的に印加すると、それらに対して階段
構造（ｓｔｅｐ ｓｔｒｕｃｔｕｒｅ）にアナログ信号
が出力される。前記のように、４ビットのディジタル信
号を第１グループと第２グループの最下位２ビットで分
けると、電圧発生回路３００に２2−１個の抵抗そし
て、電圧分配回路４００の２2個の抵抗が本発明のディ
ジタル−アナログ変換回路に必要な抵抗の数である。こ
れは従来２4個の抵抗が必要な従来と比較すると、ほと
んど半分近くその数が減少したことが分かる。When a 4-bit digital signal is sequentially applied from 0000 to 1111, an analog signal is output to them in a step structure. As described above, 4 Dividing the digital signal bits are the two least significant bits of the first and second groups, 2 2 -1 resistors and the voltage generating circuit 300, the voltage divider 400 2 two The resistance is the number of resistors required for the digital-to-analog conversion circuit of the present invention. This Compared to conventional requiring conventional 2 four resistors, it can be seen that the number is close to almost half decreased.
【００４４】ところで、ＮビットをＮ／２ビットずつ分
割して入力する場合では、５ビットの入力ディジタル信
号を第１デコーダ１００に上位２ビット、第２デコーダ
２００に下位３ビットを分けて、印加しても従来２5よ
り抵抗数は減少する。これはＮビットが偶数ビットであ
る時、Ｎ／２ビットずつ分けると、抵抗を最も減少させ
ることができる場合を示したことであり、奇数ビットで
ある場合にはＮビットのディジタル信号を半ビットずつ
だけでなく、分割して印加すれば、抵抗の数を減少させ
ることができる。In the case where N bits are divided into N / 2 bits and input, a 5-bit input digital signal is applied by dividing the upper 2 bits into the first decoder 100 and the lower 3 bits into the second decoder 200. Even so, the number of resistors is smaller than that of the conventional 25 . This means that when N bits are even-numbered bits, the resistance can be reduced most by dividing by N / 2 bits, and when odd-numbered bits, the N-bit digital signal is divided into half bits. The number of resistors can be reduced by applying the voltage not only individually but also in a divided manner.
【００４５】前記のように、抵抗の数が減少すると、こ
れらに接続点に連結されるスイッチの数も減少すること
ができるし、これらを駆動させるための信号を発生する
デコーダの回路の構成が簡単になる。本発明はビット群
に従って、二つの抵抗列が構成されることにより、解像
度が高い場合にも抵抗が幾何級数的に増加しない。As described above, when the number of resistors decreases, the number of switches connected to the connection points can also decrease, and the configuration of a decoder circuit that generates signals for driving these switches is reduced. It's easy. According to the present invention, since two resistance strings are formed according to the bit group, the resistance does not increase exponentially even when the resolution is high.
【００４６】[0046]
【発明の効果】本発明によると、入力ディジタル信号は
上位／下位ビットで分けて印加することにより、抵抗の
数とともにこれに接続されるスイッチの数を減少される
ことができる。又、スイッチを駆動させるためのデコー
ダの回路構成が簡単になって、全体の面積を減少させる
効果がある。According to the present invention, the number of switches connected to the input digital signal can be reduced as well as the number of resistors by applying the input digital signal separately in upper / lower bits. In addition, the circuit configuration of the decoder for driving the switches is simplified, which has the effect of reducing the overall area.
【図１】 従来技術によるディジタル−アナログ変換回
路の構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a conventional digital-analog conversion circuit.
【図２】 本発明の実施形態によるディジタル−アナロ
グ変換回路の構成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of a digital-analog conversion circuit according to an embodiment of the present invention.
【図３】 本発明の実施形態によるディジタル−アナロ
グ変換回路構成を詳細に示す回路図である。FIG. 3 is a circuit diagram showing in detail a digital-analog conversion circuit configuration according to an embodiment of the present invention.
【図４】 第１デコーダの駆動信号に応答するスイッチ
の動作タイミング図である。FIG. 4 is an operation timing chart of a switch responding to a drive signal of a first decoder.
【図５】 第２デコーダの選択信号に応答するスイッチ
の動作タイミング図である。FIG. 5 is an operation timing chart of a switch responding to a selection signal of a second decoder.
【図６】 ディジタル信号に対応するアナログ信号の出
力を示す図面である。FIG. 6 is a diagram illustrating an output of an analog signal corresponding to a digital signal.
１００：第１デコーダ ２００：第２デコーダ ３００：電圧発生部 ４００：電圧分配部 ５００：選択部 100: first decoder 200: second decoder 300: voltage generator 400: voltage distributor 500: selector
Claims (13)
Ｎは正の定数）のディジタル信号を受け入れてこれをア
ナログ信号に変換するディジタル−アナログ変換回路に
おいて、 前記Ｎビットのディジタル信号中、第１グループのビッ
トをデコーディングしてスイッチ駆動信号を発生する第
１デコーダと、 Ｎビットのディジタル信号中、第１グループのビットを
除いた残りの第２グループのビットをデコーディングし
て選択信号と非選択信号を発生する第２デコーダと、 前記第１デコーダからのスイッチ駆動信号に応じて第１
電圧を発生する電圧発生部と、 前記第２デコーダからの選択信号と非選択信号に応じて
前記第１電圧を同等な比率で分配する電圧分配手段と、 前記第２デコーダの選択信号と非選択信号に応答して前
記分配電圧中、一つを選択して出力する選択部を含み、 前記電圧発生部は外部から第１上位基準電圧を受け入れ
るための第１入力端子と、 外部から第１下位基準電圧を受け入れるための第２入力
端子と、 前記第１入力端子と第２入力端子の間に直列に接続され
る抵抗の第１アレイと、 前記第１デコーダからのスイッチ駆動信号に応じて前記
抵抗を電気的に相互絶縁ないし接続させ、第１抵抗列と
第２抵抗列で分離する第１スイッチ群と、 前記選択信号及び非選択信号に応じて前記抵抗アレイが
分離される時、前記抵抗の比だけ前記基準電圧を降下さ
せて前記電圧分配手段に第１電圧を伝達する第２スイッ
チ群を含むことを特徴とするディジタル−アナログ変換
回路。1. An externally applied N bit (where,
A digital-to-analog conversion circuit that receives a digital signal having a positive constant (N is an integer) and converts it into an analog signal. The digital-analog conversion circuit decodes a first group of bits of the N-bit digital signal to generate a switch drive signal. A first decoder, a second decoder for decoding a second group of bits other than the first group of bits in the N-bit digital signal to generate a selection signal and a non-selection signal, and the first decoder 1st according to the switch drive signal from
A voltage generating unit for generating a voltage; voltage distribution means for distributing the first voltage at an equal ratio according to a selection signal and a non-selection signal from the second decoder; A selection unit for selecting and outputting one of the divided voltages in response to a signal, wherein the voltage generation unit has a first input terminal for receiving a first upper reference voltage from outside, and a first lower terminal from outside. A second input terminal for receiving a reference voltage, a first array of resistors connected in series between the first input terminal and the second input terminal, and a switch driving signal from the first decoder; A first switch group that electrically insulates or connects resistors and separates them by a first resistor row and a second resistor row; and when the resistor array is separated in response to the selection signal and the non-selection signal, The reference voltage A digital-to-analog conversion circuit including a second switch group for transmitting a first voltage to the voltage distribution means by lowering the voltage.
第１上位基準電圧を降下させるか、これと等しい電圧が
伝達される第１ノードと、第１電圧中、第１下位基準電
圧を降下させるか、これと等しい電圧が伝達される第２
ノードと、前記第１ノードと前記第２ノードの間に直列
に接続される抵抗の第２アレイを含むことを特徴とする
請求項１に記載のディジタル−アナログ変換回路。2. The voltage distribution unit, wherein: a first node to which the first upper reference voltage is dropped or equal to the first voltage is transmitted; and a first lower reference voltage in the first voltage. Or a second voltage at which an equal voltage is transmitted.
The digital-to-analog conversion circuit according to claim 1, further comprising a node and a second array of resistors connected in series between the first node and the second node.
前記第１下位基準電圧が第１抵抗列と第２抵抗列の抵抗
比だけ降下させた電圧であるか、同一なレベルの電圧で
あることを特徴とする請求項１に記載のディジタル−ア
ナログ変換回路。3. The first voltage is a voltage obtained by lowering the first upper reference voltage and the first lower reference voltage by a resistance ratio of a first resistance row and a second resistance row, or a voltage of the same level. The digital-to-analog conversion circuit according to claim 1, wherein
続される接続スイッチと、前記抵抗の第１アレイの両端
と前記第１及び第２電源端子の間に各々接続される上下
端スイッチを含むことを特徴とする請求項１に記載のデ
ィジタル−アナログ変換回路。4. The first switch group includes connection switches connected between the resistors, and upper and lower switches connected between both ends of a first array of the resistors and the first and second power supply terminals, respectively. The digital-to-analog conversion circuit according to claim 1, comprising:
ル信号を最上位ビットからＸビット分割した上位ビット
であり、第２グループはＮビットを最下位ビットからＹ
ビット分割した下位ビットであり、ＸビットとＹビット
の和はＮビットであることを特徴とする請求項１に記載
のディジタル−アナログ変換回路。5. The first group is upper bits obtained by dividing an N-bit digital signal by X bits from the most significant bit, and the second group is N bits from the least significant bit to Y bits.
2. The digital-analog conversion circuit according to claim 1, wherein the lower bits are bit-divided, and the sum of X bits and Y bits is N bits.
ットをＮ／２で分割した内の、上位Ｎ／２ビットであ
り、第２グロープのＹビットは残りの下位Ｎ／２ビット
であることを特徴とする請求項５に記載のディジタル−
アナログ変換回路。6. The X bits of the first group are upper N / 2 bits of the N bits divided by N / 2, and the Y bits of the second group are remaining lower N / 2 bits. The digital-to-digital converter according to claim 5, wherein
Analog conversion circuit.
り少ないビット数を持ち、前記第２グループは下位Ｎ／
２ビットより多いビット数を持つことを特徴とする請求
項１あるいは請求項５に記載のディジタル−アナログ変
換回路。7. The first group has a bit number less than the upper N / 2 bits, and the second group has a lower N / bit.
6. The digital-to-analog conversion circuit according to claim 1, wherein the digital-to-analog conversion circuit has a bit number greater than 2 bits.
り多いビット数を持ち、前記第２グループは下位Ｎ／２
ビットより少ないビット数を持つことを特徴とする請求
項１あるいは請求項５に記載のディジタル−アナログ変
換回路。8. The first group has a greater number of bits than the upper N / 2 bits, and the second group has a lower N / 2 bits.
6. The digital-analog conversion circuit according to claim 1, wherein the digital-analog conversion circuit has a smaller number of bits than bits.
持つ２X−１個の抵抗を含むことを特徴とする請求項１
あるいは請求項５に記載のディジタル−アナログ変換回
路。9. The method of claim 1, wherein the first array of resistors includes 2 X −1 resistors having the same resistance value.
Alternatively, the digital-analog conversion circuit according to claim 5.
を持つ２Y個の抵抗を含むことを特徴とする請求項２に
記載のディジタル−アナログ変換回路。10. The digital-to-analog converter according to claim 2, wherein the second array of resistors includes 2 Y resistors having the same resistance value.
チ群の各両端に接続される２X個のスイッチを含むこと
を特徴とする請求項１あるいは請求項５に記載のディジ
タル−アナログ変換回路。11. The digital-to-analog conversion circuit according to claim 1, wherein the second switch group includes 2 X switches connected to both ends of the first switch group. .
選ばれた分配電圧が伝達される第３ノードと、前記抵抗
の相互接続点と前記第３ノードの間に連結される２Y個
のスイッチを含むことを特徴とする請求項１あるいは請
求項２あるいは請求項５に記載のディジタル−アナログ
変換回路。12. The selection means includes: a third node to which a distribution voltage selected according to the selection signal is transmitted; and 2 Y number of connection nodes connected between an interconnection point of the resistors and the third node. 6. The digital-to-analog conversion circuit according to claim 1, further comprising a switch.
信号に変換して出力するディジタル−アナログ変換回路
において、 前記Ｎビットのディジタル信号中、上位Ｘビット（ここ
で、Ｘは正の定数）をデコーディングして選択信号、非
選択信号及びこれらの相補信号を出力する上位ビットデ
コーダと、 前記Ｎビットのディジタル信号中、下位Ｙビット（ここ
で、Ｙは正の定数）をデコーディングして選択信号及び
非選択信号を出力する下位ビットデコーダと、 外部から基準電圧を印加してもらい、前記選択信号とこ
れの非選択信号に応じて第１レベルの上位基準電圧と第
２レベルの下位基準電圧を発生する電圧発生手段と、 前記第１レベルの上位基準電圧と第２レベルの下位基準
電圧差を同等に分配する電圧分配手段と、 前記分配された電圧中、一つを選ぶための選択手段を含
むことを特徴とするディジタル−アナログ変換回路。13. A digital-analog conversion circuit for converting an N-bit digital signal into an analog signal and outputting the analog signal, wherein upper X bits (X is a positive constant) in the N-bit digital signal are decoded. An upper bit decoder that outputs a selection signal, a non-selection signal, and a complementary signal thereof; and a lower Y bit (where Y is a positive constant) in the N-bit digital signal. A lower bit decoder for outputting a non-selection signal, and having a reference voltage applied from outside, generating a first level upper reference voltage and a second level lower reference voltage in response to the selection signal and the non-selection signal Voltage generating means for performing the same operation; voltage distributing means for equally distributing the difference between the first level upper reference voltage and the second level lower reference voltage; Among digital characterized in that it comprises a selection means for selecting one - analog conversion circuit.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR199748110 | 1997-09-22 | ||
| KR1019970048110A KR100304194B1 (en) | 1997-09-22 | 1997-09-22 | Digital-analog converter for high-integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186908A true JPH11186908A (en) | 1999-07-09 |
Family
ID=19521500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10268705A Pending JPH11186908A (en) | 1997-09-22 | 1998-09-22 | Digital/analog conversion circuit for high integration |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH11186908A (en) |
| KR (1) | KR100304194B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006005675A (en) * | 2004-06-17 | 2006-01-05 | Fujitsu Ltd | Digital-to-analog converting circuit |
| JP2008160782A (en) * | 2006-01-31 | 2008-07-10 | Matsushita Electric Ind Co Ltd | Digital-to-analog converter |
-
1997
- 1997-09-22 KR KR1019970048110A patent/KR100304194B1/en not_active IP Right Cessation
-
1998
- 1998-09-22 JP JP10268705A patent/JPH11186908A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006005675A (en) * | 2004-06-17 | 2006-01-05 | Fujitsu Ltd | Digital-to-analog converting circuit |
| JP2008160782A (en) * | 2006-01-31 | 2008-07-10 | Matsushita Electric Ind Co Ltd | Digital-to-analog converter |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990026127A (en) | 1999-04-15 |
| KR100304194B1 (en) | 2001-11-22 |
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