JPH11186894A - Output buffer circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide the output buffer circuit whose entire current consumption is suppressed by minimizing the consumption of a through-current flowing when a main clock is received. SOLUTION: The output buffer circuit 30 drives a load circuit 91 and is provided with a control section and a drive section. The control section receives an input signal Sk and a 1st control section Sa that denotes whether the load circuit is in an operating state or a non-operating state and produces a 2nd control signal and the drive section receiving the 2nd control signal generates a drive signal Sn to drive the load circuit.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明が属する技術分野】本発明は、出力バッファ回路
に関し、特に負荷に応じて消費電流を抑えることのでき
る出力バッファ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit, and more particularly to an output buffer circuit capable of suppressing current consumption according to a load.

【０００２】[0002]

【従来の技術】従来から、負荷回路に対してメインクロ
ックを供給する場合には、出力バッファ回路が用いられ
る。図７に出力バッファ回路の使用例を示す。図７に示
すように、メインクロックを各負荷回路Ａ，Ｂ，Ｃへ供
給する場合、各負荷回路Ａ，Ｂ，Ｃが十分動作するよう
に出力バッファ回路１０が使用される。出力バッファ回
路１０は、図８に示すように、例えばＣＭＯＳ回路１１
で構成される。ＣＭＯＳ回路１１は、電源とアースとの
間に直列に接続された、P−ｃｈのＭＯＳトランジスタ
１２とＮ−ｃｈのＭＯＳトランジスタ１３とを備えてい
る。2. Description of the Related Art Conventionally, when a main clock is supplied to a load circuit, an output buffer circuit is used. FIG. 7 shows an example of use of the output buffer circuit. As shown in FIG. 7, when the main clock is supplied to each of the load circuits A, B, and C, the output buffer circuit 10 is used so that each of the load circuits A, B, and C operates sufficiently. The output buffer circuit 10 includes, for example, a CMOS circuit 11 as shown in FIG.
It consists of. The CMOS circuit 11 includes a P-ch MOS transistor 12 and an N-ch MOS transistor 13 connected in series between a power supply and a ground.

【０００３】ＣＭＯＳ回路１１に「Ｈｉ」のメインクロ
ック信号Ｓｋが入力されると、P−ｃｈのＭＯＳトラン
ジスタ１２は「ＯＦＦ」となり、Ｎ−ｃｈのＭＯＳトラ
ンジスタ１３は「ＯＮ」となり、ＣＭＯＳ回路１１から
は「Ｌｏｗ」信号（メインクロックの反転信号Ｓｎ）が
各負荷回路Ａ，Ｂ，Ｃに出力される。反対に、メインク
ロック信号Ｓｋが「Ｌｏｗ」であるときには、反転信号
Ｓｎとして「Ｈｉ」信号が出力される。When a "Hi" main clock signal Sk is input to the CMOS circuit 11, the P-ch MOS transistor 12 is turned "OFF", the N-ch MOS transistor 13 is turned "ON", and the CMOS circuit 11 Outputs a “Low” signal (inverted signal Sn of the main clock) to each of the load circuits A, B, and C. Conversely, when the main clock signal Sk is “Low”, a “Hi” signal is output as the inverted signal Sn.

【０００４】この場合、出力バッファ回路１０の駆動能
力は、ＣＭＯＳ回路１１を構成するN−ｃｈ、P−ｃｈの
各ＭＯＳトランジスタ１２，１３に流れるドレイン電流
Ｉｄによって決定される。出力バッファ回路１０の駆動
能力（ドレイン電流Ｉｄ）は、各負荷回路Ａ，Ｂ，Ｃの
全てが同時に動作する（すなわち、パワーコントロール
信号Ｓａ，Ｓｂ，Ｓｃの全てが「Ｈｉ」であり各負荷回
路Ａ，Ｂ，Ｃの全てがパワーオン状態にある）場合に対
応可能な大きさが求められる。In this case, the driving capability of the output buffer circuit 10 is determined by the drain current Id flowing through the N-ch and P-ch MOS transistors 12 and 13 constituting the CMOS circuit 11. The drive capability (drain current Id) of the output buffer circuit 10 is such that all of the load circuits A, B, and C operate simultaneously (that is, all of the power control signals Sa, Sb, and Sc are “Hi” and (A, B, and C are all in the power-on state).

【０００５】ドレイン電流Ｉｄは、以下のグラジュアル
・チャネル近似式（１）により表わすことができる。式
（１）から、ドレイン電流Ｉｄは、各ＭＯＳトランジス
タ１２，１３のサイズである（Ｗ／Ｌ）の値を変えるこ
とで任意に設定できることが分かる。 Ｉｄ＝（Ｗ／Ｌ）・μn・Ｃox｛（Ｖg−Ｖt）Ｖd−０．５Ｖd・Ｖd｝ 式（１） ここで、Ｖｄ≧Ｖg−Ｖtの場合、ドレイン電流Ｉｄが飽
和するときの最大ドレイン電流Ｉｄmaxは、 Ｉｄmax＝０．５（Ｗ／Ｌ）・μn・Ｃox・（Ｖg−Ｖt）
（Ｖg−Ｖt） となる。ただし、 Ｗ：ＭＯＳトランジスタのゲート（チャネル）幅 Ｌ：ＭＯＳトランジスタのゲート（チャネル）長 μn：電子の移動度 Ｃox：単位面積当たりのゲート酸化膜静電容量 Ｖd：ドレイン電圧 Ｖg：ゲート電圧 Ｖt：しきい値電圧 をそれぞれ示している。[0005] The drain current Id can be expressed by the following approximate expression (1) of a channel. From equation (1), it can be seen that the drain current Id can be arbitrarily set by changing the value of (W / L), which is the size of each of the MOS transistors 12 and 13. Id = (W / L) · μn · Cox {(Vg−Vt) Vd−0.5 Vd · Vd} Equation (1) Here, when Vd ≧ Vg−Vt, the maximum drain when the drain current Id is saturated The current Idmax is as follows: Idmax = 0.5 (W / L) · μn · Cox · (Vg−Vt)
(Vg-Vt). Here, W: gate (channel) width of the MOS transistor L: gate (channel) length of the MOS transistor μn: electron mobility Cox: gate oxide film capacitance per unit area Vd: drain voltage Vg: gate voltage Vt: The threshold voltages are shown respectively.

【０００６】[0006]

【発明が解決しようとする課題】ところで、上記式
（１）において（Ｗ／Ｌ）の値を大きく設定すれば、ド
レイン電流Ｉｄが増えて出力バッファ回路１０の駆動能
力が上がる。しかしながら、それは、同時にＣＭＯＳ回
路１１で構成された出力バッファ回路１０の全消費電流
量（ドレイン電流Ｉｄの消費量をはじめとする）の増加
を意味する。By the way, if the value of (W / L) is set to be large in the above equation (1), the drain current Id increases and the driving capability of the output buffer circuit 10 increases. However, this also means that the total current consumption (including the drain current Id consumption) of the output buffer circuit 10 constituted by the CMOS circuit 11 increases.

【０００７】ここで、出力バッファ回路１０における全
消費電流には、前記ドレイン電流Ｉｄと、貫通電流（メ
インクロック信号Ｓｋの切換わり時に両ＭＯＳトランジ
スタ１２，１３を電源からアースまで流れる電流）と、
各ＭＯＳトランジスタ１２，１３のリーク電流Ｉｌ（定
常状態で流れる電流）とが含まれる。Here, the total current consumption in the output buffer circuit 10 includes the drain current Id, a through current (a current flowing from the power supply to the ground through the MOS transistors 12 and 13 when the main clock signal Sk is switched), and
Leakage current Il (current flowing in a steady state) of each of the MOS transistors 12 and 13 is included.

【０００８】例えば、パワーコントロール信号Ｓａを
「Ｈｉ」にして負荷回路Ａをパワーオン状態とする一
方、パワーコントロール信号Ｓｂ，Ｓｃを「Ｌｏｗ」に
して負荷回路Ｂ，回路Ｃをパワーオフ状態とした場合を
考える。この場合、パワーオフ状態とされた負荷回路
Ｂ，負荷回路Ｃには、ドレイン電流Ｉｄが供給されない
ため、その分、出力バッファ回路１０での消費電流量は
削減される。For example, the power control signal Sa is set to "Hi" to turn on the load circuit A, and the power control signals Sb and Sc are set to "Low" to turn off the load circuits B and C. Consider the case. In this case, since the drain current Id is not supplied to the load circuits B and C in the power-off state, the amount of current consumed by the output buffer circuit 10 is reduced accordingly.

【０００９】しかしながら、出力バッファ回路１０で消
費される前記貫通電流の大きさは、負荷回路Ｂ，負荷回
路Ｃもまたパワーオン状態（パワーコントロール信号Ｓ
ｂ，Ｓｃもまた「Ｈｉ」の状態）のときと同じである。
つまり、貫通電流は、負荷回路Ａ，Ｂ，Ｃの各々がパワ
ーオン状態にあるかパワーオフ状態にあるかに無関係に
流れ、貫通電流の消費量は常に一定である。However, the magnitude of the through current consumed in the output buffer circuit 10 depends on whether the load circuits B and C are also in the power-on state (power control signal S).
b and Sc are also the same as in the case of “Hi”).
That is, the through current flows irrespective of whether each of the load circuits A, B, and C is in the power-on state or the power-off state, and the consumption amount of the through current is always constant.

【００１０】この理由は以下の通りである。貫通電流
は、出力バッファ回路１０に入力されるメインクロック
信号Ｓｋの「Ｈｉ」と「Ｌｏｗ」が切り換わる度に、電
源からアースに流れるものである。すなわち、貫通電流
は、負荷回路Ａ，Ｂ，Ｃに流れるわけではなく、出力バ
ッファ回路１０内部で消費されるため、貫通電流の流れ
の有無およびその流量は、負荷回路Ａ，Ｂ，Ｃの各々が
パワーオン／オフ状態のいずれであるかに無関係なので
ある。The reason is as follows. The through current flows from the power supply to the ground every time the “Hi” and “Low” of the main clock signal Sk input to the output buffer circuit 10 are switched. That is, since the through current does not flow through the load circuits A, B, and C, but is consumed inside the output buffer circuit 10, the presence or absence of the through current and the flow rate thereof are determined by each of the load circuits A, B, and C. Is in the power-on / off state.

【００１１】この場合、貫通電流の消費量は、前述した
（Ｗ／Ｌ）の値に影響される。出力バッファ回路１０に
おいて、（Ｗ／Ｌ）の値は、上記式（１）に基づき、各
負荷回路Ａ，Ｂ，Ｃを同時駆動可能なドレイン電流Ｉｄ
を発生できるように設定される。そして、その（Ｗ／
Ｌ）の値の大きさに従って、貫通電流の消費量が決定さ
れる。したがって、貫通電流の消費量を減らすには、出
力バッファ回路１０の駆動能力（ドレイン電流Ｉｄ）自
体を下げるか、メインクロック信号Ｓｋの発生を止めて
ＣＭＯＳ回路１１の動作を停止させるしかない。In this case, the consumption of the through current is affected by the value of (W / L). In the output buffer circuit 10, the value of (W / L) is a drain current Id that can simultaneously drive the load circuits A, B, and C based on the above equation (1).
Is set to be able to generate. And (W /
The amount of through current consumption is determined according to the value of L). Therefore, the only way to reduce the consumption of the through current is to lower the driving capability (drain current Id) of the output buffer circuit 10 or stop the operation of the CMOS circuit 11 by stopping the generation of the main clock signal Sk.

【００１２】出力バッファ回路１０は、負荷回路の回路
規模が大きくなると、多くの回路へメインクロックを供
給しなければならなくなり、それに従い駆動能力（ドレ
イン電流Ｉｄ）の増強が必要とされる。ここで、負荷回
路の回路規模の増大に伴い、ドレイン電流Ｉｄを増やす
には（Ｗ／Ｌ）の値を大きくする必要があり、それに連
れて出力バッファ回路１０の貫通電流の消費電流も大き
くなるという問題がある。The output buffer circuit 10 must supply a main clock to many circuits as the load circuit becomes large in scale, and accordingly the drive capability (drain current Id) needs to be increased. Here, as the circuit scale of the load circuit increases, it is necessary to increase the value of (W / L) in order to increase the drain current Id, and the consumption current of the through current of the output buffer circuit 10 increases accordingly. There is a problem.

【００１３】また、貫通電流は、出力バッファ回路１０
にメインクロック信号Ｓｋが入力される度に流れる。し
たがって、メインクロックの周波数が高くなる（時間当
たりのメインクロック信号Ｓｋの発生回数が増加する）
に連れて、貫通電流の消費電流量は大きくなる。よっ
て、メインクロックが高周波になればなるほど、貫通電
流の電流消費量が無視できない大きさとなる。The through current is output from the output buffer circuit 10.
Every time the main clock signal Sk is input to Therefore, the frequency of the main clock increases (the number of times the main clock signal Sk is generated per time increases).
, The consumption current of the through current increases. Therefore, the higher the frequency of the main clock becomes, the more the current consumption of the through current becomes nonnegligible.

【００１４】このことは、出力バッファ回路１０におい
て、全負荷回路Ａ，Ｂ，Ｃがパワーオフしているときに
消費される電流値（この電流値を「Ｐ」とする）と、全
負荷回路Ａ，Ｂ，Ｃがパワーオンしているときに消費さ
れる電流値（この電流値を「Ｑ」とする）との比率を考
えたときに、メインクロックが高周波になればなるほ
ど、前者Ｐの後者Ｑに対する比率が高くなることを意味
している。ここで、前記電流値Ｐは、貫通電流の電流値
（パワーオフしているときであってもパワーオン時と同
量である）のみである。これに対し、前記電流値Ｑは、
貫通電流の電流値（前記電流値Ｐの値）と、全負荷回路
Ａ，Ｂ，Ｃの各々に流れるドレイン電流Ｉｄの消費電流
値の合計である。このことから、特に電池などの小電源
により稼動され高周波のメインクロック信号Ｓｋを備え
た携帯機器装置などでは、前記電流値Ｐが可動時間を短
縮させる要因の一つとなっている。This means that in the output buffer circuit 10, the current value consumed when all the load circuits A, B, and C are powered off (this current value is referred to as "P") and the total load circuit Considering the ratio to the current value consumed when A, B, and C are powered on (this current value is referred to as "Q"), the higher the frequency of the main clock, the more the former P It means that the ratio to the latter Q becomes higher. Here, the current value P is only the current value of the through current (even when the power is off, the amount is the same as when the power is on). On the other hand, the current value Q is
This is the sum of the current value of the through current (the value of the current value P) and the current consumption value of the drain current Id flowing through each of the load circuits A, B, and C. For this reason, the current value P is one of the factors for shortening the operation time especially in a portable device which is operated by a small power source such as a battery and has a high frequency main clock signal Sk.

【００１５】本発明は、上記の問題を解消するためにな
されたもので、メインクロックを入力したときに流れる
貫通電流の消費量を最小限に抑えることにより、出力バ
ッファ回路全体としての消費電流量を抑えることのでき
る出力バッファ回路を提供することを目的としている。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem. By minimizing the amount of through current flowing when a main clock is input, the present invention can reduce the amount of current consumed by the entire output buffer circuit. It is an object of the present invention to provide an output buffer circuit capable of suppressing the above.

【００１６】[0016]

【課題を解決するための手段】本発明の出力バッファ回
路は、負荷回路を駆動するための出力バッファ回路であ
って、制御部と、駆動部とを備え、前記制御部は、入力
信号と、前記負荷回路が動作状態および非動作状態のい
ずれか一方にあるかを示す第１の制御信号とを入力して
第２の制御信号を発生し、前記駆動部は、前記第２の制
御信号から、前記負荷回路を駆動するための駆動信号を
発生する。An output buffer circuit according to the present invention is an output buffer circuit for driving a load circuit, comprising a control unit and a drive unit, wherein the control unit includes an input signal, A first control signal indicating whether the load circuit is in one of an operating state and a non-operating state, and generating a second control signal by inputting the first control signal; And a driving signal for driving the load circuit.

【００１７】本発明において、前記制御部は、前記第２
の制御信号として、前記駆動部を動作状態に設定する動
作状態設定信号、および前記駆動部を非動作状態に設定
する非動作状態設定信号のいずれか一方を出力し、前記
駆動部は、前記動作状態に設定されているときには前記
駆動信号を発生する一方、前記非動作状態に設定されて
いるときには前記駆動信号を発生しないとともに前記動
作状態に設定されているときに比べて前記駆動部での電
流消費量が少ない。[0017] In the present invention, the control section may control the second
Output one of an operation state setting signal for setting the driving unit to an operation state and a non-operation state setting signal for setting the driving unit to a non-operation state. The drive signal is generated when the state is set, while the drive signal is not generated when the state is set to the non-operation state and the current in the drive unit is smaller than when the state is set to the operation state. Low consumption.

【００１８】本発明において、前記入力信号は、２値信
号とされ、前記駆動部は、電源とアースとの間に直列に
接続されたＰＭＯＳトランジスタとＮＭＯＳトランジス
タとから構成されるＣＭＯＳ回路を備え、前記制御部
は、前記第２の制御信号として、前記駆動部の前記ＣＭ
ＯＳ回路の前記ＰＭＯＳトランジスタおよび前記ＮＭＯ
Ｓトランジスタを相補的にＯＮとして動作状態に設定す
る動作状態設定信号、ならびに前記駆動部の前記ＣＭＯ
Ｓ回路を非動作状態に設定する非動作状態設定信号のい
ずれか一方を出力し、前記駆動部の前記ＣＭＯＳ回路
は、前記動作状態に設定されているときには前記駆動信
号を発生する一方、前記非動作状態に設定されていると
きには前記電源から前記アースに貫通電流が流れないよ
うに前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトラ
ンジスタの双方がＯＦＦ状態とされている。In the present invention, the input signal is a binary signal, and the driving unit includes a CMOS circuit composed of a PMOS transistor and an NMOS transistor connected in series between a power supply and a ground, The control unit may output the CM of the driving unit as the second control signal.
The PMOS transistor and the NMO of the OS circuit
An operating state setting signal for setting an operating state by complementarily turning on an S transistor;
The CMOS circuit of the drive section outputs one of the non-operation state setting signals for setting the S circuit to the non-operation state, and the CMOS circuit of the drive section generates the drive signal when the operation circuit is set to the non-operation state. When the operation state is set, both the PMOS transistor and the NMOS transistor are turned off so that a through current does not flow from the power supply to the ground.

【００１９】本発明において、前記入力信号は、２値信
号とされ、前記駆動部は、電源とアースとの間に直列に
接続されたＰＭＯＳトランジスタとＮＭＯＳトランジス
タとから構成されるＣＭＯＳ回路を備え、前記制御部
は、ＡＮＤ回路と、ＯＲ回路と、ＮＯＴ回路とを備え、
前記ＡＮＤ回路には、前記入力信号と、前記第１の制御
信号とが入力され、前記ＯＲ回路には、前記入力信号
と、前記ＮＯＴ回路を経由した前記第１の制御信号とが
入力され、前記ＡＮＤ回路からの出力信号は、前記ＮＭ
ＯＳトランジスタのゲートに入力され、前記ＯＲ回路か
らの出力信号は、前記ＰＭＯＳトランジスタのゲートに
入力されている。In the present invention, the input signal is a binary signal, and the driving unit includes a CMOS circuit composed of a PMOS transistor and an NMOS transistor connected in series between a power supply and ground, The control unit includes an AND circuit, an OR circuit, and a NOT circuit,
The input signal and the first control signal are input to the AND circuit, and the input signal and the first control signal via the NOT circuit are input to the OR circuit, The output signal from the AND circuit is the NM
The input signal is input to the gate of the OS transistor, and the output signal from the OR circuit is input to the gate of the PMOS transistor.

【００２０】本発明において、複数の負荷回路を駆動す
るための出力バッファ回路であって、複数の制御部と、
複数の駆動部とを備え、前記複数の制御部の各々と、前
記複数の駆動部の各々とは、互いに対応付けられて組と
して構成され、前記組は複数設けられ、複数の前記組の
各々は、前記複数の負荷回路の各々に対応付けられ、前
記複数の組のうち第一組に含まれる第一制御部は、入力
信号と、前記第一組に対応付けられた第一負荷回路が動
作状態および非動作状態のいずれか一方にあるかを示す
第一負荷回路用第１制御信号を入力して、第一駆動部用
第２制御信号を生成し、前記第一組に含まれる第一駆動
部に、前記第一駆動部用第２制御信号を出力し、前記第
一駆動部は、前記第一駆動部用第２制御信号から、前記
第一負荷回路を駆動するための第一負荷回路用駆動信号
を生成し、前記第一負荷回路用駆動信号を前記第一負荷
回路に出力し、前記複数の組のうち第二組に含まれる第
二制御部は、入力信号と、前記第二組に対応付けられた
第二負荷回路が動作状態および非動作状態のいずれか一
方にあるかを示す第二負荷回路用第１制御信号を入力し
て、第二駆動部用第２制御信号を生成し、前記第二組に
含まれる第二駆動部に、前記第二駆動部用第２制御信号
を出力し、前記第二駆動部は、前記第二駆動部用第２制
御信号から、前記第二負荷回路を駆動するための第二負
荷回路用駆動信号を生成し、前記第二負荷回路用駆動信
号を前記第二負荷回路に出力する。According to the present invention, there is provided an output buffer circuit for driving a plurality of load circuits, comprising a plurality of control units;
A plurality of driving units, each of the plurality of control units and each of the plurality of driving units are configured as a set in association with each other, the plurality of sets are provided, and each of the plurality of sets is provided. Is associated with each of the plurality of load circuits, the first control unit included in the first set of the plurality of sets, the input signal, the first load circuit associated with the first set A first control signal for a first load circuit indicating whether the state is in an operation state or a non-operation state is input to generate a second control signal for a first driving unit, and a second control signal included in the first set is generated. Outputting a second control signal for the first driving unit to one driving unit, wherein the first driving unit outputs a first control signal for driving the first load circuit from the second control signal for the first driving unit. Generating a load circuit drive signal, outputting the first load circuit drive signal to the first load circuit, The second control unit included in the second set of the plurality of sets indicates an input signal and whether the second load circuit associated with the second set is in an operation state or a non-operation state. A second control signal for a second drive unit is generated by inputting a first control signal for a second load circuit, and a second control signal for the second drive unit is provided to a second drive unit included in the second set. The second drive unit generates a second load circuit drive signal for driving the second load circuit from the second control unit second control signal, and outputs the second load circuit drive signal. A drive signal is output to the second load circuit.

【００２１】本発明の出力バッファ回路において、前記
第一制御部は、前記第一駆動部用第２制御信号として、
前記第一駆動部を動作状態に設定する動作状態設定信
号、および前記第一駆動部を非動作状態に設定する非動
作状態設定信号のいずれか一方を出力し、前記第一駆動
部は、前記動作状態に設定されているときには前記第一
負荷回路用駆動信号を発生する一方、前記非動作状態に
設定されているときには前記第一負荷回路用駆動信号を
発生しないとともに前記動作状態に設定されているとき
に比べて前記第一駆動部での電流消費量が少なく、前記
第二制御部は、前記第二駆動部用第２制御信号として、
前記第二駆動部を動作状態に設定する動作状態設定信
号、および前記第二駆動部を非動作状態に設定する非動
作状態設定信号のいずれか一方を出力し、前記第二駆動
部は、前記動作状態に設定されているときには前記第二
負荷回路用駆動信号を発生する一方、前記非動作状態に
設定されているときには前記第二負荷回路用駆動信号を
発生しないとともに前記動作状態に設定されているとき
に比べて前記第二駆動部での電流消費量が少ない。In the output buffer circuit according to the present invention, the first control section may include, as the second control signal for the first drive section,
An operation state setting signal for setting the first drive unit to an operation state, and a non-operation state setting signal for setting the first drive unit to a non-operation state, the first drive unit includes: The first load circuit drive signal is generated when the operation state is set, and the first load circuit drive signal is not generated when the non-operation state is set. Current consumption in the first drive unit is smaller than when the second drive unit is the second control signal for the second drive unit,
An operation state setting signal for setting the second drive unit to an operation state, and one of a non-operation state setting signal for setting the second drive unit to a non-operation state, the second drive unit includes: When the operation state is set, the second load circuit drive signal is generated, while the non-operation state is set, the second load circuit drive signal is not generated and the operation state is set. Current consumption in the second drive unit is smaller than when the power is on.

【００２２】本発明の出力バッファ回路において、前記
入力信号は、２値信号とされ、前記第一駆動部は、電源
とアースとの間に直列に接続された第一ＰＭＯＳトラン
ジスタと第一ＮＭＯＳトランジスタとから構成される第
一ＣＭＯＳ回路を備え、前記第一制御部は、前記第一駆
動部用第２制御信号として、前記第一駆動部の前記第一
ＣＭＯＳ回路の前記第一ＰＭＯＳトランジスタおよび前
記第一ＮＭＯＳトランジスタを相補的にＯＮとして動作
状態に設定する動作状態設定信号、ならびに前記第一駆
動部の前記第一ＣＭＯＳ回路を非動作状態に設定する非
動作状態設定信号のいずれか一方を出力し、前記第一駆
動部の前記第一ＣＭＯＳ回路は、前記動作状態に設定さ
れているときには前記第一負荷回路用駆動信号を発生す
る一方、前記非動作状態に設定されているときには前記
電源から前記アースに貫通電流が流れないように前記第
一ＰＭＯＳトランジスタおよび前記第一ＮＭＯＳトラン
ジスタの双方がＯＦＦ状態とされ、前記第二駆動部は、
電源とアースとの間に直列に接続された第二ＰＭＯＳト
ランジスタと第二ＮＭＯＳトランジスタとから構成され
る第二ＣＭＯＳ回路を備え、前記第二制御部は、前記第
二駆動部用第２制御信号として、前記第二駆動部の前記
第二ＣＭＯＳ回路の前記第二ＰＭＯＳトランジスタおよ
び前記第二ＮＭＯＳトランジスタを相補的にＯＮとして
動作状態に設定する動作状態設定信号、ならびに前記第
二駆動部の前記第二ＣＭＯＳ回路を非動作状態に設定す
る非動作状態設定信号のいずれか一方を出力し、前記第
二駆動部の前記第二ＣＭＯＳ回路は、前記動作状態に設
定されているときには前記第二負荷回路用駆動信号を発
生する一方、前記非動作状態に設定されているときには
前記電源から前記アースに貫通電流が流れないように前
記第二ＰＭＯＳトランジスタおよび前記第二ＮＭＯＳト
ランジスタの双方がＯＦＦ状態とされている。In the output buffer circuit according to the present invention, the input signal is a binary signal, and the first driver includes a first PMOS transistor and a first NMOS transistor connected in series between a power supply and a ground. A first CMOS circuit comprising the first PMOS transistor and the first PMOS transistor of the first CMOS circuit of the first drive unit as the second control signal for the first drive unit. One of an operation state setting signal for setting the first NMOS transistor to the complementary ON state and setting the operation state, and a non-operation state setting signal for setting the first CMOS circuit of the first driver to the non-operation state are output. The first CMOS circuit of the first driver generates the first load circuit drive signal while being set to the operating state, while the non-operating circuit generates the first load circuit drive signal. Both of said first PMOS transistor and the first NMOS transistor so as not through current flows into the ground from the power supply when it is set to the state is set to the OFF state, the second drive unit,
A second CMOS circuit including a second PMOS transistor and a second NMOS transistor connected in series between a power supply and a ground, wherein the second control unit includes a second control signal for the second drive unit. An operation state setting signal that sets the second PMOS transistor and the second NMOS transistor of the second CMOS circuit of the second drive section to an ON state complementarily and sets the operation state; and the second drive section of the second drive section. And outputting one of the non-operation state setting signals for setting the two CMOS circuits to the non-operation state, wherein the second CMOS circuit of the second driving unit is configured to output the second load circuit when the operation state is set. While the second PMOS transistor is not being operated, the second PMOS transistor is set so that a through current does not flow from the power supply to the ground. Both Njisuta and the second NMOS transistor is turned OFF.

【００２３】本発明の出力バッファ回路において、前記
入力信号は、２値信号とされ、前記第一駆動部は、電源
とアースとの間に直列に接続された第一ＰＭＯＳトラン
ジスタと第一ＮＭＯＳトランジスタとから構成される第
一ＣＭＯＳ回路を備え、前記第一制御部は、第一ＡＮＤ
回路と、第一ＯＲ回路と、第一ＮＯＴ回路とを備え、前
記第一ＡＮＤ回路には、前記入力信号と、前記第一負荷
回路用第１制御信号とが入力され、前記第一ＯＲ回路に
は、前記入力信号と、前記第一ＮＯＴ回路を経由した前
記第一負荷回路用第１制御信号とが入力され、前記第一
ＡＮＤ回路からの出力信号は、前記第一ＮＭＯＳトラン
ジスタの第一ゲートに入力され、前記第一ＯＲ回路から
の出力信号は、前記第一ＰＭＯＳトランジスタの第一ゲ
ートに入力され、前記第二駆動部は、電源とアースとの
間に直列に接続された第二ＰＭＯＳトランジスタと第二
ＮＭＯＳトランジスタとから構成される第二ＣＭＯＳ回
路を備え、前記第二制御部は、第二ＡＮＤ回路と、第二
ＯＲ回路と、第二ＮＯＴ回路とを備え、前記第二ＡＮＤ
回路には、前記入力信号と、前記第二負荷回路用第１制
御信号とが入力され、前記第二ＯＲ回路には、前記入力
信号と、前記第二ＮＯＴ回路を経由した前記第二負荷回
路用第１制御信号とが入力され、前記第二ＡＮＤ回路か
らの出力信号は、前記第二ＮＭＯＳトランジスタの第二
ゲートに入力され、前記第二ＯＲ回路からの出力信号
は、前記第二ＰＭＯＳトランジスタの第二ゲートに入力
されている。In the output buffer circuit according to the present invention, the input signal is a binary signal, and the first driver includes a first PMOS transistor and a first NMOS transistor connected in series between a power supply and a ground. And a first CMOS circuit comprising:
A first OR circuit, a first OR circuit, and a first NOT circuit. The first AND circuit receives the input signal and the first control signal for the first load circuit. Receives the input signal and the first control signal for the first load circuit via the first NOT circuit, and outputs an output signal from the first AND circuit to a first signal of the first NMOS transistor. An input signal is input to a gate, an output signal from the first OR circuit is input to a first gate of the first PMOS transistor, and the second driver is a second driver connected in series between a power supply and ground. A second CMOS circuit including a PMOS transistor and a second NMOS transistor, wherein the second control unit includes a second AND circuit, a second OR circuit, and a second NOT circuit;
The input signal and the first control signal for the second load circuit are input to a circuit, and the input signal and the second load circuit via the second NOT circuit are input to the second OR circuit. The first control signal is input to the second AND circuit, the output signal from the second AND circuit is input to the second gate of the second NMOS transistor, and the output signal from the second OR circuit is the second PMOS transistor Is input to the second gate.

【００２４】本発明の出力バッファ回路は、複数の負荷
回路を駆動するための出力バッファ回路であって、複数
の制御部と、複数の駆動部とを備え、前記複数の制御部
の各々と、前記複数の駆動部の各々とは、互いに対応付
けられて組として構成され、前記組は複数設けられ、前
記複数の負荷回路は、同時に動作状態とされる一又は二
以上の前記負荷回路が構成要素とされてなる群を単位と
して複数に分類され、複数の前記組の各々は、複数の前
記群の各々に対応付けられ、前記複数の組のうち第一組
に含まれる第一制御部は、入力信号と、前記第一組に対
応付けられた第一群に含まれる第一群所属負荷回路が動
作状態および非動作状態のいずれか一方にあるかを示す
第一群所属負荷回路用第１制御信号を入力して、第一駆
動部用第２制御信号を生成し、前記第一組に含まれる第
一駆動部に、前記第一駆動部用第２制御信号を出力し、
前記第一駆動部は、前記第一駆動部用第２制御信号か
ら、前記第一群所属負荷回路を駆動するための第一群所
属負荷回路用駆動信号を生成して、前記第一群所属負荷
回路用駆動信号を前記第一群所属負荷回路に出力し、前
記複数の組のうち第二組に含まれる第二制御部は、入力
信号と、前記第二組に対応付けられた第二群に含まれる
第二群所属負荷回路が動作状態および非動作状態のいず
れか一方にあるかを示す第二群所属負荷回路用第１制御
信号を入力して、第二駆動部用第２制御信号を生成し、
前記第二組に含まれる第二駆動部に、前記第二駆動部用
第２制御信号を出力し、前記第二駆動部は、前記第二駆
動部用第２制御信号から、前記第二群所属負荷回路を駆
動するための第二群所属負荷回路用駆動信号を生成し
て、前記第二群所属負荷回路用駆動信号を前記第二群所
属負荷回路に出力する。An output buffer circuit according to the present invention is an output buffer circuit for driving a plurality of load circuits, the output buffer circuit including a plurality of control units, a plurality of drive units, and each of the plurality of control units. Each of the plurality of driving units is configured as a set in association with each other, the plurality of sets are provided, and the plurality of load circuits are configured by one or more of the load circuits that are simultaneously operated. Classified into a plurality of groups as a unit as a unit, each of the plurality of sets is associated with each of the plurality of groups, the first control unit included in the first set of the plurality of sets, , An input signal, a first group belonging load circuit for the first group belonging load circuit indicating whether the first group belonging load circuit included in the first group associated with the first group is in an operating state or a non-operating state. 1 control signal, and the second control signal for the first drive unit. Generates, in the first driving unit included in the first set, and outputs a second control signal for the first drive unit,
The first drive unit generates a first group belonging load circuit drive signal for driving the first group belonging load circuit from the first drive unit second control signal, and generates the first group belonging load circuit. A load circuit drive signal is output to the first group belonging load circuit, and a second control unit included in the second group among the plurality of groups includes an input signal and a second signal associated with the second group. The first control signal for the second group belonging load circuit indicating whether the second group belonging load circuit included in the group is in the operating state or the non-operating state is input, and the second control for the second driving unit is performed. Generate a signal,
Outputting a second control signal for the second drive unit to a second drive unit included in the second group, wherein the second drive unit outputs the second group from the second control signal for the second drive unit; A second group belonging load circuit drive signal for driving the belonging group load circuit is generated, and the second group belonging load circuit drive signal is output to the second group belonging load circuit.

【００２５】本発明のクロック発生装置は、負荷回路を
駆動するためのクロック発生装置であって、クロック信
号を発生するクロック信号発生部と、制御部と、駆動部
とを備えてなり、前記制御部は、前記クロック信号発生
部が発生した前記クロック信号と、前記負荷回路が動作
状態および非動作状態のいずれか一方にあるかを示す第
１の制御信号とを入力して第２の制御信号を発生し、前
記駆動部は、前記第２の制御信号から、前記負荷回路を
駆動するための駆動信号を発生する。A clock generator according to the present invention is a clock generator for driving a load circuit, comprising: a clock signal generator for generating a clock signal; a controller; and a driver. A second control signal receiving the clock signal generated by the clock signal generation unit and a first control signal indicating whether the load circuit is in an operation state or a non-operation state; And the drive section generates a drive signal for driving the load circuit from the second control signal.

【００２６】本発明の負荷回路の駆動方法は、入力信号
と、前記負荷回路が動作状態および非動作状態のいずれ
か一方にあるかを示す第１の制御信号とを入力して第２
の制御信号を発生し、前記第２の制御信号から、前記負
荷回路を駆動するための駆動信号を発生する。According to a method of driving a load circuit of the present invention, an input signal and a first control signal indicating whether the load circuit is in an operating state or a non-operating state are input to a second circuit.
And a drive signal for driving the load circuit is generated from the second control signal.

【００２７】本発明において、前記第２の制御信号とし
て、前記駆動信号を発生させるように設定する動作状態
設定信号、および前記駆動信号を発生させないように設
定する非動作状態設定信号のいずれか一方を出力し、前
記第２の制御信号が前記非動作状態設定信号であるとき
には前記駆動信号を発生しない。In the present invention, as the second control signal, one of an operation state setting signal set to generate the drive signal and a non-operation state set signal set to not generate the drive signal And the drive signal is not generated when the second control signal is the non-operation state setting signal.

【００２８】[0028]

【発明の実施の形態】以下、添付図面を参照して本発明
の一実施の形態について説明する。第１の実施形態は、
出力バッファ回路に関するものである。図１に示すよう
に、本実施形態に係る出力バッファ回路２０は、メイン
クロック信号（入力信号、２値のパルス信号）Ｓｋを発
生するメインクロック発生部（クロック信号発生部）１
５と、前記メインクロック信号Ｓｋに対応した信号（駆
動信号）Ｓｎで動作する各負荷回路（第一負荷回路、第
二負荷回路、第三負荷回路）９１，９２，９３との間に
設けられている。An embodiment of the present invention will be described below with reference to the accompanying drawings. In the first embodiment,
It relates to an output buffer circuit. As shown in FIG. 1, an output buffer circuit 20 according to the present embodiment includes a main clock generator (clock signal generator) 1 that generates a main clock signal (input signal, binary pulse signal) Sk.
5 and each of the load circuits (first load circuit, second load circuit, third load circuit) 91, 92, 93 operated by a signal (drive signal) Sn corresponding to the main clock signal Sk. ing.

【００２９】出力バッファ回路２０の入力部は、メイン
クロック発生部１５と接続され、前記入力部には、メイ
ンクロック発生部１５で発生した前記メインクロック信
号Ｓｋが入力される。一方、出力バッファ回路２０の出
力部は、並列配置された前記各負荷回路９１，９２，９
３の各々と接続（ワイヤードＯＲ接続）され、各負荷回
路９１，９２，９３に対してメインクロック信号Ｓｋの
反転信号Ｓｎ（メインクロック信号Ｓｋに対応した信
号）を出力する。The input section of the output buffer circuit 20 is connected to the main clock generating section 15, and the main clock signal Sk generated by the main clock generating section 15 is input to the input section. On the other hand, the output section of the output buffer circuit 20 is connected to the load circuits 91, 92, 9 arranged in parallel.
3 (wired OR connection), and outputs an inverted signal Sn of the main clock signal Sk (a signal corresponding to the main clock signal Sk) to each of the load circuits 91, 92, and 93.

【００３０】各負荷回路９１，９２，９３には、それぞ
れパワーコントロール信号Ｓａ，Ｓｂ，Ｓｃが入力され
る。各負荷回路９１，９２，９３が動作状態（パワーオ
ン状態）および非動作状態（パワーオフ状態）のいずれ
に設定されるかは、各パワーコントロール信号（第１の
制御信号）Ｓａ，Ｓｂ，Ｓｃで決定される。すなわち、
パワーコントロール信号Ｓａが「Ｈｉ」である場合に負
荷回路９１がパワーオン状態とされ、パワーコントロー
ル信号Ｓａが「Ｌｏｗ」である場合に負荷回路９１がパ
ワーオフ状態とされる。パワーコントロール信号Ｓｂと
負荷回路９２との関係、およびパワーコントロール信号
Ｓｃと負荷回路９３との関係も同様である。パワーコン
トロール信号Ｓａ，Ｓｂ，Ｓｃのそれぞれは、出力バッ
ファ回路２０にも入力される。Power control signals Sa, Sb, Sc are input to the load circuits 91, 92, 93, respectively. Whether each of the load circuits 91, 92, and 93 is set to an operation state (power-on state) or a non-operation state (power-off state) is determined by each power control signal (first control signal) Sa, Sb, Sc. Is determined. That is,
When the power control signal Sa is “Hi”, the load circuit 91 is turned on, and when the power control signal Sa is “Low”, the load circuit 91 is turned off. The same applies to the relationship between the power control signal Sb and the load circuit 92, and the relationship between the power control signal Sc and the load circuit 93. Each of the power control signals Sa, Sb, Sc is also input to the output buffer circuit 20.

【００３１】出力バッファ回路２０をＣＭＯＳ回路で実
現した例を図２に示す。図２を参照して、出力バッファ
回路２０の回路構成を説明する。出力バッファ回路２０
は、３つのＣＭＯＳ回路（インバーター）３０，４０，
５０と、各ＣＭＯＳ回路３０，４０，５０のそれぞれ前
段に設けられたパワーオン制御部６０，７０，８０とを
備えている。なお、ＣＭＯＳ回路３０，４０，５０の数
と、負荷回路９１，９２，９３の数とは同じ（「３」）
とされている。FIG. 2 shows an example in which the output buffer circuit 20 is realized by a CMOS circuit. The circuit configuration of the output buffer circuit 20 will be described with reference to FIG. Output buffer circuit 20
Are three CMOS circuits (inverters) 30, 40,
50, and power-on control units 60, 70, 80 provided at the preceding stages of the CMOS circuits 30, 40, 50, respectively. Note that the number of CMOS circuits 30, 40, and 50 is the same as the number of load circuits 91, 92, and 93 ("3").
It has been.

【００３２】ＣＭＯＳ回路３０，４０，５０は、いずれ
も、Ｐ−ｃｈのＭＯＳトランジスタ３１，４１，５１
と、Ｎ−ｃｈのＭＯＳトランジスタ３２，４２，５２と
を備えている。ＣＭＯＳ回路３０，４０，５０の入出力
部の接続関係は、同一であるため、ここでは、ＣＭＯＳ
回路３０を中心について説明する。ＣＭＯＳ回路３０の
出力部（両ＭＯＳトランジスタ３１，３２の共通のドレ
イン）３３と、ＣＭＯＳ回路４０の出力部４３と、ＣＭ
ＯＳ回路５０の出力部５３は、互いに直列に接続され、
前述した通り並列配置の負荷回路９１，９２，９３に接
続されている。ＣＭＯＳ回路３０において、Ｐ−ｃｈの
ＭＯＳトランジスタ３１のゲートが入力部３４であり、
Ｎ−ｃｈのＭＯＳトランジスタ３２のゲートが入力部３
５である。The CMOS circuits 30, 40, 50 are all P-ch MOS transistors 31, 41, 51
And N-ch MOS transistors 32, 42 and 52. Since the connection relationship between the input / output units of the CMOS circuits 30, 40, and 50 is the same,
The circuit 30 will be mainly described. An output section 33 of the CMOS circuit 30 (a common drain of both the MOS transistors 31 and 32), an output section 43 of the CMOS circuit 40,
The output units 53 of the OS circuit 50 are connected in series with each other,
As described above, they are connected to the load circuits 91, 92, 93 arranged in parallel. In the CMOS circuit 30, the gate of the P-ch MOS transistor 31 is the input unit 34,
The gate of the N-ch MOS transistor 32 is connected to the input unit 3.
5

【００３３】パワーオン制御部（制御部）６０，７０，
８０は、それらの回路構成が同一であるため、ここで
は、パワーオン制御部（第一制御部）６０について説明
し、パワーオン制御部７０，８０についての詳細な説明
は省略する。なお、ＣＭＯＳ回路３０とパワーオン制御
部６０とは、組（第一組）として構成されている。同様
に、ＣＭＯＳ回路４０とパワーオン制御部７０とは、組
（第二組）として構成され、ＣＭＯＳ回路５０とパワー
オン制御部８０とは、組（第三組）として構成されてい
る。前記第一組は、第一負荷回路９１に対応付けられ、
前記第二組は、第二負荷回路９２に対応付けられ、前記
第三組は、第三負荷回路９３に対応付けられている。Power-on control units (control units) 60, 70,
Since the circuits 80 have the same circuit configuration, the power-on control unit (first control unit) 60 will be described here, and the detailed description of the power-on control units 70 and 80 will be omitted. Note that the CMOS circuit 30 and the power-on control unit 60 are configured as a set (first set). Similarly, the CMOS circuit 40 and the power-on control unit 70 are configured as a set (second set), and the CMOS circuit 50 and the power-on control unit 80 are configured as a set (third set). The first set is associated with the first load circuit 91,
The second set is associated with a second load circuit 92, and the third set is associated with a third load circuit 93.

【００３４】パワーオン制御部６０は、２つの入力端子
と２つの出力端子を有している。前記２つの入力端子
は、メインクロック発生部１５で発生したメインクロッ
ク信号Ｓｋを入力するためのクロック入力端子６１と、
パワーコントロール信号Ｓａを入力するためのパワーオ
ン端子６２である。前記２つの出力端子は、ＣＭＯＳ回
路３０の入力部３４に接続される第１の出力端子６３
と、入力部３５に接続される第２の出力端子６４であ
る。The power-on control section 60 has two input terminals and two output terminals. A clock input terminal 61 for inputting a main clock signal Sk generated by the main clock generator 15;
A power-on terminal 62 for inputting a power control signal Sa. The two output terminals are connected to a first output terminal 63 connected to the input unit 34 of the CMOS circuit 30.
And a second output terminal 64 connected to the input unit 35.

【００３５】パワーオン制御部６０の内部は、ＡＮＤ回
路６５と、ＯＲ回路６６と、ＮＯＴ回路６７とを備えて
いる。ＡＮＤ回路６５には、クロック入力端子６１から
入力したメインクロック信号Ｓｋと、パワーオン端子６
２から入力したパワーコントロール信号（第一負荷回路
用第１制御信号）Ｓａが入力される。ＡＮＤ回路６５の
出力部は、第２の出力端子６４と接続されている。The power-on control unit 60 includes an AND circuit 65, an OR circuit 66, and a NOT circuit 67. The AND circuit 65 has a main clock signal Sk input from the clock input terminal 61 and a power-on terminal 6.
2, a power control signal (first control signal for first load circuit) Sa is input. The output of the AND circuit 65 is connected to the second output terminal 64.

【００３６】ＮＯＴ回路６７は、パワーオン端子６２と
ＯＲ回路６６の第１の入力部との間に接続され、その入
力部にはパワーコントロール信号Ｓａが入力され、その
出力信号は前記ＯＲ回路６６の第１の入力部に出力され
る。ＯＲ回路６６には、ＮＯＴ回路６７によって生成さ
れたパワーコントロール信号Ｓａの反転信号と、クロッ
ク入力端子６１から入力したメインクロック信号Ｓｃと
が入力される。ＯＲ回路６６の出力部は、第１の出力端
子６３と接続されている。The NOT circuit 67 is connected between the power-on terminal 62 and a first input of the OR circuit 66. The power control signal Sa is input to the input of the NOT circuit 67, and the output signal is output from the OR circuit 66. Is output to the first input unit. The inverted signal of the power control signal Sa generated by the NOT circuit 67 and the main clock signal Sc input from the clock input terminal 61 are input to the OR circuit 66. The output of the OR circuit 66 is connected to the first output terminal 63.

【００３７】ここで、ＣＭＯＳ回路３０の駆動能力（Ｐ
ＭＯＳトランジスタ３１またはＮＭＯＳトランジスタ３
２を流れるドレイン電流Ｉｄの大きさ）は、負荷回路９
１が動作可能な最小駆動能力とされている。ＣＭＯＳ回
路４０の駆動能力は、負荷回路９２が動作可能な最小駆
動能力とされている。ＣＭＯＳ回路５０の駆動能力は、
負荷回路９３が動作可能な最小駆動能力とされている。
すなわち、ＣＭＯＳ回路３０のドレイン電流Ｉｄの値
は、負荷回路９１が動作可能な最小値とされる。そし
て、そのドレイン電流Ｉｄの値および上記式（１）に基
づき、ＰＭＯＳトランジスタ３１およびＮＭＯＳトラン
ジスタ３２の各々の（ゲート幅Ｗ／ゲート長Ｌ）の値が
設定される。Here, the driving capability of the CMOS circuit 30 (P
MOS transistor 31 or NMOS transistor 3
2) (the magnitude of the drain current Id flowing through the load circuit 9).
1 is the operable minimum drive capacity. The driving capability of the CMOS circuit 40 is the minimum driving capability at which the load circuit 92 can operate. The driving capability of the CMOS circuit 50 is as follows.
The minimum drive capability at which the load circuit 93 can operate is set.
That is, the value of the drain current Id of the CMOS circuit 30 is set to the minimum value at which the load circuit 91 can operate. Then, the value of (gate width W / gate length L) of each of the PMOS transistor 31 and the NMOS transistor 32 is set based on the value of the drain current Id and the above equation (1).

【００３８】ＰＭＯＳトランジスタ４１およびＮＭＯＳ
トランジスタ４２の各々の（ゲート幅Ｗ／ゲート長Ｌ）
の値、およびＰＭＯＳトランジスタ５１およびＮＭＯＳ
トランジスタ５２の各々の（ゲート幅Ｗ／ゲート長Ｌ）
の値についても、上記と同様に設定される。PMOS transistor 41 and NMOS
Each of the transistors 42 (gate width W / gate length L)
And the PMOS transistor 51 and the NMOS
Each of the transistors 52 (gate width W / gate length L)
Is set in the same manner as described above.

【００３９】次に、出力バッファ回路２０の動作につい
て説明する。例えば、負荷回路９１をパワーオンとし負
荷回路９２，９３をパワーオフする場合、すなわち、パ
ワーコントロール信号Ｓａが「Ｈｉ」、パワーコントロ
ール信号Ｓｂ，Ｓｃが「Ｌｏｗ」である場合について説
明する。Next, the operation of the output buffer circuit 20 will be described. For example, a case where the load circuit 91 is powered on and the load circuits 92 and 93 are powered off, that is, a case where the power control signal Sa is “Hi” and the power control signals Sb and Sc are “Low” will be described.

【００４０】パワーコントロール信号Ｓｂ，Ｓｃが「Ｌ
ｏｗ」であることから、パワーオン端子７２，８２には
「Ｌｏｗ」信号が入力される。よって、ＡＮＤ回路７
５，８５においては、クロック入力端子７１，８１から
入力されるメインクロック信号Ｓｋの「Ｈｉ」または
「Ｌｏｗ」によらず、第２の出力端子（ＡＮＤ回路７
５，８５の出力）７４，８４は「Ｌｏｗ」固定となる。When the power control signals Sb and Sc are "L"
Therefore, the “Low” signal is input to the power-on terminals 72 and 82 because the signal is “low”. Therefore, the AND circuit 7
5 and 85, the second output terminal (AND circuit 7) regardless of “Hi” or “Low” of the main clock signal Sk input from the clock input terminals 71 and 81.
5, 85) are fixed at “Low”.

【００４１】また、ＯＲ回路７６，８６においては、Ｎ
ＯＴ回路７７，８７によってパワーオン端子７２，８２
からの「Ｌｏｗ」信号が反転され「Ｈｉ」信号となって
入力される。よって、ＯＲ回路７６，８６においては、
クロック入力端子７１，８１から入力されるメインクロ
ック信号Ｓｋの「Ｈｉ」または「Ｌｏｗ」によらず、第
１の出力端子（ＯＲ回路７６，８６の出力）７３，８３
は「Ｈｉ」固定となる。In the OR circuits 76 and 86, N
Power-on terminals 72 and 82 are provided by OT circuits 77 and 87.
Is inverted and input as a "Hi" signal. Therefore, in the OR circuits 76 and 86,
First output terminals (outputs of OR circuits 76 and 86) 73 and 83 regardless of "Hi" or "Low" of main clock signal Sk input from clock input terminals 71 and 81.
Is fixed at “Hi”.

【００４２】上記のことから、入力部４４，５４には
「Ｈｉ」が入力され、入力部４５，５５には「Ｌｏｗ」
が入力される。よって、ＰＭＯＳトランジスタ４１，５
１およびＮＭＯＳトランジスタ４２，５２は、双方共に
「ＯＦＦ」となってＣＭＯＳ回路４０，５０は動作しな
い（非動作状態）。すなわち、ＣＭＯＳ回路４０，５０
の出力は、ハイインピーダンス状態となる。したがっ
て、ＣＭＯＳ回路４０，５０において貫通電流が流れる
ことはない。勿論、この場合、ＣＭＯＳ回路４０，５０
にドレイン電流Ｉｄは流れず、ＣＭＯＳ回路４０，５０
からメインクロックの反転信号Ｓｎが出力されることも
ない（負荷回路９２，９３がパワーオン状態でないこと
からも当然である）。なお、第１の出力端子７３，８３
から入力部４４，５４に入力される前記「Ｈｉ」信号お
よび第２の出力端子７４，８４から入力部４５，５５に
入力される前記「Ｌｏｗ」信号は、第２の制御信号Ｓ
７，Ｓ８を構成する。From the above, "Hi" is input to the input units 44 and 54, and "Low" is input to the input units 45 and 55.
Is entered. Therefore, the PMOS transistors 41 and 5
1 and the NMOS transistors 42 and 52 are both "OFF", and the CMOS circuits 40 and 50 do not operate (non-operating state). That is, the CMOS circuits 40 and 50
Is in a high impedance state. Therefore, no through current flows in the CMOS circuits 40 and 50. Of course, in this case, the CMOS circuits 40, 50
No drain current Id flows through the CMOS circuits 40 and 50
Does not output the inverted signal Sn of the main clock (naturally because the load circuits 92 and 93 are not in the power-on state). The first output terminals 73 and 83
The "Hi" signal input to the input units 44 and 54 from the input terminal and the "Low" signal input to the input units 45 and 55 from the second output terminals 74 and 84 correspond to the second control signal S.
7 and S8.

【００４３】一方、パワーコントロール信号Ｓａは「Ｈ
ｉ」であることから、パワーオン端子６２には「Ｈｉ」
信号が入力される。よって、ＡＮＤ回路６５において
は、クロック入力端子６１から入力されるメインクロッ
ク信号Ｓｋの「Ｈｉ」または「Ｌｏｗ」がそのまま、第
２の出力端子（ＡＮＤ回路６５の出力）６４に入力され
る信号の「Ｈｉ」または「Ｌｏｗ」を決める。すなわ
ち、メインクロック信号Ｓｋの「Ｈｉ」または「Ｌｏ
ｗ」がそのまま、第２の出力端子６４に出力される。On the other hand, the power control signal Sa is "H"
i ”, the power-on terminal 62 has“ Hi ”
A signal is input. Therefore, in the AND circuit 65, the “Hi” or “Low” of the main clock signal Sk input from the clock input terminal 61 is used as it is for the signal input to the second output terminal (the output of the AND circuit 65) 64. Determine “Hi” or “Low”. That is, “Hi” or “Lo” of the main clock signal Sk.
“w” is output to the second output terminal 64 as it is.

【００４４】また、ＯＲ回路６６においては、ＮＯＴ回
路６７によってパワーオン端子６２からの「Ｈｉ」信号
が「Ｌｏｗ」信号となって入力される。よって、ＯＲ回
路６６においては、クロック入力端子６１から入力され
るメインクロック信号Ｓｋの「Ｈｉ」または「Ｌｏｗ」
がそのまま、第１の出力端子（ＯＲ回路６６の出力）６
３に入力される信号の「Ｈｉ」または「Ｌｏｗ」を決め
る。すなわち、メインクロック信号Ｓｋの「Ｈｉ」また
は「Ｌｏｗ」がそのまま、第１の出力端子６３に出力さ
れる。In the OR circuit 66, the “Hi” signal from the power-on terminal 62 is input as a “Low” signal by the NOT circuit 67. Therefore, in the OR circuit 66, the main clock signal Sk input from the clock input terminal 61 is set to “Hi” or “Low”.
Is the first output terminal (the output of the OR circuit 66) 6
3 is determined as “Hi” or “Low”. That is, “Hi” or “Low” of the main clock signal Sk is output to the first output terminal 63 as it is.

【００４５】上記のことから、入力部３４，３５には、
メインクロック信号Ｓｋの「Ｈｉ」または「Ｌｏｗ」が
そのままが入力される。そして、ＣＭＯＳ回路３０は以
下のように動作して（動作状態）、出力部３３からドレ
イン電流Ｉｄが出力される。すなわち、メインクロック
信号Ｓｋが「Ｈｉ」である場合、ＰＭＯＳトランジスタ
３１が「ＯＦＦ」となる一方、ＮＭＯＳトランジスタ３
２は「ＯＮ」となって（相補的に「ＯＮ」となって）、
出力部３３からは「Ｌｏｗ」信号（メインクロックの反
転信号Ｓｎ）が出力される。メインクロック信号Ｓｋが
「Ｌｏｗ」である場合、上記と逆に、ＰＭＯＳトランジ
スタ３１が「ＯＮ」となる一方、ＮＭＯＳトランジスタ
３２は「ＯＦＦ」となって、出力部３３からはメインク
ロックの反転信号Ｓｎとして「Ｈｉ」信号が出力され
る。なお、第１の出力端子６３から入力部３４に入力さ
れる前記信号および第２の出力端子６４から入力部３５
に入力される前記信号は、第２の制御信号Ｓ６を構成す
る。From the above, the input units 34 and 35 include:
“Hi” or “Low” of the main clock signal Sk is input as it is. Then, the CMOS circuit 30 operates as follows (operating state), and the drain current Id is output from the output unit 33. That is, when the main clock signal Sk is “Hi”, the PMOS transistor 31 is turned “OFF” while the NMOS transistor 3 is turned off.
2 is “ON” (complementary “ON”),
The output unit 33 outputs a “Low” signal (inverted signal Sn of the main clock). When the main clock signal Sk is “Low”, on the contrary, the PMOS transistor 31 is turned “ON” while the NMOS transistor 32 is turned “OFF”, and the inverted signal Sn of the main clock is output from the output unit 33. Is output as a “Hi” signal. The signal input from the first output terminal 63 to the input unit 34 and the signal input from the second output terminal 64 to the input unit 35
The above-described signal constitutes a second control signal S6.

【００４６】そして、このとき、ＣＭＯＳ回路３０で
は、入力されるメインクロック信号Ｓｋの「ＯＮ」と
「ＯＦＦ」とが切換わるときに、電源からＰＭＯＳトラ
ンジスタ３１およびＮＭＯＳトランジスタ３２通ってア
ースに向けて貫通電流が流れる。メインクロック信号Ｓ
ｋの「ＯＮ」と「ＯＦＦ」とが切り換わるときには、各
ＰＭＯＳトランジスタ３１およびＮＭＯＳトランジスタ
３２の各「ＯＮ」／「ＯＦＦ」を決めるしきい値電圧の
関係等から、瞬間的にＰＭＯＳトランジスタ３１および
ＮＭＯＳトランジスタ３２の双方が共に「ＯＮ」になる
ときがあり、そのときに貫通電流が流れるのである。At this time, in the CMOS circuit 30, when the input main clock signal Sk is switched between "ON" and "OFF", the power is supplied from the power supply to the ground through the PMOS transistor 31 and the NMOS transistor 32. A through current flows. Main clock signal S
When the “k” is switched between “ON” and “OFF”, the PMOS transistor 31 and the NMOS transistor 32 are instantaneously determined based on the relationship between the threshold voltages for determining “ON” / “OFF” of the PMOS transistor 31 and the NMOS transistor 32. In some cases, both of the NMOS transistors 32 are turned “ON”, and a through current flows at that time.

【００４７】ところで、ＣＭＯＳ回路３０は、負荷回路
９１のみしか駆動しないため、前述したように、負荷回
路Ａ，Ｂ，Ｃの全てを同時駆動することがある出力バッ
ファ回路１０のＣＭＯＳ回路１１と比べると、駆動能力
（ドレイン電流Ｉｄ）は少なくて済む。したがって、上
記式（１）から、（ゲート幅Ｗ／ゲート長Ｌ）の値は、
ＣＭＯＳ回路１１よりもＣＭＯＳ回路３０の方が小さく
て済む。このことから、（ゲート幅Ｗ／ゲート長Ｌ）の
値に関係する前記貫通電流の値は、ＣＭＯＳ回路１１よ
りもＣＭＯＳ回路３０の方が小さくて済み、その分、Ｃ
ＭＯＳ回路１１の消費電流の方が少なくて済む。Since the CMOS circuit 30 drives only the load circuit 91, as described above, the CMOS circuit 30 is compared with the CMOS circuit 11 of the output buffer circuit 10, which may simultaneously drive all of the load circuits A, B, and C. Thus, the driving capability (drain current Id) can be reduced. Therefore, from the above equation (1), the value of (gate width W / gate length L) is
The CMOS circuit 30 is smaller than the CMOS circuit 11. From this, the value of the through current related to the value of (gate width W / gate length L) is smaller in the CMOS circuit 30 than in the CMOS circuit 11, and the value of C is correspondingly smaller.
The current consumption of the MOS circuit 11 is smaller.

【００４８】また、出力バッファ回路１０では、各負荷
回路Ａ，Ｂ，Ｃの「パワーオン」／「パワーオフ」状態
によらず、ＣＭＯＳ回路１１が作動して貫通電流が流れ
てしまうのに対し、出力バッファ回路２０では、全負荷
回路９１，９２，９３のうちパワーオン状態にある負荷
回路９１，９２，９３に対応する各ＣＭＯＳ回路３０，
４０，５０のみが作動して貫通電流が流れる。よって、
その意味においても、出力バッファ回路１０よりも出力
バッファ回路２０の方が消費電流は少ない。In the output buffer circuit 10, the CMOS circuit 11 operates and a through current flows regardless of the "power on" / "power off" state of each of the load circuits A, B, and C. In the output buffer circuit 20, the CMOS circuits 30, corresponding to the load circuits 91, 92, 93 in the power-on state among all the load circuits 91, 92, 93,
Only 40 and 50 operate and a through current flows. Therefore,
In this sense, the output buffer circuit 20 consumes less current than the output buffer circuit 10.

【００４９】なお、出力部３３から出力されたドレイン
電流Ｉｄは、前述した並列配置された負荷回路９１，９
２，９３へ向けて供給されるが、負荷回路９２，９３は
パワーオフ状態であるため、出力部３３からのドレイン
電流Ｉｄは、負荷回路９１にのみ流れる。The drain current Id output from the output unit 33 is connected to the load circuits 91 and 9 arranged in parallel as described above.
2 and 93, but the load circuits 92 and 93 are in the power-off state, so that the drain current Id from the output unit 33 flows only to the load circuit 91.

【００５０】上記のことから、負荷回路９１がパワーオ
ンとされ負荷回路９２，９３がパワーオフとされた場合
に、出力バッファ回路２０は、全体として最小限の消費
電流値で駆動され、不可避的な貫通電流（ＣＭＯＳ回路
３０を流れる貫通電流）以外の無駄な貫通電流（ＣＭＯ
Ｓ回路４０，５０を流れる貫通電流）が浪費されること
はない。As described above, when the load circuit 91 is turned on and the load circuits 92 and 93 are turned off, the output buffer circuit 20 is driven with the minimum current consumption value as a whole, and Useless through current (CMO) other than simple through current (through current flowing through CMOS circuit 30)
The through current flowing through the S circuits 40 and 50 is not wasted.

【００５１】上記では、負荷回路９１がパワーオンとさ
れ、負荷回路９２，９３がパワーオフとされたケースを
説明したが、これ以外のケース（例えば、負荷回路９２
のみがパワーオンとされるケースや、負荷回路９１，９
３がパワーオンとされるケースなど）についても、出力
バッファ回路２０は、全体として最小限の消費電流値で
駆動されることはいうまでもない。The case where the load circuit 91 is turned on and the load circuits 92 and 93 are turned off has been described above. However, in other cases (for example, the load circuit 92 is turned off).
Only the case where only the power is turned on or the load circuits 91 and 9
3 is powered on), it goes without saying that the output buffer circuit 20 is driven with a minimum current consumption value as a whole.

【００５２】つぎに、図３を参照して、出力バッファ回
路２０の動作を説明する。まず、パワーコントロール信
号Ｓａ，Ｓｂ，Ｓｃがいずれも「ＯＦＦ」である場合
（図３の左端）には、全てのＣＭＯＳ回路３０，４０，
５０（各インバーターＡ，Ｂ，Ｃ）における、ＰＭＯＳ
トランジスタ３１，４１，５１およびＮＭＯＳトランジ
スタ３２，４２，５２が共に「ＯＦＦ」となり、全ＣＭ
ＯＳ回路３０，４０，５０の出力は、ハイインピーダン
ス状態となる。したがって、全ＣＭＯＳ回路３０，４
０，５０の出力部３３，４３，５３からメインクロック
の反転信号Ｓｎは出力されない。Next, the operation of the output buffer circuit 20 will be described with reference to FIG. First, when the power control signals Sa, Sb, Sc are all “OFF” (the left end in FIG. 3), all the CMOS circuits 30, 40,
PMOS in 50 (each inverter A, B, C)
The transistors 31, 41, 51 and the NMOS transistors 32, 42, 52 are all turned "OFF" and all CMs are turned off.
The outputs of the OS circuits 30, 40, and 50 enter a high impedance state. Therefore, all CMOS circuits 30, 4
The inverted signals Sn of the main clock are not output from the 0, 50 output units 33, 43, 53.

【００５３】図３において、「インバーターＡ（３
０），Ｂ（４０），Ｃ（５０）出力」を示す箇所には、
それぞれ上下２本の線が記されているが、図３中左端に
おいて上の線が「インバーターＡ（３０）等の出力イン
ピーダンス」を示し、下の線が「インバーターＡ（３
０）等の出力」を示している。そして、図３において、
符号「ＨｉＺ」で示された領域（上下２本の線が並んで
いる箇所）は、各ＣＭＯＳ回路３０，４０，５０の出力
インピーダンスが超高抵抗の状態にあることを示してい
る。例えば、パワーコントロール信号Ｓａ，Ｓｂ，Ｓｃ
がいずれも「ＯＦＦ」である場合（図３の左端）を参照
すると、全てのＣＭＯＳ回路３０，４０，５０の出力が
「ＨｉＺ」の状態にあることが分かる。In FIG. 3, "Inverter A (3
0), B (40), C (50) output "
The upper and lower lines at the left end in FIG. 3 indicate the “output impedance of the inverter A (30) and the like”, and the lower line indicates the “inverter A (3)”.
0) etc. ". And in FIG.
The region indicated by the reference sign “HiZ” (where two upper and lower lines are arranged) indicates that the output impedance of each of the CMOS circuits 30, 40, and 50 is in an ultra-high resistance state. For example, power control signals Sa, Sb, Sc
Is OFF (the left end in FIG. 3), it can be seen that the outputs of all the CMOS circuits 30, 40, and 50 are in the "HiZ" state.

【００５４】次いで、パワーコントロール信号Ｓａのみ
が「ＯＮ」となったとき、ＣＭＯＳ回路３０の出力イン
ピーダンスは下がり、ＣＭＯＳ回路３０の出力部から
は、メインクロック信号Ｓｋの反転信号Ｓｎが出力され
る。なお、このとき、ＣＭＯＳ回路４０，５０の出力イ
ンピーダンスが引き続き超高抵抗の状態にある（符号Ｈ
ｉＺで示される領域が連続している）ことはいうまでも
なく、ＣＭＯＳ回路４０，５０において貫通電流が消費
されることはない。Next, when only the power control signal Sa is turned “ON”, the output impedance of the CMOS circuit 30 decreases, and the output of the CMOS circuit 30 outputs an inverted signal Sn of the main clock signal Sk. At this time, the output impedances of the CMOS circuits 40 and 50 are still in a state of ultra-high resistance (reference H).
Needless to say, the region indicated by iZ is continuous), and no through current is consumed in the CMOS circuits 40 and 50.

【００５５】次に、パワーコントロール信号Ｓａが再度
「ＯＦＦ」に戻ったときには、ＣＭＯＳ回路３０の出力
インピーダンスは上がり、ＣＭＯＳ回路３０の出力部か
らは、メインクロック信号Ｓｋの反転信号Ｓｎが出力さ
れなくなる。このとき、ＣＭＯＳ回路３０の出力インピ
ーダンスも再度超高抵抗の状態に戻る。Next, when the power control signal Sa returns to "OFF" again, the output impedance of the CMOS circuit 30 increases, and the inverted signal Sn of the main clock signal Sk is not output from the output section of the CMOS circuit 30. . At this time, the output impedance of the CMOS circuit 30 also returns to the state of ultra-high resistance again.

【００５６】次いで、パワーコントロール信号Ｓｂのみ
が「ＯＮ」となったとき、ＣＭＯＳ回路４０の出力イン
ピーダンスは下がり、ＣＭＯＳ回路４０の出力部から
は、メインクロック信号Ｓｋの反転信号Ｓｎが出力され
る。なお、このとき、ＣＭＯＳ回路３０，５０の出力イ
ンピーダンスが引き続き超高抵抗の状態にある（符号Ｈ
ｉＺで示される領域が連続している）ことはいうまでも
ない。Next, when only the power control signal Sb is turned “ON”, the output impedance of the CMOS circuit 40 decreases, and the output of the CMOS circuit 40 outputs an inverted signal Sn of the main clock signal Sk. At this time, the output impedances of the CMOS circuits 30 and 50 are still in a state of ultra-high resistance (reference H).
It goes without saying that the area indicated by iZ is continuous.)

【００５７】以下、説明は省略するが、パワーコントロ
ール信号Ｓｃのみが「ＯＮ」となったとき、パワーコン
トロール信号ＳａおよびＳｃが「ＯＮ」となったときな
ど、についても上記と同様に考えることができる。Hereinafter, although the description is omitted, the case where only the power control signal Sc is turned “ON”, the case where the power control signals Sa and Sc are turned “ON”, and the like can be similarly considered. it can.

【００５８】以上説明したように、出力バッファ回路２
０では、各負荷回路９１，９２，９３に１対１に対応す
るようにＣＭＯＳ回路３０，４０，５０がそれぞれ設け
られるとともに、パワーオンとされた各負荷回路９１，
９２，９３に対応するＣＭＯＳ回路３０，４０，５０の
みが動作するように制御され、そのパワーオンとされた
各負荷回路９１，９２，９３にのみメインクロックの反
転信号Ｓｎが出力される。As described above, the output buffer circuit 2
In the case of 0, CMOS circuits 30, 40, and 50 are provided so as to correspond to the load circuits 91, 92, and 93 on a one-to-one basis.
Only the CMOS circuits 30, 40, 50 corresponding to the circuits 92, 93 are controlled to operate, and the inverted signal Sn of the main clock is output only to the load circuits 91, 92, 93 which are powered on.

【００５９】したがって、ＣＭＯＳ回路３０の駆動能力
（ドレイン電流Ｉｄ）は、該ＣＭＯＳ回路３０に対応す
る負荷回路９１を動作させるための最小駆動能力に設定
しておけば足りる（ＣＭＯＳ回路４０の負荷回路９２に
対する関係およびＣＭＯＳ回路５０の負荷回路９３に対
する関係も同様）。そして、出力バッファ回路２０で
は、必要最小限の駆動能力（前記（Ｗ／Ｌ）の値）をそ
れぞれ有するＣＭＯＳ回路３０，４０，５０が必要なと
きのみ動作することになり、動作していないＣＭＯＳ回
路３０，４０，５０の貫通電流の発生を抑制できる分、
全体として出力バッファ回路２０の消費電流を最小限に
抑えることができる。Therefore, it is sufficient that the driving capability (drain current Id) of the CMOS circuit 30 is set to the minimum driving capability for operating the load circuit 91 corresponding to the CMOS circuit 30 (the load circuit of the CMOS circuit 40). The same applies to the relationship with respect to the load circuit 93 and the relationship with respect to the load circuit 93 of the CMOS circuit 50). The output buffer circuit 20 operates only when the CMOS circuits 30, 40, and 50 having the minimum necessary driving capability (the value of (W / L)) are required. Since the generation of the through current of the circuits 30, 40, 50 can be suppressed,
As a whole, the current consumption of the output buffer circuit 20 can be minimized.

【００６０】以上説明したように、出力バッファ回路２
０は、駆動能力（ドレイン電流Ｉｄ，前記（Ｗ／Ｌ）の
値）がそれぞれ違ったＣＭＯＳ回路（ＣＭＯＳ回路３
０，ＣＭＯＳ回路４０，ＣＭＯＳ回路５０）を複数備え
ている。そして、各ＣＭＯＳ回路３０，４０，５０の入
力部は各パワーオン制御部６０，７０，８０に接続され
る。そして外部からの制御信号（パワーコントロール信
号Ｓａ，Ｓｂ，Ｓｃ）の各々をパワーオン制御部６０，
７０，８０に入力することで、任意なＣＭＯＳ回路３
０，４０，５０だけを動作状態にすることができる。こ
れにより、動作状態とされないＣＭＯＳ回路３０，４
０，５０での貫通電流の発生を抑えることができ、出力
バッファ回路２０全体としての消費電流を抑えることが
できる。As described above, the output buffer circuit 2
0 indicates a CMOS circuit (CMOS circuit 3) having different driving abilities (drain current Id and the value of (W / L)).
0, a CMOS circuit 40, and a CMOS circuit 50). The input units of the CMOS circuits 30, 40, 50 are connected to the power-on control units 60, 70, 80. Each of the external control signals (power control signals Sa, Sb, Sc) is transmitted to the power-on control unit 60,
By inputting to any of the CMOS circuits 3 and
Only 0, 40, 50 can be active. As a result, the CMOS circuits 30, 4 which are not brought into the operating state
Generation of through currents at 0 and 50 can be suppressed, and current consumption of the entire output buffer circuit 20 can be suppressed.

【００６１】次に、図４および図２を参照して、第２の
実施形態について説明する。第２の実施形態の出力バッ
ファ回路は、各負荷回路９１，９２，９３のパワーオン
する状態が、負荷回路９１だけ（第一群所属負荷回路）
の場合、負荷回路９１と負荷回路９２だけ（第二群所属
負荷回路）の場合、負荷回路９１と負荷回路９２と負荷
回路９３の全ての回路（第三群所属負荷回路）の場合、
の３モード（３通りの組合せ）しかない場合に、消費電
流を最小限に抑えるものである。Next, a second embodiment will be described with reference to FIGS. In the output buffer circuit according to the second embodiment, the power-on state of each of the load circuits 91, 92, and 93 is only the load circuit 91 (the first group belonging load circuit).
In the case of, only the load circuit 91 and the load circuit 92 (the second group belonging load circuit), if the load circuit 91, all the load circuits 92 and the load circuit 93 (the third group belonging load circuit),
The current consumption is minimized when there are only three modes (three combinations).

【００６２】第２の実施形態の回路構成は、図２に示し
た回路の各パワーオン制御部６０，７０，８０の各パワ
ーオン端子６２，７２，８２の前段に、図４に示した各
ＡＮＤ回路６００，７００，８００を接続させたもので
ある。すなわち、ＡＮＤ回路６００，７００，８００の
各入力部には、それぞれパワーコントロール信号Ｓａ，
Ｓｂ，Ｓｃが入力され、ＡＮＤ回路６００，７００，８
００の各出力部は、それぞれ各パワーオン端子６２，７
２，８２に接続される。The circuit configuration of the second embodiment is such that each of the power-on terminals 62, 72, and 82 of each of the power-on control units 60, 70, and 80 of the circuit shown in FIG. The AND circuit 600, 700, 800 is connected. That is, power control signals Sa,
Sb and Sc are input, and AND circuits 600, 700, 8
00 are connected to respective power-on terminals 62 and 7 respectively.
2,82.

【００６３】図４に示すように、ＡＮＤ回路６００にお
ける各パワーコントロール信号Ｓｂ，Ｓｃを導入するた
めの各入力部には、それぞれ信号反転部が設けられてい
る。ＡＮＤ回路７００におけるパワーコントロール信号
Ｓｃを導入するための入力部には、信号反転部が設けら
れている。As shown in FIG. 4, each input section for introducing each power control signal Sb, Sc in the AND circuit 600 is provided with a signal inverting section. A signal inverting section is provided at an input section of the AND circuit 700 for introducing the power control signal Sc.

【００６４】そして、第２の実施形態では、ＣＭＯＳ回
路３０の駆動能力（ドレイン電流Ｉｄ，前記（Ｗ／Ｌ）
の値）は、負荷回路９１だけが動作可能な最小値に設定
されている。ＣＭＯＳ回路４０の駆動能力は、負荷回路
９１と負荷回路９２だけが同時動作可能な最小値に設定
されている。ＣＭＯＳ回路５０の駆動能力は、負荷回路
９１と負荷回路９２と負荷回路９３の全ての回路が同時
動作可能な最小値に設定されている。In the second embodiment, the driving capability of the CMOS circuit 30 (drain current Id, (W / L)
Is set to the minimum value at which only the load circuit 91 can operate. The driving capability of the CMOS circuit 40 is set to a minimum value at which only the load circuit 91 and the load circuit 92 can operate simultaneously. The driving capability of the CMOS circuit 50 is set to a minimum value at which all of the load circuits 91, 92, and 93 can operate simultaneously.

【００６５】次に、図４、図２および図５を参照して、
第２の実施形態の動作について説明する。まず、負荷回
路９１のみを動作させる場合を考える。この場合、パワ
ーコントロール信号Ｓａが「Ｈｉ」で、パワーコントロ
ール信号Ｓｂ，Ｓｃが「Ｌｏｗ」である。ＡＮＤ回路６
００では、前記信号反転部によりパワーコントロール信
号Ｓｂ，Ｓｃが反転されて入力されるため、ＡＮＤ回路
６００には、３つの「Ｈｉ」信号が入力される。よっ
て、ＡＮＤ回路６００からは「Ｈｉ」信号がパワーオン
端子６２に出力される。ＡＮＤ回路７００では、パワー
コントロール信号Ｓｃのみが反転されて入力されるた
め、ＡＮＤ回路７００には、パワーコントロール信号Ｓ
ｂの「Ｌｏｗ」と、パワーコントロール信号Ｓａ，Ｓｃ
の「Ｈｉ」が入力される。よって、ＡＮＤ回路７００か
らは「Ｌｏｗ」信号がパワーオン端子７２に出力され
る。ＡＮＤ回路８００には、パワーコントロール信号Ｓ
ａの「Ｈｉ」と、パワーコントロール信号Ｓｂ，Ｓｃの
「Ｌｏｗ」が入力される。よって、ＡＮＤ回路８００か
らは「Ｌｏｗ」信号がパワーオン端子８２に出力され
る。Next, referring to FIGS. 4, 2 and 5,
The operation of the second embodiment will be described. First, consider the case where only the load circuit 91 is operated. In this case, the power control signal Sa is “Hi”, and the power control signals Sb and Sc are “Low”. AND circuit 6
At 00, the power inverting units Sb and Sc are inverted and input by the signal inverting unit, so that three “Hi” signals are input to the AND circuit 600. Therefore, the “Hi” signal is output from the AND circuit 600 to the power-on terminal 62. Since only the power control signal Sc is inverted and input to the AND circuit 700, the power control signal S
b “Low” and the power control signals Sa, Sc
Is input. Therefore, a “Low” signal is output from the AND circuit 700 to the power-on terminal 72. The AND circuit 800 includes a power control signal S
“Hi” of “a” and “Low” of the power control signals Sb and Sc are input. Therefore, a “Low” signal is output from the AND circuit 800 to the power-on terminal 82.

【００６６】すなわち、パワーコントロール信号Ｓａが
「Ｈｉ」で、パワーコントロール信号Ｓｂ，Ｓｃが「Ｌ
ｏｗ」である場合、パワーオン端子６２には「Ｈｉ」信
号が入力され、パワーオン端子７２，８２には「Ｌｏ
ｗ」信号が入力される。このとき、パワーオン制御部６
０，７０，８０およびＣＭＯＳ回路３０，４０，５０で
は、前述した動作がなされて、最終的には、ＣＭＯＳ回
路３０からのみメインクロックの反転信号Ｓｎが出力さ
れ、ＣＭＯＳ回路４０，５０の出力はハイインピーダン
ス状態となる（図５参照）。このことから、負荷回路９
１だけを「ＯＮ」とする場合、ＣＭＯＳ回路３０のみが
動作し、ＣＭＯＳ回路４０，５０での貫通電流の発生が
抑えられることから、出力バッファ回路２０の消費電流
を最小限に抑えることができる。That is, the power control signal Sa is "Hi" and the power control signals Sb and Sc are "L".
In the case of “ow”, a “Hi” signal is input to the power-on terminal 62 and “Lo” is input to the power-on terminals 72 and 82.
w "signal is input. At this time, the power-on control unit 6
0, 70, 80 and the CMOS circuits 30, 40, 50 perform the above-described operations, and finally, the inverted signal Sn of the main clock is output only from the CMOS circuit 30, and the outputs of the CMOS circuits 40, 50 are It becomes a high impedance state (see FIG. 5). From this, the load circuit 9
When only 1 is set to “ON”, only the CMOS circuit 30 operates and the generation of the through current in the CMOS circuits 40 and 50 is suppressed, so that the current consumption of the output buffer circuit 20 can be minimized. .

【００６７】次に、負荷回路９１と負荷回路９２のみを
動作させる場合を考える。この場合、パワーコントロー
ル信号Ｓａ，Ｓｂが「Ｈｉ」で、パワーコントロール信
号Ｓｃが「Ｌｏｗ」である。このとき、ＡＮＤ回路６０
０には、パワーコントロール信号Ｓｂの反転信号「Ｌｏ
ｗ」が入力され、ＡＮＤ回路６００からの出力は「Ｌｏ
ｗ」信号となる。ＡＮＤ回路７００には、パワーコント
ロール信号Ｓｃの反転信号「Ｈｉ」が入力され、ＡＮＤ
回路７００からの出力は「Ｈｉ」信号となる。ＡＮＤ回
路８００からの出力は「Ｌｏｗ」信号となる。よって、
最終的には、ＣＭＯＳ回路４０からのみメインクロック
の反転信号Ｓｎが出力され、ＣＭＯＳ回路３０，５０の
出力はハイインピーダンス状態となる（図５参照）。こ
のことから、負荷回路９１と負荷回路９２のみを「Ｏ
Ｎ」とする場合、ＣＭＯＳ回路４０のみが動作し、ＣＭ
ＯＳ回路３０，５０での貫通電流の発生が抑えられるこ
とから、出力バッファ回路２０の消費電流を最小限に抑
えることができる。Next, consider the case where only the load circuits 91 and 92 are operated. In this case, the power control signals Sa and Sb are “Hi” and the power control signal Sc is “Low”. At this time, the AND circuit 60
0, the inverted signal “Lo” of the power control signal Sb
w ”is input, and the output from the AND circuit 600 is“ Lo ”
w ”signal. The inverted signal “Hi” of the power control signal Sc is input to the AND circuit 700, and
The output from circuit 700 is a "Hi" signal. The output from the AND circuit 800 is a "Low" signal. Therefore,
Eventually, the inverted signal Sn of the main clock is output only from the CMOS circuit 40, and the outputs of the CMOS circuits 30 and 50 enter a high impedance state (see FIG. 5). From this, only the load circuits 91 and 92 are set to “O”
N ”, only the CMOS circuit 40 operates and the CM
Since the generation of the through current in the OS circuits 30 and 50 is suppressed, the current consumption of the output buffer circuit 20 can be minimized.

【００６８】同様に、負荷回路９１と負荷回路９２と負
荷回路９３の全ての回路を動作させる場合、ＣＭＯＳ回
路５０のみが動作してメインクロックの反転信号Ｓｎを
出力し、ＣＭＯＳ回路３０，４０の出力はハイインピー
ダンス状態となる（図５参照）。これにより、ＣＭＯＳ
回路３０，４０での貫通電流の発生が抑えられることか
ら、出力バッファ回路２０の消費電流を最小限に抑える
ことができる。Similarly, when operating all of the load circuits 91, 92 and 93, only the CMOS circuit 50 operates to output the inverted signal Sn of the main clock, and the CMOS circuits 30 and 40 operate. The output goes into a high impedance state (see FIG. 5). Thereby, CMOS
Since the generation of the through current in the circuits 30 and 40 is suppressed, the current consumption of the output buffer circuit 20 can be minimized.

【００６９】以上説明した同様な方法で、ｎ種類のパワ
ーコントロールしたい負荷回路に対して、ｎ種類の駆動
能力（ドレイン電流Ｉｄ，前記（Ｗ／Ｌ）の値）の違っ
たＣＭＯＳ回路（インバータ）を用意することで、きめ
細かな出力バッファ回路のパワーセーブコントロールを
実現することができる。In the same manner as described above, CMOS circuits (inverters) having n different driving capabilities (drain current Id, the value of (W / L)) for n types of load circuits whose power is to be controlled. By preparing the above, it is possible to realize fine power save control of the output buffer circuit.

【００７０】つぎに、図６を参照して、第１，第２の実
施形態の出力バッファ回路２０の用途の一例について説
明する。出力バッファ回路２０は、例えば、図６に示す
携帯電話機に適用される。この携帯電話機の内部は、機
能面で無線部１００と制御部２００の２つに大きく分け
られる。さらに、制御部２００は、ロジック部２０１
と、ＣＰＵ部２０２と、ＤＳＰ部２０３とに分けられ
る。そして、それらの各部での消費電流を比較すると、
無線部１００＞ＤＳＰ部２０３≧ＣＰＵ部２０２＞ロジ
ック部２０１、の関係となる。Next, an example of the use of the output buffer circuit 20 of the first and second embodiments will be described with reference to FIG. The output buffer circuit 20 is applied to, for example, the mobile phone shown in FIG. The inside of the mobile phone is roughly divided into two parts, a radio unit 100 and a control unit 200, in terms of functions. Further, the control unit 200 includes a logic unit 201
And a CPU unit 202 and a DSP unit 203. And comparing the current consumption in each of those parts,
The relationship is as follows: wireless unit 100> DSP unit 203 ≧ CPU unit 202> logic unit 201.

【００７１】この携帯電話機は、バッテリで動作させて
おり、バッテリへの１回の充電で長時間通話できるよう
にするには、通話時の消費電流を少なくする必要があ
る。そのため、通話に必要の無い機能の各部について
は、動作を停止させる（間欠動作させる）ようにしてい
る。例えば、待ち受け時間中には、ロジック部２０１は
動作、無線部１００は間欠動作、ＣＰＵ部２０２および
ＤＳＰ部２０３は動作を停止させている。このため、メ
インクロック信号Ｓｋを無線部１００、制御部２００に
供給するときに、メインクロック信号Ｓｋの供給源（メ
インクロック発生部１５）と、無線部１００、制御部２
００との間に出力バッファ回路２０を設けると都合がよ
い。This mobile phone is operated by a battery, and it is necessary to reduce current consumption during a call in order to allow a long time talk by charging the battery once. For this reason, the operation of each part of the function that is not necessary for the call is stopped (intermittent operation). For example, during the standby time, the logic unit 201 operates, the wireless unit 100 operates intermittently, and the CPU unit 202 and the DSP unit 203 stop operating. For this reason, when supplying the main clock signal Sk to the radio unit 100 and the control unit 200, the main clock signal Sk supply source (main clock generation unit 15), the radio unit 100 and the control unit 2
It is convenient to provide the output buffer circuit 20 between 00 and 00.

【００７２】[0072]

【発明の効果】各負荷回路にメインクロックなどのパル
ス信号を供給する出力バッファ回路において、メインク
ロックで動作させる回路規模に応じて出力バッファ回路
の駆動能力を任意に制御することで低消費電力化を図る
ことができる。また、出力バッファ回路の低消費電力化
によりメインクロックに同期した回路動作に有害な高調
波ノイズ成分の削減を実現することができる。さらに
は、メインクロックラインを一本にまとめることが可能
となるため、メインクロック用出力端子の削減が可能と
なる。According to the present invention, in an output buffer circuit for supplying a pulse signal such as a main clock to each load circuit, the power consumption is reduced by arbitrarily controlling the driving capability of the output buffer circuit in accordance with the circuit scale operated by the main clock. Can be achieved. Further, by reducing the power consumption of the output buffer circuit, it is possible to reduce harmonic noise components harmful to the circuit operation synchronized with the main clock. Further, since the main clock lines can be integrated into one, the number of main clock output terminals can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本発明の第１の実施形態による出力バッファ
回路の接続状態を示すブロック図である。FIG. 1 is a block diagram showing a connection state of an output buffer circuit according to a first embodiment of the present invention.

【図２】 図１に示される出力バッファ回路の回路構成
を示す図である。FIG. 2 is a diagram showing a circuit configuration of the output buffer circuit shown in FIG.

【図３】 図１に示される出力バッファ回路の動作を示
すタイムチャート図である。FIG. 3 is a time chart showing an operation of the output buffer circuit shown in FIG. 1;

【図４】 本発明の第２の実施形態による出力バッファ
回路の回路構成の一部を示す図である。FIG. 4 is a diagram illustrating a part of a circuit configuration of an output buffer circuit according to a second embodiment of the present invention.

【図５】 図４に示される出力バッファ回路の動作を示
すタイムチャート図である。FIG. 5 is a time chart showing an operation of the output buffer circuit shown in FIG. 4;

【図６】 本発明の第１、第２の実施形態による出力バ
ッファ回路の適用に好適な携帯電話機の機能を示すブロ
ック図である。FIG. 6 is a block diagram showing functions of a mobile phone suitable for applying the output buffer circuit according to the first and second embodiments of the present invention.

【図７】 従来一般の出力バッファ回路の接続状態を示
すブロック図である。FIG. 7 is a block diagram showing a connection state of a conventional general output buffer circuit.

【図８】 図７に示される出力バッファ回路の回路構成
を示す図である。8 is a diagram showing a circuit configuration of the output buffer circuit shown in FIG.

【符号の説明】[Explanation of symbols]

２０ 出力バッファ回路 ３０ ＣＭＯＳ回路（駆動部） ３１ ＰＭＯＳトランジスタ ３２ ＮＭＯＳトランジスタ ３４ ＰＭＯＳトランジスタのゲート ３５ ＮＭＯＳトランジスタのゲート ４０ ＣＭＯＳ回路（駆動部） ４１ ＰＭＯＳトランジスタ ４２ ＮＭＯＳトランジスタ ４４ ＰＭＯＳトランジスタのゲート ４５ ＮＭＯＳトランジスタのゲート ５０ ＣＭＯＳ回路（駆動部） ５１ ＰＭＯＳトランジスタ ５２ ＮＭＯＳトランジスタ ５４ ＰＭＯＳトランジスタのゲート ５５ ＮＭＯＳトランジスタのゲート ６０ パワーオン制御部（制御部） ６５ ＡＮＤ回路 ６６ ＯＲ回路 ６７ ＮＯＴ回路 ７０ パワーオン制御部（制御部） ７５ ＡＮＤ回路 ７６ ＯＲ回路 ７７ ＮＯＴ回路 ８０ パワーオン制御部（制御部） ８５ ＡＮＤ回路 ８６ ＯＲ回路 ８７ ＮＯＴ回路 ９１ 負荷回路 ９２ 負荷回路 ９３ 負荷回路 Ｓ６ 第２の制御信号 Ｓ７ 第２の制御信号 Ｓ８ 第２の制御信号 Ｓａ パワーコントロール信号（第１の制御信号） Ｓａ パワーコントロール信号（第１の制御信号） Ｓｃ パワーコントロール信号（第１の制御信号） Ｓｋ メインクロック信号（入力信号） Ｓｎ メインクロックの反転信号（駆動信号） Reference Signs List 20 output buffer circuit 30 CMOS circuit (drive unit) 31 PMOS transistor 32 NMOS transistor 34 gate of PMOS transistor 35 gate of NMOS transistor 40 CMOS circuit (drive unit) 41 PMOS transistor 42 NMOS transistor 44 gate of PMOS transistor 45 gate of NMOS transistor Reference Signs List 50 CMOS circuit (drive unit) 51 PMOS transistor 52 NMOS transistor 54 Gate of PMOS transistor 55 Gate of NMOS transistor 60 Power-on control unit (control unit) 65 AND circuit 66 OR circuit 67 NOT circuit 70 Power-on control unit (control unit) 75 AND circuit 76 OR circuit 77 NOT circuit 80 Power-on control unit (control unit) 85 AND circuit 86 OR circuit 7 NOT circuit 91 load circuit 92 load circuit 93 load circuit S6 second control signal S7 second control signal S8 second control signal Sa power control signal (first control signal) Sa power control signal (first control) Signal) Sc power control signal (first control signal) Sk main clock signal (input signal) Sn inverted signal of main clock (drive signal)

Claims (12)

【特許請求の範囲】[Claims] 【請求項１】 負荷回路（９１）を駆動するための出力
バッファ回路（２０）であって、 制御部（６０）と、駆動部（３０）とを備え、 前記制御部（６０）は、入力信号（Ｓｋ）と、前記負荷
回路（９１）が動作状態および非動作状態のいずれか一
方にあるかを示す第１の制御信号（Ｓａ）とを入力して
第２の制御信号（Ｓ６）を発生し、 前記駆動部（３０）は、前記第２の制御信号（Ｓ６）か
ら、前記負荷回路（９１）を駆動するための駆動信号
（Ｓｎ）を発生する出力バッファ回路。An output buffer circuit (20) for driving a load circuit (91), comprising: a control unit (60); and a driving unit (30), wherein the control unit (60) A signal (Sk) and a first control signal (Sa) indicating whether the load circuit (91) is in an operating state or a non-operating state are input to generate a second control signal (S6). An output buffer circuit that generates a drive signal (Sn) for driving the load circuit (91) from the second control signal (S6). 【請求項２】 前記制御部（６０）は、前記第２の制御
信号（Ｓ６）として、前記駆動部（３０）を動作状態に
設定する動作状態設定信号、および前記駆動部（３０）
を非動作状態に設定する非動作状態設定信号のいずれか
一方を出力し、 前記駆動部（３０）は、前記動作状態に設定されている
ときには前記駆動信号（Ｓｎ）を発生する一方、前記非
動作状態に設定されているときには前記駆動信号（Ｓ
ｎ）を発生しないとともに前記動作状態に設定されてい
るときに比べて前記駆動部（３０）での電流消費量が少
ない請求項１記載の出力バッファ回路。2. The control section (60) includes, as the second control signal (S6), an operation state setting signal for setting the drive section (30) to an operation state, and the drive section (30).
The drive section (30) outputs the drive signal (Sn) while the drive section (30) is set to the operation state, and outputs the drive signal (Sn) when the drive state is set to the non-operation state. When the drive signal (S
2. The output buffer circuit according to claim 1, wherein n) is not generated, and a current consumption in the driving section is smaller than when the operation state is set. 【請求項３】 前記入力信号（Ｓｋ）は、２値信号とさ
れ、 前記駆動部（３０）は、電源とアースとの間に直列に接
続されたＰＭＯＳトランジスタ（３１）とＮＭＯＳトラ
ンジスタ（３２）とから構成されるＣＭＯＳ回路（３
０）を備え、 前記制御部（６０）は、前記第２の制御信号（Ｓ６）と
して、前記駆動部（３０）の前記ＣＭＯＳ回路（３０）
の前記ＰＭＯＳトランジスタ（３１）および前記ＮＭＯ
Ｓトランジスタ（３２）を相補的にＯＮとして動作状態
に設定する動作状態設定信号、ならびに前記駆動部（３
０）の前記ＣＭＯＳ回路（３０）を非動作状態に設定す
る非動作状態設定信号のいずれか一方を出力し、 前記駆動部（３０）の前記ＣＭＯＳ回路（３０）は、前
記動作状態に設定されているときには前記駆動信号（Ｓ
ｎ）を発生する一方、前記非動作状態に設定されている
ときには前記電源から前記アースに貫通電流が流れない
ように前記ＰＭＯＳトランジスタ（３１）および前記Ｎ
ＭＯＳトランジスタ（３２）の双方がＯＦＦ状態とされ
ている請求項１または２記載の出力バッファ回路。3. The input signal (Sk) is a binary signal, and the driving unit (30) includes a PMOS transistor (31) and an NMOS transistor (32) connected in series between a power supply and ground. CMOS circuit (3
0), and the control unit (60) is configured to control the CMOS circuit (30) of the driving unit (30) as the second control signal (S6).
The PMOS transistor (31) and the NMO
An operating state setting signal for setting the operating state by turning on the S transistor (32) complementarily;
0) outputs one of the non-operation state setting signals for setting the CMOS circuit (30) to the non-operation state, and the CMOS circuit (30) of the drive unit (30) is set to the operation state. The drive signal (S
n), while the non-operation state is set, the PMOS transistor (31) and the N-type transistor prevent the through current from flowing from the power supply to the ground.
3. The output buffer circuit according to claim 1, wherein both of the MOS transistors are turned off. 【請求項４】 前記入力信号（Ｓｋ）は、２値信号とさ
れ、 前記駆動部（３０）は、電源とアースとの間に直列に接
続されたＰＭＯＳトランジスタ（３１）とＮＭＯＳトラ
ンジスタ（３２）とから構成されるＣＭＯＳ回路（３
０）を備え、 前記制御部（６０）は、ＡＮＤ回路（６５）と、ＯＲ回
路（６６）と、ＮＯＴ回路（６７）とを備え、 前記ＡＮＤ回路（６５）には、前記入力信号（Ｓｋ）
と、前記第１の制御信号（Ｓａ）とが入力され、 前記ＯＲ回路（６６）には、前記入力信号（Ｓｋ）と、
前記ＮＯＴ回路（６７）を経由した前記第１の制御信号
（Ｓａ）とが入力され、 前記ＡＮＤ回路（６５）からの出力信号は、前記ＮＭＯ
Ｓトランジスタ（３２）のゲート（３５）に入力され、 前記ＯＲ回路（６６）からの出力信号は、前記ＰＭＯＳ
トランジスタ（３１）のゲート（３４）に入力されてい
る請求項１または２記載の出力バッファ回路。4. The input signal (Sk) is a binary signal, and the driving unit (30) includes a PMOS transistor (31) and an NMOS transistor (32) connected in series between a power supply and a ground. CMOS circuit (3
0), and the control unit (60) includes an AND circuit (65), an OR circuit (66), and a NOT circuit (67). The AND circuit (65) includes the input signal (Sk )
And the first control signal (Sa) are input. The input signal (Sk) is input to the OR circuit (66).
The first control signal (Sa) via the NOT circuit (67) is input, and the output signal from the AND circuit (65) is the NMO
The output signal from the OR circuit (66) is input to the gate (35) of the S transistor (32).
3. The output buffer circuit according to claim 1, wherein the input is inputted to a gate (34) of the transistor (31). 【請求項５】 複数の負荷回路（９１，９２，９３）を
駆動するための出力バッファ回路（２０）であって、 複数の制御部（６０，７０，８０）と、複数の駆動部
（３０，４０，５０）とを備え、 前記複数の制御部（６０，７０，８０）の各々と、前記
複数の駆動部（３０，４０，５０）の各々とは、互いに
対応付けられて組（６０，３０）として構成され、 前記組（６０，３０）は複数設けられ、 複数の前記組の各々（６０，３０）は、前記複数の負荷
回路（９１，９２，９３）の各々（９１）に対応付けら
れ、 前記複数の組のうち第一組（６０，３０）に含まれる第
一制御部（６０）は、入力信号（Ｓｋ）と、前記第一組
（６０，３０）に対応付けられた第一負荷回路（９１）
が動作状態および非動作状態のいずれか一方にあるかを
示す第一負荷回路用第１制御信号（Ｓａ）を入力して、
第一駆動部用第２制御信号（Ｓ６）を生成し、前記第一
組（６０，３０）に含まれる第一駆動部（３０）に、前
記第一駆動部用第２制御信号（Ｓ６）を出力し、 前記第一駆動部（３０）は、前記第一駆動部用第２制御
信号（Ｓ６）から、前記第一負荷回路（９１）を駆動す
るための第一負荷回路用駆動信号（Ｓｎ）を生成し、前
記第一負荷回路用駆動信号（Ｓｎ）を前記第一負荷回路
（９１）に出力し、 前記複数の組のうち第二組（７０，４０）に含まれる第
二制御部（７０）は、入力信号（Ｓｋ）と、前記第二組
（７０，４０）に対応付けられた第二負荷回路（９２）
が動作状態および非動作状態のいずれか一方にあるかを
示す第二負荷回路用第１制御信号（Ｓｂ）を入力して、
第二駆動部用第２制御信号（Ｓ７）を生成し、前記第二
組（７０，４０）に含まれる第二駆動部（４０）に、前
記第二駆動部用第２制御信号（Ｓ７）を出力し、 前記第二駆動部（４０）は、前記第二駆動部用第２制御
信号（Ｓ７）から、前記第二負荷回路（９２）を駆動す
るための第二負荷回路用駆動信号（Ｓｎ）を生成し、前
記第二負荷回路用駆動信号（Ｓｎ）を前記第二負荷回路
（９２）に出力する出力バッファ回路。5. An output buffer circuit (20) for driving a plurality of load circuits (91, 92, 93), comprising: a plurality of control units (60, 70, 80); and a plurality of drive units (30). , 40, 50), and each of the plurality of control units (60, 70, 80) and each of the plurality of drive units (30, 40, 50) are associated with each other in a set (60, , 30), the plurality of sets (60, 30) are provided, and each of the plurality of sets (60, 30) is connected to each of the plurality of load circuits (91, 92, 93) (91). The first control unit (60) included in the first set (60, 30) of the plurality of sets is associated with the input signal (Sk) and the first set (60, 30). First load circuit (91)
Input a first control signal (Sa) for a first load circuit, which indicates whether or not is in an operation state or a non-operation state,
A second control signal for the first drive unit (S6) is generated, and the second control signal for the first drive unit (S6) is supplied to the first drive unit (30) included in the first set (60, 30). The first drive unit (30) outputs a first load circuit drive signal (D6) for driving the first load circuit (91) from the first drive unit second control signal (S6). Sn), and outputs the first load circuit drive signal (Sn) to the first load circuit (91). The second control included in the second set (70, 40) of the plurality of sets The section (70) includes an input signal (Sk) and a second load circuit (92) associated with the second set (70, 40).
Receives a first control signal (Sb) for a second load circuit indicating whether the is in an operating state or a non-operating state.
A second control signal for the second drive unit (S7) is generated, and the second control signal for the second drive unit (S7) is supplied to the second drive unit (40) included in the second set (70, 40). The second drive section (40) outputs a second load circuit drive signal (D7) for driving the second load circuit (92) from the second drive section second control signal (S7). An output buffer circuit that generates the second load circuit (Sn) and outputs the second load circuit drive signal (Sn) to the second load circuit (92). 【請求項６】 請求項５記載の出力バッファ回路（２
０）において、 前記第一制御部（６０）は、前記第一駆動部用第２制御
信号（Ｓ６）として、前記第一駆動部（３０）を動作状
態に設定する動作状態設定信号、および前記第一駆動部
（３０）を非動作状態に設定する非動作状態設定信号の
いずれか一方を出力し、 前記第一駆動部（３０）は、前記動作状態に設定されて
いるときには前記第一負荷回路用駆動信号（Ｓｎ）を発
生する一方、前記非動作状態に設定されているときには
前記第一負荷回路用駆動信号（Ｓｎ）を発生しないとと
もに前記動作状態に設定されているときに比べて前記第
一駆動部（３０）での電流消費量が少なく、 前記第二制御部（７０）は、前記第二駆動部用第２制御
信号（Ｓ７）として、前記第二駆動部（４０）を動作状
態に設定する動作状態設定信号、および前記第二駆動部
（４０）を非動作状態に設定する非動作状態設定信号の
いずれか一方を出力し、 前記第二駆動部（４０）は、前記動作状態に設定されて
いるときには前記第二負荷回路用駆動信号（Ｓｎ）を発
生する一方、前記非動作状態に設定されているときには
前記第二負荷回路用駆動信号（Ｓｎ）を発生しないとと
もに前記動作状態に設定されているときに比べて前記第
二駆動部（４０）での電流消費量が少ない出力バッファ
回路。6. The output buffer circuit according to claim 5, wherein
0), the first control section (60) includes, as the second control signal for the first drive section (S6), an operation state setting signal for setting the first drive section (30) to an operation state; The first drive section (30) outputs one of a non-operation state setting signal for setting the first drive section (30) to a non-operation state, and the first drive section (30) outputs the first load when the operation state is set. While the circuit drive signal (Sn) is generated, the first load circuit drive signal (Sn) is not generated when the non-operation state is set, and the drive signal (Sn) is not generated when the operation state is set. The current consumption in the first drive unit (30) is small, and the second control unit (70) operates the second drive unit (40) as the second control unit second control signal (S7). Operation status setting signal to set the status, and the previous The second drive unit (40) outputs one of a non-operation state setting signal that sets the second drive unit (40) to a non-operation state, and the second drive unit (40) outputs the second load when the operation state is set. While the circuit drive signal (Sn) is generated, the second load circuit drive signal (Sn) is not generated when the non-operating state is set, and the driving signal (Sn) is not generated when the circuit is set to the operating state. An output buffer circuit that consumes less current in the second driver (40). 【請求項７】 請求項５または６記載の出力バッファ回
路（２０）において、 前記入力信号（Ｓｋ）は、２値信号とされ、 前記第一駆動部（３０）は、電源とアースとの間に直列
に接続された第一ＰＭＯＳトランジスタ（３１）と第一
ＮＭＯＳトランジスタ（３２）とから構成される第一Ｃ
ＭＯＳ回路（３０）を備え、 前記第一制御部（６０）は、前記第一駆動部用第２制御
信号（Ｓ６）として、前記第一駆動部（３０）の前記第
一ＣＭＯＳ回路（３０）の前記第一ＰＭＯＳトランジス
タ（３１）および前記第一ＮＭＯＳトランジスタ（３
２）を相補的にＯＮとして動作状態に設定する動作状態
設定信号、ならびに前記第一駆動部（３０）の前記第一
ＣＭＯＳ回路（３０）を非動作状態に設定する非動作状
態設定信号のいずれか一方を出力し、 前記第一駆動部（３０）の前記第一ＣＭＯＳ回路（３
０）は、前記動作状態に設定されているときには前記第
一負荷回路用駆動信号（Ｓｎ）を発生する一方、前記非
動作状態に設定されているときには前記電源から前記ア
ースに貫通電流が流れないように前記第一ＰＭＯＳトラ
ンジスタ（３１）および前記第一ＮＭＯＳトランジスタ
（３２）の双方がＯＦＦ状態とされ、 前記第二駆動部（４０）は、電源とアースとの間に直列
に接続された第二ＰＭＯＳトランジスタ（４１）と第二
ＮＭＯＳトランジスタ（４２）とから構成される第二Ｃ
ＭＯＳ回路（４０）を備え、 前記第二制御部（７０）は、前記第二駆動部用第２制御
信号（Ｓ７）として、前記第二駆動部（４０）の前記第
二ＣＭＯＳ回路（４０）の前記第二ＰＭＯＳトランジス
タ（４１）および前記第二ＮＭＯＳトランジスタ（４
２）を相補的にＯＮとして動作状態に設定する動作状態
設定信号、ならびに前記第二駆動部（４０）の前記第二
ＣＭＯＳ回路（４０）を非動作状態に設定する非動作状
態設定信号のいずれか一方を出力し、 前記第二駆動部（４０）の前記第二ＣＭＯＳ回路（４
０）は、前記動作状態に設定されているときには前記第
二負荷回路用駆動信号（Ｓｎ）を発生する一方、前記非
動作状態に設定されているときには前記電源から前記ア
ースに貫通電流が流れないように前記第二ＰＭＯＳトラ
ンジスタ（４１）および前記第二ＮＭＯＳトランジスタ
（４２）の双方がＯＦＦ状態とされている出力バッファ
回路。7. The output buffer circuit (20) according to claim 5, wherein the input signal (Sk) is a binary signal, and the first driving unit (30) is connected between a power supply and a ground. The first C composed of a first PMOS transistor (31) and a first NMOS transistor (32) connected in series to
A MOS circuit (30), wherein the first control unit (60) receives the first CMOS circuit (30) of the first drive unit (30) as the first drive unit second control signal (S6). Of the first PMOS transistor (31) and the first NMOS transistor (3
2) The operation state setting signal for setting the operation state to the complementary ON state and the non-operation state setting signal for setting the first CMOS circuit (30) of the first drive unit (30) to the non-operation state. Or the first CMOS circuit (3) of the first drive unit (30).
0) generates the first load circuit drive signal (Sn) when the operating state is set, while no through current flows from the power supply to the ground when the operating state is set. Thus, both the first PMOS transistor (31) and the first NMOS transistor (32) are turned off, and the second driver (40) is connected in series between a power supply and ground. A second C composed of two PMOS transistors (41) and a second NMOS transistor (42)
A MOS circuit (40), wherein the second control section (70) receives the second CMOS signal (40) of the second drive section (40) as the second control section second control signal (S7). Of the second PMOS transistor (41) and the second NMOS transistor (4).
2) The operation state setting signal for setting the operation state to the complementary ON state and the non-operation state setting signal for setting the second CMOS circuit (40) of the second drive section (40) to the non-operation state. Or the second CMOS circuit (4) of the second drive unit (40).
0) generates the drive signal (Sn) for the second load circuit when the operating state is set, while no through current flows from the power supply to the ground when the operating state is set. Output buffer circuit in which both the second PMOS transistor (41) and the second NMOS transistor (42) are turned off. 【請求項８】 請求項５または６記載の出力バッファ回
路（２０）において、 前記入力信号（Ｓｋ）は、２値信号とされ、 前記第一駆動部（３０）は、電源とアースとの間に直列
に接続された第一ＰＭＯＳトランジスタ（３１）と第一
ＮＭＯＳトランジスタ（３２）とから構成される第一Ｃ
ＭＯＳ回路（３０）を備え、 前記第一制御部（６０）は、第一ＡＮＤ回路（６５）
と、第一ＯＲ回路（６６）と、第一ＮＯＴ回路（６７）
とを備え、 前記第一ＡＮＤ回路（６５）には、前記入力信号（Ｓ
ｋ）と、前記第一負荷回路用第１制御信号（Ｓａ）とが
入力され、 前記第一ＯＲ回路（６６）には、前記入力信号（Ｓｋ）
と、前記第一ＮＯＴ回路（６７）を経由した前記第一負
荷回路用第１制御信号（Ｓａ）とが入力され、 前記第一ＡＮＤ回路（６５）からの出力信号は、前記第
一ＮＭＯＳトランジスタ（３２）の第一ゲート（３５）
に入力され、 前記第一ＯＲ回路（６６）からの出力信号は、前記第一
ＰＭＯＳトランジスタ（３１）の第一ゲート（３４）に
入力され、 前記第二駆動部（４０）は、電源とアースとの間に直列
に接続された第二ＰＭＯＳトランジスタ（４１）と第二
ＮＭＯＳトランジスタ（４２）とから構成される第二Ｃ
ＭＯＳ回路（４０）を備え、 前記第二制御部（７０）は、第二ＡＮＤ回路（７５）
と、第二ＯＲ回路（７６）と、第二ＮＯＴ回路（７７）
とを備え、 前記第二ＡＮＤ回路（７５）には、前記入力信号（Ｓ
ｋ）と、前記第二負荷回路用第１制御信号（Ｓｂ）とが
入力され、 前記第二ＯＲ回路（７６）には、前記入力信号（Ｓｋ）
と、前記第二ＮＯＴ回路（７７）を経由した前記第二負
荷回路用第１制御信号（Ｓｂ）とが入力され、 前記第二ＡＮＤ回路（７５）からの出力信号は、前記第
二ＮＭＯＳトランジスタ（４２）の第二ゲート（４５）
に入力され、 前記第二ＯＲ回路（７６）からの出力信号は、前記第二
ＰＭＯＳトランジスタ（４１）の第二ゲート（４４）に
入力されている出力バッファ回路。8. The output buffer circuit (20) according to claim 5, wherein the input signal (Sk) is a binary signal, and the first driving unit (30) is connected between a power supply and a ground. The first C composed of a first PMOS transistor (31) and a first NMOS transistor (32) connected in series to
A MOS circuit (30), wherein the first control unit (60) includes a first AND circuit (65)
, A first OR circuit (66), and a first NOT circuit (67)
The first AND circuit (65) includes the input signal (S
k) and the first control signal for the first load circuit (Sa) are inputted, and the input signal (Sk) is inputted to the first OR circuit (66).
And the first control signal (Sa) for the first load circuit via the first NOT circuit (67), and the output signal from the first AND circuit (65) is the first NMOS transistor (32) First gate (35)
The output signal from the first OR circuit (66) is input to a first gate (34) of the first PMOS transistor (31), and the second driver (40) is connected to a power supply and a ground. A second PMOS transistor (41) and a second NMOS transistor (42) connected in series between
A MOS circuit (40), wherein the second control unit (70) includes a second AND circuit (75)
And a second OR circuit (76) and a second NOT circuit (77)
The second AND circuit (75) includes the input signal (S
k) and the first control signal (Sb) for the second load circuit are input. The input signal (Sk) is input to the second OR circuit (76).
And the first control signal (Sb) for the second load circuit via the second NOT circuit (77), and the output signal from the second AND circuit (75) is the second NMOS transistor (42) Second gate (45)
And an output signal from the second OR circuit (76) is input to a second gate (44) of the second PMOS transistor (41). 【請求項９】 複数の負荷回路（９１，９２，９３）を
駆動するための出力バッファ回路（２０）であって、 複数の制御部（６０，７０，８０）と、複数の駆動部
（３０，４０，５０）とを備え、 前記複数の制御部（６０，７０，８０）の各々と、前記
複数の駆動部（３０，４０，５０）の各々とは、互いに
対応付けられて組（６０，３０）として構成され、 前記組（６０，３０）は複数設けられ、 前記複数の負荷回路（９１，９２，９３）は、同時に動
作状態とされる一又は二以上の前記負荷回路（９１，９
２，９３）が構成要素とされてなる群を単位として複数
に分類され、 複数の前記組の各々（６０，３０）は、複数の前記群の
各々（９１）に対応付けられ、 前記複数の組のうち第一組（６０，３０）に含まれる第
一制御部（６０）は、入力信号（Ｓｋ）と、前記第一組
（６０，３０）に対応付けられた第一群に含まれる第一
群所属負荷回路（９１）が動作状態および非動作状態の
いずれか一方にあるかを示す第一群所属負荷回路用第１
制御信号（Ｓａ）を入力して、第一駆動部用第２制御信
号（Ｓ６）を生成し、前記第一組（６０，３０）に含ま
れる第一駆動部（３０）に、前記第一駆動部用第２制御
信号（Ｓ６）を出力し、 前記第一駆動部（３０）は、前記第一駆動部用第２制御
信号（Ｓ６）から、前記第一群所属負荷回路（９１）を
駆動するための第一群所属負荷回路用駆動信号（Ｓｎ）
を生成して、前記第一群所属負荷回路用駆動信号（Ｓ
ｎ）を前記第一群所属負荷回路（９１）に出力し、 前記複数の組のうち第二組（７０，４０）に含まれる第
二制御部（７０）は、入力信号（Ｓｋ）と、前記第二組
（７０，４０）に対応付けられた第二群に含まれる第二
群所属負荷回路（９１，９２）が動作状態および非動作
状態のいずれか一方にあるかを示す第二群所属負荷回路
用第１制御信号（Ｓｂ）を入力して、第二駆動部用第２
制御信号（Ｓ７）を生成し、前記第二組（７０，４０）
に含まれる第二駆動部（４０）に、前記第二駆動部用第
２制御信号（Ｓ７）を出力し、 前記第二駆動部（４０）は、前記第二駆動部用第２制御
信号（Ｓ７）から、前記第二群所属負荷回路（９１，９
２）を駆動するための第二群所属負荷回路用駆動信号
（Ｓｎ）を生成して、前記第二群所属負荷回路用駆動信
号（Ｓｎ）を前記第二群所属負荷回路（９１，９２）に
出力する出力バッファ回路。9. An output buffer circuit (20) for driving a plurality of load circuits (91, 92, 93), comprising: a plurality of control units (60, 70, 80); and a plurality of drive units (30). , 40, 50), and each of the plurality of control units (60, 70, 80) and each of the plurality of drive units (30, 40, 50) are associated with each other in a set (60, , 30), the plurality of sets (60, 30) are provided, and the plurality of load circuits (91, 92, 93) are simultaneously operated with one or more of the load circuits (91, 92, 93). 9
2,93) are classified into a plurality of groups each of which is a constituent element, and each of the plurality of sets (60, 30) is associated with each of the plurality of groups (91); The first control unit (60) included in the first set (60, 30) of the sets is included in the input signal (Sk) and the first group associated with the first set (60, 30). A first group belonging load circuit first indicating whether the first group belonging load circuit (91) is in an operating state or a non-operating state.
The control signal (Sa) is inputted to generate a second control signal (S6) for the first drive unit, and the first drive unit (30) included in the first set (60, 30) is supplied with the first drive unit (30). The first drive unit (30) outputs the first group belonging load circuit (91) from the first drive unit second control signal (S6). Drive signal (Sn) for the first group belonging load circuit for driving
To generate the drive signal for the first group belonging load circuit (S
n) to the first group belonging load circuit (91), the second control unit (70) included in the second set (70, 40) of the plurality of sets includes an input signal (Sk), A second group indicating whether the second group belonging load circuits (91, 92) included in the second group associated with the second group (70, 40) are in an operating state or a non-operating state. The first control signal (Sb) for the associated load circuit is input, and the second
Generating a control signal (S7);
The second drive unit (40) included in the second drive unit (40) outputs the second control unit second control signal (S7), The second drive unit (40), the second drive unit second control signal ( From S7), the second group belonging load circuits (91, 9)
2) generating a drive signal (Sn) for the second group belonging load circuit for driving the second group belonging load circuit (91, 92); Output buffer circuit to output to 【請求項１０】 負荷回路（９１）を駆動するためのク
ロック発生装置であって、 クロック信号（Ｓｋ）を発生するクロック信号発生部
（１５）と、 制御部（６０）と、 駆動部（３０）とを備えてなり、 前記制御部（６０）は、前記クロック信号発生部（１
５）が発生した前記クロック信号（Ｓｋ）と、前記負荷
回路（９１）が動作状態および非動作状態のいずれか一
方にあるかを示す第１の制御信号（Ｓａ）とを入力して
第２の制御信号（Ｓ６）を発生し、 前記駆動部（３０）は、前記第２の制御信号（Ｓ６）か
ら、前記負荷回路（９１）を駆動するための駆動信号
（Ｓｎ）を発生するクロック発生装置。10. A clock generator for driving a load circuit (91), comprising: a clock signal generator (15) for generating a clock signal (Sk); a controller (60); and a driver (30). The control unit (60) includes the clock signal generation unit (1).
5) inputting the clock signal (Sk) generated and the first control signal (Sa) indicating whether the load circuit (91) is in an operation state or a non-operation state, and The drive section (30) generates a drive signal (Sn) for driving the load circuit (91) from the second control signal (S6). apparatus. 【請求項１１】 負荷回路（９１）を駆動する方法であ
って、 入力信号（Ｓｋ）と、前記負荷回路（９１）が動作状態
および非動作状態のいずれか一方にあるかを示す第１の
制御信号（Ｓａ）とを入力して第２の制御信号（Ｓ６）
を発生し、 前記第２の制御信号（Ｓ６）から、前記負荷回路（９
１）を駆動するための駆動信号（Ｓｎ）を発生する負荷
回路の駆動方法。11. A method of driving a load circuit (91), comprising: an input signal (Sk); and a first signal indicating whether the load circuit (91) is in an operation state or a non-operation state. A control signal (Sa) and a second control signal (S6)
The load circuit (9) is generated from the second control signal (S6).
1) A method of driving a load circuit that generates a drive signal (Sn) for driving (1). 【請求項１２】 前記第２の制御信号（Ｓ６）として、
前記駆動信号（Ｓｎ）を発生させるように設定する動作
状態設定信号、および前記駆動信号（Ｓｎ）を発生させ
ないように設定する非動作状態設定信号のいずれか一方
を出力し、 前記第２の制御信号（Ｓ６）が前記非動作状態設定信号
であるときには前記駆動信号（Ｓｎ）を発生しない請求
項１１記載の負荷回路の駆動方法。12. As the second control signal (S6),
Outputting one of an operation state setting signal for setting the drive signal (Sn) to be generated and a non-operation state setting signal for setting not to generate the drive signal (Sn); The driving method of a load circuit according to claim 11, wherein the driving signal (Sn) is not generated when the signal (S6) is the non-operation state setting signal.