JP3123516B2 - Semiconductor device and method of driving semiconductor device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の駆動方法に関するものであり、特に詳しく
は、従来無益な電流で、従来は棄てていた電流を、有効
に活用する事によって、省電力化を達成しうる半導体装
置及び半導体装置の駆動方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for driving a semiconductor device. More specifically, the present invention relates to a semiconductor device and a method for driving the semiconductor device. The present invention relates to a semiconductor device capable of achieving power consumption and a driving method of the semiconductor device.

【０００２】[0002]

【従来の技術】従来、半導体集積論理回路においてアク
ティブモード時の高速度化とスリープモード時の低消費
電力化を両立する目的として、電源遮断の機能付き電源
回路を備えた半導体集積論理回路が用いられる。たとえ
ば、特許番号の第２６３１３３５号公報（特許公開番号
の特開平６−２９８３４号公報と同一である）には、半
導体集積論理回路を低閾値トランジスタで構成すること
に因り、低い電源電圧の下でもアクティブ時には高速に
論理回路を動作させると共に、高閾値トランジスタを介
して電源を供給することに因り、スリープ時には該高閾
値トランジスタをカットオフさせ電源供給を遮断し、且
つサブスレッショルド漏洩電流をも遮断して消費電力の
低減を図ることができる回路構築方法が記載されてい
る。2. Description of the Related Art Conventionally, a semiconductor integrated logic circuit having a power supply circuit with a power cutoff function has been used for the purpose of achieving both high speed in an active mode and low power consumption in a sleep mode. Can be For example, Japanese Patent No. 2631335 (which is the same as Japanese Patent Application Laid-Open No. 6-29834) discloses that a semiconductor integrated logic circuit is composed of low-threshold transistors. In active mode, the logic circuit operates at high speed, and power is supplied via the high threshold transistor.In sleep mode, the high threshold transistor is cut off to cut off power supply, and also cuts off sub-threshold leakage current. A circuit construction method capable of reducing power consumption by using the method is described.

【０００３】また特開平５−２１０９７６号公報には半
導体集積論理回路に於いて、構成要素であるＣＭＯＳ論
理回路群から漏洩するサブスレッショルド電流の総和よ
りも小さな漏洩電流しか流さないようなデバイスパラメ
ータを有するスイッチ素子を介して給電を行なう回路構
築方法が記載されている。図６は従来技術に成る電力制
御回路を備えた半導体集積論理回路１００の一系統図を
示している。Japanese Patent Application Laid-Open No. 5-210976 discloses a device parameter in a semiconductor integrated logic circuit which causes a leakage current smaller than the sum of sub-threshold currents leaking from a group of CMOS logic circuits as constituent elements. A circuit construction method for supplying power via a switching element having the same is described. FIG. 6 shows a system diagram of a semiconductor integrated logic circuit 100 including a power control circuit according to the prior art.

【０００４】この半導体集積論理回路１００は、ナンド
論理回路ＮＡＮＤ１やインバータ回路ＩＮＶ１などのＣ
ＭＯＳ論理から構成されるＣＭＯＳ論理回路群ＬＧＣを
主体回路とし、一方の高電位側電源ＶＤＤは実高電位側
の軌線ＲＶＤ（以後、実電源線ＲＶＤと呼ぶ）を電力配
給線として直接に供給され、他方の低電位側電源ＶＳＳ
は実低電位側の軌線ＲＶＳ（以後、実電源線ＲＶＳと呼
ぶ）に直列接続された制御スイッチ用のｎ−ＭＯＳ型ト
ランジスタＴＳ１〜ＴＳｎ（ここでｎは任意の自然数で
ある）を介して擬似的な低電位側の軌線ＲＶＳＶ（以
後、疑似電源線ＲＶＳＶと呼ぶ）を電力配給線として供
給される。[0004] The semiconductor integrated logic circuit 100 includes a NAND logic circuit NAND1 and an inverter circuit INV1.
A CMOS logic circuit group LGC composed of MOS logic is a main circuit, and one high-potential-side power supply VDD directly supplies an actual high-potential-side trajectory RVD (hereinafter, referred to as an actual power supply line RVDD) as a power supply line. And the other low-potential-side power supply VSS
Via n-MOS type transistors TS1 to TSn for control switches (where n is an arbitrary natural number) connected in series to a trajectory RVS on the actual low potential side (hereinafter referred to as an actual power supply line RVS). A pseudo low-potential-side trajectory RVSV (hereinafter referred to as a pseudo power supply line RVSV) is supplied as a power distribution line.

【０００５】またスリープモード切替信号ＳＬＥＥＰか
らインバータ回路ＩＮＶ２を介して発生させたスリープ
モード切替反転信号は、信号配給線ＳＬＢを介して該制
御スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ１〜ＴＳｎ
のゲート電極へ配給される。ここで半導体集積論理回路
１００の構成要素であるＣＭＯＳ論理回路群ＬＧＣから
漏洩するサブスレッショルド電流の総和よりも、制御ス
イッチ用ｎ−ＭＯＳ型トランジスタＴＳ１〜ＴＳｎから
漏洩するサブスレッショルド電流の総和のほうが、より
小さな漏洩電流しか流さないように該制御スイッチ用ｎ
−ＭＯＳ型トランジスタＴＳ１〜ＴＳｎのデバイスパラ
メータが設定されている。A sleep mode switching inversion signal generated from the sleep mode switching signal SLEEP via the inverter circuit INV2 is supplied to the control switch n-MOS type transistors TS1 to TSn via the signal distribution line SLB.
Are distributed to the gate electrodes. Here, the sum of the sub-threshold currents leaking from the control switch n-MOS transistors TS1 to TSn is larger than the sum of the sub-threshold currents leaking from the CMOS logic circuit group LGC which is a component of the semiconductor integrated logic circuit 100. N for the control switch so that only a smaller leakage current flows.
-Device parameters of the MOS transistors TS1 to TSn are set.

【０００６】そこでアクティブモード、すなわち低電位
のスリープモード切替信号ＳＬＥＥＰ（ＳＬＥＥＰ＝
「０」）を印加した時には制御スイッチ用ｎ−ＭＯＳ型
トランジスタＴＳ１〜ＴＳｎが導通状態にあってＣＭＯ
Ｓ論理回路群ＬＧＣに低電位側電源ＶＳＳを供給するこ
とができ、一方でスリープモード、すなわち高電位のス
リープモード切替信号ＳＬＥＥＰ（ＳＬＥＥＰ＝
「１」）を印加した時には制御スイッチ用ｎ−ＭＯＳ型
トランジスタＴＳ１〜ＴＳｎが遮断状態にあってＣＭＯ
Ｓ論理回路群ＬＧＣへの低電位側電源ＶＳＳも遮断され
ると共に、サブスレッショルド漏洩電流をも抑制するこ
とができてスリープモード時の低消費電力化を図れる。Therefore, the active mode, that is, the sleep mode switching signal SLEEP (SLEEP =
When “0”) is applied, the control switch n-MOS type transistors TS1 to TSn are in a conductive state and
The low potential power supply VSS can be supplied to the S logic circuit group LGC, while the sleep mode, that is, the high potential sleep mode switching signal SLEEP (SLEEP =
When “1”) is applied, the control switch n-MOS type transistors TS1 to TSn are in the cut-off state and the CMO
The low-potential-side power supply VSS to the S logic circuit group LGC is also cut off, and the sub-threshold leakage current can be suppressed, so that power consumption in the sleep mode can be reduced.

【０００７】前記したように、従来に於いては、半導体
集積論理回路１００の構成要素であるＣＭＯＳ論理回路
群ＬＧＣから漏洩するサブスレッショルド電流の総和よ
りも、制御スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ１
〜ＴＳｎから漏洩するサブスレッショルド電流の総和の
ほうが、より小さな漏洩電流しか流さないように該制御
スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ１〜ＴＳｎの
デバイスパラメータが設定されている。As described above, in the prior art, the sum of the sub-threshold currents leaking from the CMOS logic circuit group LGC, which is a component of the semiconductor integrated logic circuit 100, is smaller than the n-MOS transistor TS1 for the control switch.
The device parameters of the control switch n-MOS transistors TS1 to TSn are set so that the total sum of the sub-threshold currents leaking from .about.TSn flows through a smaller leak current.

【０００８】したがってスリープモード、すなわち高電
位のスリープモード切替信号ＳＬＥＥＰ（ＳＬＥＥＰ＝
「１」）が印加された定常状態に於いては、ＣＭＯＳ論
理回路群ＬＧＣを等価的に見たインピーダンスよりも、
同様に制御スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ１
〜ＴＳｎを等価的に見たインピーダンスの方がより大き
い為に、疑似電源線ＲＶＳＶは高電位側電源ＶＤＤまで
充電されてしまう。Therefore, the sleep mode, that is, the high potential sleep mode switching signal SLEEP (SLEEP =
In the steady state where "1") is applied, the impedance of the CMOS logic circuit group LGC is more than the equivalent impedance.
Similarly, the control switch n-MOS transistor TS1
To TSn are equivalently larger in impedance, the pseudo power supply line RVSV is charged to the high potential side power supply VDD.

【０００９】つぎにアクティブモード、すなわち高電位
のスリープモード切替信号ＳＬＥＥＰ（ＳＬＥＥＰ＝
「０」）へ遷移した時、すなわち該制御スイッチ用ｎ−
ＭＯＳ型トランジスタＴＳ１〜ＴＳｎが導通状態に遷移
した時には、高電位側電源ＶＤＤまでに充電された疑似
電源線ＲＶＳＶの電荷を該制御スイッチ用ｎ−ＭＯＳ型
トランジスタＴＳ１〜ＴＳｎに依って、低電位側電源Ｖ
ＳＳの電位付近までに放電させる必要がある。Next, an active mode, that is, a sleep mode switching signal SLEEP (SLEEP =
"0"), that is, n-
When the MOS transistors TS1 to TSn transition to the conductive state, the charge of the pseudo power supply line RVSV charged up to the high potential power supply VDD is transferred to the low potential side by the control switch n-MOS transistors TS1 to TSn. Power supply V
It is necessary to discharge to near the potential of SS.

【００１０】以上述べたように、スリープモードとアク
ティブモードとのモード切り替えに伴なって、疑似電源
線ＲＶＳＶに充放電され得る電荷は全て無駄に消費され
てしまう、という問題点がある。さらにスリープモード
とアクティブモードとのモード切り替えに伴なって、制
御スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ１〜ＴＳｎ
を遮断および導通を制御する為に、該制御スイッチ用ｎ
−ＭＯＳ型トランジスタＴＳ１〜ＴＳｎの全てのゲート
電極および信号配給線ＳＬＢも充放電させる必要があ
る。As described above, there is a problem that all the charges that can be charged / discharged in the pseudo power supply line RVSV are wasted when the mode is switched between the sleep mode and the active mode. Further, with the mode switching between the sleep mode and the active mode, the control switch n-MOS type transistors TS1 to TSn
N for controlling and shutting off
-All the gate electrodes of the MOS transistors TS1 to TSn and the signal supply line SLB also need to be charged and discharged.

【００１１】そして同様にスリープモードとアクティブ
モードとのモード切り替えに伴なって、該制御スイッチ
用ｎ−ＭＯＳ型トランジスタＴＳ１〜ＴＳｎの全てのゲ
ート電極および信号配給線ＳＬＢに充放電され得る電荷
は全て無駄に消費されてしまうという問題点がある。更
に、従来の係る半導体装置に於いては、リーク電流を少
なくしようとする努力は多くなされているが、未だに完
全なリーク電流防止方法及びリーク電流防止装置は日の
目を見ていない。Similarly, with the switching of the mode between the sleep mode and the active mode, all the charges that can be charged / discharged to all the gate electrodes of the control switch n-MOS type transistors TS1 to TSn and the signal distribution line SLB are all generated. There is a problem that it is consumed wastefully. Further, in the conventional semiconductor device, many efforts have been made to reduce the leakage current, but a complete leakage current prevention method and a complete leakage current prevention device have not yet come to light.

【００１２】従って、従来に於ける当該半導体装置に於
いては、係るリーク電流は、無駄な電流として棄てられ
て来ているのが現状と言える。従って、従来では、係る
予想リーク電流値の発生を予め推定して、当該予想リー
ク電流値を補償するに十分な電流を別途当該半導体装置
に供給してやる必要があり、回路構成の複雑化と消費電
力の増大化を避ける事が不可能であった。Therefore, in the conventional semiconductor device, it can be said that such a leak current has been discarded as useless current. Therefore, conventionally, it is necessary to estimate the occurrence of the expected leak current value in advance, and to separately supply a sufficient current to the semiconductor device to compensate for the expected leak current value. It was impossible to avoid the increase in the number.

【００１３】又、特開平６−２０３５５７号公報には、
一旦電源から特定の回路手段に供給された電流を隣接す
る他の回路手段に供給して再利用する低消費電流の半導
体装置に関して記載されている。然しながら、係る従来
の技術に於いては、所望の回路素子を駆動した実行電流
を、隣接する他の回路素子を駆動する為に使用する事が
開示されてはいますが、係る構成に於いても相変わらず
リーク電流は発生し続け、且つ無駄に垂れ流しているの
であり、当該公知例には、係るリーク電流の処理に関し
ては全く記載も無ければ開示も無いのである。Japanese Patent Application Laid-Open No. 6-203557 discloses that
A low-current-consumption semiconductor device in which a current once supplied from a power supply to a specific circuit means is supplied to another adjacent circuit means and reused is described. However, in the related art, it is disclosed that an execution current that drives a desired circuit element is used to drive an adjacent other circuit element. As always, the leak current continues to be generated and is flowing wastefully, and the known example does not disclose or disclose the processing of the leak current at all.

【００１４】それに増して、当該公報の図示された回路
構成から見て、極めて複雑な回路構成を採用する必要が
あり、製造コスト高、歩留りの低下等の問題が別途発生
する事は明らかである。更に、上記公報においては、結
局最後には、当該回路素子を駆動した電流は棄てる事に
なるので、低消費電力化に対してはそれ程大きな寄与は
無い。In addition, in view of the illustrated circuit configuration of this publication, it is necessary to employ an extremely complicated circuit configuration, and it is apparent that problems such as high manufacturing costs and reduced yield will occur separately. . Furthermore, in the above-mentioned publication, since the current that drives the circuit element is finally discarded, there is no significant contribution to the reduction in power consumption.

【００１５】[0015]

【発明が解決すべき課題】従って、本発明の目的は、上
記した従来技術の欠点を改良し、スリープモード動作を
間欠的に実行する際にアクティブモードとスリープモー
ドとの間のモード遷移に伴なって浪費される疑似電源線
系およびスリープモード制御回路系の充放電々荷を節約
することに因って、半導体集積回路の全体として低消費
電力化を図る事の出来る半導体装置及び半導体装置の駆
動方法を提供するものである。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to improve the above-mentioned drawbacks of the prior art, and to carry out the intermittent execution of the sleep mode operation in accordance with the mode transition between the active mode and the sleep mode. A semiconductor device and a semiconductor device capable of reducing power consumption as a whole of a semiconductor integrated circuit by saving charge / discharge of a pseudo power supply line system and a sleep mode control circuit system which are wasted as a whole. A driving method is provided.

【００１６】つまり、本発明に於いては、従来、当該半
導体装置の於ける各回路素子を駆動する為の電流ではな
く、回路素子構成から寄生的に発生するリーク電流を有
効に利用しようとするものであり、従来から無駄電流と
して、廃棄されてきている当該リーク電流を一定のタイ
ミングでアキュムレートし、当該アキュムレートされた
電荷を使用して、当該回路素子を駆動させるスイッチ手
段の制御に使用する事によって、当該無駄電流を積極的
に活用しようとするものである。That is, in the present invention, it is conventionally attempted to effectively use not the current for driving each circuit element in the semiconductor device but the leak current parasitically generated from the circuit element configuration. And accumulates the leak current, which has been discarded as a waste current, at a certain timing, and uses the accumulated charge to control the switch means for driving the circuit element. By doing so, the waste current is actively used.

【００１７】[0017]

【課題を解決する手段】本発明は上記した目的を達成す
る為、以下に示す様な基本的な技術構成を採用するもの
である。即ち、本発明に係る第１の態様としては、第１
の電源に接続され、所定の演算を実行する少なくとも一
つの演算回路素子、第２の電源に接続され、当該演算回
路素子のそれぞれを個別に若しくは共通にＯＮ／ＯＦＦ
制御するスイッチ手段、当該演算回路素子と当該スイッ
チ手段とが、共通のリーク電流トラップ手段を介して接
続されており、当該個々の演算回路素子が所望の演算操
作を停止している間に、当該演算回路素子を経由して低
電圧電源に向けて流れるリーク電流により生ずる電荷
を、当該リーク電流トラップ手段にアキュムレートする
機能を有するものであり、当該リーク電流トラップ手段
にアキュムレートされた当該電荷を当該スイッチ手段に
供給する為の電荷制御手段とが設けられており、当該電
荷制御手段は、当該リーク電流トラップ手段にアキュム
レートされた当該電荷を、当該演算回路素子が駆動開始
する以前に当該スイッチ手段に供給して当該スイッチ手
段を駆動させる様に制御を実行するものである半導体装
置であり、又、本発明に係る第２の態様としては、第１
の電源に接続され、所定の演算を実行する少なくとも一
つの演算回路素子、第２の電源に接続され、当該演算回
路素子のそれぞれを個別に若しくは共通にＯＮ／ＯＦＦ
制御するスイッチ手段、当該演算回路素子と当該スイッ
チ手段とが、共通のリーク電流トラップ手段を介して接
続されており、当該個々の演算回路素子が所望の演算操
作を停止している第１のモードの間に、当該演算回路素
子を経由して低電圧電源に向けて流れるリーク電流によ
り生ずる電荷を、当該リーク電流トラップ手段にアキュ
ムレートする機能を有するものであり、当該リーク電流
トラップ手段にアキュムレートされた当該電荷を当該ス
イッチ手段に供給する為の電荷制御手段とが設けられて
おり、当該電荷制御手段は、当該演算回路素子が当該演
算操作を実行している第２のモードから当該演算操作を
停止する段階以前に、当該スイッチ手段を流れる電流を
絞り込み、当該リーク電流トラップ手段に、当該演算回
路素子を経由して低電圧電源に向けて流れるリーク電流
により生ずる電荷がアキュムレートされる様に制御を実
行するものである半導体装置である。In order to achieve the above object, the present invention employs the following basic technical configuration. That is, the first aspect according to the present invention includes the first
And at least one arithmetic circuit element for executing a predetermined operation, connected to a second power supply, and turning on / off each of the arithmetic circuit elements individually or commonly.
The switch means for controlling, the arithmetic circuit element and the switch means are connected via a common leak current trap means, and while the individual arithmetic circuit elements stop the desired arithmetic operation, It has a function of accumulating the charge generated by the leak current flowing toward the low-voltage power supply via the arithmetic circuit element in the leak current trap means, and the charge accumulated in the leak current trap means is Charge control means for supplying the switch means with the charge control means for supplying the charge accumulated in the leak current trap means to the switch circuit before the arithmetic circuit element starts driving. A semiconductor device which supplies control means to execute control so as to drive the switch means. The second aspect of the first
And at least one arithmetic circuit element for executing a predetermined operation, connected to a second power supply, and turning on / off each of the arithmetic circuit elements individually or commonly.
A first mode in which the switch means for controlling, the arithmetic circuit element and the switch means are connected via a common leak current trap means, and the individual arithmetic circuit elements stop a desired arithmetic operation; And a function of accumulating the charge generated by the leak current flowing toward the low-voltage power supply via the arithmetic circuit element in the leak current trap means. Charge control means for supplying the generated charge to the switch means. The charge control means performs the calculation operation from the second mode in which the calculation circuit element is executing the calculation operation. Before stopping the operation, the current flowing through the switch means is narrowed down, and the leak current trap means is supplied to the leak current trap means via the arithmetic circuit element. Charge caused by leakage current flowing toward the voltage source is a semiconductor device which executes control so as to be accumulating.

【００１８】更に、本発明に係る第３の態様としては、
第１の電源に接続された、所定の演算を実行する少なく
とも一つの演算回路素子と、第２の電源に接続された、
当該演算回路素子のそれぞれを個別に若しくは共通にＯ
Ｎ／ＯＦＦ制御するスイッチ手段とから構成された半導
体装置に於て、当該演算回路素子と当該スイッチ手段と
が、共通のリーク電流トラップ手段を介して接続せしめ
ると共に、当該個々の演算回路素子が所望の演算操作を
停止している間に、当該演算回路素子を経由して低電圧
電源に向けて流れるリーク電流により生ずる電荷を、当
該リーク電流トラップ手段にアキュムレートすると同時
に、当該リーク電流トラップ手段にアキュムレートされ
た当該電荷を適宜の電荷制御手段を介して当該スイッチ
手段に供給する様に構成されている半導体装置の駆動方
法である。Further, as a third aspect according to the present invention,
At least one arithmetic circuit element connected to the first power supply for performing a predetermined operation, and connected to the second power supply;
Each of the arithmetic circuit elements is individually or commonly
In a semiconductor device constituted by switch means for N / OFF control, the arithmetic circuit element and the switch means are connected via a common leak current trap means, and the individual arithmetic circuit elements are not connected to each other. While the calculation operation is stopped, the charge generated by the leak current flowing toward the low-voltage power supply via the calculation circuit element is accumulated in the leak current trap means, and at the same time, This is a method for driving a semiconductor device configured to supply the accumulated electric charge to the switch means via an appropriate charge control means.

【００１９】[0019]

【発明の実施の態様】本発明に係る当該半導体装置及び
当該半導体装置の駆動方法は、基本的には、上記した様
な技術構成を採用しているので、より具体的な節約の方
法として、疑似電源線系やスリープモード制御回路系に
於いて充放電される電荷を相互に再利用することに由っ
て、電荷の浪費を回避させて電源電力の省電力化に寄与
させる機能を具備した、スリープモードの間欠動作が実
行可能な電源回路を含む半導体集積論理回路を提供する
ことである。DESCRIPTION OF THE PREFERRED EMBODIMENTS The semiconductor device and the method of driving the semiconductor device according to the present invention basically employ the above-described technical configuration. Equipped with the function of avoiding waste of charge and contributing to the reduction of power supply power by reusing charges charged and discharged in the pseudo power supply line system and sleep mode control circuit system mutually Another object of the present invention is to provide a semiconductor integrated logic circuit including a power supply circuit capable of executing an intermittent operation in a sleep mode.

【００２０】[0020]

【実施例】以下に、本発明に係る半導体装置及び当該半
導体装置の駆動方法の一具体例の構成を図面を参照しな
がら詳細に説明する。即ち、図１は、本発明に係る当該
半導体装置１００の一具体例の構成を示すブロックダイ
アグラムであって、図中、第１の電源ＶＤＤに接続さ
れ、所定の演算を実行する少なくとも一つの演算回路素
子ＬＧＣ、第２の電源ＶＳＳに接続され、当該演算回路
素子ＬＧＣのそれぞれを個別に若しくは共通にＯＮ／Ｏ
ＦＦ制御するスイッチ手段ＴＳ₁ 〜ＴＳ_n 、当該演算回
路素子ＬＧＣと当該スイッチ手段ＴＳ₁ 〜ＴＳ_n とが、
共通のリーク電流トラップ手段ＲＶＳＶを介して接続さ
れており、当該個々の演算回路素子ＬＧＣが所望の演算
操作を停止している間に、当該演算回路素子ＬＧＣを経
由して低電圧電源ＶＳＳに向けて流れるリーク電流ＬＡ
により生ずる電荷を、当該リーク電流トラップ手段ＲＶ
ＳＶにアキュムレートする機能を有するものであり、当
該リーク電流トラップ手段ＲＶＳＶにアキュムレートさ
れた当該電荷を当該スイッチ手段ＴＳ₁ 〜ＴＳ_n に供給
する為の電荷制御手段ＳＭＣとが設けられており、当該
電荷制御手段ＳＭＣは、当該リーク電流トラップ手段Ｒ
ＶＳＶにアキュムレートされた当該電荷を、当該演算回
路素子ＬＧＣが駆動開始する以前に当該スイッチ手段Ｔ
Ｓ₁ 〜ＴＳ_n に供給して当該スイッチ手段ＴＳ₁ 〜ＴＳ
_n を駆動させる様に制御を実行する様に構成された半導
体装置１０１が示されている。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram of a semiconductor device according to the present invention and a method of driving the semiconductor device. That is, FIG. 1 is a block diagram showing a configuration of a specific example of the semiconductor device 100 according to the present invention. In FIG. 1, at least one operation which is connected to a first power supply VDD and executes a predetermined operation is shown. The circuit element LGC is connected to the second power supply VSS, and each of the arithmetic circuit elements LGC is individually or commonly turned ON / O.
Switch means TS ₁ ~TS _n for FF control, the arithmetic circuit element LGC and the said switching means TS ₁ ~TS _n is
It is connected via a common leak current trapping means RVSV, and is connected to the low-voltage power supply VSS via the arithmetic circuit element LGC while the individual arithmetic circuit element LGC stops a desired arithmetic operation. Leakage current LA flowing
Charge generated by the leakage current trapping means RV
It has a function of accumulating the SV, and a charge control means SMC is provided for supplying the leakage current trapping unit RVSV the accumulator has been the charge on the switching means TS ₁ ~TS _n, The charge control means SMC includes the leak current trap means R
Before the operation circuit element LGC starts driving, the charge accumulated in the VSV is transferred to the switch means T.
S ₁ the switch means is supplied to ~TS _n TS ₁ ~TS
A semiconductor device 101 configured to execute control to drive _n is shown.

【００２１】本発明に係る当該半導体装置１０１に於い
ては、当該第１の電源ＶＤＤに接続され、所定の演算を
実行する少なくとも一つの演算回路素子ＬＧＣ、第２の
電源ＶＳＳに接続され、当該演算回路素子ＬＧＣのそれ
ぞれを個別に若しくは共通にＯＮ／ＯＦＦ制御するスイ
ッチ手段ＴＳ₁ 〜ＴＳ_n 、当該演算回路素子ＬＧＣと当
該スイッチ手段ＴＳ₁ 〜ＴＳ_n とが、共通のリーク電流
トラップ手段ＲＶＳＶを介して接続されており、当該個
々の演算回路素子ＬＧＣが所望の演算操作を停止してい
る間に、当該演算回路素子ＬＧＣを経由して低電圧電源
ＶＳＳに向けて流れるリーク電流ＬＡにより生ずる電荷
を、当該リーク電流トラップ手段ＲＶＳＶにアキュムレ
ートする機能を有するものであり、当該リーク電流トラ
ップ手段ＲＶＳＶにアキュムレートされた当該電荷を当
該スイッチ手段ＴＳ₁ 〜ＴＳ_n に供給する為の電荷制御
手段ＳＭＣとが設けられており、当該電荷制御手段ＳＭ
Ｃは、当該演算回路素子ＬＧＣが当該演算操作を実行し
ている第２のモードから当該演算操作を停止する段階以
前に、当該スイッチ手段ＴＳ₁ 〜ＴＳ_n を流れる電流を
絞り込み、当該リーク電流トラップ手段ＲＶＳＶに、当
該演算回路素子ＬＧＣを経由して低電圧電源ＶＳＳに向
けて流れるリーク電流ＬＡにより生ずる電荷がアキュム
レートされる様に制御を実行する半導体装置１０１が示
されている。In the semiconductor device 101 according to the present invention, the semiconductor device 101 is connected to the first power supply VDD, is connected to at least one arithmetic circuit element LGC for executing a predetermined operation, and the second power supply VSS. arithmetic circuit element switching means TS ₁ ~TS _n of oN / OFF control on individual or common each LGC, the arithmetic circuit element LGC and the said switching means TS ₁ ~TS _n is a common leakage current trapping unit RVSV Generated by the leakage current LA flowing toward the low-voltage power supply VSS via the arithmetic circuit element LGC while the individual arithmetic circuit elements LGC stop the desired arithmetic operation. Is accumulated in the leak current trapping means RVSV. The accumulating been the charges and a charge control unit SMC for supplying to the switching means TS ₁ ~TS _n is provided, said charge control means SM
C is the previously step in which the arithmetic circuit element LGC stops the operation operation from the second mode running the calculation operation, narrow the current flowing through the switching means TS ₁ ~TS _n, the leakage current trap The means RVSV shows a semiconductor device 101 that performs control so that charges generated by a leakage current LA flowing toward the low-voltage power supply VSS via the arithmetic circuit element LGC are accumulated.

【００２２】更に、本発明に於いては、当該半導体装置
１０１は半導体集積論理回路である事が望ましく、又、
当該半導体集積論理回路は、主としてＣＭＯＳ論理回路
で構成されている事も望ましい。一方、本発明に係る当
該半導体装置１０１に於いては、当該第１のモードがス
リープモードであっても良く、又当該第２のモードがア
クティブモードであっても良い。Further, in the present invention, the semiconductor device 101 is preferably a semiconductor integrated logic circuit.
It is also desirable that the semiconductor integrated logic circuit is mainly constituted by a CMOS logic circuit. On the other hand, in the semiconductor device 101 according to the present invention, the first mode may be a sleep mode, and the second mode may be an active mode.

【００２３】更に、本発明に於いては、当該リーク電流
トラップ手段ＲＶＳＶは、当該演算回路素子ＬＧＣと当
該スイッチ手段ＴＳ₁ 〜ＴＳ_n の双方に接続されている
線状物２０で構成されており、当該半導体装置１０１
が、第１のモードにある間は、当該リーク電流トラップ
手段ＲＶＳＶは、ハイインピーダンス状態に維持せしめ
らるものである事が望ましい。Furthermore, in the present invention, the leakage current trapping unit RVSV is constituted by a linear material 20 that is connected to both of the arithmetic circuit element LGC and the switching means TS ₁ ~TS _n , The semiconductor device 101
However, while in the first mode, it is desirable that the leak current trapping means RVSV be maintained in a high impedance state.

【００２４】一方、本発明に於いては、当該リーク電流
トラップ手段ＲＶＳＶは、疑似電源である事が望まし
い。又、本発明に於いては、当該半導体装置１０１が、
該第１のモードにある場合に、当該スイッチ手段ＴＳ₁
〜ＴＳ_n は、全て遮断せしめられており、且つ当該演算
回路素子ＴＳ₁ 〜ＴＳ_n のそれぞれからリークされる電
流ＬＡの総和が、当該スイッチ手段ＴＳ₁ 〜ＴＳ_n から
リークする電流ＬＡの総和よりも、大きくならない様に
構成されている事が望ましい。On the other hand, in the present invention, it is desirable that the leak current trapping means RVSV is a pseudo power supply. Further, in the present invention, the semiconductor device 101
When in the first mode, the switch means TS ₁
To TS _n are all cut off, and the sum of the currents LA leaked from the arithmetic circuit elements TS _{1 to} TS _n is greater than the sum of the currents LA leaked from the switch means TS _{1 to} TS _n. It is also desirable that they are configured not to be large.

【００２５】一方、本発明に於いては、当該第１のモー
ドから当該第２のモードに移行する際には、当該リーク
電流トラップ手段ＲＶＳＶにアキュムレートされたリー
ク電流ＬＡの電荷が、当該制御手段ＳＭＣを介して当該
スイッチ手段ＴＳ₁ 〜ＴＳ_nの駆動制御手段ＳＬＢに供
給され、それによって、当該スイッチ手段ＴＳ₁ 〜ＴＳ
_n が駆動開始するしきい値電圧の少なくとも半分以上の
電圧が供給される様に構成されている事も望ましい。On the other hand, in the present invention, when shifting from the first mode to the second mode, the charge of the leak current LA accumulated in the leak current trapping means RVSV is used for the control. is supplied to the drive control means SLB of the switch means TS ₁ ~TS _n via means SMC, whereby the switching means TS ₁ ~TS
It is also desirable that a voltage of at least half of the threshold voltage at which _n starts driving is supplied.

【００２６】以下に、本発明に係る半導体装置１０１及
び当該半導体装置の駆動方法に付いての具体例を図１及
び図２を参照しながら詳細に説明する。つまり、前記し
た様に、図１は本発明による、スリープモード間欠動作
の機能付き電源回路を備えた半導体集積論理回路１０１
の一具体例の構成を示すブロックダイアグラムである。Hereinafter, specific examples of the semiconductor device 101 according to the present invention and a method of driving the semiconductor device will be described in detail with reference to FIGS. That is, as described above, FIG. 1 shows the semiconductor integrated logic circuit 101 including the power supply circuit with the function of the sleep mode intermittent operation according to the present invention.
3 is a block diagram showing a configuration of one specific example.

【００２７】この半導体集積論理回路１０１は、図６に
示す従来技術からなる半導体集積論理回路１００とアク
ティブモード時の下での定常的な動作に於いて論理的に
同一の回路であって、ナンド論理回路ＮＡＮＤ１やイン
バータ回路ＩＮＶ１などのＣＭＯＳ論理から構成される
ＣＭＯＳ論理回路群ＬＧＣを主体回路とし、第１の電源
である、一方の高電位側電源ＶＤＤは実高電位側の軌線
ＲＶＤ（以後、実電源線ＲＶＤと呼ぶ）を電力配給線と
して直接に供給され、第２の電源である、他方の低電位
側電源ＶＳＳは実低電位側の軌線ＲＶＳ（以後、実電源
線ＲＶＳと呼ぶ）に直列接続された制御スイッチ用のｎ
−ＭＯＳ型トランジスタＴＳ１〜ＴＳｎ（ここでｎは任
意の自然数である）を介して擬似的な低電位側の軌線Ｒ
ＶＳＶ（以後、疑似電源線ＲＶＳＶと呼ぶ）を電力配給
線として供給される。The semiconductor integrated logic circuit 101 is a circuit which is logically the same as the semiconductor integrated logic circuit 100 of the prior art shown in FIG. 6 in a steady operation under the active mode. The main circuit is a CMOS logic circuit group LGC composed of CMOS logic such as the logic circuit NAND1 and the inverter circuit INV1, and one high-potential power supply VDD, which is a first power supply, is a real high-potential trajectory RVD (hereinafter referred to as a high-potential rail RVD) , The real power supply line RVD) is directly supplied as a power distribution line, and the other low-potential-side power supply VSS, which is the second power supply, is a real low-potential-side trajectory RVS (hereinafter, referred to as a real power supply line RVS). ) For a control switch connected in series to
A pseudo low potential side trajectory R via MOS transistors TS1 to TSn (where n is an arbitrary natural number)
VSV (hereinafter referred to as a pseudo power supply line RVSV) is supplied as a power distribution line.

【００２８】そこで本発明になる電荷再利用型電源回路
の主要な回路である電荷制御手段ＳＭＣは、スリープモ
ード信号発生回路ＣＴＳ、電荷転送制御回路ＳＭＧおよ
び電荷転送回路ＣＴＣから構成され、スリープモード制
御回路ＳＭＳに基づいて起動される。ここでスリープモ
ード信号発生回路ＣＴＳは、電荷転送制御回路ＳＭＧの
制御信号ａ３に基づいて該制御スイッチ用のｎ−ＭＯＳ
型トランジスタＴＳ１〜ＴＳｎの導通や遮断を制御する
ための信号を信号配給線ＳＬＢに信号出力すると共に、
応答信号ａ４を電荷転送制御回路ＳＭＧに返信する。Therefore, the charge control means SMC, which is a main circuit of the charge recycling type power supply circuit according to the present invention, comprises a sleep mode signal generation circuit CTS, a charge transfer control circuit SMG, and a charge transfer circuit CTC. It is activated based on the circuit SMS. Here, the sleep mode signal generation circuit CTS operates the n-MOS for the control switch based on the control signal a3 of the charge transfer control circuit SMG.
A signal for controlling the conduction and interruption of the type transistors TS1 to TSn is output to the signal distribution line SLB,
The response signal a4 is returned to the charge transfer control circuit SMG.

【００２９】他方、電荷転送回路ＣＴＣは、電荷転送制
御回路ＳＭＧの制御信号ａ５に基づいて電荷転送経路Ｔ
１およびＴ２を仲介として疑似電源線ＲＶＳＶと信号配
給線ＳＬＢとの間で電荷を転送する役割を果たすと共
に、応答信号ａ６を電荷転送制御回路ＳＭＧに返信す
る。さらに電荷転送制御回路ＳＭＧはスリープモード制
御回路ＳＭＳの制御信号ａ１に基づいて上記の一連の機
能動作を実行すると共に、応答信号ａ２をスリープモー
ド制御回路ＳＭＳに返信する。On the other hand, the charge transfer circuit CTC controls the charge transfer path T based on the control signal a5 of the charge transfer control circuit SMG.
1 and T2, and serves to transfer electric charge between the pseudo power supply line RVSV and the signal distribution line SLB, and returns a response signal a6 to the electric charge transfer control circuit SMG. Further, the charge transfer control circuit SMG executes the above-described series of functional operations based on the control signal a1 of the sleep mode control circuit SMS, and returns a response signal a2 to the sleep mode control circuit SMS.

【００３０】ちなみに半導体集積論理回路１０１の構成
要素であるＣＭＯＳ論理回路群ＬＧＣから漏洩するサブ
スレッショルド電流の総和よりも、制御スイッチ用ｎ−
ＭＯＳ型トランジスタＴＳ１〜ＴＳｎから漏洩するサブ
スレッショルド電流の総和のほうが、より小さな漏洩電
流しか流さないように該制御スイッチ用ｎ−ＭＯＳ型ト
ランジスタＴＳ１〜ＴＳｎのデバイスパラメータが設定
されていることは言うまでもない。Incidentally, the sum of the sub-threshold currents leaking from the CMOS logic circuit group LGC which is a component of the semiconductor integrated logic circuit 101 is smaller than the sum of the sub-threshold currents for the control switch.
It goes without saying that the device parameters of the control switch n-MOS type transistors TS1 to TSn are set so that the total sum of the sub-threshold currents leaking from the MOS type transistors TS1 to TSn allows a smaller leakage current to flow. .

【００３１】図１に示した本発明による第１のモードで
あるスリープモード間欠動作の機能付き電源回路を備え
た半導体集積論理回路１０１の動作について図２（ａ）
および同図（ｂ）に示すフローチャートによって以下に
説明する。まず図２（ａ）に示すフローチャートによっ
て第１のモードであるスリープモードからアクティブモ
ードへのモード遷移させる場合の制御動作を説明する。FIG. 2A shows the operation of the semiconductor integrated logic circuit 101 provided with the power supply circuit having the function of the intermittent operation of the sleep mode as the first mode according to the present invention shown in FIG.
This will be described below with reference to the flowchart shown in FIG. First, a control operation in a case where a mode transition from the sleep mode, which is the first mode, to the active mode will be described with reference to a flowchart shown in FIG.

【００３２】まず前提条件としてスリープモード間欠動
作の機能付き電源回路を備えた半導体集積論理回路１０
１が今現在に於いてスリープモード下に在ると仮定す
る。スリープモードに於いては、スリープモード信号発
生回路ＣＴＳから低電位な信号が、当該スイッチ手段Ｔ
Ｓ₁ 〜ＴＳ_n の制御手段であるスリープモード切替反転
信号配給線ＳＬＢに対して出力されて制御スイッチ用ｎ
−ＭＯＳ型トランジスタＴＳ１〜ＴＳｎは全て遮断状態
にあり、且つＣＭＯＳ論理回路群ＬＧＣから漏洩するサ
ブスレッショルド電流の総和よりも制御スイッチ用ｎ−
ＭＯＳ型トランジスタＴＳ１〜ＴＳｎから漏洩するサブ
スレッショルド電流の総和の方がより小さな漏洩電流し
か流さないように該制御スイッチ用ｎ−ＭＯＳ型トラン
ジスタＴＳ１〜ＴＳｎのデバイスパラメータが設定され
ている為に、ＣＭＯＳ論理回路群ＬＧＣの総インピーダ
ンスよりも制御スイッチ用ｎ−ＭＯＳ型トランジスタＴ
Ｓ１〜ＴＳｎの総インピーダンスの方が高いので疑似電
源線ＲＶＳＶの電位は高電位側電源ＶＤＤまでに充電さ
れて高電位を呈した状態と成っている。First, a semiconductor integrated logic circuit 10 having a power supply circuit with a sleep mode intermittent operation function is a precondition.
Assume that 1 is now in sleep mode. In the sleep mode, a low-potential signal is output from the sleep mode signal generation circuit CTS to the switch means T.
_N is output to the sleep mode switching inversion signal distribution line SLB as the control means for S _{1 to} TS _n and is
-All the MOS transistors TS1 to TSn are in the cutoff state, and the control switch n- is smaller than the sum of the subthreshold currents leaking from the CMOS logic circuit group LGC.
Since the device parameters of the control switch n-MOS type transistors TS1 to TSn are set such that the sum of the sub-threshold currents leaking from the MOS type transistors TS1 to TSn flows smaller, the CMOS N-MOS transistor T for a control switch more than the total impedance of logic circuit group LGC
Since the total impedance of S1 to TSn is higher, the potential of the pseudo power supply line RVSV is charged up to the high-potential-side power supply VDD so as to exhibit a high potential.

【００３３】以上を前提条件としてスリープモードから
アクティブモードへのモード遷移させる場合の制御動作
を説明する。ステップ（１）として、スリープモード制
御回路ＳＭＳから電荷制御手段ＳＭＣへ信号ａ１によっ
て、スリープモードからアクティブモードへのモード切
り替え命令が伝達される。さらに信号ａ１は電荷制御手
段ＳＭＣを構成する電荷転送制御回路ＳＭＧに伝達され
て、スリープモードからアクティブモードへのモード遷
移に係る電源回路の電荷再利用の過程が起動される。The control operation for changing the mode from the sleep mode to the active mode will be described on the premise of the above. In step (1), a mode switching command from the sleep mode to the active mode is transmitted from the sleep mode control circuit SMS to the charge control means SMC by the signal a1. Further, the signal a1 is transmitted to the charge transfer control circuit SMG constituting the charge control means SMC, and the process of charge reuse of the power supply circuit related to the mode transition from the sleep mode to the active mode is started.

【００３４】ステップ（２）として、ステップ（１）の
スリープモードからアクティブモードへのモード切り替
え命令に応答して電荷転送制御回路ＳＭＧからスリープ
モード信号発生回路ＣＴＳへ信号ａ３によって、スリー
プモード切替反転信号配給線ＳＬＢに対してスリープモ
ード信号発生回路ＣＴＳが高インピーダンス状態を出力
させる命令を伝達させる。In step (2), the sleep mode switching inversion signal is sent from the charge transfer control circuit SMG to the sleep mode signal generation circuit CTS by the signal a3 in response to the mode switching command from sleep mode to active mode in step (1). The sleep mode signal generating circuit CTS transmits a command to output a high impedance state to the distribution line SLB.

【００３５】その後スリープモード信号発生回路ＣＴＳ
から本演算が終了した故の返信を信号ａ４によって、電
荷転送制御回路ＳＭＧへ伝達する。ステップ（３）とし
て、ステップ（２）の演算終了に応答して電荷転送制御
回路ＳＭＧから電荷転送回路ＣＴＣへ信号ａ５によっ
て、電荷転送の命令を伝達する。Thereafter, sleep mode signal generating circuit CTS
Then, a reply indicating that this operation is completed is transmitted to the charge transfer control circuit SMG by the signal a4. In step (3), a charge transfer command is transmitted from the charge transfer control circuit SMG to the charge transfer circuit CTC by a signal a5 in response to the completion of the operation in step (2).

【００３６】すなわち疑似電源線ＲＶＳＶに於いて高電
位側電源ＶＤＤの高電位を呈するまでに充電された電荷
を、電荷転送回路ＣＴＣが電荷転送経路Ｔ１およびＴ２
を仲介として、低電位側電源ＶＳＳの低電位を呈するま
でに放電されているスリープモード切替反転信号配給線
ＳＬＢに転送することに因って、電位を高電位側に向か
って昇圧させる。That is, the charge transferred by the charge transfer circuit CTC by the charge transfer circuit CTC is charged by the charge transfer circuit CTC until the high potential power supply VDD exhibits the high potential in the pseudo power supply line RVSV.
Is transferred to the sleep mode switching inversion signal distribution line SLB which has been discharged until the low potential power supply VSS exhibits the low potential, thereby increasing the potential toward the high potential side.

【００３７】この電荷転送の演算は、スリープモード切
替反転信号配給線ＳＬＢと疑似電源線ＲＶＳＶとの電位
差がおおよそ消失した時点に於いて終了するが、この時
のスリープモード切替反転信号配給線ＳＬＢの電位は高
電位側電源ＶＤＤの電位よりも低い。これを以って電荷
転送回路ＣＴＣから本演算が終了した故の返信を信号ａ
６によって、電荷転送制御回路ＳＭＧへ伝達する。The calculation of the charge transfer ends when the potential difference between the sleep mode switching inversion signal supply line SLB and the pseudo power supply line RVSV substantially disappears. The potential is lower than the potential of the high potential power supply VDD. As a result, the charge transfer circuit CTC sends a reply indicating that this operation has been completed to the signal a.
6 to the charge transfer control circuit SMG.

【００３８】ステップ（４）として、ステップ（３）の
演算終了に応答して電荷転送制御回路ＳＭＧからスリー
プモード信号発生回路ＣＴＳへ信号ａ３によって、スリ
ープモード切替反転信号配給線ＳＬＢに対してスリープ
モード信号発生回路ＣＴＳが高電位の信号を出力させる
命令を伝達させる。これによってステップ（３）に於い
ては高電位側電源ＶＤＤの電位までに未達であるスリー
プモード切替反転信号配給線ＳＬＢの電位を高電位側電
源ＶＤＤの高電位までに充電させて、制御スイッチ用ｎ
−ＭＯＳ型トランジスタＴＳ１〜ＴＳｎを完全に導通状
態、すなわちアクティブモードへとモード遷移される。In step (4), in response to the completion of the calculation in step (3), the charge transfer control circuit SMG sends the sleep mode switching inversion signal to the sleep mode signal inversion signal supply line SLB by the signal a3 to the sleep mode signal generation circuit CTS. The signal generation circuit CTS transmits a command to output a high-potential signal. As a result, in step (3), the potential of the sleep mode switching inversion signal supply line SLB which has not reached the potential of the high potential power supply VDD is charged to the high potential of the high potential power supply VDD. For n
-The MOS transistors TS1 to TSn are completely turned on, that is, the mode transition is made to the active mode.

【００３９】その後スリープモード信号発生回路ＣＴＳ
から本演算が終了した故の返信を信号ａ４によって、電
荷転送制御回路ＳＭＧへ伝達する。ステップ（５）とし
て、ステップ（４）の演算終了に応答して電荷転送制御
回路ＳＭＧからスリープモード制御回路ＳＭＳへ信号ａ
２によって、一連の電荷転送の演算が終了した故すなわ
ちスリープモードからアクティブモードへのモード切り
替え演算の終了が返信される。これを以ってスリープモ
ードからアクティブモードへのモード遷移に係る電源回
路の電荷再利用の過程が終了する。Thereafter, sleep mode signal generating circuit CTS
Then, a reply indicating that this operation is completed is transmitted to the charge transfer control circuit SMG by the signal a4. In step (5), the signal a is sent from the charge transfer control circuit SMG to the sleep mode control circuit SMS in response to the completion of the operation in step (4).
By means of 2, a reply is sent indicating that a series of charge transfer calculations has been completed, that is, the completion of the mode switching calculation from the sleep mode to the active mode. With this, the process of charge reuse of the power supply circuit related to the mode transition from the sleep mode to the active mode ends.

【００４０】次に、図２（ｂ）に示すフローチャートを
参照しながら、本発明に於けるアクティブモードからス
リープモードへのモード遷移させる場合の制御動作につ
いて説明する。この場合、前提条件としてスリープモー
ド間欠動作の機能付き電源回路を備えた半導体集積論理
回路１０１が今現在に於いてアクティブモード下に在る
と仮定して、半導体集積論理回路１０１のリーク電流ト
ラップ手段である疑似電源線ＲＶＳＶは低電位側電源
（第２の電源）ＶＳＳの低電位を呈しており、又スイッ
チ手段ＴＳ₁ 〜ＴＳ_n の制御手段であるスリープモード
切替反転信号配給線ＳＬＢは、高電位側電源（第１の電
源）ＶＤＤの高電位を呈している。Next, with reference to the flowchart shown in FIG. 2B, a control operation in the case where the mode is shifted from the active mode to the sleep mode in the present invention will be described. In this case, it is assumed that the semiconductor integrated logic circuit 101 including the power supply circuit with the function of the sleep mode intermittent operation is in the active mode at present, and the leakage current trapping means of the semiconductor integrated logic circuit 101 is assumed. the virtual power supply line RVSV is and exhibits a low potential side power supply low potential (second power supply) VSS, also sleep mode switching inverted signal distribution line SLB is a control means of the switching means TS ₁ ~TS _n is high It has a high potential of the potential side power supply (first power supply) VDD.

【００４１】ステップ（１）として、スリープモード制
御回路ＳＭＳから電荷制御手段ＳＭＣへ信号ａ１によっ
て、アクティブモードからスリープモードへのモード切
り替え命令が伝達される。さらに信号ａ１は電荷制御手
段ＳＭＣを構成する電荷転送制御回路ＳＭＧに伝達され
て、アクティブモードからスリープモードへのモード遷
移に係る電源回路のリーク電流トラップ手段の操作が起
動される。In step (1), a mode switching command from the active mode to the sleep mode is transmitted from the sleep mode control circuit SMS to the charge control means SMC by the signal a1. Further, the signal a1 is transmitted to the charge transfer control circuit SMG constituting the charge control means SMC, and the operation of the leak current trap means of the power supply circuit relating to the mode transition from the active mode to the sleep mode is started.

【００４２】ステップ（２）として、ステップ（１）の
アクティブモードからスリープモードへのモード切り替
え命令に応答して電荷転送制御回路ＳＭＧからスリープ
モード信号発生回路ＣＴＳへ信号ａ３によって、スイッ
チ手段ＴＳ₁ 〜ＴＳ_n の制御手段であるスリープモード
切替反転信号配給線ＳＬＢに対してスリープモード信号
発生回路ＣＴＳが高インピーダンス状態を出力させる命
令を伝達させる。[0042] Step (2), by a signal from the charge transfer control circuit SMG in response to the mode switching instruction to the sleep mode from the active mode to the sleep mode signal generating circuit CTS a3 step (1), the switching means TS ₁ ~ TS _n sleep mode signal generating circuit CTS against sleep mode switching inverted signal distribution line SLB which is the control means causes the transmission instruction to output a high impedance state.

【００４３】その後スリープモード信号発生回路ＣＴＳ
から本演算が終了した故の返信を信号ａ４によって、電
荷転送制御回路ＳＭＧへ伝達する。ステップ（３）とし
て、ステップ（２）の演算終了に応答して電荷転送制御
回路ＳＭＧから電荷転送回路ＣＴＣへ信号ａ５によっ
て、電荷転送の命令を伝達する。Thereafter, sleep mode signal generation circuit CTS
Then, a reply indicating that this operation is completed is transmitted to the charge transfer control circuit SMG by the signal a4. In step (3), a charge transfer command is transmitted from the charge transfer control circuit SMG to the charge transfer circuit CTC by a signal a5 in response to the completion of the operation in step (2).

【００４４】すなわちスリープモード切替反転信号配給
線ＳＬＢの於いて高電位側電源ＶＤＤの高電位を呈する
までに充電された電荷を、電荷転送回路ＣＴＣが電荷転
送経路Ｔ１およびＴ２を仲介として、低電位側電源ＶＳ
Ｓの低電位を呈しているリーク電流トラップ手段として
の疑似電源線ＲＶＳＶに転送することに因って、当該疑
似電源線ＲＶＳＶの電位を高電位側に向かって昇圧させ
る。That is, the charge transferred by the charge transfer circuit CTC through the sleep mode switching inversion signal supply line SLB until the high potential side power supply VDD exhibits the high potential is transferred to the low potential charge transfer path T1 and T2. Side power supply VS
The potential of the pseudo power supply line RVSV is boosted toward the high potential side by transferring the potential of the pseudo power supply line RVSV to the pseudo power supply line RVSV as a leak current trap unit exhibiting a low potential of S.

【００４５】この電荷転送の演算は、スイッチ手段ＴＳ
₁ 〜ＴＳ_n の制御手段であるスリープモード切替反転信
号配給線ＳＬＢとリーク電流トラップ手段である疑似電
源線ＲＶＳＶとの電位差がおおよそ消失した時点に於い
て終了するが、この時のスリープモード切替反転信号配
給線ＳＬＢの電位は低電位側電源ＶＳＳの電位よりも高
い。The calculation of the charge transfer is performed by switching means TS
₁ the potential difference between the virtual power supply line RVSV a sleep mode switching inverted signal distribution line SLB and leakage current trapping means is a control means of the ～TS _n is completed at the time of roughly disappeared, but the sleep mode switching reversal when the The potential of the signal distribution line SLB is higher than the potential of the lower potential power supply VSS.

【００４６】これを以って電荷転送回路ＣＴＣから本演
算が終了した故の返信を信号ａ６によって、電荷転送制
御回路ＳＭＧへ伝達する。ステップ（４）として、ステ
ップ（３）の演算終了に応答して電荷転送制御回路ＳＭ
Ｇからスリープモード信号発生回路ＣＴＳへ信号ａ３に
よって、スリープモード切替反転信号配給線ＳＬＢに対
してスリープモード信号発生回路ＣＴＳが低電位の信号
を出力させる命令を伝達させる。As a result, a reply indicating that this operation has been completed is transmitted from the charge transfer circuit CTC to the charge transfer control circuit SMG by the signal a6. In step (4), the charge transfer control circuit SM responds to the completion of the operation in step (3).
G transmits a command for causing the sleep mode signal generation circuit CTS to output a low potential signal to the sleep mode switching inversion signal distribution line SLB by the signal a3 to the sleep mode signal generation circuit CTS.

【００４７】これによってステップ（３）に於いては低
電位側電源ＶＳＳの電位までに未達であるスリープモー
ド切替反転信号配給線ＳＬＢの電位を低電位側電源ＶＳ
Ｓの低電位までに放電させて、制御スイッチ用ｎ−ＭＯ
Ｓ型トランジスタＴＳ１〜ＴＳｎを完全に非導通状態、
すなわちスリープモードへとモード遷移される。その後
スリープモード信号発生回路ＣＴＳから本演算が終了し
た故の返信を信号ａ４によって、電荷転送制御回路ＳＭ
Ｇへ伝達する。As a result, in step (3), the potential of the sleep mode switching inversion signal supply line SLB which has not reached the potential of the low potential power supply VSS is reduced to the low potential power supply VS.
S is discharged to a low potential, and the control switch n-MO
S-type transistors TS1 to TSn are completely non-conductive,
That is, a mode transition is made to the sleep mode. After that, the sleep mode signal generation circuit CTS returns a signal indicating that the operation is completed to the charge transfer control circuit SM by the signal a4.
Transmit to G.

【００４８】ステップ（５）として、ステップ（４）の
演算終了に応答して電荷転送制御回路ＳＭＧからスリー
プモード制御回路ＳＭＳへ信号ａ２によって、一連の電
荷転送の演算が終了した故すなわちアクティブモードか
らスリープモードへのモード切り替え演算の終了が返信
される。これを以ってアクティブモードからスリープモ
ードへのモード遷移に係る電源回路の電荷再利用の過程
が終了する。In step (5), the charge transfer control circuit SMG sends the signal a2 to the sleep mode control circuit SMS in response to the completion of the calculation in step (4). The end of the mode switching operation to the sleep mode is returned. With this, the process of charge reuse of the power supply circuit related to the mode transition from the active mode to the sleep mode ends.

【００４９】次に、本発明に係る当該半導体装置及び当
該半導体装置の駆動方法に関する更に他の具体例を図３
を参照しながら説明する。図３は本発明による、スリー
プモード間欠動作の機能付き電源回路を備えた半導体集
積論理回路１０２の一系統図を示している。この半導体
集積論理回路１０２は、図６に示す従来技術からなる半
導体集積論理回路１００とアクティブモード時の下での
定常的な動作に於いて論理的に同一の回路であって、ナ
ンド論理回路ＮＡＮＤ１やインバータ回路ＩＮＶ１など
のＣＭＯＳ論理から構成されるＣＭＯＳ論理回路群ＬＧ
Ｃを主体回路とし、一方の第２の電源である低電位側電
源ＶＳＳは実低電位側の軌線ＲＶＳ（以後、実電源線Ｒ
ＶＳと呼ぶ）を電力配給線として直接に供給され、他方
の第１の電源である高電位側電源ＶＤＤは実高電位側の
軌線ＲＶＤ（以後、実電源線ＲＶＤと呼ぶ）に直列接続
された制御スイッチ用のｐ−ＭＯＳ型トランジスタＴＷ
１〜ＴＷｍ（ここでｍは任意の自然数である）を介して
擬似的な高電位側の軌線ＲＶＤＶ（以後、疑似電源線Ｒ
ＶＤＶと呼ぶ）を電力配給線として供給される。Next, still another specific example of the semiconductor device and the method of driving the semiconductor device according to the present invention is shown in FIG.
This will be described with reference to FIG. FIG. 3 shows a system diagram of a semiconductor integrated logic circuit 102 including a power supply circuit having a function of intermittent sleep mode operation according to the present invention. The semiconductor integrated logic circuit 102 is a circuit which is logically the same as the semiconductor integrated logic circuit 100 of the prior art shown in FIG. 6 in a steady operation under the active mode. Logic circuit group LG composed of CMOS logic such as inverter and inverter circuit INV1
C is a main circuit, and one of the second power sources, a low-potential-side power source VSS, is connected to an actual low-potential-side trajectory RVS (hereinafter, an actual power source line RVS).
VS) is directly supplied as a power supply line, and the other high-potential power supply VDD, which is the first power supply, is connected in series to an actual high-potential-side trajectory RVD (hereinafter referred to as an actual power supply line RVDD). P-MOS transistor TW for control switch
1 to TWm (where m is an arbitrary natural number), a pseudo high potential side trajectory RVDV (hereinafter referred to as a pseudo power supply line R
VDV) is supplied as a power distribution line.

【００５０】図３に示した他の具体例に於いては、図１
に示した実施例に対しスイッチ手段ＴＳ₁ 〜ＴＳ_n の電
源スイッチの極性を反転させた回路構成であって、具体
的には図１では電源スイッチＭＯＳとしてｎ型を使用し
ていたが図３ではｐ型を使用した実施例を示している。
つまり、図３は本発明に係る第２の具体例に係る半導体
装置の構成の概要を示すブロックダイアグラムであり、
基本的には、図１に示す本発明に係る第１の具体例と同
じであるが、スイッチ手段ＴＷ₁ 〜ＴＷ_n を第１の電源
ＶＤＤに直接接続させ、論理回路群ＬＧＣを第２の電源
ＶＳＳに接続させ、当該スイッチ手段ＴＷ₁ 〜ＴＷ_n と
当該論理回路群ＬＧＣとをリーク電流トラップ手段ＲＶ
ＳＶを介して接続する様に構成されているものである。In another embodiment shown in FIG. 3, FIG.
In the embodiment shown with respect to a switch means TS ₁ ～TS _n circuit configuration of the polarity of the power supply switch is inverted, and is specifically have used n-type as the power supply switch MOS in Figure 1 Figure 3 Shows an embodiment using a p-type.
That is, FIG. 3 is a block diagram showing the outline of the configuration of the semiconductor device according to the second specific example of the present invention,
Is basically the same as the first embodiment according to the present invention shown in FIG. 1, the switch means TW ₁ ~TW _n is directly connected to the first power source VDD, and the logic circuit group LGC second It is connected to the power supply VSS, and the switching means TW ₁ ~TW _n and the logical circuit group LGC and the leakage current trapping unit RV
It is configured to be connected via an SV.

【００５１】更に、本具体例に於ける当該スイッチ手段
ＴＷ₁ 〜ＴＷ_n を構成する各トランジスタは、ｐ型ＭＯ
Ｓトランジスタを使用した点も第１の具体例とは異なる
ものである。従って、本具体例に於いては、アクティブ
モードに於いては、当該スイッチ手段ＴＷ₁ 〜ＴＷ_n を
制御するスリープモード切替反転信号配給線ＳＬＢに
は、低電位の電圧が印加され、逆にスリープモードに於
いては当該スイッチ手段ＴＷ₁〜ＴＷ_n を制御するスリ
ープモード切替反転信号配給線ＳＬＢには、高電位の電
圧が印加される事になる。Further, in this embodiment, each transistor constituting the switch means TW _{1 to} TW _n is a p-type MO.
The point that an S transistor is used is also different from the first specific example. Therefore, in the present example, is at the active mode, the sleep mode switching inverted signal distribution line SLB for controlling the switching means TW ₁ ~TW _n, the voltage of the low potential is applied, sleep conversely the in mode sleep mode switching inverted signal distribution line SLB for controlling the switching means TW ₁ ~TW _n, becomes the voltage of the high potential is applied.

【００５２】従って、本具体例に於ける半導体装置の動
作を説明するフローチャートは、第１の具体例に於て説
明した図２（Ａ）のフローチャートの内、特にステップ
（４）に説明されているスリープモード切替反転信号配
給線ＳＬＢに出力される出力制御信号の電位を低電位
と、又図２（Ｂ）のフローチャートの内、特にステップ
（４）に説明されているスリープモード切替反転信号配
給線ＳＬＢに出力される出力制御信号の電位を高電位と
読み換える事で援用する事が可能である。Accordingly, the flowchart for explaining the operation of the semiconductor device in the present embodiment is particularly described in step (4) of the flowchart of FIG. 2A described in the first embodiment. The potential of the output control signal output to the sleep mode switching inversion signal distribution line SLB is set to a low potential, and the sleep mode switching inversion signal distribution described in step (4) of the flowchart of FIG. It can be used by reading the potential of the output control signal output to the line SLB as a high potential.

【００５３】図４は本発明による、スリープモード間欠
動作の機能付き電源回路を備えた半導体集積論理回路１
０３の別の具体例の構成を示すブロックダイアグラムで
ある。この半導体集積論理回路１０３は、図６に示す従
来技術からなる半導体集積論理回路１００とアクティブ
モード時の下での定常的な動作に於いて論理的に同一の
回路であって、ナンド論理回路ＮＡＮＤ１やインバータ
回路ＩＮＶ１などのＣＭＯＳ論理から構成されるＣＭＯ
Ｓ論理回路群ＬＧＣを主体回路とし、一方の高電位側電
源ＶＤＤは実高電位側の軌線ＲＶＤ（以後、実電源線Ｒ
ＶＤと呼ぶ）を電力配給線として直接に供給され、他方
の低電位側電源ＶＳＳは実低電位側の軌線ＲＶＳ（以
後、実電源線ＲＶＳと呼ぶ）に直列接続された制御スイ
ッチ用のｎ−ＭＯＳ型トランジスタＴＳ１〜ＴＳｎ（こ
こでｎは任意の自然数である）を介して擬似的な低電位
側の軌線ＲＶＳＶ（以後、疑似電源線ＲＶＳＶと呼ぶ）
を電力配給線として供給される。FIG. 4 shows a semiconductor integrated logic circuit 1 having a power supply circuit having a function of intermittent sleep mode operation according to the present invention.
31 is a block diagram illustrating a configuration of another specific example of No. 03. This semiconductor integrated logic circuit 103 is a circuit which is logically the same as the semiconductor integrated logic circuit 100 of the prior art shown in FIG. 6 in a steady operation under the active mode, and is a NAND logic circuit NAND1. CMO composed of CMOS logic such as inverter and inverter circuit INV1
The S logic circuit group LGC is a main circuit, and one high-potential-side power supply VDD is connected to an actual high-potential-side trajectory RVD (hereinafter referred to as an actual power supply line RV).
VD) is directly supplied as a power distribution line, and the other low-potential-side power supply VSS is connected to an actual low-potential-side trajectory RVS (hereinafter, referred to as an actual power supply line RVS). A pseudo low-potential-side trajectory RVSV (hereinafter referred to as a pseudo power supply line RVSV) via MOS transistors TS1 to TSn (where n is an arbitrary natural number)
As a power distribution line.

【００５４】ちなみに半導体集積論理回路１０３の構成
要素であるＣＭＯＳ論理回路群ＬＧＣから漏洩するサブ
スレッショルド電流の総和よりも、制御スイッチ用ｎ−
ＭＯＳ型トランジスタＴＳ１〜ＴＳｎから漏洩するサブ
スレッショルド電流の総和のほうが、より小さな漏洩電
流しか流さないように該制御スイッチ用ｎ−ＭＯＳ型ト
ランジスタＴＳ１〜ＴＳｎのデバイスパラメータが設定
されていることは言うまでもない。Incidentally, the sum of the sub-threshold currents leaking from the CMOS logic circuit group LGC, which is a component of the semiconductor integrated logic circuit 103, is larger than the sum of the sub-threshold currents for the control switch.
It goes without saying that the device parameters of the control switch n-MOS type transistors TS1 to TSn are set so that the sum of the sub-threshold currents leaking from the MOS type transistors TS1 to TSn allows a smaller leakage current to flow. .

【００５５】そこで本発明になる電荷再利用型電源回路
の主要な回路である電荷再利用回路は、スリープモード
信号発生回路ＣＴＳ２および電荷転送回路ＣＴＣ２から
構成され、スリープモード制御信号ＳＬ１およびＳＬ２
と電荷転制御信号ＥＱ１およびＥＱ２に基づいて制御さ
れる。ここでスリープモード信号発生回路ＣＴＳ２は、
より小さな漏洩電流しか流れないようなデバイスパラメ
ータに設定されたＣＭＯＳトランジスタによって構成さ
れ、直列接続されたｐチャネル型ＭＯＳトランジスタＴ
Ｐ１とｎチャネル型ＭＯＳトランジスタＴＮ１から構成
されており、トランジスタＴＩＰ１およびトランジスタ
ＴＩＮ１のゲート電極にはスリープモード制御信号ＳＬ
１およびＳＬ２が各々に入力され、また共通接続された
トランジスタＴＰ１とトランジスタＴＮ１の各々のドレ
イン電極が出力信号端子としてスリープモード切替反転
信号配給線ＳＬＢに接続され、さらにトランジスタＴＰ
１のソース電極は本スリープモード信号発生回路ＣＴＳ
２の一端の高電位側電源端子として高電位側電源ＶＤＤ
に接続され、トランジスタＴＮ１のソース電極は本スリ
ープモード信号発生回路ＣＴＳ２の他端の低電位側電源
端子として低電位側電源ＶＳＳに接続される。Therefore, the charge recycling circuit, which is a main circuit of the charge recycling power supply circuit according to the present invention, comprises a sleep mode signal generation circuit CTS2 and a charge transfer circuit CTC2, and sleep mode control signals SL1 and SL2.
And the charge transfer control signals EQ1 and EQ2. Here, the sleep mode signal generation circuit CTS2 is
A p-channel MOS transistor T composed of a CMOS transistor set to a device parameter such that only a smaller leakage current flows and connected in series
P1 and an n-channel type MOS transistor TN1, and the sleep mode control signal SL is applied to the gate electrodes of the transistor TIP1 and the transistor TIN1.
1 and SL2 are input to each other, and the drain electrode of each of the commonly connected transistors TP1 and TN1 is connected as an output signal terminal to the sleep mode switching inversion signal supply line SLB.
1 is a source electrode of the sleep mode signal generation circuit CTS.
2 as a high-potential-side power supply terminal at one end of the high-potential-side power supply VDD
And the source electrode of the transistor TN1 is connected to the low potential power supply VSS as a low potential power terminal at the other end of the sleep mode signal generation circuit CTS2.

【００５６】また電荷転送回路ＣＴＣ２は、より小さな
漏洩電流しか流れないようなデバイスパラメータに設定
されたｎチャネル型ＭＯＳトランジスタＴＮ２から構成
されており、トランジスタＴＮ２のゲート電極には電荷
転制御信号ＥＱが入力され、一端のソースまたはドレイ
ン電極は電荷転送経路Ｔ１を介して疑似電源線ＲＶＳＶ
に接続され、他端のドレインまたはソース電極は電荷転
送経路Ｔ２を介してスリープモード切替反転信号配給線
ＳＬＢに接続される。The charge transfer circuit CTC2 comprises an n-channel MOS transistor TN2 set to a device parameter such that only a small leakage current flows. The charge transfer control signal EQ is applied to the gate electrode of the transistor TN2. The source or drain electrode at one end is connected to the pseudo power supply line RVSV via the charge transfer path T1.
And the drain or source electrode at the other end is connected to the sleep mode switching inversion signal supply line SLB via the charge transfer path T2.

【００５７】図４に示した本発明によるスリープモード
間欠動作の機能付き電源回路を備えた半導体集積論理回
路１０３の動作について図５に示すタイミングチャート
によって以下に説明する。まずスリープモードからアク
ティブモードへのモード遷移させる場合の制御動作を説
明する。The operation of the semiconductor integrated logic circuit 103 having the power supply circuit with the intermittent sleep mode function according to the present invention shown in FIG. 4 will be described below with reference to the timing chart shown in FIG. First, a control operation when the mode is changed from the sleep mode to the active mode will be described.

【００５８】まず前提条件としてスリープモード間欠動
作の機能付き電源回路を備えた半導体集積論理回路１０
３が今現在に於いてスリープモード下に在ると仮定す
る。スリープモードに於いては、スリープモード制御信
号ＳＬ１およびＳＬ２が共に高電位な信号が印加されお
り、トランジスタＴＰ１が遮断状態であってトランジス
タＴＮ１が導通状態であって、スリープモード信号発生
回路ＣＴＳ２から低電位な信号がスリープモード切替反
転信号配給線ＳＬＢに対して出力されて制御スイッチ用
ｎ−ＭＯＳ型トランジスタＴＳ１〜ＴＳｎは全て遮断状
態にあり且つＣＭＯＳ論理回路群ＬＧＣから漏洩するサ
ブスレッショルド電流の総和よりも制御スイッチ用ｎ−
ＭＯＳ型トランジスタＴＳ１〜ＴＳｎから漏洩するサブ
スレッショルド電流の総和の方がより小さな漏洩電流し
か流さないように該制御スイッチ用ｎ−ＭＯＳ型トラン
ジスタＴＳ１〜ＴＳｎのデバイスパラメータが設定され
ている為に、ＣＭＯＳ論理回路群ＬＧＣの総インピーダ
ンスよりも制御スイッチ用ｎ−ＭＯＳ型トランジスタＴ
Ｓ１〜ＴＳｎの総インピーダンスの方が高いので疑似電
源線ＲＶＳＶの電位は高電位側電源ＶＤＤまでに充電さ
れて高電位を呈した状態と成るっている。First, a semiconductor integrated logic circuit 10 having a power supply circuit with a function of intermittent operation in sleep mode is a precondition.
Suppose 3 is now in sleep mode. In the sleep mode, a high-potential signal is applied to both sleep mode control signals SL1 and SL2, the transistor TP1 is turned off and the transistor TN1 is turned on, and the sleep mode signal generation circuit CTS2 outputs a low signal. A potential signal is output to the sleep mode switching inversion signal supply line SLB, and the control switch n-MOS transistors TS1 to TSn are all in a cutoff state and are based on the sum of subthreshold currents leaking from the CMOS logic circuit group LGC. Also for control switch n-
Since the device parameters of the control switch n-MOS type transistors TS1 to TSn are set such that the sum of the sub-threshold currents leaking from the MOS type transistors TS1 to TSn flows smaller, the CMOS N-MOS transistor T for a control switch more than the total impedance of logic circuit group LGC
Since the total impedance of S1 to TSn is higher, the potential of the pseudo power supply line RVSV is charged up to the high potential side power supply VDD and is in a state of exhibiting a high potential.

【００５９】以上を前提条件としてスリープモードから
アクティブモードへのモード遷移させる場合の制御動作
を説明する。スリープモードからアクティブモードへの
モード遷移に係る電源回路の電荷再利用の過程が起動さ
れた第一段階として、スリープモード制御信号ＳＬ２を
高電位から低電位へと遷移させることにより、トランジ
スタＴＮ１をトランジスタＴＰ１と同様に遮断状態に移
行させて、スリープモード切替反転信号配給線ＳＬＢに
対してスリープモード信号発生回路ＣＴＳ２が高インピ
ーダンス状態を呈する状態に移行させる。The control operation for changing the mode from the sleep mode to the active mode will be described on the premise of the above. As a first stage in which the charge recycling process of the power supply circuit relating to the mode transition from the sleep mode to the active mode is started, the transistor TN1 is switched from a high potential to a low potential by changing the sleep mode control signal SL2 from a high potential to a low potential. As in the case of TP1, the state is shifted to the cutoff state, and the state is shifted to the state in which the sleep mode signal generation circuit CTS2 exhibits a high impedance state with respect to the sleep mode switching inversion signal distribution line SLB.

【００６０】第二段階として、電荷転制御信号ＥＱとし
て任意の時間幅を有する上に凸型のパルスをを入力して
トランジスタＴＮ２を間欠的に導通状態にすることに因
り、疑似電源線ＲＶＳＶに於いて高電位側電源ＶＤＤの
高電位を呈するまでに充電された電荷を、電荷転送回路
ＣＴＣ２、すなわちトランジスタＴＮ２が電荷転送経路
Ｔ１およびＴ２を仲介として、低電位側電源ＶＳＳの低
電位を呈するまでに放電されているスリープモード切替
反転信号配給線ＳＬＢに転送して、電位を高電位側に向
かって昇圧させる。As a second step, an upwardly projecting pulse having an arbitrary time width is input as the charge transfer control signal EQ to intermittently turn on the transistor TN2, thereby causing the pseudo power supply line RVSV to be turned on. The charge charged until the high potential power supply VDD exhibits the high potential is transferred to the charge transfer circuit CTC2, that is, until the transistor TN2 exhibits the low potential of the low potential power supply VSS via the charge transfer paths T1 and T2. Is transferred to the sleep mode switching inversion signal distribution line SLB discharged to increase the potential toward the higher potential side.

【００６１】この電荷転送の演算は、スリープモード切
替反転信号配給線ＳＬＢと疑似電源線ＲＶＳＶとの電位
差がおおよそ消失した時点に於いて終了させる。なおこ
の時のスリープモード切替反転信号配給線ＳＬＢの電位
は高電位側電源ＶＤＤの電位よりも低い。第三段階とし
て、スリープモード制御信号ＳＬ１を高電位から低電位
へと遷移させることにより、トランジスタＴＰ１のみを
導通状態に移行させて、スリープモード切替反転信号配
給線ＳＬＢに対してスリープモード信号発生回路ＣＴＳ
２が高電位の信号を出力させる。これによって第二段階
に於いては高電位側電源ＶＤＤの電位までに未達である
スリープモード切替反転信号配給線ＳＬＢの電位を高電
位側電源ＶＤＤの高電位までに充電させて、制御スイッ
チ用ｎ−ＭＯＳ型トランジスタＴＳ１〜ＴＳｎを完全に
導通状態、すなわちアクティブモードへとモード遷移さ
せる。The calculation of the charge transfer is terminated when the potential difference between the sleep mode switching inversion signal supply line SLB and the pseudo power supply line RVSV substantially disappears. Note that the potential of the sleep mode switching inversion signal supply line SLB at this time is lower than the potential of the high potential side power supply VDD. As the third stage, the sleep mode control signal SL1 is changed from the high potential to the low potential, so that only the transistor TP1 is changed to the conductive state, and the sleep mode signal generation circuit is connected to the sleep mode switching inversion signal supply line SLB. CTS
2 outputs a high-potential signal. Thus, in the second stage, the potential of the sleep mode switching inversion signal supply line SLB, which has not reached the potential of the high potential power supply VDD, is charged to the high potential of the high potential power supply VDD. The n-MOS type transistors TS1 to TSn are completely turned on, that is, the mode transition is made to the active mode.

【００６２】これを以ってスリープモードからアクティ
ブモードへのモード遷移に係る電源回路の電荷再利用の
過程が終了する。次に、本具体例に於けるアクティブモ
ードからスリープモードへのモード遷移させる場合の制
御動作を説明する。係る場合に於て、前提条件としてス
リープモード間欠動作の機能付き電源回路を備えた半導
体集積論理回路１０３が今現在に於いてアクティブモー
ド下に在ると仮定して、スリープモード制御信号ＳＬ１
及びＳＬ２には、共に低電位の信号が印加されおり、ト
ランジスタＴＰ１が導通状態であってトランジスタＴＮ
１は遮断状態にある。With this, the process of charge reuse of the power supply circuit in the mode transition from the sleep mode to the active mode ends. Next, a description will be given of a control operation when a mode transition from the active mode to the sleep mode is performed in this specific example. In such a case, assuming that the semiconductor integrated logic circuit 103 having the power supply circuit with the sleep mode intermittent operation function is currently in the active mode as a precondition, the sleep mode control signal SL1
And SL2, a low-potential signal is applied to both, and the transistor TP1 is conducting and the transistor TN
1 is in a cutoff state.

【００６３】更に、スリープモード信号発生回路ＣＴＳ
２から高電位（ＶＤＤ）な信号がスリープモード切替反
転信号配給線ＳＬＢに対して出力されて制御スイッチ用
ｎ−ＭＯＳ型トランジスタＴＳ１〜ＴＳｎは全て導通状
態にあり、且つ疑似電源線ＲＶＳＶの電位は低電位側電
源ＶＳＳまでに放電されて低電位を呈した状態と成って
いる。Further, sleep mode signal generating circuit CTS
2, a high-potential (VDD) signal is output to the sleep mode switching inversion signal supply line SLB, the control switch n-MOS transistors TS1 to TSn are all in a conductive state, and the potential of the pseudo power supply line RVSV is It is in a state where it is discharged to the low potential side power supply VSS and exhibits a low potential.

【００６４】以上を前提条件としてアクティブモードか
らスリープモードへのモード遷移させる場合の制御動作
を説明する。アクティブモードからスリープモードへの
モード遷移に係る電源回路の電荷再利用の過程が起動さ
れた第一段階として、スリープモード制御信号ＳＬ１を
低電位から高電位へと遷移させることにより、トランジ
スタＴＰ１を遮断状態に移行させて、スリープモード切
替反転信号配給線ＳＬＢをハイインピーダンスの状態に
する。The control operation for changing the mode from the active mode to the sleep mode will be described on the premise of the above. The transistor TP1 is cut off by transitioning the sleep mode control signal SL1 from a low potential to a high potential as the first stage in which the charge recycling process of the power supply circuit relating to the mode transition from the active mode to the sleep mode is started. In this state, the sleep mode switching inversion signal supply line SLB is set to a high impedance state.

【００６５】第二段階として、電荷転制御信号ＥＱとし
て任意の時間幅を有する上に凸型のパルスを入力してト
ランジスタＴＮ２を間欠的に導通状態にすることに因
り、スリープモード切替反転信号配給線ＳＬＢに於いて
高電位側電源ＶＤＤまでの高電位を呈するまでに充電さ
れた電荷を、電荷転送回路ＣＴＣ２、すなわちトランジ
スタＴＮ２が電荷転送経路Ｔ１およびＴ２を仲介とし
て、低電位側電源ＶＳＳの低電位を呈するまでに放電さ
れている疑似電源線ＲＶＳＶに転送して、電位を高電位
側に向かって昇圧させる。In the second stage, a sleep mode switching inversion signal is supplied by inputting an upwardly convex pulse having an arbitrary time width as the charge transfer control signal EQ to intermittently turn on the transistor TN2. The charge charged until the line SLB exhibits a high potential up to the high potential power supply VDD is transferred to the charge transfer circuit CTC2, that is, the transistor TN2 is connected to the low potential power supply VSS via the charge transfer paths T1 and T2. The potential is transferred to the pseudo power supply line RVSV that has been discharged until the potential is exhibited, and the potential is increased toward the higher potential side.

【００６６】この電荷転送の演算は、スリープモード切
替反転信号配給線ＳＬＢと疑似電源線ＲＶＳＶとの電位
差がおおよそ消失した時点に於いて終了させる。なおこ
の時のスリープモード切替反転信号配給線ＳＬＢの電位
は低電位側電源ＶＳＳの電位よりも高い。第三段階とし
て、スリープモード制御信号ＳＬ２を低電位から高電位
へと遷移させることにより、トランジスタＴＮ１のみを
導通状態に移行させて、スリープモード切替反転信号配
給線ＳＬＢに対してスリープモード信号発生回路ＣＴＳ
２が低電位の信号を出力させる。The calculation of the charge transfer is terminated when the potential difference between the sleep mode switching inversion signal supply line SLB and the pseudo power supply line RVSV substantially disappears. At this time, the potential of the sleep mode switching inversion signal supply line SLB is higher than the potential of the low potential side power supply VSS. As a third stage, the sleep mode control signal SL2 is changed from the low potential to the high potential, so that only the transistor TN1 is changed to the conductive state, and the sleep mode signal generation circuit is connected to the sleep mode switching inversion signal supply line SLB. CTS
2 outputs a low potential signal.

【００６７】これによって第二段階に於いては低電位側
電源ＶＳＳの電位までに未達であるスリープモード切替
反転信号配給線ＳＬＢの電位を低電位側電源ＶＳＳの低
電位までに放電させて、制御スイッチ用ｎ−ＭＯＳ型ト
ランジスタＴＳ１〜ＴＳｎを完全に遮断状態、すなわち
スリープモードへとモード遷移させる。これを以ってア
クティブモードからスリープモードへのモード遷移に係
る電源回路の電荷再利用の過程が終了する。As a result, in the second stage, the potential of the sleep mode switching inversion signal supply line SLB which has not reached the potential of the low potential power supply VSS is discharged to the low potential of the low potential power supply VSS. The control switch n-MOS type transistors TS1 to TSn are completely cut off, that is, the mode transition is made to the sleep mode. With this, the process of charge reuse of the power supply circuit related to the mode transition from the active mode to the sleep mode ends.

【００６８】上記した各具体例の構成及び当該半導体装
置の動作の説明から明らかな様に、本発明に係る当該半
導体装置の駆動方法としては、例えば、第１の電源に接
続された、所定の演算を実行する少なくとも一つの演算
回路素子と、第２の電源に接続された、当該演算回路素
子のそれぞれを個別に若しくは共通にＯＮ／ＯＦＦ制御
するスイッチ手段とから構成された半導体装置に於て、
当該演算回路素子と当該スイッチ手段とが、共通のリー
ク電流トラップ手段を介して接続せしめると共に、当該
個々の演算回路素子が所望の演算操作を停止している間
に、当該演算回路素子を経由して低電圧電源に向けて流
れるリーク電流により生ずる電荷を、当該リーク電流ト
ラップ手段にアキュムレートすると同時に、当該リーク
電流トラップ手段にアキュムレートされた当該電荷を適
宜の電荷制御手段を介して当該スイッチ手段に供給する
様に構成されている半導体装置の駆動方法である。As is clear from the configuration of each of the above specific examples and the description of the operation of the semiconductor device, the method of driving the semiconductor device according to the present invention includes, for example, a predetermined method connected to a first power supply. In a semiconductor device comprising at least one arithmetic circuit element for performing an arithmetic operation and switch means connected to a second power supply for individually or commonly controlling ON / OFF of each of the arithmetic circuit elements. ,
The arithmetic circuit element and the switch means are connected via a common leak current trap means, and while the individual arithmetic circuit element stops a desired arithmetic operation, the arithmetic circuit element and the switch means are connected via the arithmetic circuit element. At the same time as accumulating the charge generated by the leak current flowing toward the low-voltage power supply to the leak current trap means, and applying the charge accumulated in the leak current trap means to the switch means via an appropriate charge control means. This is a method for driving a semiconductor device configured to supply a semiconductor device.

【００６９】又、本発明に於ける当該半導体装置の駆動
方法に於いては、当該電荷制御手段は、当該リーク電流
トラップ手段にアキュムレートされた当該電荷を、当該
演算回路素子が駆動開始する以前に当該スイッチ手段に
供給して当該スイッチ手段を駆動させる様に制御を実行
するものである事が望ましい。又、本発明に於ける当該
半導体装置の駆動方法に於いては、当該電荷制御手段
は、当該演算回路素子が当該演算操作を実行している第
２のモードから当該演算操作を停止する段階以前に、当
該スイッチ手段を流れる電流を絞り込み、当該リーク電
流トラップ手段に、当該演算回路素子を経由して低電圧
電源に向けて流れるリーク電流により生ずる電荷がアキ
ュムレートされる様に制御を実行するものである事も望
ましい。In the method of driving a semiconductor device according to the present invention, the charge control means may apply the electric charge accumulated in the leak current trapping means before the operation circuit element starts driving. It is desirable to execute control so that the switch means is supplied to the switch means to drive the switch means. In the method for driving a semiconductor device according to the present invention, the charge control means may be provided before the step of stopping the arithmetic operation from the second mode in which the arithmetic circuit element is executing the arithmetic operation. And controlling the current flowing through the switch means so that the electric charge generated by the leak current flowing toward the low-voltage power supply via the arithmetic circuit element is accumulated in the leak current trap means. Is also desirable.

【００７０】上記した説明から理解される様に、本発明
に係る当該半導体装置の駆動方法としては、例えば、第
１の電源に接続された、所定の演算を実行する少なくと
も一つの演算回路素子と、第２の電源に接続された、当
該演算回路素子のそれぞれを個別に若しくは共通にＯＮ
／ＯＦＦ制御するスイッチ手段とから構成された半導体
装置に於て、当該演算回路素子と当該スイッチ手段と
が、共通のリーク電流トラップ手段を介して接続せしめ
ると共に、当該個々の演算回路素子が所望の演算操作を
停止している間に、当該演算回路素子を経由して低電圧
電源に向けて流れるリーク電流により生ずる電荷を、当
該リーク電流トラップ手段にアキュムレートすると同時
に、当該リーク電流トラップ手段にアキュムレートされ
た当該電荷を適宜の電荷制御手段を介して当該スイッチ
手段に供給する様に構成されている半導体装置の駆動方
法であり、更には、係る駆動方法に於て、当該電荷制御
手段は、当該リーク電流トラップ手段にアキュムレート
された当該電荷を、当該演算回路素子が駆動開始する以
前に当該スイッチ手段に供給して当該スイッチ手段を駆
動させる様に制御を実行するものである。As can be understood from the above description, the method of driving the semiconductor device according to the present invention includes, for example, at least one arithmetic circuit element connected to a first power supply and performing a predetermined arithmetic operation. , Each of the arithmetic circuit elements connected to the second power supply is individually or commonly turned on.
In the semiconductor device including the switch means for performing the ON / OFF control, the arithmetic circuit element and the switch means are connected to each other via a common leak current trap means, and the individual arithmetic circuit elements are connected to a desired circuit element. While the arithmetic operation is stopped, the charge generated by the leak current flowing toward the low-voltage power supply via the arithmetic circuit element is accumulated in the leak current trap means, and at the same time, the charge is accumulated in the leak current trap means. A method for driving a semiconductor device configured to supply the charged electric charge to the switch means via an appropriate electric charge control means.In the driving method, the electric charge control means includes: The charge accumulated in the leak current trapping means is transferred to the switch before the arithmetic circuit element starts driving. It is supplied to and executes the control so as to drive the switching means.

【００７１】更には、係る基本的な半導体装置の駆動方
法に於て、当該電荷制御手段は、当該演算回路素子が当
該演算操作を実行している第２のモードから当該演算操
作を停止する段階以前に、当該スイッチ手段を流れる電
流を絞り込み、当該リーク電流トラップ手段に、当該演
算回路素子を経由して低電圧電源に向けて流れるリーク
電流により生ずる電荷がアキュムレートされる様に制御
を実行するものである。Further, in the basic method of driving a semiconductor device, the charge control means stops the arithmetic operation from the second mode in which the arithmetic circuit element is executing the arithmetic operation. Previously, the current flowing through the switch means is narrowed down, and the leak current trap means is controlled so that the charge generated by the leak current flowing toward the low-voltage power supply via the arithmetic circuit element is accumulated. Things.

【００７２】[0072]

【発明の効果】本発明に係る当該半導体装置及び半導体
装置の駆動方法は、上記した様な技術構成を採用してい
るので、スリープモード動作を間欠的に実行する際にア
クティブモードとスリープモードとの間のモード遷移に
伴なって浪費される疑似電源線系およびスリープモード
制御回路系の充放電々荷を節約することに因って、半導
体集積回路の全体として低消費電力化を図る事が可能と
なる。The semiconductor device and the method of driving the semiconductor device according to the present invention employ the above-described technical configuration. Therefore, when the sleep mode operation is performed intermittently, the active mode and the sleep mode are switched. The power consumption of the semiconductor integrated circuit as a whole can be reduced by saving the charge and discharge of the pseudo power supply line system and the sleep mode control circuit system which are wasted due to the mode transition between It becomes possible.

【００７３】又、疑似電源線系やスリープモード制御回
路系に於いて充放電される電荷を相互に再利用すること
に由って、電荷の浪費を回避させて電源電力の省電力化
に寄与させる機能を具備した、スリープモードの間欠動
作が実行可能な電源回路を含む半導体集積論理回路を得
る事が可能となる。Further, by reusing the charges charged / discharged in the pseudo power supply line system and the sleep mode control circuit system, waste of the charges is avoided and power consumption of the power supply is reduced. It is possible to obtain a semiconductor integrated logic circuit including a power supply circuit having a function of causing an intermittent operation of a sleep mode.

【図面の簡単な説明】[Brief description of the drawings]

【図１】図１は、本発明に係る半導体装置の一具体例の
構成を示すブロックダイアグラムである。FIG. 1 is a block diagram showing a configuration of a specific example of a semiconductor device according to the present invention.

【図２】図２（Ａ）は、本発明に係る半導体装置の一具
体例に於けるスリープモードからアクティブモードに変
換する場合の動作手順を示すフローチャートであり、図
２（Ｂ）は、本発明に係る半導体装置の一具体例に於け
るアクティブモードからスリープモードに変換する場合
の動作手順を示すフローチャートである。FIG. 2A is a flowchart showing an operation procedure when converting from a sleep mode to an active mode in a specific example of the semiconductor device according to the present invention, and FIG. 5 is a flowchart showing an operation procedure when converting from an active mode to a sleep mode in a specific example of the semiconductor device according to the present invention.

【図３】図３は、本発明に係る半導体装置の他の具体例
の構成を示すブロックダイアグラムである。FIG. 3 is a block diagram showing a configuration of another specific example of the semiconductor device according to the present invention.

【図４】図４は、本発明に係る図１に示す半導体装置の
一具体例に於ける回路構成を示すブロックダイアグラム
である。FIG. 4 is a block diagram showing a circuit configuration of a specific example of the semiconductor device shown in FIG. 1 according to the present invention.

【図５】図５は、本発明に係る半導体装置の一具体例に
於けるタイミングチャートである。FIG. 5 is a timing chart in a specific example of the semiconductor device according to the present invention.

【図６】図６は、従来の半導体装置の一例に於ける構成
を示すブロックダイアグラムである。FIG. 6 is a block diagram showing a configuration of an example of a conventional semiconductor device.

【符号の説明】[Explanation of symbols]

100 、101 、102 、103 …半導体装置 ＶＤＤ…第１の電源、高電位電源 ＶＳＳ…第２の電源、低電位電源 ２０、ＲＶＳＶ、ＲＶＤＶ…線状物、リーク電流トラッ
プ手段 ＬＧＣ…演算回路素子 ＴＷ₁ 〜ＴＷ_n 、ＴＳ₁ 〜ＴＳ_n …スイッチ手段 ＳＬＢ…スリープモード切替反転信号配給線、スイッチ
手段制御手段 ＳＭＣ…電荷制御手段 ＣＴＳ…スリープモード信号発生回路 ＳＭＧ…電荷転送制御回路 ＣＴＣ…電荷転送回路 ＳＭＳ…スリープモード制御回路100, 101, 102, 103: semiconductor device VDD: first power supply, high-potential power supply VSS: second power supply, low-potential power supply 20, RVSV, RVDV: linear object, leak current trapping means LGC: arithmetic circuit element TW _{1 to} TW _n , TS _{1 to} TS _n switch means SLB sleep mode switching inversion signal supply line, switch means control means SMC charge control means CTS sleep mode signal generation circuit SMG charge transfer control circuit CTC charge transfer circuit SMS: Sleep mode control circuit

Claims (13)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 第１の電源に接続され、所定の演算を実
行する少なくとも一つの演算回路素子、第２の電源に接
続され、当該演算回路素子のそれぞれを個別に若しくは
共通にＯＮ／ＯＦＦ制御するスイッチ手段、当該演算回
路素子と当該スイッチ手段とが、共通のリーク電流トラ
ップ手段を介して接続されており、当該個々の演算回路
素子が所望の演算操作を停止している間に、当該演算回
路素子を経由して低電圧電源に向けて流れるリーク電流
により生ずる電荷を、当該リーク電流トラップ手段にア
キュムレートする機能を有するものであり、当該リーク
電流トラップ手段にアキュムレートされた当該電荷を当
該スイッチ手段に供給する為の電荷制御手段とが設けら
れており、当該電荷制御手段は、当該リーク電流トラッ
プ手段にアキュムレートされた当該電荷を、当該演算回
路素子が駆動開始する以前に当該スイッチ手段に供給し
て当該スイッチ手段を駆動させる様に制御を実行するも
のである事を特徴とする半導体装置。1. An at least one arithmetic circuit element connected to a first power supply for executing a predetermined operation, and connected to a second power supply to control ON / OFF of each of the arithmetic circuit elements individually or commonly. Switch means, the arithmetic circuit element and the switch means are connected via a common leak current trap means, and while the individual arithmetic circuit elements stop the desired arithmetic operation, It has a function of accumulating the charge generated by the leak current flowing toward the low-voltage power supply via the circuit element in the leak current trap means. Charge control means for supplying to the switch means, and the charge control means accumulates the electric current in the leak current trap means. The semiconductor device according to claim 1, wherein the control unit executes the control so as to drive the switch unit by supplying the switched charge to the switch unit before the arithmetic circuit element starts driving. 【請求項２】 第１の電源に接続され、所定の演算を実
行する少なくとも一つの演算回路素子、第２の電源に接
続され、当該演算回路素子のそれぞれを個別に若しくは
共通にＯＮ／ＯＦＦ制御するスイッチ手段、当該演算回
路素子と当該スイッチ手段とが、共通のリーク電流トラ
ップ手段を介して接続されており、当該個々の演算回路
素子が所望の演算操作を停止している第１のモードの間
に、当該演算回路素子を経由して低電圧電源に向けて流
れるリーク電流により生ずる電荷を、当該リーク電流ト
ラップ手段にアキュムレートする機能を有するものであ
り、当該リーク電流トラップ手段にアキュムレートされ
た当該電荷を当該スイッチ手段に供給する為の電荷制御
手段とが設けられており、当該電荷制御手段は、当該演
算回路素子が当該演算操作を実行している第２のモード
から当該演算操作を停止する段階以前に、当該スイッチ
手段を流れる電流を絞り込み、当該リーク電流トラップ
手段に、当該演算回路素子を経由して低電圧電源に向け
て流れるリーク電流により生ずる電荷がアキュムレート
される様に制御を実行するものである事を特徴とする半
導体装置。2. An at least one arithmetic circuit element connected to a first power supply for executing a predetermined operation, and connected to a second power supply to control ON / OFF of each of the arithmetic circuit elements individually or commonly. Switch means, the arithmetic circuit element and the switch means are connected via a common leak current trap means, and the individual arithmetic circuit elements stop a desired arithmetic operation in the first mode. In the meantime, it has a function of accumulating the charge generated by the leak current flowing toward the low-voltage power supply via the arithmetic circuit element in the leak current trap means, and accumulating the charge in the leak current trap means. Charge control means for supplying the charge to the switch means, and the charge control means is configured such that the arithmetic circuit element performs the operation. Before the step of stopping the arithmetic operation from the second mode in which the arithmetic operation is being performed, the current flowing through the switch means is narrowed, and the leak current trap means is connected to the low-voltage power supply via the arithmetic circuit element. A semiconductor device for performing control so that charges generated by a leak current flowing toward the accumulator are accumulated. 【請求項３】 当該半導体装置は半導体集積論理回路で
ある事を特徴とする請求項１又は２に記載の半導体装
置。3. The semiconductor device according to claim 1, wherein the semiconductor device is a semiconductor integrated logic circuit. 【請求項４】 当該半導体集積論理回路は、主としてＣ
ＭＯＳ論理回路で構成されている事を特徴とする請求項
１乃至３の何れかに記載の半導体装置。4. The semiconductor integrated logic circuit mainly comprises C
4. The semiconductor device according to claim 1, comprising a MOS logic circuit. 【請求項５】 当該第１のモードがスリープモードであ
る事を特徴とする請求項１乃至４の何れかに記載の半導
体装置。5. The semiconductor device according to claim 1, wherein said first mode is a sleep mode. 【請求項６】 当該第２のモードがアクティブモードで
ある事を特徴とする請求項１乃至４の何れかに記載の半
導体装置。6. The semiconductor device according to claim 1, wherein said second mode is an active mode. 【請求項７】 当該リーク電流トラップ手段は、当該演
算回路素子と当該スイッチ手段の双方に接続されている
線状物で構成されており、当該半導体装置が、第１のモ
ードにある間は、当該リーク電流トラップ手段は、ハイ
インピーダンス状態に維持せしめらるものである事を特
徴とする請求項１乃至６の何れかに記載の半導体装置。7. The leak current trap means is constituted by a linear object connected to both the arithmetic circuit element and the switch means, and while the semiconductor device is in the first mode, 7. The semiconductor device according to claim 1, wherein said leak current trap means is maintained in a high impedance state. 【請求項８】 当該リーク電流トラップ手段は、疑似電
源である事を特徴とする請求項１乃至７の何れかに記載
の半導体装置。8. The semiconductor device according to claim 1, wherein said leak current trapping means is a pseudo power supply. 【請求項９】 当該半導体装置が、該第１のモードにあ
る場合に、当該スイッチ手段は、全て遮断せしめられて
おり、且つ当該演算回路素子のそれぞれからリークされ
る電流の総和が、当該スイッチ手段からリークする電流
の総和よりも、大きくならない様に構成されている事を
特徴とする請求項１乃至８の何れかに記載の半導体装
置。9. When the semiconductor device is in the first mode, all of the switch means are cut off, and the sum of current leaked from each of the arithmetic circuit elements is determined by the switch. 9. The semiconductor device according to claim 1, wherein the semiconductor device is configured so as not to be larger than the sum of currents leaking from the means. 【請求項１０】 当該第１のモードから当該第２のモー
ドに移行する際には、当該リーク電流トラップ手段にア
キュムレートされたリーク電流の電荷が、当該制御手段
を介して当該スイッチ手段の駆動制御手段に供給され、
それによって、当該スイッチ手段が駆動開始するしきい
値電圧の少なくとも半分以上の電圧が供給される様に構
成されている事を特徴とする請求項１乃至９の何れかに
記載の半導体装置。10. When shifting from the first mode to the second mode, the electric charge of the leakage current accumulated in the leakage current trapping means drives the switching means via the control means. Supplied to the control means,
10. The semiconductor device according to claim 1, wherein a voltage of at least half of a threshold voltage at which the switch means starts driving is supplied. 【請求項１１】 第１の電源に接続された、所定の演算
を実行する少なくとも一つの演算回路素子と、第２の電
源に接続された、当該演算回路素子のそれぞれを個別に
若しくは共通にＯＮ／ＯＦＦ制御するスイッチ手段とか
ら構成された半導体装置に於て、当該演算回路素子と当
該スイッチ手段とが、共通のリーク電流トラップ手段を
介して接続せしめると共に、当該個々の演算回路素子が
所望の演算操作を停止している間に、当該演算回路素子
を経由して低電圧電源に向けて流れるリーク電流により
生ずる電荷を、当該リーク電流トラップ手段にアキュム
レートすると同時に、当該リーク電流トラップ手段にア
キュムレートされた当該電荷を適宜の電荷制御手段を介
して当該スイッチ手段に供給する様に構成されている事
を特徴とする半導体装置の駆動方法。11. At least one arithmetic circuit element connected to a first power supply for executing a predetermined operation and each of the arithmetic circuit elements connected to a second power supply are individually or commonly turned on. In the semiconductor device including the switch means for performing the ON / OFF control, the arithmetic circuit element and the switch means are connected to each other via a common leak current trap means, and the individual arithmetic circuit elements are connected to a desired circuit element. While the arithmetic operation is stopped, the charge generated by the leak current flowing toward the low-voltage power supply via the arithmetic circuit element is accumulated in the leak current trap means, and at the same time, the charge is accumulated in the leak current trap means. A semiconductor configured to supply the rated electric charge to the switch means through an appropriate charge control means. How to drive the device. 【請求項１２】 当該電荷制御手段は、当該リーク電流
トラップ手段にアキュムレートされた当該電荷を、当該
演算回路素子が駆動開始する以前に当該スイッチ手段に
供給して当該スイッチ手段を駆動させる様に制御を実行
するものである事を特徴とする請求項１１に記載の半導
体の駆動方法装置。12. The charge control means according to claim 1, wherein said charge accumulated in said leak current trapping means is supplied to said switch means before said arithmetic circuit element starts driving to drive said switch means. The method for driving a semiconductor according to claim 11, wherein the control is performed. 【請求項１３】 当該電荷制御手段は、当該演算回路素
子が当該演算操作を実行している第２のモードから当該
演算操作を停止する段階以前に、当該スイッチ手段を流
れる電流を絞り込み、当該リーク電流トラップ手段に、
当該演算回路素子を経由して低電圧電源に向けて流れる
リーク電流により生ずる電荷がアキュムレートされる様
に制御を実行するものである事を特徴とする請求項１１
に記載の半導体の駆動方法装置。13. The electric charge control unit according to claim 1, wherein the operation circuit element narrows down a current flowing through the switch unit before the operation mode is stopped from the second mode in which the operation circuit is executing the operation operation. In the current trap means,
12. The control according to claim 11, wherein the control is performed such that charges generated by a leak current flowing toward the low-voltage power supply via the arithmetic circuit element are accumulated.
4. The method for driving a semiconductor according to claim 1.