JPH11186894A - 出力バッファ回路 - Google Patents

Abstract

(57)【要約】 【課題】 メインクロックを入力したときに流れる貫通
電流の消費量を最小限に抑えることにより、出力バッフ
ァ回路全体としての消費電流量を抑えることのできる出
力バッファ回路を提供する。 【解決手段】 負荷回路（９１）を駆動するための出力
バッファ回路（２０）であって、制御部（６０）と、駆
動部（３０）とを備え、前記制御部は、入力信号（Ｓ
ｋ）と、前記負荷回路が動作状態および非動作状態のい
ずれか一方にあるかを示す第１の制御信号（Ｓａ）とを
入力して第２の制御信号（Ｓ６）を発生し、前記駆動部
は、前記第２の制御信号から、前記負荷回路を駆動する
ための駆動信号（Ｓｎ）を発生する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、出力バッファ回路
に関し、特に負荷に応じて消費電流を抑えることのでき
る出力バッファ回路に関する。

【０００２】

【従来の技術】従来から、負荷回路に対してメインクロ
ックを供給する場合には、出力バッファ回路が用いられ
る。図７に出力バッファ回路の使用例を示す。図７に示
すように、メインクロックを各負荷回路Ａ，Ｂ，Ｃへ供
給する場合、各負荷回路Ａ，Ｂ，Ｃが十分動作するよう
に出力バッファ回路１０が使用される。出力バッファ回
路１０は、図８に示すように、例えばＣＭＯＳ回路１１
で構成される。ＣＭＯＳ回路１１は、電源とアースとの
間に直列に接続された、P−ｃｈのＭＯＳトランジスタ
１２とＮ−ｃｈのＭＯＳトランジスタ１３とを備えてい
る。

【０００３】ＣＭＯＳ回路１１に「Ｈｉ」のメインクロ
ック信号Ｓｋが入力されると、P−ｃｈのＭＯＳトラン
ジスタ１２は「ＯＦＦ」となり、Ｎ−ｃｈのＭＯＳトラ
ンジスタ１３は「ＯＮ」となり、ＣＭＯＳ回路１１から
は「Ｌｏｗ」信号（メインクロックの反転信号Ｓｎ）が
各負荷回路Ａ，Ｂ，Ｃに出力される。反対に、メインク
ロック信号Ｓｋが「Ｌｏｗ」であるときには、反転信号
Ｓｎとして「Ｈｉ」信号が出力される。

【０００４】この場合、出力バッファ回路１０の駆動能
力は、ＣＭＯＳ回路１１を構成するN−ｃｈ、P−ｃｈの
各ＭＯＳトランジスタ１２，１３に流れるドレイン電流
Ｉｄによって決定される。出力バッファ回路１０の駆動
能力（ドレイン電流Ｉｄ）は、各負荷回路Ａ，Ｂ，Ｃの
全てが同時に動作する（すなわち、パワーコントロール
信号Ｓａ，Ｓｂ，Ｓｃの全てが「Ｈｉ」であり各負荷回
路Ａ，Ｂ，Ｃの全てがパワーオン状態にある）場合に対
応可能な大きさが求められる。

【０００５】ドレイン電流Ｉｄは、以下のグラジュアル
・チャネル近似式（１）により表わすことができる。式
（１）から、ドレイン電流Ｉｄは、各ＭＯＳトランジス
タ１２，１３のサイズである（Ｗ／Ｌ）の値を変えるこ
とで任意に設定できることが分かる。 Ｉｄ＝（Ｗ／Ｌ）・μn・Ｃox｛（Ｖg−Ｖt）Ｖd−０．５Ｖd・Ｖd｝ 式（１） ここで、Ｖｄ≧Ｖg−Ｖtの場合、ドレイン電流Ｉｄが飽
和するときの最大ドレイン電流Ｉｄmaxは、 Ｉｄmax＝０．５（Ｗ／Ｌ）・μn・Ｃox・（Ｖg−Ｖt）
（Ｖg−Ｖt） となる。ただし、 Ｗ：ＭＯＳトランジスタのゲート（チャネル）幅 Ｌ：ＭＯＳトランジスタのゲート（チャネル）長 μn：電子の移動度 Ｃox：単位面積当たりのゲート酸化膜静電容量 Ｖd：ドレイン電圧 Ｖg：ゲート電圧 Ｖt：しきい値電圧 をそれぞれ示している。

【０００６】

【発明が解決しようとする課題】ところで、上記式
（１）において（Ｗ／Ｌ）の値を大きく設定すれば、ド
レイン電流Ｉｄが増えて出力バッファ回路１０の駆動能
力が上がる。しかしながら、それは、同時にＣＭＯＳ回
路１１で構成された出力バッファ回路１０の全消費電流
量（ドレイン電流Ｉｄの消費量をはじめとする）の増加
を意味する。

【０００７】ここで、出力バッファ回路１０における全
消費電流には、前記ドレイン電流Ｉｄと、貫通電流（メ
インクロック信号Ｓｋの切換わり時に両ＭＯＳトランジ
スタ１２，１３を電源からアースまで流れる電流）と、
各ＭＯＳトランジスタ１２，１３のリーク電流Ｉｌ（定
常状態で流れる電流）とが含まれる。

【０００８】例えば、パワーコントロール信号Ｓａを
「Ｈｉ」にして負荷回路Ａをパワーオン状態とする一
方、パワーコントロール信号Ｓｂ，Ｓｃを「Ｌｏｗ」に
して負荷回路Ｂ，回路Ｃをパワーオフ状態とした場合を
考える。この場合、パワーオフ状態とされた負荷回路
Ｂ，負荷回路Ｃには、ドレイン電流Ｉｄが供給されない
ため、その分、出力バッファ回路１０での消費電流量は
削減される。

【０００９】しかしながら、出力バッファ回路１０で消
費される前記貫通電流の大きさは、負荷回路Ｂ，負荷回
路Ｃもまたパワーオン状態（パワーコントロール信号Ｓ
ｂ，Ｓｃもまた「Ｈｉ」の状態）のときと同じである。
つまり、貫通電流は、負荷回路Ａ，Ｂ，Ｃの各々がパワ
ーオン状態にあるかパワーオフ状態にあるかに無関係に
流れ、貫通電流の消費量は常に一定である。

【００１０】この理由は以下の通りである。貫通電流
は、出力バッファ回路１０に入力されるメインクロック
信号Ｓｋの「Ｈｉ」と「Ｌｏｗ」が切り換わる度に、電
源からアースに流れるものである。すなわち、貫通電流
は、負荷回路Ａ，Ｂ，Ｃに流れるわけではなく、出力バ
ッファ回路１０内部で消費されるため、貫通電流の流れ
の有無およびその流量は、負荷回路Ａ，Ｂ，Ｃの各々が
パワーオン／オフ状態のいずれであるかに無関係なので
ある。

【００１１】この場合、貫通電流の消費量は、前述した
（Ｗ／Ｌ）の値に影響される。出力バッファ回路１０に
おいて、（Ｗ／Ｌ）の値は、上記式（１）に基づき、各
負荷回路Ａ，Ｂ，Ｃを同時駆動可能なドレイン電流Ｉｄ
を発生できるように設定される。そして、その（Ｗ／
Ｌ）の値の大きさに従って、貫通電流の消費量が決定さ
れる。したがって、貫通電流の消費量を減らすには、出
力バッファ回路１０の駆動能力（ドレイン電流Ｉｄ）自
体を下げるか、メインクロック信号Ｓｋの発生を止めて
ＣＭＯＳ回路１１の動作を停止させるしかない。

【００１２】出力バッファ回路１０は、負荷回路の回路
規模が大きくなると、多くの回路へメインクロックを供
給しなければならなくなり、それに従い駆動能力（ドレ
イン電流Ｉｄ）の増強が必要とされる。ここで、負荷回
路の回路規模の増大に伴い、ドレイン電流Ｉｄを増やす
には（Ｗ／Ｌ）の値を大きくする必要があり、それに連
れて出力バッファ回路１０の貫通電流の消費電流も大き
くなるという問題がある。

【００１３】また、貫通電流は、出力バッファ回路１０
にメインクロック信号Ｓｋが入力される度に流れる。し
たがって、メインクロックの周波数が高くなる（時間当
たりのメインクロック信号Ｓｋの発生回数が増加する）
に連れて、貫通電流の消費電流量は大きくなる。よっ
て、メインクロックが高周波になればなるほど、貫通電
流の電流消費量が無視できない大きさとなる。

【００１４】このことは、出力バッファ回路１０におい
て、全負荷回路Ａ，Ｂ，Ｃがパワーオフしているときに
消費される電流値（この電流値を「Ｐ」とする）と、全
負荷回路Ａ，Ｂ，Ｃがパワーオンしているときに消費さ
れる電流値（この電流値を「Ｑ」とする）との比率を考
えたときに、メインクロックが高周波になればなるほ
ど、前者Ｐの後者Ｑに対する比率が高くなることを意味
している。ここで、前記電流値Ｐは、貫通電流の電流値
（パワーオフしているときであってもパワーオン時と同
量である）のみである。これに対し、前記電流値Ｑは、
貫通電流の電流値（前記電流値Ｐの値）と、全負荷回路
Ａ，Ｂ，Ｃの各々に流れるドレイン電流Ｉｄの消費電流
値の合計である。このことから、特に電池などの小電源
により稼動され高周波のメインクロック信号Ｓｋを備え
た携帯機器装置などでは、前記電流値Ｐが可動時間を短
縮させる要因の一つとなっている。

【００１５】本発明は、上記の問題を解消するためにな
されたもので、メインクロックを入力したときに流れる
貫通電流の消費量を最小限に抑えることにより、出力バ
ッファ回路全体としての消費電流量を抑えることのでき
る出力バッファ回路を提供することを目的としている。

【００１６】

【課題を解決するための手段】本発明の出力バッファ回
路は、負荷回路を駆動するための出力バッファ回路であ
って、制御部と、駆動部とを備え、前記制御部は、入力
信号と、前記負荷回路が動作状態および非動作状態のい
ずれか一方にあるかを示す第１の制御信号とを入力して
第２の制御信号を発生し、前記駆動部は、前記第２の制
御信号から、前記負荷回路を駆動するための駆動信号を
発生する。

【００１７】本発明において、前記制御部は、前記第２
の制御信号として、前記駆動部を動作状態に設定する動
作状態設定信号、および前記駆動部を非動作状態に設定
する非動作状態設定信号のいずれか一方を出力し、前記
駆動部は、前記動作状態に設定されているときには前記
駆動信号を発生する一方、前記非動作状態に設定されて
いるときには前記駆動信号を発生しないとともに前記動
作状態に設定されているときに比べて前記駆動部での電
流消費量が少ない。

【００１８】本発明において、前記入力信号は、２値信
号とされ、前記駆動部は、電源とアースとの間に直列に
接続されたＰＭＯＳトランジスタとＮＭＯＳトランジス
タとから構成されるＣＭＯＳ回路を備え、前記制御部
は、前記第２の制御信号として、前記駆動部の前記ＣＭ
ＯＳ回路の前記ＰＭＯＳトランジスタおよび前記ＮＭＯ
Ｓトランジスタを相補的にＯＮとして動作状態に設定す
る動作状態設定信号、ならびに前記駆動部の前記ＣＭＯ
Ｓ回路を非動作状態に設定する非動作状態設定信号のい
ずれか一方を出力し、前記駆動部の前記ＣＭＯＳ回路
は、前記動作状態に設定されているときには前記駆動信
号を発生する一方、前記非動作状態に設定されていると
きには前記電源から前記アースに貫通電流が流れないよ
うに前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトラ
ンジスタの双方がＯＦＦ状態とされている。

【００１９】本発明において、前記入力信号は、２値信
号とされ、前記駆動部は、電源とアースとの間に直列に
接続されたＰＭＯＳトランジスタとＮＭＯＳトランジス
タとから構成されるＣＭＯＳ回路を備え、前記制御部
は、ＡＮＤ回路と、ＯＲ回路と、ＮＯＴ回路とを備え、
前記ＡＮＤ回路には、前記入力信号と、前記第１の制御
信号とが入力され、前記ＯＲ回路には、前記入力信号
と、前記ＮＯＴ回路を経由した前記第１の制御信号とが
入力され、前記ＡＮＤ回路からの出力信号は、前記ＮＭ
ＯＳトランジスタのゲートに入力され、前記ＯＲ回路か
らの出力信号は、前記ＰＭＯＳトランジスタのゲートに
入力されている。

【００２０】本発明において、複数の負荷回路を駆動す
るための出力バッファ回路であって、複数の制御部と、
複数の駆動部とを備え、前記複数の制御部の各々と、前
記複数の駆動部の各々とは、互いに対応付けられて組と
して構成され、前記組は複数設けられ、複数の前記組の
各々は、前記複数の負荷回路の各々に対応付けられ、前
記複数の組のうち第一組に含まれる第一制御部は、入力
信号と、前記第一組に対応付けられた第一負荷回路が動
作状態および非動作状態のいずれか一方にあるかを示す
第一負荷回路用第１制御信号を入力して、第一駆動部用
第２制御信号を生成し、前記第一組に含まれる第一駆動
部に、前記第一駆動部用第２制御信号を出力し、前記第
一駆動部は、前記第一駆動部用第２制御信号から、前記
第一負荷回路を駆動するための第一負荷回路用駆動信号
を生成し、前記第一負荷回路用駆動信号を前記第一負荷
回路に出力し、前記複数の組のうち第二組に含まれる第
二制御部は、入力信号と、前記第二組に対応付けられた
第二負荷回路が動作状態および非動作状態のいずれか一
方にあるかを示す第二負荷回路用第１制御信号を入力し
て、第二駆動部用第２制御信号を生成し、前記第二組に
含まれる第二駆動部に、前記第二駆動部用第２制御信号
を出力し、前記第二駆動部は、前記第二駆動部用第２制
御信号から、前記第二負荷回路を駆動するための第二負
荷回路用駆動信号を生成し、前記第二負荷回路用駆動信
号を前記第二負荷回路に出力する。

【００２１】本発明の出力バッファ回路において、前記
第一制御部は、前記第一駆動部用第２制御信号として、
前記第一駆動部を動作状態に設定する動作状態設定信
号、および前記第一駆動部を非動作状態に設定する非動
作状態設定信号のいずれか一方を出力し、前記第一駆動
部は、前記動作状態に設定されているときには前記第一
負荷回路用駆動信号を発生する一方、前記非動作状態に
設定されているときには前記第一負荷回路用駆動信号を
発生しないとともに前記動作状態に設定されているとき
に比べて前記第一駆動部での電流消費量が少なく、前記
第二制御部は、前記第二駆動部用第２制御信号として、
前記第二駆動部を動作状態に設定する動作状態設定信
号、および前記第二駆動部を非動作状態に設定する非動
作状態設定信号のいずれか一方を出力し、前記第二駆動
部は、前記動作状態に設定されているときには前記第二
負荷回路用駆動信号を発生する一方、前記非動作状態に
設定されているときには前記第二負荷回路用駆動信号を
発生しないとともに前記動作状態に設定されているとき
に比べて前記第二駆動部での電流消費量が少ない。

【００２２】本発明の出力バッファ回路において、前記
入力信号は、２値信号とされ、前記第一駆動部は、電源
とアースとの間に直列に接続された第一ＰＭＯＳトラン
ジスタと第一ＮＭＯＳトランジスタとから構成される第
一ＣＭＯＳ回路を備え、前記第一制御部は、前記第一駆
動部用第２制御信号として、前記第一駆動部の前記第一
ＣＭＯＳ回路の前記第一ＰＭＯＳトランジスタおよび前
記第一ＮＭＯＳトランジスタを相補的にＯＮとして動作
状態に設定する動作状態設定信号、ならびに前記第一駆
動部の前記第一ＣＭＯＳ回路を非動作状態に設定する非
動作状態設定信号のいずれか一方を出力し、前記第一駆
動部の前記第一ＣＭＯＳ回路は、前記動作状態に設定さ
れているときには前記第一負荷回路用駆動信号を発生す
る一方、前記非動作状態に設定されているときには前記
電源から前記アースに貫通電流が流れないように前記第
一ＰＭＯＳトランジスタおよび前記第一ＮＭＯＳトラン
ジスタの双方がＯＦＦ状態とされ、前記第二駆動部は、
電源とアースとの間に直列に接続された第二ＰＭＯＳト
ランジスタと第二ＮＭＯＳトランジスタとから構成され
る第二ＣＭＯＳ回路を備え、前記第二制御部は、前記第
二駆動部用第２制御信号として、前記第二駆動部の前記
第二ＣＭＯＳ回路の前記第二ＰＭＯＳトランジスタおよ
び前記第二ＮＭＯＳトランジスタを相補的にＯＮとして
動作状態に設定する動作状態設定信号、ならびに前記第
二駆動部の前記第二ＣＭＯＳ回路を非動作状態に設定す
る非動作状態設定信号のいずれか一方を出力し、前記第
二駆動部の前記第二ＣＭＯＳ回路は、前記動作状態に設
定されているときには前記第二負荷回路用駆動信号を発
生する一方、前記非動作状態に設定されているときには
前記電源から前記アースに貫通電流が流れないように前
記第二ＰＭＯＳトランジスタおよび前記第二ＮＭＯＳト
ランジスタの双方がＯＦＦ状態とされている。

【００２３】本発明の出力バッファ回路において、前記
入力信号は、２値信号とされ、前記第一駆動部は、電源
とアースとの間に直列に接続された第一ＰＭＯＳトラン
ジスタと第一ＮＭＯＳトランジスタとから構成される第
一ＣＭＯＳ回路を備え、前記第一制御部は、第一ＡＮＤ
回路と、第一ＯＲ回路と、第一ＮＯＴ回路とを備え、前
記第一ＡＮＤ回路には、前記入力信号と、前記第一負荷
回路用第１制御信号とが入力され、前記第一ＯＲ回路に
は、前記入力信号と、前記第一ＮＯＴ回路を経由した前
記第一負荷回路用第１制御信号とが入力され、前記第一
ＡＮＤ回路からの出力信号は、前記第一ＮＭＯＳトラン
ジスタの第一ゲートに入力され、前記第一ＯＲ回路から
の出力信号は、前記第一ＰＭＯＳトランジスタの第一ゲ
ートに入力され、前記第二駆動部は、電源とアースとの
間に直列に接続された第二ＰＭＯＳトランジスタと第二
ＮＭＯＳトランジスタとから構成される第二ＣＭＯＳ回
路を備え、前記第二制御部は、第二ＡＮＤ回路と、第二
ＯＲ回路と、第二ＮＯＴ回路とを備え、前記第二ＡＮＤ
回路には、前記入力信号と、前記第二負荷回路用第１制
御信号とが入力され、前記第二ＯＲ回路には、前記入力
信号と、前記第二ＮＯＴ回路を経由した前記第二負荷回
路用第１制御信号とが入力され、前記第二ＡＮＤ回路か
らの出力信号は、前記第二ＮＭＯＳトランジスタの第二
ゲートに入力され、前記第二ＯＲ回路からの出力信号
は、前記第二ＰＭＯＳトランジスタの第二ゲートに入力
されている。

【００２４】本発明の出力バッファ回路は、複数の負荷
回路を駆動するための出力バッファ回路であって、複数
の制御部と、複数の駆動部とを備え、前記複数の制御部
の各々と、前記複数の駆動部の各々とは、互いに対応付
けられて組として構成され、前記組は複数設けられ、前
記複数の負荷回路は、同時に動作状態とされる一又は二
以上の前記負荷回路が構成要素とされてなる群を単位と
して複数に分類され、複数の前記組の各々は、複数の前
記群の各々に対応付けられ、前記複数の組のうち第一組
に含まれる第一制御部は、入力信号と、前記第一組に対
応付けられた第一群に含まれる第一群所属負荷回路が動
作状態および非動作状態のいずれか一方にあるかを示す
第一群所属負荷回路用第１制御信号を入力して、第一駆
動部用第２制御信号を生成し、前記第一組に含まれる第
一駆動部に、前記第一駆動部用第２制御信号を出力し、
前記第一駆動部は、前記第一駆動部用第２制御信号か
ら、前記第一群所属負荷回路を駆動するための第一群所
属負荷回路用駆動信号を生成して、前記第一群所属負荷
回路用駆動信号を前記第一群所属負荷回路に出力し、前
記複数の組のうち第二組に含まれる第二制御部は、入力
信号と、前記第二組に対応付けられた第二群に含まれる
第二群所属負荷回路が動作状態および非動作状態のいず
れか一方にあるかを示す第二群所属負荷回路用第１制御
信号を入力して、第二駆動部用第２制御信号を生成し、
前記第二組に含まれる第二駆動部に、前記第二駆動部用
第２制御信号を出力し、前記第二駆動部は、前記第二駆
動部用第２制御信号から、前記第二群所属負荷回路を駆
動するための第二群所属負荷回路用駆動信号を生成し
て、前記第二群所属負荷回路用駆動信号を前記第二群所
属負荷回路に出力する。

【００２５】本発明のクロック発生装置は、負荷回路を
駆動するためのクロック発生装置であって、クロック信
号を発生するクロック信号発生部と、制御部と、駆動部
とを備えてなり、前記制御部は、前記クロック信号発生
部が発生した前記クロック信号と、前記負荷回路が動作
状態および非動作状態のいずれか一方にあるかを示す第
１の制御信号とを入力して第２の制御信号を発生し、前
記駆動部は、前記第２の制御信号から、前記負荷回路を
駆動するための駆動信号を発生する。

【００２６】本発明の負荷回路の駆動方法は、入力信号
と、前記負荷回路が動作状態および非動作状態のいずれ
か一方にあるかを示す第１の制御信号とを入力して第２
の制御信号を発生し、前記第２の制御信号から、前記負
荷回路を駆動するための駆動信号を発生する。

【００２７】本発明において、前記第２の制御信号とし
て、前記駆動信号を発生させるように設定する動作状態
設定信号、および前記駆動信号を発生させないように設
定する非動作状態設定信号のいずれか一方を出力し、前
記第２の制御信号が前記非動作状態設定信号であるとき
には前記駆動信号を発生しない。

【００２８】

【発明の実施の形態】以下、添付図面を参照して本発明
の一実施の形態について説明する。第１の実施形態は、
出力バッファ回路に関するものである。図１に示すよう
に、本実施形態に係る出力バッファ回路２０は、メイン
クロック信号（入力信号、２値のパルス信号）Ｓｋを発
生するメインクロック発生部（クロック信号発生部）１
５と、前記メインクロック信号Ｓｋに対応した信号（駆
動信号）Ｓｎで動作する各負荷回路（第一負荷回路、第
二負荷回路、第三負荷回路）９１，９２，９３との間に
設けられている。

【００２９】出力バッファ回路２０の入力部は、メイン
クロック発生部１５と接続され、前記入力部には、メイ
ンクロック発生部１５で発生した前記メインクロック信
号Ｓｋが入力される。一方、出力バッファ回路２０の出
力部は、並列配置された前記各負荷回路９１，９２，９
３の各々と接続（ワイヤードＯＲ接続）され、各負荷回
路９１，９２，９３に対してメインクロック信号Ｓｋの
反転信号Ｓｎ（メインクロック信号Ｓｋに対応した信
号）を出力する。

【００３０】各負荷回路９１，９２，９３には、それぞ
れパワーコントロール信号Ｓａ，Ｓｂ，Ｓｃが入力され
る。各負荷回路９１，９２，９３が動作状態（パワーオ
ン状態）および非動作状態（パワーオフ状態）のいずれ
に設定されるかは、各パワーコントロール信号（第１の
制御信号）Ｓａ，Ｓｂ，Ｓｃで決定される。すなわち、
パワーコントロール信号Ｓａが「Ｈｉ」である場合に負
荷回路９１がパワーオン状態とされ、パワーコントロー
ル信号Ｓａが「Ｌｏｗ」である場合に負荷回路９１がパ
ワーオフ状態とされる。パワーコントロール信号Ｓｂと
負荷回路９２との関係、およびパワーコントロール信号
Ｓｃと負荷回路９３との関係も同様である。パワーコン
トロール信号Ｓａ，Ｓｂ，Ｓｃのそれぞれは、出力バッ
ファ回路２０にも入力される。

【００３１】出力バッファ回路２０をＣＭＯＳ回路で実
現した例を図２に示す。図２を参照して、出力バッファ
回路２０の回路構成を説明する。出力バッファ回路２０
は、３つのＣＭＯＳ回路（インバーター）３０，４０，
５０と、各ＣＭＯＳ回路３０，４０，５０のそれぞれ前
段に設けられたパワーオン制御部６０，７０，８０とを
備えている。なお、ＣＭＯＳ回路３０，４０，５０の数
と、負荷回路９１，９２，９３の数とは同じ（「３」）
とされている。

【００３２】ＣＭＯＳ回路３０，４０，５０は、いずれ
も、Ｐ−ｃｈのＭＯＳトランジスタ３１，４１，５１
と、Ｎ−ｃｈのＭＯＳトランジスタ３２，４２，５２と
を備えている。ＣＭＯＳ回路３０，４０，５０の入出力
部の接続関係は、同一であるため、ここでは、ＣＭＯＳ
回路３０を中心について説明する。ＣＭＯＳ回路３０の
出力部（両ＭＯＳトランジスタ３１，３２の共通のドレ
イン）３３と、ＣＭＯＳ回路４０の出力部４３と、ＣＭ
ＯＳ回路５０の出力部５３は、互いに直列に接続され、
前述した通り並列配置の負荷回路９１，９２，９３に接
続されている。ＣＭＯＳ回路３０において、Ｐ−ｃｈの
ＭＯＳトランジスタ３１のゲートが入力部３４であり、
Ｎ−ｃｈのＭＯＳトランジスタ３２のゲートが入力部３
５である。

【００３３】パワーオン制御部（制御部）６０，７０，
８０は、それらの回路構成が同一であるため、ここで
は、パワーオン制御部（第一制御部）６０について説明
し、パワーオン制御部７０，８０についての詳細な説明
は省略する。なお、ＣＭＯＳ回路３０とパワーオン制御
部６０とは、組（第一組）として構成されている。同様
に、ＣＭＯＳ回路４０とパワーオン制御部７０とは、組
（第二組）として構成され、ＣＭＯＳ回路５０とパワー
オン制御部８０とは、組（第三組）として構成されてい
る。前記第一組は、第一負荷回路９１に対応付けられ、
前記第二組は、第二負荷回路９２に対応付けられ、前記
第三組は、第三負荷回路９３に対応付けられている。

【００３４】パワーオン制御部６０は、２つの入力端子
と２つの出力端子を有している。前記２つの入力端子
は、メインクロック発生部１５で発生したメインクロッ
ク信号Ｓｋを入力するためのクロック入力端子６１と、
パワーコントロール信号Ｓａを入力するためのパワーオ
ン端子６２である。前記２つの出力端子は、ＣＭＯＳ回
路３０の入力部３４に接続される第１の出力端子６３
と、入力部３５に接続される第２の出力端子６４であ
る。

【００３５】パワーオン制御部６０の内部は、ＡＮＤ回
路６５と、ＯＲ回路６６と、ＮＯＴ回路６７とを備えて
いる。ＡＮＤ回路６５には、クロック入力端子６１から
入力したメインクロック信号Ｓｋと、パワーオン端子６
２から入力したパワーコントロール信号（第一負荷回路
用第１制御信号）Ｓａが入力される。ＡＮＤ回路６５の
出力部は、第２の出力端子６４と接続されている。

【００３６】ＮＯＴ回路６７は、パワーオン端子６２と
ＯＲ回路６６の第１の入力部との間に接続され、その入
力部にはパワーコントロール信号Ｓａが入力され、その
出力信号は前記ＯＲ回路６６の第１の入力部に出力され
る。ＯＲ回路６６には、ＮＯＴ回路６７によって生成さ
れたパワーコントロール信号Ｓａの反転信号と、クロッ
ク入力端子６１から入力したメインクロック信号Ｓｃと
が入力される。ＯＲ回路６６の出力部は、第１の出力端
子６３と接続されている。

【００３７】ここで、ＣＭＯＳ回路３０の駆動能力（Ｐ
ＭＯＳトランジスタ３１またはＮＭＯＳトランジスタ３
２を流れるドレイン電流Ｉｄの大きさ）は、負荷回路９
１が動作可能な最小駆動能力とされている。ＣＭＯＳ回
路４０の駆動能力は、負荷回路９２が動作可能な最小駆
動能力とされている。ＣＭＯＳ回路５０の駆動能力は、
負荷回路９３が動作可能な最小駆動能力とされている。
すなわち、ＣＭＯＳ回路３０のドレイン電流Ｉｄの値
は、負荷回路９１が動作可能な最小値とされる。そし
て、そのドレイン電流Ｉｄの値および上記式（１）に基
づき、ＰＭＯＳトランジスタ３１およびＮＭＯＳトラン
ジスタ３２の各々の（ゲート幅Ｗ／ゲート長Ｌ）の値が
設定される。

【００３８】ＰＭＯＳトランジスタ４１およびＮＭＯＳ
トランジスタ４２の各々の（ゲート幅Ｗ／ゲート長Ｌ）
の値、およびＰＭＯＳトランジスタ５１およびＮＭＯＳ
トランジスタ５２の各々の（ゲート幅Ｗ／ゲート長Ｌ）
の値についても、上記と同様に設定される。

【００３９】次に、出力バッファ回路２０の動作につい
て説明する。例えば、負荷回路９１をパワーオンとし負
荷回路９２，９３をパワーオフする場合、すなわち、パ
ワーコントロール信号Ｓａが「Ｈｉ」、パワーコントロ
ール信号Ｓｂ，Ｓｃが「Ｌｏｗ」である場合について説
明する。

【００４０】パワーコントロール信号Ｓｂ，Ｓｃが「Ｌ
ｏｗ」であることから、パワーオン端子７２，８２には
「Ｌｏｗ」信号が入力される。よって、ＡＮＤ回路７
５，８５においては、クロック入力端子７１，８１から
入力されるメインクロック信号Ｓｋの「Ｈｉ」または
「Ｌｏｗ」によらず、第２の出力端子（ＡＮＤ回路７
５，８５の出力）７４，８４は「Ｌｏｗ」固定となる。

【００４１】また、ＯＲ回路７６，８６においては、Ｎ
ＯＴ回路７７，８７によってパワーオン端子７２，８２
からの「Ｌｏｗ」信号が反転され「Ｈｉ」信号となって
入力される。よって、ＯＲ回路７６，８６においては、
クロック入力端子７１，８１から入力されるメインクロ
ック信号Ｓｋの「Ｈｉ」または「Ｌｏｗ」によらず、第
１の出力端子（ＯＲ回路７６，８６の出力）７３，８３
は「Ｈｉ」固定となる。

【００４２】上記のことから、入力部４４，５４には
「Ｈｉ」が入力され、入力部４５，５５には「Ｌｏｗ」
が入力される。よって、ＰＭＯＳトランジスタ４１，５
１およびＮＭＯＳトランジスタ４２，５２は、双方共に
「ＯＦＦ」となってＣＭＯＳ回路４０，５０は動作しな
い（非動作状態）。すなわち、ＣＭＯＳ回路４０，５０
の出力は、ハイインピーダンス状態となる。したがっ
て、ＣＭＯＳ回路４０，５０において貫通電流が流れる
ことはない。勿論、この場合、ＣＭＯＳ回路４０，５０
にドレイン電流Ｉｄは流れず、ＣＭＯＳ回路４０，５０
からメインクロックの反転信号Ｓｎが出力されることも
ない（負荷回路９２，９３がパワーオン状態でないこと
からも当然である）。なお、第１の出力端子７３，８３
から入力部４４，５４に入力される前記「Ｈｉ」信号お
よび第２の出力端子７４，８４から入力部４５，５５に
入力される前記「Ｌｏｗ」信号は、第２の制御信号Ｓ
７，Ｓ８を構成する。

【００４３】一方、パワーコントロール信号Ｓａは「Ｈ
ｉ」であることから、パワーオン端子６２には「Ｈｉ」
信号が入力される。よって、ＡＮＤ回路６５において
は、クロック入力端子６１から入力されるメインクロッ
ク信号Ｓｋの「Ｈｉ」または「Ｌｏｗ」がそのまま、第
２の出力端子（ＡＮＤ回路６５の出力）６４に入力され
る信号の「Ｈｉ」または「Ｌｏｗ」を決める。すなわ
ち、メインクロック信号Ｓｋの「Ｈｉ」または「Ｌｏ
ｗ」がそのまま、第２の出力端子６４に出力される。

【００４４】また、ＯＲ回路６６においては、ＮＯＴ回
路６７によってパワーオン端子６２からの「Ｈｉ」信号
が「Ｌｏｗ」信号となって入力される。よって、ＯＲ回
路６６においては、クロック入力端子６１から入力され
るメインクロック信号Ｓｋの「Ｈｉ」または「Ｌｏｗ」
がそのまま、第１の出力端子（ＯＲ回路６６の出力）６
３に入力される信号の「Ｈｉ」または「Ｌｏｗ」を決め
る。すなわち、メインクロック信号Ｓｋの「Ｈｉ」また
は「Ｌｏｗ」がそのまま、第１の出力端子６３に出力さ
れる。

【００４５】上記のことから、入力部３４，３５には、
メインクロック信号Ｓｋの「Ｈｉ」または「Ｌｏｗ」が
そのままが入力される。そして、ＣＭＯＳ回路３０は以
下のように動作して（動作状態）、出力部３３からドレ
イン電流Ｉｄが出力される。すなわち、メインクロック
信号Ｓｋが「Ｈｉ」である場合、ＰＭＯＳトランジスタ
３１が「ＯＦＦ」となる一方、ＮＭＯＳトランジスタ３
２は「ＯＮ」となって（相補的に「ＯＮ」となって）、
出力部３３からは「Ｌｏｗ」信号（メインクロックの反
転信号Ｓｎ）が出力される。メインクロック信号Ｓｋが
「Ｌｏｗ」である場合、上記と逆に、ＰＭＯＳトランジ
スタ３１が「ＯＮ」となる一方、ＮＭＯＳトランジスタ
３２は「ＯＦＦ」となって、出力部３３からはメインク
ロックの反転信号Ｓｎとして「Ｈｉ」信号が出力され
る。なお、第１の出力端子６３から入力部３４に入力さ
れる前記信号および第２の出力端子６４から入力部３５
に入力される前記信号は、第２の制御信号Ｓ６を構成す
る。

【００４６】そして、このとき、ＣＭＯＳ回路３０で
は、入力されるメインクロック信号Ｓｋの「ＯＮ」と
「ＯＦＦ」とが切換わるときに、電源からＰＭＯＳトラ
ンジスタ３１およびＮＭＯＳトランジスタ３２通ってア
ースに向けて貫通電流が流れる。メインクロック信号Ｓ
ｋの「ＯＮ」と「ＯＦＦ」とが切り換わるときには、各
ＰＭＯＳトランジスタ３１およびＮＭＯＳトランジスタ
３２の各「ＯＮ」／「ＯＦＦ」を決めるしきい値電圧の
関係等から、瞬間的にＰＭＯＳトランジスタ３１および
ＮＭＯＳトランジスタ３２の双方が共に「ＯＮ」になる
ときがあり、そのときに貫通電流が流れるのである。

【００４７】ところで、ＣＭＯＳ回路３０は、負荷回路
９１のみしか駆動しないため、前述したように、負荷回
路Ａ，Ｂ，Ｃの全てを同時駆動することがある出力バッ
ファ回路１０のＣＭＯＳ回路１１と比べると、駆動能力
（ドレイン電流Ｉｄ）は少なくて済む。したがって、上
記式（１）から、（ゲート幅Ｗ／ゲート長Ｌ）の値は、
ＣＭＯＳ回路１１よりもＣＭＯＳ回路３０の方が小さく
て済む。このことから、（ゲート幅Ｗ／ゲート長Ｌ）の
値に関係する前記貫通電流の値は、ＣＭＯＳ回路１１よ
りもＣＭＯＳ回路３０の方が小さくて済み、その分、Ｃ
ＭＯＳ回路１１の消費電流の方が少なくて済む。

【００４８】また、出力バッファ回路１０では、各負荷
回路Ａ，Ｂ，Ｃの「パワーオン」／「パワーオフ」状態
によらず、ＣＭＯＳ回路１１が作動して貫通電流が流れ
てしまうのに対し、出力バッファ回路２０では、全負荷
回路９１，９２，９３のうちパワーオン状態にある負荷
回路９１，９２，９３に対応する各ＣＭＯＳ回路３０，
４０，５０のみが作動して貫通電流が流れる。よって、
その意味においても、出力バッファ回路１０よりも出力
バッファ回路２０の方が消費電流は少ない。

【００４９】なお、出力部３３から出力されたドレイン
電流Ｉｄは、前述した並列配置された負荷回路９１，９
２，９３へ向けて供給されるが、負荷回路９２，９３は
パワーオフ状態であるため、出力部３３からのドレイン
電流Ｉｄは、負荷回路９１にのみ流れる。

【００５０】上記のことから、負荷回路９１がパワーオ
ンとされ負荷回路９２，９３がパワーオフとされた場合
に、出力バッファ回路２０は、全体として最小限の消費
電流値で駆動され、不可避的な貫通電流（ＣＭＯＳ回路
３０を流れる貫通電流）以外の無駄な貫通電流（ＣＭＯ
Ｓ回路４０，５０を流れる貫通電流）が浪費されること
はない。

【００５１】上記では、負荷回路９１がパワーオンとさ
れ、負荷回路９２，９３がパワーオフとされたケースを
説明したが、これ以外のケース（例えば、負荷回路９２
のみがパワーオンとされるケースや、負荷回路９１，９
３がパワーオンとされるケースなど）についても、出力
バッファ回路２０は、全体として最小限の消費電流値で
駆動されることはいうまでもない。

【００５２】つぎに、図３を参照して、出力バッファ回
路２０の動作を説明する。まず、パワーコントロール信
号Ｓａ，Ｓｂ，Ｓｃがいずれも「ＯＦＦ」である場合
（図３の左端）には、全てのＣＭＯＳ回路３０，４０，
５０（各インバーターＡ，Ｂ，Ｃ）における、ＰＭＯＳ
トランジスタ３１，４１，５１およびＮＭＯＳトランジ
スタ３２，４２，５２が共に「ＯＦＦ」となり、全ＣＭ
ＯＳ回路３０，４０，５０の出力は、ハイインピーダン
ス状態となる。したがって、全ＣＭＯＳ回路３０，４
０，５０の出力部３３，４３，５３からメインクロック
の反転信号Ｓｎは出力されない。

【００５３】図３において、「インバーターＡ（３
０），Ｂ（４０），Ｃ（５０）出力」を示す箇所には、
それぞれ上下２本の線が記されているが、図３中左端に
おいて上の線が「インバーターＡ（３０）等の出力イン
ピーダンス」を示し、下の線が「インバーターＡ（３
０）等の出力」を示している。そして、図３において、
符号「ＨｉＺ」で示された領域（上下２本の線が並んで
いる箇所）は、各ＣＭＯＳ回路３０，４０，５０の出力
インピーダンスが超高抵抗の状態にあることを示してい
る。例えば、パワーコントロール信号Ｓａ，Ｓｂ，Ｓｃ
がいずれも「ＯＦＦ」である場合（図３の左端）を参照
すると、全てのＣＭＯＳ回路３０，４０，５０の出力が
「ＨｉＺ」の状態にあることが分かる。

【００５４】次いで、パワーコントロール信号Ｓａのみ
が「ＯＮ」となったとき、ＣＭＯＳ回路３０の出力イン
ピーダンスは下がり、ＣＭＯＳ回路３０の出力部から
は、メインクロック信号Ｓｋの反転信号Ｓｎが出力され
る。なお、このとき、ＣＭＯＳ回路４０，５０の出力イ
ンピーダンスが引き続き超高抵抗の状態にある（符号Ｈ
ｉＺで示される領域が連続している）ことはいうまでも
なく、ＣＭＯＳ回路４０，５０において貫通電流が消費
されることはない。

【００５５】次に、パワーコントロール信号Ｓａが再度
「ＯＦＦ」に戻ったときには、ＣＭＯＳ回路３０の出力
インピーダンスは上がり、ＣＭＯＳ回路３０の出力部か
らは、メインクロック信号Ｓｋの反転信号Ｓｎが出力さ
れなくなる。このとき、ＣＭＯＳ回路３０の出力インピ
ーダンスも再度超高抵抗の状態に戻る。

【００５６】次いで、パワーコントロール信号Ｓｂのみ
が「ＯＮ」となったとき、ＣＭＯＳ回路４０の出力イン
ピーダンスは下がり、ＣＭＯＳ回路４０の出力部から
は、メインクロック信号Ｓｋの反転信号Ｓｎが出力され
る。なお、このとき、ＣＭＯＳ回路３０，５０の出力イ
ンピーダンスが引き続き超高抵抗の状態にある（符号Ｈ
ｉＺで示される領域が連続している）ことはいうまでも
ない。

【００５７】以下、説明は省略するが、パワーコントロ
ール信号Ｓｃのみが「ＯＮ」となったとき、パワーコン
トロール信号ＳａおよびＳｃが「ＯＮ」となったときな
ど、についても上記と同様に考えることができる。

【００５８】以上説明したように、出力バッファ回路２
０では、各負荷回路９１，９２，９３に１対１に対応す
るようにＣＭＯＳ回路３０，４０，５０がそれぞれ設け
られるとともに、パワーオンとされた各負荷回路９１，
９２，９３に対応するＣＭＯＳ回路３０，４０，５０の
みが動作するように制御され、そのパワーオンとされた
各負荷回路９１，９２，９３にのみメインクロックの反
転信号Ｓｎが出力される。

【００５９】したがって、ＣＭＯＳ回路３０の駆動能力
（ドレイン電流Ｉｄ）は、該ＣＭＯＳ回路３０に対応す
る負荷回路９１を動作させるための最小駆動能力に設定
しておけば足りる（ＣＭＯＳ回路４０の負荷回路９２に
対する関係およびＣＭＯＳ回路５０の負荷回路９３に対
する関係も同様）。そして、出力バッファ回路２０で
は、必要最小限の駆動能力（前記（Ｗ／Ｌ）の値）をそ
れぞれ有するＣＭＯＳ回路３０，４０，５０が必要なと
きのみ動作することになり、動作していないＣＭＯＳ回
路３０，４０，５０の貫通電流の発生を抑制できる分、
全体として出力バッファ回路２０の消費電流を最小限に
抑えることができる。

【００６０】以上説明したように、出力バッファ回路２
０は、駆動能力（ドレイン電流Ｉｄ，前記（Ｗ／Ｌ）の
値）がそれぞれ違ったＣＭＯＳ回路（ＣＭＯＳ回路３
０，ＣＭＯＳ回路４０，ＣＭＯＳ回路５０）を複数備え
ている。そして、各ＣＭＯＳ回路３０，４０，５０の入
力部は各パワーオン制御部６０，７０，８０に接続され
る。そして外部からの制御信号（パワーコントロール信
号Ｓａ，Ｓｂ，Ｓｃ）の各々をパワーオン制御部６０，
７０，８０に入力することで、任意なＣＭＯＳ回路３
０，４０，５０だけを動作状態にすることができる。こ
れにより、動作状態とされないＣＭＯＳ回路３０，４
０，５０での貫通電流の発生を抑えることができ、出力
バッファ回路２０全体としての消費電流を抑えることが
できる。

【００６１】次に、図４および図２を参照して、第２の
実施形態について説明する。第２の実施形態の出力バッ
ファ回路は、各負荷回路９１，９２，９３のパワーオン
する状態が、負荷回路９１だけ（第一群所属負荷回路）
の場合、負荷回路９１と負荷回路９２だけ（第二群所属
負荷回路）の場合、負荷回路９１と負荷回路９２と負荷
回路９３の全ての回路（第三群所属負荷回路）の場合、
の３モード（３通りの組合せ）しかない場合に、消費電
流を最小限に抑えるものである。

【００６２】第２の実施形態の回路構成は、図２に示し
た回路の各パワーオン制御部６０，７０，８０の各パワ
ーオン端子６２，７２，８２の前段に、図４に示した各
ＡＮＤ回路６００，７００，８００を接続させたもので
ある。すなわち、ＡＮＤ回路６００，７００，８００の
各入力部には、それぞれパワーコントロール信号Ｓａ，
Ｓｂ，Ｓｃが入力され、ＡＮＤ回路６００，７００，８
００の各出力部は、それぞれ各パワーオン端子６２，７
２，８２に接続される。

【００６３】図４に示すように、ＡＮＤ回路６００にお
ける各パワーコントロール信号Ｓｂ，Ｓｃを導入するた
めの各入力部には、それぞれ信号反転部が設けられてい
る。ＡＮＤ回路７００におけるパワーコントロール信号
Ｓｃを導入するための入力部には、信号反転部が設けら
れている。

【００６４】そして、第２の実施形態では、ＣＭＯＳ回
路３０の駆動能力（ドレイン電流Ｉｄ，前記（Ｗ／Ｌ）
の値）は、負荷回路９１だけが動作可能な最小値に設定
されている。ＣＭＯＳ回路４０の駆動能力は、負荷回路
９１と負荷回路９２だけが同時動作可能な最小値に設定
されている。ＣＭＯＳ回路５０の駆動能力は、負荷回路
９１と負荷回路９２と負荷回路９３の全ての回路が同時
動作可能な最小値に設定されている。

【００６５】次に、図４、図２および図５を参照して、
第２の実施形態の動作について説明する。まず、負荷回
路９１のみを動作させる場合を考える。この場合、パワ
ーコントロール信号Ｓａが「Ｈｉ」で、パワーコントロ
ール信号Ｓｂ，Ｓｃが「Ｌｏｗ」である。ＡＮＤ回路６
００では、前記信号反転部によりパワーコントロール信
号Ｓｂ，Ｓｃが反転されて入力されるため、ＡＮＤ回路
６００には、３つの「Ｈｉ」信号が入力される。よっ
て、ＡＮＤ回路６００からは「Ｈｉ」信号がパワーオン
端子６２に出力される。ＡＮＤ回路７００では、パワー
コントロール信号Ｓｃのみが反転されて入力されるた
め、ＡＮＤ回路７００には、パワーコントロール信号Ｓ
ｂの「Ｌｏｗ」と、パワーコントロール信号Ｓａ，Ｓｃ
の「Ｈｉ」が入力される。よって、ＡＮＤ回路７００か
らは「Ｌｏｗ」信号がパワーオン端子７２に出力され
る。ＡＮＤ回路８００には、パワーコントロール信号Ｓ
ａの「Ｈｉ」と、パワーコントロール信号Ｓｂ，Ｓｃの
「Ｌｏｗ」が入力される。よって、ＡＮＤ回路８００か
らは「Ｌｏｗ」信号がパワーオン端子８２に出力され
る。

【００６６】すなわち、パワーコントロール信号Ｓａが
「Ｈｉ」で、パワーコントロール信号Ｓｂ，Ｓｃが「Ｌ
ｏｗ」である場合、パワーオン端子６２には「Ｈｉ」信
号が入力され、パワーオン端子７２，８２には「Ｌｏ
ｗ」信号が入力される。このとき、パワーオン制御部６
０，７０，８０およびＣＭＯＳ回路３０，４０，５０で
は、前述した動作がなされて、最終的には、ＣＭＯＳ回
路３０からのみメインクロックの反転信号Ｓｎが出力さ
れ、ＣＭＯＳ回路４０，５０の出力はハイインピーダン
ス状態となる（図５参照）。このことから、負荷回路９
１だけを「ＯＮ」とする場合、ＣＭＯＳ回路３０のみが
動作し、ＣＭＯＳ回路４０，５０での貫通電流の発生が
抑えられることから、出力バッファ回路２０の消費電流
を最小限に抑えることができる。

【００６７】次に、負荷回路９１と負荷回路９２のみを
動作させる場合を考える。この場合、パワーコントロー
ル信号Ｓａ，Ｓｂが「Ｈｉ」で、パワーコントロール信
号Ｓｃが「Ｌｏｗ」である。このとき、ＡＮＤ回路６０
０には、パワーコントロール信号Ｓｂの反転信号「Ｌｏ
ｗ」が入力され、ＡＮＤ回路６００からの出力は「Ｌｏ
ｗ」信号となる。ＡＮＤ回路７００には、パワーコント
ロール信号Ｓｃの反転信号「Ｈｉ」が入力され、ＡＮＤ
回路７００からの出力は「Ｈｉ」信号となる。ＡＮＤ回
路８００からの出力は「Ｌｏｗ」信号となる。よって、
最終的には、ＣＭＯＳ回路４０からのみメインクロック
の反転信号Ｓｎが出力され、ＣＭＯＳ回路３０，５０の
出力はハイインピーダンス状態となる（図５参照）。こ
のことから、負荷回路９１と負荷回路９２のみを「Ｏ
Ｎ」とする場合、ＣＭＯＳ回路４０のみが動作し、ＣＭ
ＯＳ回路３０，５０での貫通電流の発生が抑えられるこ
とから、出力バッファ回路２０の消費電流を最小限に抑
えることができる。

【００６８】同様に、負荷回路９１と負荷回路９２と負
荷回路９３の全ての回路を動作させる場合、ＣＭＯＳ回
路５０のみが動作してメインクロックの反転信号Ｓｎを
出力し、ＣＭＯＳ回路３０，４０の出力はハイインピー
ダンス状態となる（図５参照）。これにより、ＣＭＯＳ
回路３０，４０での貫通電流の発生が抑えられることか
ら、出力バッファ回路２０の消費電流を最小限に抑える
ことができる。

【００６９】以上説明した同様な方法で、ｎ種類のパワ
ーコントロールしたい負荷回路に対して、ｎ種類の駆動
能力（ドレイン電流Ｉｄ，前記（Ｗ／Ｌ）の値）の違っ
たＣＭＯＳ回路（インバータ）を用意することで、きめ
細かな出力バッファ回路のパワーセーブコントロールを
実現することができる。

【００７０】つぎに、図６を参照して、第１，第２の実
施形態の出力バッファ回路２０の用途の一例について説
明する。出力バッファ回路２０は、例えば、図６に示す
携帯電話機に適用される。この携帯電話機の内部は、機
能面で無線部１００と制御部２００の２つに大きく分け
られる。さらに、制御部２００は、ロジック部２０１
と、ＣＰＵ部２０２と、ＤＳＰ部２０３とに分けられ
る。そして、それらの各部での消費電流を比較すると、
無線部１００＞ＤＳＰ部２０３≧ＣＰＵ部２０２＞ロジ
ック部２０１、の関係となる。

【００７１】この携帯電話機は、バッテリで動作させて
おり、バッテリへの１回の充電で長時間通話できるよう
にするには、通話時の消費電流を少なくする必要があ
る。そのため、通話に必要の無い機能の各部について
は、動作を停止させる（間欠動作させる）ようにしてい
る。例えば、待ち受け時間中には、ロジック部２０１は
動作、無線部１００は間欠動作、ＣＰＵ部２０２および
ＤＳＰ部２０３は動作を停止させている。このため、メ
インクロック信号Ｓｋを無線部１００、制御部２００に
供給するときに、メインクロック信号Ｓｋの供給源（メ
インクロック発生部１５）と、無線部１００、制御部２
００との間に出力バッファ回路２０を設けると都合がよ
い。

【００７２】

【発明の効果】各負荷回路にメインクロックなどのパル
ス信号を供給する出力バッファ回路において、メインク
ロックで動作させる回路規模に応じて出力バッファ回路
の駆動能力を任意に制御することで低消費電力化を図る
ことができる。また、出力バッファ回路の低消費電力化
によりメインクロックに同期した回路動作に有害な高調
波ノイズ成分の削減を実現することができる。さらに
は、メインクロックラインを一本にまとめることが可能
となるため、メインクロック用出力端子の削減が可能と
なる。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態による出力バッファ
回路の接続状態を示すブロック図である。

【図２】 図１に示される出力バッファ回路の回路構成
を示す図である。

【図３】 図１に示される出力バッファ回路の動作を示
すタイムチャート図である。

【図４】 本発明の第２の実施形態による出力バッファ
回路の回路構成の一部を示す図である。

【図５】 図４に示される出力バッファ回路の動作を示
すタイムチャート図である。

【図６】 本発明の第１、第２の実施形態による出力バ
ッファ回路の適用に好適な携帯電話機の機能を示すブロ
ック図である。

【図７】 従来一般の出力バッファ回路の接続状態を示
すブロック図である。

【図８】 図７に示される出力バッファ回路の回路構成
を示す図である。

【符号の説明】

２０ 出力バッファ回路 ３０ ＣＭＯＳ回路（駆動部） ３１ ＰＭＯＳトランジスタ ３２ ＮＭＯＳトランジスタ ３４ ＰＭＯＳトランジスタのゲート ３５ ＮＭＯＳトランジスタのゲート ４０ ＣＭＯＳ回路（駆動部） ４１ ＰＭＯＳトランジスタ ４２ ＮＭＯＳトランジスタ ４４ ＰＭＯＳトランジスタのゲート ４５ ＮＭＯＳトランジスタのゲート ５０ ＣＭＯＳ回路（駆動部） ５１ ＰＭＯＳトランジスタ ５２ ＮＭＯＳトランジスタ ５４ ＰＭＯＳトランジスタのゲート ５５ ＮＭＯＳトランジスタのゲート ６０ パワーオン制御部（制御部） ６５ ＡＮＤ回路 ６６ ＯＲ回路 ６７ ＮＯＴ回路 ７０ パワーオン制御部（制御部） ７５ ＡＮＤ回路 ７６ ＯＲ回路 ７７ ＮＯＴ回路 ８０ パワーオン制御部（制御部） ８５ ＡＮＤ回路 ８６ ＯＲ回路 ８７ ＮＯＴ回路 ９１ 負荷回路 ９２ 負荷回路 ９３ 負荷回路 Ｓ６ 第２の制御信号 Ｓ７ 第２の制御信号 Ｓ８ 第２の制御信号 Ｓａ パワーコントロール信号（第１の制御信号） Ｓａ パワーコントロール信号（第１の制御信号） Ｓｃ パワーコントロール信号（第１の制御信号） Ｓｋ メインクロック信号（入力信号） Ｓｎ メインクロックの反転信号（駆動信号）

Claims (12)

【特許請求の範囲】
1. 【請求項１】 負荷回路（９１）を駆動するための出力
   バッファ回路（２０）であって、 制御部（６０）と、駆動部（３０）とを備え、 前記制御部（６０）は、入力信号（Ｓｋ）と、前記負荷
   回路（９１）が動作状態および非動作状態のいずれか一
   方にあるかを示す第１の制御信号（Ｓａ）とを入力して
   第２の制御信号（Ｓ６）を発生し、 前記駆動部（３０）は、前記第２の制御信号（Ｓ６）か
   ら、前記負荷回路（９１）を駆動するための駆動信号
   （Ｓｎ）を発生する出力バッファ回路。
2. 【請求項２】 前記制御部（６０）は、前記第２の制御
   信号（Ｓ６）として、前記駆動部（３０）を動作状態に
   設定する動作状態設定信号、および前記駆動部（３０）
   を非動作状態に設定する非動作状態設定信号のいずれか
   一方を出力し、 前記駆動部（３０）は、前記動作状態に設定されている
   ときには前記駆動信号（Ｓｎ）を発生する一方、前記非
   動作状態に設定されているときには前記駆動信号（Ｓ
   ｎ）を発生しないとともに前記動作状態に設定されてい
   るときに比べて前記駆動部（３０）での電流消費量が少
   ない請求項１記載の出力バッファ回路。
3. 【請求項３】 前記入力信号（Ｓｋ）は、２値信号とさ
   れ、 前記駆動部（３０）は、電源とアースとの間に直列に接
   続されたＰＭＯＳトランジスタ（３１）とＮＭＯＳトラ
   ンジスタ（３２）とから構成されるＣＭＯＳ回路（３
   ０）を備え、 前記制御部（６０）は、前記第２の制御信号（Ｓ６）と
   して、前記駆動部（３０）の前記ＣＭＯＳ回路（３０）
   の前記ＰＭＯＳトランジスタ（３１）および前記ＮＭＯ
   Ｓトランジスタ（３２）を相補的にＯＮとして動作状態
   に設定する動作状態設定信号、ならびに前記駆動部（３
   ０）の前記ＣＭＯＳ回路（３０）を非動作状態に設定す
   る非動作状態設定信号のいずれか一方を出力し、 前記駆動部（３０）の前記ＣＭＯＳ回路（３０）は、前
   記動作状態に設定されているときには前記駆動信号（Ｓ
   ｎ）を発生する一方、前記非動作状態に設定されている
   ときには前記電源から前記アースに貫通電流が流れない
   ように前記ＰＭＯＳトランジスタ（３１）および前記Ｎ
   ＭＯＳトランジスタ（３２）の双方がＯＦＦ状態とされ
   ている請求項１または２記載の出力バッファ回路。
4. 【請求項４】 前記入力信号（Ｓｋ）は、２値信号とさ
   れ、 前記駆動部（３０）は、電源とアースとの間に直列に接
   続されたＰＭＯＳトランジスタ（３１）とＮＭＯＳトラ
   ンジスタ（３２）とから構成されるＣＭＯＳ回路（３
   ０）を備え、 前記制御部（６０）は、ＡＮＤ回路（６５）と、ＯＲ回
   路（６６）と、ＮＯＴ回路（６７）とを備え、 前記ＡＮＤ回路（６５）には、前記入力信号（Ｓｋ）
   と、前記第１の制御信号（Ｓａ）とが入力され、 前記ＯＲ回路（６６）には、前記入力信号（Ｓｋ）と、
   前記ＮＯＴ回路（６７）を経由した前記第１の制御信号
   （Ｓａ）とが入力され、 前記ＡＮＤ回路（６５）からの出力信号は、前記ＮＭＯ
   Ｓトランジスタ（３２）のゲート（３５）に入力され、 前記ＯＲ回路（６６）からの出力信号は、前記ＰＭＯＳ
   トランジスタ（３１）のゲート（３４）に入力されてい
   る請求項１または２記載の出力バッファ回路。
5. 【請求項５】 複数の負荷回路（９１，９２，９３）を
   駆動するための出力バッファ回路（２０）であって、 複数の制御部（６０，７０，８０）と、複数の駆動部
   （３０，４０，５０）とを備え、 前記複数の制御部（６０，７０，８０）の各々と、前記
   複数の駆動部（３０，４０，５０）の各々とは、互いに
   対応付けられて組（６０，３０）として構成され、 前記組（６０，３０）は複数設けられ、 複数の前記組の各々（６０，３０）は、前記複数の負荷
   回路（９１，９２，９３）の各々（９１）に対応付けら
   れ、 前記複数の組のうち第一組（６０，３０）に含まれる第
   一制御部（６０）は、入力信号（Ｓｋ）と、前記第一組
   （６０，３０）に対応付けられた第一負荷回路（９１）
   が動作状態および非動作状態のいずれか一方にあるかを
   示す第一負荷回路用第１制御信号（Ｓａ）を入力して、
   第一駆動部用第２制御信号（Ｓ６）を生成し、前記第一
   組（６０，３０）に含まれる第一駆動部（３０）に、前
   記第一駆動部用第２制御信号（Ｓ６）を出力し、 前記第一駆動部（３０）は、前記第一駆動部用第２制御
   信号（Ｓ６）から、前記第一負荷回路（９１）を駆動す
   るための第一負荷回路用駆動信号（Ｓｎ）を生成し、前
   記第一負荷回路用駆動信号（Ｓｎ）を前記第一負荷回路
   （９１）に出力し、 前記複数の組のうち第二組（７０，４０）に含まれる第
   二制御部（７０）は、入力信号（Ｓｋ）と、前記第二組
   （７０，４０）に対応付けられた第二負荷回路（９２）
   が動作状態および非動作状態のいずれか一方にあるかを
   示す第二負荷回路用第１制御信号（Ｓｂ）を入力して、
   第二駆動部用第２制御信号（Ｓ７）を生成し、前記第二
   組（７０，４０）に含まれる第二駆動部（４０）に、前
   記第二駆動部用第２制御信号（Ｓ７）を出力し、 前記第二駆動部（４０）は、前記第二駆動部用第２制御
   信号（Ｓ７）から、前記第二負荷回路（９２）を駆動す
   るための第二負荷回路用駆動信号（Ｓｎ）を生成し、前
   記第二負荷回路用駆動信号（Ｓｎ）を前記第二負荷回路
   （９２）に出力する出力バッファ回路。
6. 【請求項６】 請求項５記載の出力バッファ回路（２
   ０）において、 前記第一制御部（６０）は、前記第一駆動部用第２制御
   信号（Ｓ６）として、前記第一駆動部（３０）を動作状
   態に設定する動作状態設定信号、および前記第一駆動部
   （３０）を非動作状態に設定する非動作状態設定信号の
   いずれか一方を出力し、 前記第一駆動部（３０）は、前記動作状態に設定されて
   いるときには前記第一負荷回路用駆動信号（Ｓｎ）を発
   生する一方、前記非動作状態に設定されているときには
   前記第一負荷回路用駆動信号（Ｓｎ）を発生しないとと
   もに前記動作状態に設定されているときに比べて前記第
   一駆動部（３０）での電流消費量が少なく、 前記第二制御部（７０）は、前記第二駆動部用第２制御
   信号（Ｓ７）として、前記第二駆動部（４０）を動作状
   態に設定する動作状態設定信号、および前記第二駆動部
   （４０）を非動作状態に設定する非動作状態設定信号の
   いずれか一方を出力し、 前記第二駆動部（４０）は、前記動作状態に設定されて
   いるときには前記第二負荷回路用駆動信号（Ｓｎ）を発
   生する一方、前記非動作状態に設定されているときには
   前記第二負荷回路用駆動信号（Ｓｎ）を発生しないとと
   もに前記動作状態に設定されているときに比べて前記第
   二駆動部（４０）での電流消費量が少ない出力バッファ
   回路。
7. 【請求項７】 請求項５または６記載の出力バッファ回
   路（２０）において、 前記入力信号（Ｓｋ）は、２値信号とされ、 前記第一駆動部（３０）は、電源とアースとの間に直列
   に接続された第一ＰＭＯＳトランジスタ（３１）と第一
   ＮＭＯＳトランジスタ（３２）とから構成される第一Ｃ
   ＭＯＳ回路（３０）を備え、 前記第一制御部（６０）は、前記第一駆動部用第２制御
   信号（Ｓ６）として、前記第一駆動部（３０）の前記第
   一ＣＭＯＳ回路（３０）の前記第一ＰＭＯＳトランジス
   タ（３１）および前記第一ＮＭＯＳトランジスタ（３
   ２）を相補的にＯＮとして動作状態に設定する動作状態
   設定信号、ならびに前記第一駆動部（３０）の前記第一
   ＣＭＯＳ回路（３０）を非動作状態に設定する非動作状
   態設定信号のいずれか一方を出力し、 前記第一駆動部（３０）の前記第一ＣＭＯＳ回路（３
   ０）は、前記動作状態に設定されているときには前記第
   一負荷回路用駆動信号（Ｓｎ）を発生する一方、前記非
   動作状態に設定されているときには前記電源から前記ア
   ースに貫通電流が流れないように前記第一ＰＭＯＳトラ
   ンジスタ（３１）および前記第一ＮＭＯＳトランジスタ
   （３２）の双方がＯＦＦ状態とされ、 前記第二駆動部（４０）は、電源とアースとの間に直列
   に接続された第二ＰＭＯＳトランジスタ（４１）と第二
   ＮＭＯＳトランジスタ（４２）とから構成される第二Ｃ
   ＭＯＳ回路（４０）を備え、 前記第二制御部（７０）は、前記第二駆動部用第２制御
   信号（Ｓ７）として、前記第二駆動部（４０）の前記第
   二ＣＭＯＳ回路（４０）の前記第二ＰＭＯＳトランジス
   タ（４１）および前記第二ＮＭＯＳトランジスタ（４
   ２）を相補的にＯＮとして動作状態に設定する動作状態
   設定信号、ならびに前記第二駆動部（４０）の前記第二
   ＣＭＯＳ回路（４０）を非動作状態に設定する非動作状
   態設定信号のいずれか一方を出力し、 前記第二駆動部（４０）の前記第二ＣＭＯＳ回路（４
   ０）は、前記動作状態に設定されているときには前記第
   二負荷回路用駆動信号（Ｓｎ）を発生する一方、前記非
   動作状態に設定されているときには前記電源から前記ア
   ースに貫通電流が流れないように前記第二ＰＭＯＳトラ
   ンジスタ（４１）および前記第二ＮＭＯＳトランジスタ
   （４２）の双方がＯＦＦ状態とされている出力バッファ
   回路。
8. 【請求項８】 請求項５または６記載の出力バッファ回
   路（２０）において、 前記入力信号（Ｓｋ）は、２値信号とされ、 前記第一駆動部（３０）は、電源とアースとの間に直列
   に接続された第一ＰＭＯＳトランジスタ（３１）と第一
   ＮＭＯＳトランジスタ（３２）とから構成される第一Ｃ
   ＭＯＳ回路（３０）を備え、 前記第一制御部（６０）は、第一ＡＮＤ回路（６５）
   と、第一ＯＲ回路（６６）と、第一ＮＯＴ回路（６７）
   とを備え、 前記第一ＡＮＤ回路（６５）には、前記入力信号（Ｓ
   ｋ）と、前記第一負荷回路用第１制御信号（Ｓａ）とが
   入力され、 前記第一ＯＲ回路（６６）には、前記入力信号（Ｓｋ）
   と、前記第一ＮＯＴ回路（６７）を経由した前記第一負
   荷回路用第１制御信号（Ｓａ）とが入力され、 前記第一ＡＮＤ回路（６５）からの出力信号は、前記第
   一ＮＭＯＳトランジスタ（３２）の第一ゲート（３５）
   に入力され、 前記第一ＯＲ回路（６６）からの出力信号は、前記第一
   ＰＭＯＳトランジスタ（３１）の第一ゲート（３４）に
   入力され、 前記第二駆動部（４０）は、電源とアースとの間に直列
   に接続された第二ＰＭＯＳトランジスタ（４１）と第二
   ＮＭＯＳトランジスタ（４２）とから構成される第二Ｃ
   ＭＯＳ回路（４０）を備え、 前記第二制御部（７０）は、第二ＡＮＤ回路（７５）
   と、第二ＯＲ回路（７６）と、第二ＮＯＴ回路（７７）
   とを備え、 前記第二ＡＮＤ回路（７５）には、前記入力信号（Ｓ
   ｋ）と、前記第二負荷回路用第１制御信号（Ｓｂ）とが
   入力され、 前記第二ＯＲ回路（７６）には、前記入力信号（Ｓｋ）
   と、前記第二ＮＯＴ回路（７７）を経由した前記第二負
   荷回路用第１制御信号（Ｓｂ）とが入力され、 前記第二ＡＮＤ回路（７５）からの出力信号は、前記第
   二ＮＭＯＳトランジスタ（４２）の第二ゲート（４５）
   に入力され、 前記第二ＯＲ回路（７６）からの出力信号は、前記第二
   ＰＭＯＳトランジスタ（４１）の第二ゲート（４４）に
   入力されている出力バッファ回路。
9. 【請求項９】 複数の負荷回路（９１，９２，９３）を
   駆動するための出力バッファ回路（２０）であって、 複数の制御部（６０，７０，８０）と、複数の駆動部
   （３０，４０，５０）とを備え、 前記複数の制御部（６０，７０，８０）の各々と、前記
   複数の駆動部（３０，４０，５０）の各々とは、互いに
   対応付けられて組（６０，３０）として構成され、 前記組（６０，３０）は複数設けられ、 前記複数の負荷回路（９１，９２，９３）は、同時に動
   作状態とされる一又は二以上の前記負荷回路（９１，９
   ２，９３）が構成要素とされてなる群を単位として複数
   に分類され、 複数の前記組の各々（６０，３０）は、複数の前記群の
   各々（９１）に対応付けられ、 前記複数の組のうち第一組（６０，３０）に含まれる第
   一制御部（６０）は、入力信号（Ｓｋ）と、前記第一組
   （６０，３０）に対応付けられた第一群に含まれる第一
   群所属負荷回路（９１）が動作状態および非動作状態の
   いずれか一方にあるかを示す第一群所属負荷回路用第１
   制御信号（Ｓａ）を入力して、第一駆動部用第２制御信
   号（Ｓ６）を生成し、前記第一組（６０，３０）に含ま
   れる第一駆動部（３０）に、前記第一駆動部用第２制御
   信号（Ｓ６）を出力し、 前記第一駆動部（３０）は、前記第一駆動部用第２制御
   信号（Ｓ６）から、前記第一群所属負荷回路（９１）を
   駆動するための第一群所属負荷回路用駆動信号（Ｓｎ）
   を生成して、前記第一群所属負荷回路用駆動信号（Ｓ
   ｎ）を前記第一群所属負荷回路（９１）に出力し、 前記複数の組のうち第二組（７０，４０）に含まれる第
   二制御部（７０）は、入力信号（Ｓｋ）と、前記第二組
   （７０，４０）に対応付けられた第二群に含まれる第二
   群所属負荷回路（９１，９２）が動作状態および非動作
   状態のいずれか一方にあるかを示す第二群所属負荷回路
   用第１制御信号（Ｓｂ）を入力して、第二駆動部用第２
   制御信号（Ｓ７）を生成し、前記第二組（７０，４０）
   に含まれる第二駆動部（４０）に、前記第二駆動部用第
   ２制御信号（Ｓ７）を出力し、 前記第二駆動部（４０）は、前記第二駆動部用第２制御
   信号（Ｓ７）から、前記第二群所属負荷回路（９１，９
   ２）を駆動するための第二群所属負荷回路用駆動信号
   （Ｓｎ）を生成して、前記第二群所属負荷回路用駆動信
   号（Ｓｎ）を前記第二群所属負荷回路（９１，９２）に
   出力する出力バッファ回路。
10. 【請求項１０】 負荷回路（９１）を駆動するためのク
    ロック発生装置であって、 クロック信号（Ｓｋ）を発生するクロック信号発生部
    （１５）と、 制御部（６０）と、 駆動部（３０）とを備えてなり、 前記制御部（６０）は、前記クロック信号発生部（１
    ５）が発生した前記クロック信号（Ｓｋ）と、前記負荷
    回路（９１）が動作状態および非動作状態のいずれか一
    方にあるかを示す第１の制御信号（Ｓａ）とを入力して
    第２の制御信号（Ｓ６）を発生し、 前記駆動部（３０）は、前記第２の制御信号（Ｓ６）か
    ら、前記負荷回路（９１）を駆動するための駆動信号
    （Ｓｎ）を発生するクロック発生装置。
11. 【請求項１１】 負荷回路（９１）を駆動する方法であ
    って、 入力信号（Ｓｋ）と、前記負荷回路（９１）が動作状態
    および非動作状態のいずれか一方にあるかを示す第１の
    制御信号（Ｓａ）とを入力して第２の制御信号（Ｓ６）
    を発生し、 前記第２の制御信号（Ｓ６）から、前記負荷回路（９
    １）を駆動するための駆動信号（Ｓｎ）を発生する負荷
    回路の駆動方法。
12. 【請求項１２】 前記第２の制御信号（Ｓ６）として、
    前記駆動信号（Ｓｎ）を発生させるように設定する動作
    状態設定信号、および前記駆動信号（Ｓｎ）を発生させ
    ないように設定する非動作状態設定信号のいずれか一方
    を出力し、 前記第２の制御信号（Ｓ６）が前記非動作状態設定信号
    であるときには前記駆動信号（Ｓｎ）を発生しない請求
    項１１記載の負荷回路の駆動方法。