JPH09321600A - Logic circuit - Google Patents
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- JPH09321600A JPH09321600A JP8156025A JP15602596A JPH09321600A JP H09321600 A JPH09321600 A JP H09321600A JP 8156025 A JP8156025 A JP 8156025A JP 15602596 A JP15602596 A JP 15602596A JP H09321600 A JPH09321600 A JP H09321600A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電源供給／供給中
断が制御される論理回路に係り、特に、電源供給状態か
ら供給中断状態に至る過程における電力消費を低減する
ことができる論理回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logic circuit in which power supply / supply interruption is controlled, and more particularly to a logic circuit capable of reducing power consumption in a process from a power supply state to a supply interruption state.
【０００２】[0002]
【従来の技術】近年、各種電子機器の小型化携帯化の要
求に応えるために、集積回路の低電圧動作化が進められ
ている。そのための技術の一例として、電子情報通信学
会春季全国大会論文予稿集に、ＭＴＣＭＯＳ（Multi-Th
reshold-Voltage CMOS）回路が記載されている。2. Description of the Related Art In recent years, in order to meet the demand for miniaturization and portability of various electronic devices, low voltage operation of integrated circuits has been promoted. As an example of the technology for that purpose, MTCMOS (Multi-Th
reshold-voltage CMOS) circuit is described.
【０００３】図９は、従来のＭＴＣＭＯＳ回路１１０を
示す回路図である。FIG. 9 is a circuit diagram showing a conventional MTCMOS circuit 110.
【０００４】ＭＴＣＭＯＳ回路１１０は、論理回路群Ｌ
１とＰ−ｃｈ高閾値電圧のトランジスタＱＡとで構成さ
れ、ＣＭＯＳで構成される論理回路群Ｌ１がスタンバイ
しているときに、論理回路群Ｌ１における消費電力の増
大を阻止することができる回路である。The MTCMOS circuit 110 includes a logic circuit group L.
1 and a transistor QA having a P-ch high threshold voltage, and a circuit capable of preventing an increase in power consumption in the logic circuit group L1 when the logic circuit group L1 composed of CMOS is on standby. is there.
【０００５】論理回路群Ｌ１は、論理ゲートＧ１等を単
一または複数個有する論理回路であり、論理ゲートＧ１
は、低閾値電圧のＰ−ｃｈＭＯＳトランジスタＱ１と、
低閾値電圧のＮ−ｃｈＭＯＳトランジスタＱ２とによっ
て構成されている。論理回路群Ｌ１における複数の論理
ゲートＧ１の各高電位側が共通化され、また、各低電位
側の電源端子が共通化され、低電位側の電源端子は、低
電位電源Ｖ２に直接接続されているが、高電位側の電源
端は、疑似電源線ＶＡに接続されている。The logic circuit group L1 is a logic circuit having a single or a plurality of logic gates G1 and the like.
Is a low threshold voltage P-ch MOS transistor Q1 and
It is composed of a low threshold voltage N-ch MOS transistor Q2. The high potential sides of the plurality of logic gates G1 in the logic circuit group L1 are made common, the power supply terminals on the low potential side are made common, and the power supply terminals on the low potential side are directly connected to the low potential power supply V2. However, the power source end on the high potential side is connected to the pseudo power source line VA.
【０００６】Ｐ−ｃｈトランジスタＱＡは、上記低閾値
電圧よりも高い高閾値電圧を有するトランジスタであ
り、疑似電源ＶＡと高電位側の実電源線Ｖ１との間に接
続され、トランジスタＱＡのゲート端子はスリープ制御
線ＳＬに接続されている。The P-ch transistor QA is a transistor having a high threshold voltage higher than the low threshold voltage, is connected between the pseudo power source VA and the high-potential-side real power source line V1, and has a gate terminal of the transistor QA. Is connected to the sleep control line SL.
【０００７】次に、ＭＴＣＭＯＳ回路１１０の動作につ
いて説明する。Next, the operation of the MTCMOS circuit 110 will be described.
【０００８】一般に、トランジスタの閾値電圧を下げる
とリーク電流阻止能力が低下し、スタンバイ時の消費電
力が増大する。すなわち、ＣＭＯＳトランジスタがオフ
状態時にソース−ドレイン間にリーク電流が流れ、スタ
ンバイ時の消費電力が増大する。ところが、ＭＴＣＭＯ
Ｓ回路１１０においては、スリープ制御と呼ぶパワーマ
ネジメント機能を導入することによって、スタンバイ時
の消費電力の増大を阻止している。Generally, when the threshold voltage of a transistor is lowered, the leak current blocking capability is lowered and the power consumption during standby is increased. That is, when the CMOS transistor is in the off state, a leak current flows between the source and the drain, and power consumption during standby increases. However, MTCMO
In the S circuit 110, an increase in power consumption during standby is prevented by introducing a power management function called sleep control.
【０００９】つまり、論理回路群Ｌ１の通常動作時（ア
クティブ時）には、スリープ制御線ＳＬを低電位に設定
し、これによって、高閾値電圧のトランジスタＱＡが導
通し、疑似電源線ＶＡが実電源線Ｖ１と同等に電源線と
して働き、論理回路群Ｌ１に電力を供給する。この疑似
電源ＶＡと低電位電源Ｖ２との間に接続されている論理
回路群Ｌ１は、低閾値電圧のトランジスタで構成されて
いるので、電源電圧を１Ｖ近辺と非常に低くしても、高
速に動作する。That is, during the normal operation (when active) of the logic circuit group L1, the sleep control line SL is set to a low potential, whereby the transistor QA having a high threshold voltage becomes conductive and the pseudo power supply line VA actually becomes active. It functions as a power supply line equivalent to the power supply line V1 and supplies power to the logic circuit group L1. Since the logic circuit group L1 connected between the pseudo power source VA and the low potential power source V2 is composed of transistors having a low threshold voltage, even if the power source voltage is extremely low around 1V, the logic circuit group L1 can operate at high speed. Operate.
【００１０】一方、論理回路Ｌ１を動作させない時（ス
タンバイ時）には、その論理回路群Ｌ１をスリープ状態
にする。具体的には、スリープ制御線ＳＬを高電位に
し、高閾値電圧のトランジスタＱＡを遮断状態にする。
これによって、実電源線Ｖ１と低電位電源Ｖ２との間
に、遮断された高閾値電圧のトランジスタＱＡが入り、
論理回路群Ｌ１におけるリーク電流の発生を抑える。論
理回路群Ｌ１において、たとえ低閾値トランジスタＱ
１、Ｑ２が使用されていても、トランジスタＱ１、Ｑ２
に大きなリーク電流が流れることはなく、スタンバイ時
にも非常に低電力な特性を実現することができる。On the other hand, when the logic circuit L1 is not operated (standby), the logic circuit group L1 is put into a sleep state. Specifically, the sleep control line SL is set to a high potential and the transistor QA having a high threshold voltage is cut off.
As a result, the interrupted high threshold voltage transistor QA is inserted between the actual power supply line V1 and the low potential power supply V2,
Generation of a leak current in the logic circuit group L1 is suppressed. In the logic circuit group L1, even the low threshold transistor Q
Even if 1 and Q2 are used, transistors Q1 and Q2
A large leak current does not flow into the device, and very low power consumption can be achieved even during standby.
【００１１】図１０は、ＭＴＣＭＯＳ回路１１０におい
て、論理回路Ｌ１がアクティブ状態からスリープ状態に
移行するときにおける疑似電源線ＶＡの電位変化を示す
図である。FIG. 10 is a diagram showing a potential change of the pseudo power supply line VA when the logic circuit L1 shifts from the active state to the sleep state in the MTCMOS circuit 110.
【００１２】スリープ制御線ＳＬが低電位から高電位に
変化すると、Ｐ−ｃｈ高閾値電圧のトランジスタＱＡが
遮断状態になり、論理回路群Ｌ１がスリープ状態に移行
する。低閾値電圧ＭＯＳトランジスタＱ１、Ｑ２による
リーク電流によって、疑似電源線ＶＡに蓄えられた電荷
が引き抜かれるので、疑似電源線ＶＡの電位が徐々に降
下する。疑似電源線ＶＡの等価容量をＣとし、高電位側
実電源線Ｖ１の電位をｖ１とし、低電位側電源Ｖ２の電
圧をｖ２とし、低閾値電圧ＭＯＳトランジスタＱ１、Ｑ
２のオフリーク電流の総和をＩleakとすると、疑似電源
線ＶＡの電位が低電位電源Ｖ２のレベルｖ２になるまで
に要する時間Ｔは、 Ｔ＝Ｃ（ｖ１−ｖ２）／Ｉleak で表される。When the sleep control line SL changes from the low potential to the high potential, the transistor QA having the P-ch high threshold voltage is cut off, and the logic circuit group L1 shifts to the sleep state. Since the electric charge stored in the pseudo power supply line VA is extracted by the leak current of the low threshold voltage MOS transistors Q1 and Q2, the potential of the pseudo power supply line VA gradually drops. The equivalent capacity of the pseudo power source line VA is C, the potential of the high potential side real power source line V1 is v1, the voltage of the low potential side power source V2 is v2, and the low threshold voltage MOS transistors Q1, Q
When the sum of the off-leakage currents of 2 is I leak , the time T required for the potential of the pseudo power supply line VA to reach the level v2 of the low potential power supply V2 is expressed by T = C (v1-v2) / I leak. .
【００１３】ここで、疑似電源線ＶＡの等価容量Ｃは、
各トランジスタのソース、ドレイン容量等で構成されて
いるので、大きい値の容量である。また、トランジスタ
のオフリーク電流は、閾値電圧が低いので、比較的大き
な電流であるが、トランジスタのオン電流に比べれば、
数桁小さい値である。したがって、遷移時間Ｔは、比較
的大きい値をとる。たとえば、０．５μｍプロセスで試
作した集積回路の測定によれば、疑似電源線ＶＡの電位
が低電位電源Ｖ２のレベルｖ２になるまでに要する時間
Ｔの値は、数十マイクロ秒から数百マイクロ秒程度にな
る。Here, the equivalent capacitance C of the pseudo power line VA is
Since it is composed of the source and drain capacitances of each transistor, the capacitance is large. Further, the off-leakage current of the transistor is a relatively large current because the threshold voltage is low, but compared with the on-current of the transistor,
It is a few orders of magnitude smaller. Therefore, the transition time T has a relatively large value. For example, according to the measurement of an integrated circuit prototyped in the 0.5 μm process, the value of the time T required for the potential of the pseudo power source line VA to reach the level v2 of the low potential power source V2 is several tens of microseconds to several hundreds of microseconds. It will be about a second.
【００１４】[0014]
【発明が解決しようとする課題】図１１は、従来のＭＴ
ＣＭＯＳ１１０ａを示す図である。FIG. 11 shows a conventional MT.
It is a figure which shows CMOS110a.
【００１５】ＭＴＣＭＯＳ１１０ａは、ＭＴＣＭＯＳ１
１１とＭＴＣＭＯＳ１１２とが縦列接続された回路であ
り、ＭＴＣＭＯＳ１１１、ＭＴＣＭＯＳ１１２は、それ
ぞれ、ＭＴＣＭＯＳ１１０と同様に構成され、ＭＴＣＭ
ＯＳ１１１内の論理回路群Ｌ１に含まれる論理ゲートＧ
１の出力端子ｏ１が、ＭＴＣＭＯＳ１１２内の論理回路
群Ｌ２に含まれる論理ゲートＧ２の入力端子ｉ２に接続
されている。The MTCMOS 110a is the MTCMOS1.
11 and MTCMOS 112 are cascade-connected circuits, and MTCMOS 111 and MTCMOS 112 are respectively configured similarly to MTCMOS 110, and MTCM
A logic gate G included in the logic circuit group L1 in the OS 111
The output terminal o1 of 1 is connected to the input terminal i2 of the logic gate G2 included in the logic circuit group L2 in the MTCMOS 112.
【００１６】ＭＴＣＭＯＳ１１１は、高閾値電圧のトラ
ンジスタＱＡ１と論理回路群Ｌ１とを有する。論理回路
群Ｌ１は、疑似電源線ＶＡ１に接続され、疑似電源線Ｖ
Ａ１と実電源線Ｖ１との間に、スリープ制御用の高閾値
電圧のトランジスタＱＡ１が接続され、高閾値電圧のト
ランジスタＱＡ１のゲート端子には、スリープ制御線Ｓ
Ｌ１が接続されている。The MTCMOS 111 has a high threshold voltage transistor QA1 and a logic circuit group L1. The logic circuit group L1 is connected to the pseudo power supply line VA1 and is connected to the pseudo power supply line V1.
A high threshold voltage transistor QA1 for sleep control is connected between A1 and the actual power supply line V1, and the sleep control line S is connected to the gate terminal of the high threshold voltage transistor QA1.
L1 is connected.
【００１７】また、ＭＴＣＭＯＳ１１２は、高閾値電圧
のトランジスタＱＡ２と論理回路群Ｌ２とを有する。論
理回路群Ｌ２は、疑似電源線ＶＡ２に接続され、疑似電
源線ＶＡ２と実電源線Ｖ２との間には、スリープ制御用
の高閾値電圧のトランジスタＱＡ２が接続され、高閾値
電圧のトランジスタＱＡ２のゲート端子に、スリープ制
御線ＳＬ２が接続されている。The MTCMOS 112 also has a high threshold voltage transistor QA2 and a logic circuit group L2. The logic circuit group L2 is connected to the pseudo power supply line VA2, and a high threshold voltage transistor QA2 for sleep control is connected between the pseudo power supply line VA2 and the real power supply line V2. The sleep control line SL2 is connected to the gate terminal.
【００１８】ここで、ＭＴＣＭＯＳ１１０ａにおいて、
スリープ制御用の高閾値電圧のトランジスタＱＡ１を介
して、電力供給を受ける論理回路群Ｌ１が、アクティブ
状態からスリープ状態に移行し、一方、スリープ制御用
の高閾値電圧のトランジスタＱＡ２を介して、電力供給
を受ける論理回路群Ｌ２が、アクティブ状態のままであ
る場合の動作を考える。Here, in the MTCMOS 110a,
The logic circuit group L1 that is supplied with power via the high-threshold voltage transistor QA1 for sleep control transitions from the active state to the sleep state, while power is supplied via the high-threshold voltage transistor QA2 for sleep control. Consider the operation when the supplied logic circuit group L2 remains in the active state.
【００１９】論理回路群Ｌ１をスリープ状態に移行させ
る際に、疑似電源線ＶＡの電位は、非常にゆっくりと低
電位電源Ｖ２の電位へ下降する。この疑似電源線ＶＡの
電位がゆっくりと低下するのに伴い、論理ゲートＧ１の
出力端子ｏ１の電位もゆっくりと下降する。ここで、論
理ゲートＧ１の出力端子ｏ１は、論理ゲートＧ２の入力
端子ｉ２に接続されているので、論理ゲートＧ２の入力
電位が非常にゆっくりと変化していることになる。When transitioning the logic circuit group L1 to the sleep state, the potential of the pseudo power source line VA drops very slowly to the potential of the low potential power source V2. As the potential of the pseudo power supply line VA slowly drops, the potential of the output terminal o1 of the logic gate G1 also slowly drops. Since the output terminal o1 of the logic gate G1 is connected to the input terminal i2 of the logic gate G2, the input potential of the logic gate G2 changes very slowly.
【００２０】ここで、Ｎ−ｃｈトランジスタの閾値電圧
の絶対値をＶｔｎとし、Ｐ−ｃｈトランジスタの閾値電
圧の絶対値をＶｔｐとすると、ＣＭＯＳ回路では、入力
の電位が絶対値Ｖｔｎよりも大きければ、Ｎ−ｃｈトラ
ンジスタが導通し、また、（実電源線Ｖ１の電圧−Ｖｔ
ｐ）よりも入力電位が低ければ、Ｐ−ｃｈトランジスタ
が導通する。したがって、図１０に網掛けで示すよう
に、論理ゲートＧ２を構成するＣＭＯＳゲートのＰ−ｃ
ｈトランジスタもＮ−ｃｈトランジスタも、導通状態に
なる期間が非常に長くなり、実電源線Ｖ１→論理ゲート
Ｇ２→低電位電源Ｖ２という経路で非常に大きな貫通電
流が流れる続ける。したがって、集積回路全体での消費
電流が増大するという問題がある。Here, when the absolute value of the threshold voltage of the N-ch transistor is Vtn and the absolute value of the threshold voltage of the P-ch transistor is Vtp, in a CMOS circuit, if the input potential is larger than the absolute value Vtn. , The N-ch transistor becomes conductive, and (the voltage of the actual power supply line V1 −Vt
If the input potential is lower than that of p), the P-ch transistor becomes conductive. Therefore, as indicated by hatching in FIG. 10, the CMOS gate P-c forming the logic gate G2 is
Both the h-transistor and the N-ch transistor have a very long period in which they are in a conductive state, and a very large through current continues to flow in the path of the real power supply line V1 → the logic gate G2 → the low potential power supply V2. Therefore, there is a problem that the current consumption of the entire integrated circuit increases.
【００２１】図１２は、従来のＭＴＣＭＯＳ回路１２０
を示す回路図である。FIG. 12 shows a conventional MTCMOS circuit 120.
FIG.
【００２２】ＭＴＣＭＯＳ回路１２０は、図９に示すＭ
ＴＣＭＯＳ回路１１０において、Ｐ−ｃｈ高閾値電圧の
トランジスタＱＡと疑似電源線ＶＡとを削除し、低電位
側電源Ｖ２側に、スリープ制御用のＮ−ｃｈ高閾値電圧
トランジスタＱＢと、疑似電源線ＶＢとを挿入した回路
である。The MTCMOS circuit 120 has an M structure shown in FIG.
In the TCMOS circuit 110, the P-ch high threshold voltage transistor QA and the pseudo power supply line VA are deleted, and the N-ch high threshold voltage transistor QB for sleep control and the pseudo power supply line VB are provided on the low potential side power supply V2 side. It is a circuit with and inserted.
【００２３】ＭＴＣＭＯＳ回路１２０において、ゲート
電極に接続されたスリープ制御線ＳＬの制御によって、
スリープ制御を実現する。つまり、論理回路群Ｌ１がア
クティブ時からスリープ時に移行する際には、スリープ
制御線ＳＬが低電位になり、Ｎ−ｃｈトランジスタＱＢ
が遮断状態になる。論理回路群Ｌ１のアクティブ時に
は、低電位電源Ｖ２のレベルであった疑似電源線ＶＢの
電位は、論理回路群Ｌ１のリーク電流によって、非常に
ゆっくりとした速度で、実電源線Ｖ１のレベルに充電さ
れる。このために、従来のＭＴＣＭＯＳ回路１１０にお
ける上記説明と同様に、集積回路全体での消費電流が増
大するという問題が生じる。In the MTCMOS circuit 120, by controlling the sleep control line SL connected to the gate electrode,
Achieve sleep control. That is, when the logic circuit group L1 shifts from the active state to the sleep state, the sleep control line SL becomes low potential, and the N-ch transistor QB
Is cut off. When the logic circuit group L1 is active, the potential of the pseudo power supply line VB, which was at the level of the low potential power supply V2, is charged to the level of the real power supply line V1 at a very slow speed due to the leak current of the logic circuit group L1. To be done. Therefore, similar to the above description of the conventional MTCMOS circuit 110, there arises a problem that the current consumption of the entire integrated circuit increases.
【００２４】図１３は、従来のＭＴＣＭＯＳ回路１３０
を示す回路図である。FIG. 13 shows a conventional MTCMOS circuit 130.
FIG.
【００２５】ＭＴＣＭＯＳ回路１３０は、ＭＴＣＭＯＳ
回路１１０において、論理回路群を構成するトランジス
タＱ１、Ｑ２の閾値電圧と、電源供給／供給停止を制御
するスリープ制御用の高閾値電圧のトランジスタＱＡの
閾値電圧とを、同じ閾値電圧にした回路である。The MTCMOS circuit 130 is an MTCMOS
In the circuit 110, a circuit in which the threshold voltages of the transistors Q1 and Q2 that configure the logic circuit group and the threshold voltage of the high-threshold voltage transistor QA for sleep control that controls power supply / stop are set to the same threshold voltage. is there.
【００２６】ＭＴＣＭＯＳ回路１３０において、論理回
路群Ｌ１の通常動作時には、スリープ制御線ＳＬを低電
位に設定し、高閾値電圧のトランジスタＱＡが導通する
ので、疑似電源線ＶＡが高電位側実電源線Ｖ１と同等に
働く。したがって、この疑似電源線ＶＡと低電位側電源
Ｖ２との間に接続とれている論理ゲートＧ１等で構成さ
れている論理回路群Ｌ１は、所望の論理動作を実行でき
る。In the MTCMOS circuit 130, during the normal operation of the logic circuit group L1, the sleep control line SL is set to a low potential and the transistor QA having a high threshold voltage is rendered conductive, so that the pseudo power supply line VA is a high potential side real power supply line. Works the same as V1. Therefore, the logic circuit group L1 including the logic gate G1 and the like connected between the pseudo power supply line VA and the low potential side power supply V2 can execute a desired logic operation.
【００２７】一方、論理回路群Ｌ１が動作を行う必要の
ないスリープ期間においては、スリープ制御線ＳＬを高
電位にし、スリープ制御トランジスタＱＡを遮断状態に
する。ＣＭＯＳ回路においては、非動作時にも、高電位
電源から低電位電源に向かってリーク電流が流れ、この
リーク電流によって電力が消費される。このリーク電流
量は、スリープ制御トランジスタＱＡの幅に依存する。On the other hand, during the sleep period when the logic circuit group L1 does not need to operate, the sleep control line SL is set to a high potential and the sleep control transistor QA is cut off. In the CMOS circuit, a leak current flows from the high-potential power source to the low-potential power source even when it is not operating, and the leak current consumes power. This leak current amount depends on the width of the sleep control transistor QA.
【００２８】ここで、スリープ制御トランジスタＱＡの
幅を小さく設定することによって、リーク電流を小さく
抑えることができる。ＭＴＣＭＯＳ回路１１０のよう
に、高い閾値電圧を用いる程、リーク電流低減能力があ
り、消費電力の低減を期待できる。しかし、ＭＴＣＭＯ
Ｓ回路１３０においては、電源供給停止時に、疑似電源
線ＶＡの電位が、実電源線Ｖ１レベルから低電位電源Ｖ
２レベルへゆっくりと変化するので、ＭＴＣＭＯＳ回路
１１０についての上記説明と同様に、集積回路全体での
消費電流が増大するという問題が生じる。By setting the width of the sleep control transistor QA to be small, the leak current can be suppressed to a small value. As in the MTCMOS circuit 110, the higher the threshold voltage is used, the more the leakage current can be reduced, and the reduction in power consumption can be expected. However, MTCMO
In the S circuit 130, when the power supply is stopped, the potential of the pseudo power source line VA changes from the level of the real power source line V1 to the low potential power source V1.
Since it slowly changes to two levels, the problem arises that the current consumption of the entire integrated circuit increases, similar to the above description of the MTCMOS circuit 110.
【００２９】本発明は、１つ目の論理回路の出力端が２
つ目の論理回路の入力端に接続され、両論理回路の電源
供給が制御され、上記１つ目の論理回路への電源供給が
停止しされ、上記２つ目の論理回路に電源が供給されて
いるときに、上記２つ目の論理回路における消費電力を
少なくすることができる論理回路を提供することを目的
とするものである。According to the present invention, the output terminal of the first logic circuit is 2
It is connected to the input terminal of the first logic circuit, power supply to both logic circuits is controlled, power supply to the first logic circuit is stopped, and power is supplied to the second logic circuit. It is an object of the present invention to provide a logic circuit that can reduce power consumption in the second logic circuit.
【００３０】[0030]
【課題を解決するための手段】本発明は、トランジスタ
によって構成されている論理回路群への電流供給（アク
ティブ）期間から、電流供給停止（スリープ）期間に移
行する際に、疑似電源線の電位を急速に変化させる（疑
似電源線に充電されている電荷を強制的に放電させ、ま
たは疑似電源線を強制的に充電させる）ことによって、
論理回路群に含まれている論理ゲートの出力電位を高速
に変化させるものである。According to the present invention, the potential of a pseudo power supply line is changed when a current supply (active) period to a logic circuit group composed of transistors is shifted to a current supply stop (sleep) period. By changing rapidly (forcibly discharging the charge charged in the pseudo power line or forcibly charging the pseudo power line),
The output potential of the logic gate included in the logic circuit group is changed at high speed.
【００３１】[0031]
【発明の実施の形態および実施例】図１は、本発明の第
１の実施例である論理回路１０を示す回路図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a circuit diagram showing a logic circuit 10 which is a first embodiment of the present invention.
【００３２】論理回路１０は、実電源線Ｖ１と、低電位
電源Ｖ２と、疑似電源線ＶＡと、論理回路群Ｌ１と、ス
イッチＳＷ１、ＳＷ２とを有する回路である。The logic circuit 10 is a circuit having a real power supply line V1, a low potential power supply V2, a pseudo power supply line VA, a logic circuit group L1, and switches SW1 and SW2.
【００３３】実電源線Ｖ１、低電位電源Ｖ２は、それぞ
れ高電位側、低電位側の実電源である。論理回路群Ｌ１
は、電源供給を制御される論理回路群であり、高電位側
の電源端ＰＡと、低電位側の電源端ＰＢとを有するもの
である。スイッチＳＷ１は、論理回路群Ｌ１への電源供
給を制御するスイッチであり、実電源線Ｖ１と高電位側
の電源端ＰＡとの間に接続されている。スイッチＳＷ２
は、論理回路群Ｌ１の高電位側の電源端ＰＡと低電位側
の電源端ＰＢとの間に接続され、つまり、疑似電源線Ｖ
Ａと低電位電源Ｖ２との間に接続されているスイッチで
ある。スリープ制御線ＳＬには、論理回路群Ｌ１への電
源供給を制御するスリープ制御信号が送られ、制御線Ｓ
ＬＮ’には、スイッチ回路ＳＷ２を制御する信号が送ら
れる。The real power source line V1 and the low potential power source V2 are high potential side and low potential side real power sources, respectively. Logic circuit group L1
Is a logic circuit group whose power supply is controlled, and has a high-potential-side power supply terminal PA and a low-potential-side power supply terminal PB. The switch SW1 is a switch for controlling power supply to the logic circuit group L1 and is connected between the actual power supply line V1 and the power supply terminal PA on the high potential side. Switch SW2
Is connected between the high-potential-side power supply end PA and the low-potential-side power supply end PB of the logic circuit group L1, that is, the pseudo power supply line V.
A switch connected between A and the low-potential power supply V2. A sleep control signal for controlling power supply to the logic circuit group L1 is sent to the sleep control line SL, and the control line S
A signal for controlling the switch circuit SW2 is sent to LN '.
【００３４】次に、上記実施例において、論理回路群Ｌ
１が所望の論理回路動作を行う期間（アクティブ状態）
について説明する。この場合、スリープ制御線ＳＬを経
由したスリープ制御信号によってスイッチＳＷ１が導通
状態に設定され、高電位側の電源端ＰＡは、疑似的に実
電源線Ｖ１として振る舞い、論理回路群Ｌ１に電力が供
給され、論理回路群Ｌ１が所望の論理動作を実行でき
る。このときに、スリープ制御線ＳＬＮ’のスリープ制
御信号によってスイッチＳＷ２が遮断状態にされる。Next, in the above embodiment, the logic circuit group L
Period in which 1 performs desired logic circuit operation (active state)
Will be described. In this case, the switch SW1 is set to the conductive state by the sleep control signal that has passed through the sleep control line SL, and the power supply terminal PA on the high potential side behaves pseudo as the actual power supply line V1 and the power is supplied to the logic circuit group L1. Thus, the logic circuit group L1 can execute a desired logic operation. At this time, the switch SW2 is turned off by the sleep control signal of the sleep control line SLN ′.
【００３５】一方、論理回路群Ｌ１が論理動作を行わな
い期間（スリープ状態）、スリープ制御線ＳＬを経由し
たスリープ制御信号によって、スイッチＳＷ１が非導通
状態に設定され、論理回路群Ｌ１に電力が供給されない
ので、論理回路群Ｌ１におけるリーク電流の発生を抑制
できる。このときに、スリープ制御線ＳＬＮ’によって
スイッチＳＷ２が導通され、論理回路群Ｌ１がスリープ
状態に入った直後から論理回路群Ｌ１の高電位側の電源
端ＰＡに貯まった電荷が、スイッチＳＷ２を介して放電
されるので、高電位側の電源端ＰＡの電位が低電位電源
Ｖ２のレベルに速やかに低下し、この低下に伴って、論
理回路群Ｌ１内の論理ゲートの出力電位も低電位電源Ｖ
２のレベルに速やかに到達する。On the other hand, during a period (sleep state) in which the logic circuit group L1 does not perform a logic operation, the switch SW1 is set to the non-conductive state by the sleep control signal via the sleep control line SL, and the logic circuit group L1 is supplied with power. Since it is not supplied, the generation of leak current in the logic circuit group L1 can be suppressed. At this time, the switch SW2 is turned on by the sleep control line SLN ′, and the charge accumulated in the power supply terminal PA on the high potential side of the logic circuit group L1 immediately after the logic circuit group L1 enters the sleep state is passed through the switch SW2. Are discharged, the potential of the high-potential-side power supply terminal PA rapidly drops to the level of the low-potential power supply V2. With this drop, the output potential of the logic gates in the logic circuit group L1 also drops to the low-potential power supply V2.
Reach Level 2 quickly.
【００３６】図２は、本発明の他の実施例である論理回
路２０を示す図である。FIG. 2 is a diagram showing a logic circuit 20 which is another embodiment of the present invention.
【００３７】論理回路２０は、実電源線Ｖ１と、低電位
電源Ｖ２と、疑似電源線ＶＡと、論理回路群Ｌ１と、高
閾値電圧のＰｃｈＭｏｓスリープ制御トランジスタＱＡ
と、Ｎ−ｃｈトランジスタＱｄとを有する回路である。The logic circuit 20 includes a real power supply line V1, a low potential power supply V2, a pseudo power supply line VA, a logic circuit group L1, and a high threshold voltage PchMos sleep control transistor QA.
And an N-ch transistor Qd.
【００３８】実電源線Ｖ１、低電位電源Ｖ２は、それぞ
れ高電位側、低電位側の実電源である。論理回路群Ｌ１
は、電源供給を制御される論理回路群であり、複数の論
理ゲートＧ１を有するものである。The real power source line V1 and the low potential power source V2 are high potential side and low potential side real power sources, respectively. Logic circuit group L1
Is a logic circuit group whose power supply is controlled and has a plurality of logic gates G1.
【００３９】高閾値電圧のスリープ制御用のＰｃｈＭｏ
ｓトランジスタＱＡは、論理回路群Ｌ１への電源供給を
制御するスイッチであり、実電源線Ｖ１と論理回路群Ｌ
１との間に接続されている。Ｎ−ｃｈトランジスタＱｄ
は、論理回路群Ｌ１と並列に接続され、つまり、疑似電
源線ＶＡと低電位電源Ｖ２との間に接続されている。ス
リープ制御線ＳＬは、論理回路群Ｌ１への電源供給を制
御するスリープ制御信号を送る線である。制御線ＳＬ
Ｎ’は、Ｎ−ｃｈトランジスタＱｄを制御する信号を送
る線である。PchMo for high threshold voltage sleep control
The s-transistor QA is a switch that controls the power supply to the logic circuit group L1 and is connected to the real power line V1 and the logic circuit group L1.
1 are connected. N-ch transistor Qd
Are connected in parallel with the logic circuit group L1, that is, are connected between the pseudo power supply line VA and the low potential power supply V2. The sleep control line SL is a line that sends a sleep control signal for controlling power supply to the logic circuit group L1. Control line SL
N'is a line for sending a signal for controlling the N-ch transistor Qd.
【００４０】論理ゲートＧ１は、Ｐ−ｃｈＭＯＳＴトラ
ンジスタＱ１と、Ｎ−ｃｈＭＯＳトランジスタＱ２等に
よって構成される論理ゲートであり、各論理ゲートＧ１
の高電位側が共通化され、各論理ゲートＧ１の低電位側
の電源端子が共通化されている。The logic gate G1 is a logic gate composed of a P-ch MOST transistor Q1 and an N-ch MOS transistor Q2, and each logic gate G1.
Of the logic gates G1 are shared, and the power supply terminals of the logic gates G1 on the low potential side are shared.
【００４１】次に、論理回路２０の動作について説明す
る。Next, the operation of the logic circuit 20 will be described.
【００４２】論理回路群Ｌ１の通常動作時（アクティブ
時）には、スリープ制御線ＳＬを低電位に設定し、高閾
値電圧のトランジスタＱＡが導通し、疑似電源線ＶＡを
電源線と見なすことができるので、疑似電源線ＶＡと低
電位側電源Ｖ２との間に接続されている論理回路群Ｌ１
が所望の論理動作を実行できる。一方、論理回路群Ｌ１
が動作を行う必要のない期間（スリープ時）において
は、スリープ制御線ＳＬを高電位にし、高閾値のスリー
プ制御トランジスタＱＡを遮断状態（スリープ状態）に
する。リーク電流量は、リーク電流経路となるトランジ
スタの総幅に依存するので、上記実施例では、高閾値電
圧のトランジスタＱＡの幅によってリーク電流量が決ま
る。したがって、スリープ制御トランジスタＱＡのゲー
ト幅を小さく設定すれば、リーク電流を小さく抑えるこ
とができる。During normal operation (active state) of the logic circuit group L1, the sleep control line SL is set to a low potential, the transistor QA having a high threshold voltage becomes conductive, and the pseudo power supply line VA can be regarded as a power supply line. Therefore, the logic circuit group L1 connected between the pseudo power supply line VA and the low potential side power supply V2
Can perform the desired logical operation. On the other hand, the logic circuit group L1
In the period in which the operation does not need to be performed (during sleep), the sleep control line SL is set to a high potential, and the sleep control transistor QA having a high threshold is set to a cutoff state (sleep state). Since the amount of leak current depends on the total width of the transistor serving as the leak current path, the amount of leak current is determined by the width of the transistor QA having a high threshold voltage in the above embodiment. Therefore, if the gate width of the sleep control transistor QA is set small, the leak current can be suppressed small.
【００４３】論理回路２０において、論理回路群Ｌ１が
アクティブ状態からスリープ状態に移行する際、スリー
プ制御線ＳＬＮ’の電位を高レベルにし、Ｎ−ｃｈトラ
ンジスタＱｄを導通させる。これによって、アクティブ
時に疑似電源線ＶＡに貯まった電荷が、Ｎ−ｃｈトラン
ジスタＱｄを介して、放電されるので、疑似電源線ＶＡ
の電位が低電位電源Ｖ２のレベルに速やかに低下し、こ
れに伴って、論理回路群Ｌ１内の論理ゲート（たとえば
論理ゲートＧ１）の出力電位も低電位電源Ｖ２のレベル
に速やかに到達する。In the logic circuit 20, when the logic circuit group L1 shifts from the active state to the sleep state, the potential of the sleep control line SLN 'is set to the high level and the N-ch transistor Qd is made conductive. As a result, the electric charge accumulated in the pseudo power supply line VA during the active state is discharged through the N-ch transistor Qd, so that the pseudo power supply line VA is discharged.
Rapidly drops to the level of the low-potential power supply V2, and accordingly, the output potential of the logic gate (for example, the logic gate G1) in the logic circuit group L1 also quickly reaches the level of the low-potential power supply V2.
【００４４】図３は、本発明の別の実施例である論理回
路３０を示す図。FIG. 3 is a diagram showing a logic circuit 30 which is another embodiment of the present invention.
【００４５】論理回路３０は、論理回路２０を、低電圧
向き回路構成に適用した例であり、従来のＭＴＣＭＯＳ
回路に適用した例である。The logic circuit 30 is an example in which the logic circuit 20 is applied to a circuit configuration for low voltage, and is a conventional MTCMOS.
This is an example applied to a circuit.
【００４６】論理回路３０における論理回路群Ｌ１は、
論理回路の集合であり、低閾値電圧のＰ−ｃｈＭＯＳＴ
トランジスタＱ１と、低閾値電圧のＮ−ｃｈＭＯＳトラ
ンジスタＱ２と等で構成される論理ゲートＧ１等の単一
または複数の論理回路で構成されている。The logic circuit group L1 in the logic circuit 30 is
A set of logic circuits, a low threshold voltage P-chMOST
It is composed of a single or a plurality of logic circuits such as a logic gate G1 composed of a transistor Q1 and a low threshold voltage N-ch MOS transistor Q2.
【００４７】各論理回路群Ｌ１の高電位側は共通化さ
れ、各論理回路群Ｌ１の低電位側の電源端子は共通化さ
れている。低電位側の電源端子は、低電位側電源Ｖ２に
接続されて、高電位側の電源端は、疑似電源線ＶＡに接
続されている。この疑似電源線ＶＡと実電源線Ｖ１との
間には、上記低閾値電圧よりも高い高閾値電圧のＰｃｈ
ＭＯＳスリープ制御トランジスタＱＡが接続されてい
る。スリープ制御トランジスタＱＡのゲート端子は、ス
リープ制御線ＳＬに接続される。The high-potential side of each logic circuit group L1 is made common, and the power supply terminals on the low-potential side of each logic circuit group L1 are made common. The power source terminal on the low potential side is connected to the power source V2 on the low potential side, and the power source end on the high potential side is connected to the pseudo power source line VA. Pch having a high threshold voltage higher than the low threshold voltage is provided between the pseudo power supply line VA and the real power supply line V1.
The MOS sleep control transistor QA is connected. The gate terminal of the sleep control transistor QA is connected to the sleep control line SL.
【００４８】論理回路３０において、論理回路群Ｌ１と
スリープ制御用トランジスタＱＡとの動作は、上記実施
例の動作と同様である。論理回路３０において、疑似電
源線ＶＡと低電位側の低電位電源Ｖ２との間に、Ｎ−ｃ
ｈトランジスタトＱｄが接続され、そのゲート端がスリ
ープ制御線ＳＬＮ’の制御信号によって制御されている
点が、従来例とは異なる。In the logic circuit 30, the operation of the logic circuit group L1 and the sleep control transistor QA is the same as that of the above embodiment. In the logic circuit 30, between the pseudo power supply line VA and the low potential power supply V2 on the low potential side, Nc
This is different from the conventional example in that the h-transistor Qd is connected and the gate end thereof is controlled by the control signal of the sleep control line SLN ′.
【００４９】論理回路３０において、論理回路群Ｌ１が
アクティブ状態からスリープ状態に移行する際、スリー
プ制御線ＳＬＮ’の電位を高レベルにし、Ｎ−ｃｈトラ
ンジスタＱｄを導通させる。これによって、アクティブ
時に疑似電源線ＶＡに貯まった電荷が、Ｎ−ｃｈトラン
ジスタＱｄを通して放電されるので、疑似電源線ＶＡの
電位が速やかに低電位電源Ｖ２のレベルに低下し、これ
に伴って、論理回路群Ｌ１内の論理ゲート（たとえば論
理ゲートＧ１）の出力部電位も低電位電源Ｖ２のレベル
に速やかに到達する。In the logic circuit 30, when the logic circuit group L1 shifts from the active state to the sleep state, the potential of the sleep control line SLN 'is set to a high level and the N-ch transistor Qd is made conductive. As a result, the electric charge accumulated in the pseudo power supply line VA at the time of active is discharged through the N-ch transistor Qd, so that the potential of the pseudo power supply line VA is rapidly lowered to the level of the low potential power supply V2, and accordingly, The output potential of the logic gate (for example, logic gate G1) in logic circuit group L1 quickly reaches the level of low-potential power supply V2.
【００５０】図４は、論理回路３１と論理回路３２とを
縦続接続した論理回路３０ａを示す図である。論理回路
３１、論理回路３２のそれぞれは、論理回路３０と同様
の回路である。FIG. 4 is a diagram showing a logic circuit 30a in which a logic circuit 31 and a logic circuit 32 are connected in cascade. Each of the logic circuit 31 and the logic circuit 32 is a circuit similar to the logic circuit 30.
【００５１】論理回路３１は、高閾値電圧のトランジス
タＱＡ１と論理回路群Ｌ１とを有する。論理回路群Ｌ１
は、疑似電源線ＶＡ１に接続され、疑似電源線ＶＡ１と
実電源線Ｖ１（ＶＤＤ）との間に、スリープ制御用の高
閾値電圧のトランジスタＱＡ１が接続され、高閾値電圧
のトランジスタＱＡ１のゲート端子には、スリープ制御
端子ＳＬ１が接続されている。さらに、論理回路群Ｌ１
と並列にＮ−ｃｈトランジスタＱｄ１が接続されてい
る。The logic circuit 31 has a high threshold voltage transistor QA1 and a logic circuit group L1. Logic circuit group L1
Is connected to the pseudo power supply line VA1, a high threshold voltage transistor QA1 for sleep control is connected between the pseudo power supply line VA1 and the real power supply line V1 (VDD), and the gate terminal of the high threshold voltage transistor QA1 is connected. A sleep control terminal SL1 is connected to. Further, the logic circuit group L1
An N-ch transistor Qd1 is connected in parallel with the.
【００５２】つまり、疑似電源線ＶＡ１と低電位電源Ｖ
２（ＧＮＤ）との間に、Ｎ−ｃｈトランジスタＱｄ１が
接続され、このＮ−ｃｈトランジスタＱｄ１のゲート端
子にスリープ制御線ＳＬＮ’１が接続されている。そし
て、高閾値電圧のトランジスタＱＡ１が開いている状態
では、Ｎ−ｃｈトランジスタＱｄ１が閉じているように
制御され、また、高閾値電圧のトランジスタＱＡ１が閉
じている状態では、Ｎ−ｃｈトランジスタＱｄ１が開い
ているように制御される。すなわち、トランジスタによ
って構成されている論理回路群への電流供給（アクティ
ブ）期間から、電流供給停止（スリープ）期間に移行す
る際に、疑似電源線ＶＡ１に充電されている電荷を強制
的に放電させ、疑似電源線ＶＡ１の電位を素早く変化さ
せ、論理ゲートＧ１の出力電位を高速に変化させるもの
である。That is, the pseudo power source line VA1 and the low potential power source V
2 (GND), the N-ch transistor Qd1 is connected, and the sleep control line SLN′1 is connected to the gate terminal of the N-ch transistor Qd1. The N-ch transistor Qd1 is controlled to be closed when the high-threshold voltage transistor QA1 is open, and the N-ch transistor Qd1 is controlled to be closed when the high-threshold voltage transistor QA1 is closed. Controlled to be open. That is, when the current supply (active) period to the logic circuit group configured by the transistors shifts to the current supply stop (sleep) period, the electric charge charged in the pseudo power supply line VA1 is forcibly discharged. , The potential of the pseudo power supply line VA1 is changed quickly, and the output potential of the logic gate G1 is changed at high speed.
【００５３】また、論理回路３２は、高閾値電圧のトラ
ンジスタＱＡ２と論理回路群Ｌ２とを有する。論理回路
群Ｌ２は、疑似電源線ＶＡ２に接続され、疑似電源線Ｖ
Ａ２と実電源線Ｖ１（ＶＤＤ）との間には、スリープ制
御用の高閾値電圧のトランジスタＱＡ２が接続され、高
閾値電圧のトランジスタＱＡ２のゲート端子に、スリー
プ制御線ＳＬ２が接続されている。さらに、論理回路群
Ｌ２と並列にＮ−ｃｈトランジスタＱｄ２が接続されて
いる。Further, the logic circuit 32 has a high threshold voltage transistor QA2 and a logic circuit group L2. The logic circuit group L2 is connected to the pseudo power supply line VA2 and is connected to the pseudo power supply line V
A high threshold voltage transistor QA2 for sleep control is connected between A2 and the actual power supply line V1 (VDD), and a sleep control line SL2 is connected to the gate terminal of the high threshold voltage transistor QA2. Further, an N-ch transistor Qd2 is connected in parallel with the logic circuit group L2.
【００５４】つまり、疑似電源線ＶＡ２と低電位電源Ｖ
２（ＧＮＤ）との間に、Ｎ−ｃｈトランジスタＱｄ２が
接続され、このＮ−ｃｈトランジスタＱｄ２のゲート端
子にスリープ制御線ＳＬＮ’２が接続されている。そし
て、高閾値電圧のトランジスタＱＡ２が開いている状態
では、Ｎ−ｃｈトランジスタＱｄ２が閉じているように
制御され、また、高閾値電圧のトランジスタＱＡ２が閉
じて状態では、Ｎ−ｃｈトランジスタＱｄ２が開いてい
るように制御される。すなわち、トランジスタによって
構成されている論理回路群への電流供給（アクティブ）
期間から、電流供給停止（スリープ）期間に移行する際
に、疑似電源線ＶＡ２に充電されている電荷を強制的に
放電させ、疑似電源線ＶＡ２の電位を素早く変化させ、
論理ゲートＧ２の出力電位を高速に変化させるものであ
る。That is, the pseudo power source line VA2 and the low potential power source V
2 (GND), the N-ch transistor Qd2 is connected, and the sleep control line SLN'2 is connected to the gate terminal of the N-ch transistor Qd2. The N-ch transistor Qd2 is controlled to be closed when the high-threshold voltage transistor QA2 is open, and the N-ch transistor Qd2 is opened when the high-threshold voltage transistor QA2 is closed. Is controlled as if. That is, current supply (active) to the logic circuit group composed of transistors
At the time of shifting from the period to the current supply stop (sleep) period, the electric charge charged in the pseudo power supply line VA2 is forcibly discharged, and the potential of the pseudo power supply line VA2 is quickly changed.
The output potential of the logic gate G2 is changed at high speed.
【００５５】また、論理回路群Ｌ１内の論理ゲートＧ１
の出力端子ｏ１が、論理回路群Ｌ２内の論理ゲートＧ２
の入力端子ｉ２に接続されている。Further, the logic gate G1 in the logic circuit group L1
Output terminal o1 of logic gate G2 in logic circuit group L2
Is connected to the input terminal i2.
【００５６】次に、上記実施例の動作について説明す
る。Next, the operation of the above embodiment will be described.
【００５７】ここで、図４に示す回路において、スリー
プ制御用の高閾値電圧のトランジスタＱＡ１を介して、
電力供給を受ける論理回路群Ｌ１が、アクティブ状態か
らスリープ状態に移行し、一方、スリープ制御用の高閾
値電圧のトランジスタＱＡ２を介して、電力供給を受け
る論理回路群Ｌ２が、アクティブ状態のままである場合
について考える。Here, in the circuit shown in FIG. 4, the high threshold voltage transistor QA1 for sleep control is used to
The logic circuit group L1 that receives power supply shifts from the active state to the sleep state, while the logic circuit group L2 that receives power supply remains active through the high threshold voltage transistor QA2 for sleep control. Think about a case.
【００５８】図５は、上記各実施例における疑似電源線
ＶＡの電位変化を示す図である。FIG. 5 is a diagram showing the potential change of the pseudo power supply line VA in each of the above embodiments.
【００５９】図５に示すように、論理回路群Ｌ１のスリ
ープ開始時には、Ｎ−ｃｈトランジスタＱｄ１が導通す
るので、疑似電源線ＶＡ１の電位は、低電位電源Ｖ２の
レベルに素早く下降する。疑似電源線ＶＡ１の電位のこ
の素早い下降に伴って、論理ゲートＧ１の出力端子ｏ１
の電位も低電位電源Ｖ２の電位に素早く下降する。As shown in FIG. 5, when the logic circuit group L1 starts to sleep, the N-ch transistor Qd1 conducts, so that the potential of the pseudo power supply line VA1 quickly drops to the level of the low potential power supply V2. With this rapid drop in the potential of the pseudo power supply line VA1, the output terminal o1 of the logic gate G1
Also rapidly drops to the potential of the low-potential power supply V2.
【００６０】ここで、論理ゲートＧ１の出力端子ｏ１
は、論理ゲートＧ２の入力端子ｉ２に接続されているの
で、アクティブ状態である論理回路群Ｌ２内の論理ゲー
トＧ２からみれば、出力端子ｏ１の素早い変化は、入力
端子ｉ２の電位が素早く変化したことになる。Ｎ−ｃｈ
トランジスタの閾値電圧の絶対値をＶｔｎとすると、Ｃ
ＭＯＳ回路では、入力の電位がＶｔｎよりも大きけれ
ば、Ｎ−ｃｈトランジスタが導通する。また、Ｐ−ｃｈ
トランジスタの閾値電圧の絶対値をＶｔｐとすると、入
力電位が（実電源線Ｖ１の電圧−Ｖｔｐ）よりも低けれ
ば、Ｐ−ｃｈトランジスタが導通する。Here, the output terminal o1 of the logic gate G1
Is connected to the input terminal i2 of the logic gate G2, the rapid change of the output terminal o1 means that the potential of the input terminal i2 is changed quickly when viewed from the logic gate G2 in the logic circuit group L2 in the active state. It will be. N-ch
If the absolute value of the threshold voltage of the transistor is Vtn, C
In the MOS circuit, if the input potential is higher than Vtn, the N-ch transistor becomes conductive. Also, P-ch
Letting Vtp be the absolute value of the threshold voltage of the transistor, the P-ch transistor becomes conductive if the input potential is lower than (voltage of the actual power supply line V1−Vtp).
【００６１】したがって、図５の網掛け部として示すよ
うに、論理ゲートＧ２を構成するＣＭＯＳ回路のＰ−ｃ
ｈトランジスタも、Ｎ−ｃｈトランジスタも、導通状態
になる期間は存在するが、上記実施例における導通時間
は、図１１に示す従来例における導通時間に比ベて、非
常に短くなる。この結果、実電源線Ｖ１→論理ゲートＧ
２→低電位電源Ｖ２という経路で貫通電流が流れても、
その貫通電流が少ないので、集積回路全体における消費
電流を減少させることができる。Therefore, as shown by the hatched portion in FIG. 5, P-c of the CMOS circuit which constitutes the logic gate G2.
Although both the h-transistor and the N-ch transistor have a period in which they are in the conductive state, the conductive time in the above embodiment is much shorter than the conductive time in the conventional example shown in FIG. As a result, the actual power line V1 → the logic gate G
2 → Even if a through current flows through the low potential power supply V2,
Since the through current is small, the current consumption of the entire integrated circuit can be reduced.
【００６２】図６は、本発明の他の実施例である論理回
路４０を示す回路図である。FIG. 6 is a circuit diagram showing a logic circuit 40 which is another embodiment of the present invention.
【００６３】論理回路４０は、論理回路１０において、
電源供給／供給停止用のスイッチＳＷ１が、低電位電源
Ｖ２に接続されている回路である。The logic circuit 40 is similar to the logic circuit 40 in the logic circuit 10.
A switch SW1 for power supply / supply stop is a circuit connected to the low potential power supply V2.
【００６４】この場合、疑似電源線ＶＢと高電位側の実
電源線Ｖ１との間に、スイッチＳＷ２が設けられ、信号
スリープ制御線ＳＬＮ’の制御信号によって、スイッチ
ＳＷ２が制御される。In this case, the switch SW2 is provided between the pseudo power supply line VB and the real power supply line V1 on the high potential side, and the switch SW2 is controlled by the control signal of the signal sleep control line SLN '.
【００６５】論理回路４０において、論理回路群Ｌ１が
アクティブ時からスリープ時に移行するときに、スリー
プ制御線ＳＬを経由したスリープ制御信号によって、ス
イッチＳＷ１が遮断状態になり、この際に、スリープ制
御線ＳＬＮ’によってスイッチＳＷ２が導通される。論
理回路群Ｌ１のアクティブ時には、論理回路Ｌ１の低電
位側の電源端ＰＢの電位が低電位電源Ｖ２のレベルであ
ったが、その低電位側の電源端ＰＢの電位が、実電源線
Ｖ１のレベルに急速に充電され、これに伴って、論理回
路群Ｌ１内の論理ゲートの出力電位も、高電位の実電源
線Ｖ１に素早く到達する。In the logic circuit 40, when the logic circuit group L1 shifts from the active state to the sleep state, the switch SW1 is turned off by the sleep control signal via the sleep control line SL. At this time, the sleep control line The switch SW2 is turned on by SLN '. When the logic circuit group L1 is active, the potential of the power supply terminal PB on the low potential side of the logic circuit L1 is at the level of the low potential power supply V2, but the potential of the power supply terminal PB on the low potential side is the same as that of the real power supply line V1. The voltage is rapidly charged to the level, and accordingly, the output potential of the logic gate in the logic circuit group L1 quickly reaches the high-potential actual power supply line V1.
【００６６】したがって、論理回路４０においても、１
つ目の論理回路の出力端が２つ目の論理回路の入力端に
接続され、両論理回路の電源供給が制御され、１つ目の
論理回路への電源供給が停止しされ、２つ目の論理回路
に電源が供給されているときに、２つ目の論理回路にお
ける消費電力を少なくすることができる。Therefore, even in the logic circuit 40, 1
The output terminal of the first logic circuit is connected to the input terminal of the second logic circuit, the power supply to both logic circuits is controlled, the power supply to the first logic circuit is stopped, and the second logic circuit is stopped. It is possible to reduce power consumption in the second logic circuit when power is supplied to the second logic circuit.
【００６７】図７は、本発明の別の実施例である論理回
路５０を示す回路図である。FIG. 7 is a circuit diagram showing a logic circuit 50 which is another embodiment of the present invention.
【００６８】論理回路５０は、論理回路２０において、
電源供給／供給停止用のスイッチとして、高電位実電源
線Ｖ１と疑似電源線ＶＡとの間に設けられているＰ−ｃ
ｈトランジスタＱＡの代わりに、疑似電源線ＶＢと低電
位電源Ｖ２との間にＮ−ｃｈトランジスタＱＢが設けら
れ、論理回路Ｌ１と並列に接続されているＮ−ｃｈトラ
ンジスタＱｄの代わりに、Ｐ−ｃｈトランジスタＱｄｐ
が設けられている。つまり、Ｐ−ｃｈトランジスタＱｄ
ｐは、高電位電源線Ｖ１と疑似電源線ＶＢとの間に接続
されているものである。Ｐ−ｃｈトランジスタＱｄｐの
ゲート端には、スリープ制御線ＳＬＮ’が接続されてい
る。The logic circuit 50 is the same as the logic circuit 20 in the logic circuit 20.
P-c provided between the high-potential real power supply line V1 and the pseudo power supply line VA as a power supply / supply stop switch
Instead of the h transistor QA, an N-ch transistor QB is provided between the pseudo power supply line VB and the low potential power supply V2, and instead of the N-ch transistor Qd connected in parallel with the logic circuit L1, a P- ch transistor Qdp
Is provided. That is, the P-ch transistor Qd
p is connected between the high potential power supply line V1 and the pseudo power supply line VB. A sleep control line SLN ′ is connected to the gate end of the P-ch transistor Qdp.
【００６９】論理ゲートＧ１は、複数の論理回路で構成
され、Ｐ−ｃｈＭＯＳトランジスタＱ１、Ｎ−ｃｈＭＯ
ＳトランジスタＱ２等によって構成され、論理ゲートＧ
１等の単一または複数の論理ゲートによって、論理回路
群Ｌ１が構成されている。この論理回路Ｇ１の高電位
側、低電位側の電源端子は、それぞれ共通化され、高電
位側の電源端は、高電位側実電源線Ｖ１に接続され、低
電位側の電源端は、疑似電源線ＶＢに接続されている。The logic gate G1 is composed of a plurality of logic circuits, and includes P-ch MOS transistors Q1 and N-chMO.
The logic gate G is composed of an S transistor Q2 and the like.
The logic circuit group L1 is configured by a single or a plurality of logic gates such as 1. The high-potential-side and low-potential-side power supply terminals of the logic circuit G1 are made common, the high-potential-side power supply end is connected to the high-potential-side real power supply line V1, and the low-potential-side power supply end is pseudo. It is connected to the power supply line VB.
【００７０】次に、論理回路５０の動作について説明す
る。Next, the operation of the logic circuit 50 will be described.
【００７１】まず、論理回路群Ｌ１の通常動作（アクテ
ィブ）時には、スリープ制御線ＳＬを高電位に設定す
る。これによって、ＰｃｈＭＯＳトランジスタＱＢが導
通し、疑似電源線ＶＢを電源線Ｖ２と見なすことができ
る。この疑似電源ＶＢと高電位実電源線Ｖ１との間に接
続されている論理回路群Ｌ１が、所望の論理動作を実行
できる。First, during the normal operation (active) of the logic circuit group L1, the sleep control line SL is set to a high potential. As a result, the PchMOS transistor QB becomes conductive, and the pseudo power supply line VB can be regarded as the power supply line V2. The logic circuit group L1 connected between the pseudo power supply VB and the high potential real power supply line V1 can execute a desired logic operation.
【００７２】一方、論理回路群Ｌ１が動作を行う必要の
ない期間においては、スリープ制御線ＳＬを低電位に
し、ＰｃｈＭＯＳトランジスタＱＢを遮断状態（スリー
プ状態）にする。リーク電流量は、リーク電流経路とな
るトランジスタの総幅に依存するので、論理回路５０で
は、ＰｃｈＭＯＳトランジスタＱＢの幅によって、リー
ク電流量が決まる。したがって、ＰｃｈＭＯＳトランジ
スタＱＢのゲート幅を小さく設定すれば、リーク電流を
小さく抑えることができる。On the other hand, during the period in which the logic circuit group L1 does not need to operate, the sleep control line SL is set to the low potential and the PchMOS transistor QB is cut off (sleep state). Since the amount of leak current depends on the total width of the transistors forming the leak current path, in the logic circuit 50, the amount of leak current is determined by the width of the PchMOS transistor QB. Therefore, if the gate width of the PchMOS transistor QB is set small, the leak current can be suppressed small.
【００７３】論理回路群Ｌ１がアクティブ状態からスリ
ープ状態に移行する際に、スリープ制御線ＳＬＮ’の電
位が低レベルになり、Ｎ−ｃｈトランジスタＱｄｐが導
通する。アクティブ時に低電位電源Ｖ１の電位であった
疑似電源線ＶＢが、Ｎ−ｃｈトランジスタＱｄｐを通し
て充電されるので、疑似電源線ＶＢの電位は実電源線Ｖ
１のレベルに速やかに到達し、これに伴って、論理回路
群Ｌ１内の論理ゲート（たとえば論理ゲートＧ１）の出
力電位も実電源線Ｖ１のレベルに速やかに到達する。When the logic circuit group L1 shifts from the active state to the sleep state, the potential of the sleep control line SLN 'becomes low level and the N-ch transistor Qdp becomes conductive. Since the pseudo power supply line VB, which was the potential of the low potential power supply V1 when active, is charged through the N-ch transistor Qdp, the potential of the pseudo power supply line VB is the real power supply line VB.
1, the output potential of the logic gate (for example, logic gate G1) in the logic circuit group L1 quickly reaches the level of the actual power supply line V1.
【００７４】図８は、本発明の他の実施例である論理回
路６０を示す回路図である。FIG. 8 is a circuit diagram showing a logic circuit 60 according to another embodiment of the present invention.
【００７５】論理回路６０は、論理回路３０において、
電源供給／供給停止用のスイッチとして、高電位実電源
線Ｖ１と疑似電源線ＶＡとの間に設けられている高閾値
電圧のＰ−ｃｈトランジスタＱＡの代わりに、疑似電源
線ＶＢと低電位電源Ｖ２との間に高閾値電圧のＮ−ｃｈ
トランジスタＱＢが設けられ、論理回路Ｌ１と並列に接
続されているＮ−ｃｈトランジスタＱｄの代わりに、Ｐ
−ｃｈトランジスタＱｄｐが設けられている。つまり、
Ｐ−ｃｈトランジスタＱｄｐは、高電位実電源線Ｖ１と
疑似電源線ＶＢとの間に接続され、Ｐ−ｃｈトランジス
タＱｄｐのゲート端には、スリープ制御線ＳＬＮ’が接
続されている。The logic circuit 60 is similar to the logic circuit 30 in the logic circuit 30.
As a switch for supplying / stopping the power supply, instead of the high threshold voltage P-ch transistor QA provided between the high potential real power supply line V1 and the pseudo power supply line VA, the pseudo power supply line VB and the low potential power supply are used. N-ch with high threshold voltage between V2
A transistor QB is provided, and instead of the N-ch transistor Qd connected in parallel with the logic circuit L1, P
A −ch transistor Qdp is provided. That is,
The P-ch transistor Qdp is connected between the high potential real power supply line V1 and the pseudo power supply line VB, and the sleep control line SLN 'is connected to the gate end of the P-ch transistor Qdp.
【００７６】なお、論理回路２０、３０において、トラ
ンジスタＱｄは、いずれもＮ−ｃｈトランジスタで示さ
れているが、この代わりに、ＣＭＯＳ型のスイッチを用
いてもよく、この場合、上記と同様の動作、効果を得る
ことができる。また、これと同様に、論理回路５０、６
０において、トランジスタＱｄｐは、いずれもＰ−ｃｈ
トランジスタで示されているが、この代わりに、ＣＭＯ
Ｓ型のスイッチを用いてもよく、この場合、上記と同様
の動作、効果を得ることができる。In each of the logic circuits 20 and 30, the transistor Qd is shown as an N-ch transistor, but instead of this, a CMOS type switch may be used. In this case, the same as above. Operation and effect can be obtained. Also, similarly to this, the logic circuits 50 and 6
0, the transistor Qdp is P-ch
Although shown as a transistor, instead of this, a CMO
An S-type switch may be used, and in this case, the same operation and effect as above can be obtained.
【００７７】実施例においては、電源供給を停止する際
に、電源供給が停止される論理回路群Ｌ１における疑似
電源線ＶＡの遷移時間を短縮することによって、論理回
路群Ｌ１内の論理ゲートＧ１の出力電位の変化の完了を
早め、論理ゲートＧ１の出力端が接続され、かつ電源供
給状態にある論理ゲートＧ２において消費される電力量
を小さくすることができる。このようにして、集積回路
の消費電力が小さくなれば、発生する熱量も小さくな
り、その集積回路を納めるパッケージもより安価なもの
を使用することができ、また、放熱装置等も不要にな
り、経済効果も大きい。In the embodiment, when the power supply is stopped, the transition time of the pseudo power supply line VA in the logic circuit group L1 in which the power supply is stopped is shortened, so that the logic gate G1 in the logic circuit group L1 is changed. It is possible to accelerate the completion of the change in the output potential and reduce the amount of power consumed in the logic gate G2 that is connected to the output end of the logic gate G1 and is in the power supply state. In this way, if the power consumption of the integrated circuit is reduced, the amount of heat generated is also reduced, a cheaper package can be used to store the integrated circuit, and a heat dissipation device or the like is not required. Great economic effect.
【００７８】また、上記実施例は、トランジスタによっ
て構成されている論理回路群と電源線との間に、高閾値
電圧トランジスタと疑似電源線とが設けられている論理
回路において、論理回路群への電流供給期間から、電流
供給停止期間に移行する際に、疑似電源線の電位を急速
に変化させる（疑似電源線に充電されている電荷を強制
的に放電させ、または疑似電源線を強制的に充電させ
る）論理回路である。Further, in the above embodiment, in the logic circuit in which the high threshold voltage transistor and the pseudo power supply line are provided between the logic circuit group composed of the transistors and the power supply line, the logic circuit group is connected to the logic circuit group. When transitioning from the current supply period to the current supply stop period, the potential of the pseudo power supply line is changed rapidly (forcibly discharging the charge charged in the pseudo power supply line or forcing the pseudo power supply line It is a logic circuit that is charged.
【００７９】また、上記実施例は、第１のレベルを具備
する第１の電源と、トランジスタによって構成されてい
る論理回路群と、第１の電源と論理回路群の第１の電源
端との間に接続されている第１のスイッチと、論理回路
群の第２の電源端に接続され、第２のレベルを具備する
第２の電源と、論理回路群と並列に接続されている第２
のスイッチとを有する論理回路である。この場合、第１
のスイッチが開いている状態では、第２のスイッチが閉
じ、第１のスイッチが閉じている状態では、第２のスイ
ッチが開くように制御され、第１のスイッチは、第１の
トランジスタで構成され、第２のスイッチは、第２のト
ランジスタで構成されている。さらに、第１のトランジ
スタは、高閾値電圧のトランジスタであり、第２のトラ
ンジスタと論理回路群とは、第１のトランジスタの閾値
電圧よりも低い閾値電圧のトランジスタで構成されてい
る。Further, in the above embodiment, the first power source having the first level, the logic circuit group constituted by the transistors, the first power source and the first power source end of the logic circuit group are provided. A first switch connected between the second switch and a second power supply terminal of the logic circuit group, the second power supply having a second level, and a second power supply connected in parallel with the logic circuit group.
And a switch. In this case, the first
When the switch is open, the second switch is closed, and when the first switch is closed, the second switch is controlled to open, and the first switch is configured by the first transistor. The second switch is composed of the second transistor. Further, the first transistor is a transistor with a high threshold voltage, and the second transistor and the logic circuit group are transistors with a threshold voltage lower than the threshold voltage of the first transistor.
【００８０】[0080]
【発明の効果】本発明によれば、１つ目の論理回路の出
力端が２つ目の論理回路の入力端に接続され、両論理回
路の電源供給が制御され、疑似的な電源線の電荷を放電
（または充電）させる回路を設け、論理回路に電源が供
給されない期間には、疑似的な電源線上に貯まった電荷
を急速に放電（または充電）することによって、電源供
給が停止された論理回路の出力電位を低電位電源のレベ
ルに素早く確定することができるので、上記１つ目の論
理回路への電源供給を停止し、上記２つ目の論理回路に
電源が供給されているときに、上記２つ目の論理回路に
おける消費電力を少なくすることができるという効果を
奏する。According to the present invention, the output end of the first logic circuit is connected to the input end of the second logic circuit, the power supply of both logic circuits is controlled, and the pseudo power supply line is connected. A circuit that discharges (or charges) electric charges is provided, and during periods when power is not supplied to the logic circuit, the power supply is stopped by rapidly discharging (or charging) charges accumulated on the pseudo power supply line. Since the output potential of the logic circuit can be quickly determined to the level of the low potential power supply, when the power supply to the first logic circuit is stopped and the power is supplied to the second logic circuit. In addition, the power consumption in the second logic circuit can be reduced.
【図１】本発明の一実施例である論理回路１０を示す回
路図である。FIG. 1 is a circuit diagram showing a logic circuit 10 that is an embodiment of the present invention.
【図２】本発明の他の実施例である論理回路２０を示す
回路図である。FIG. 2 is a circuit diagram showing a logic circuit 20 which is another embodiment of the present invention.
【図３】本発明の別の実施例である論理回路３０を示す
回路図。FIG. 3 is a circuit diagram showing a logic circuit 30 which is another embodiment of the present invention.
【図４】論理回路３１と論理回路３２とが縦続接続され
ている論理回路３０ａを示す回路図である。FIG. 4 is a circuit diagram showing a logic circuit 30a in which a logic circuit 31 and a logic circuit 32 are connected in cascade.
【図５】上記各実施例における疑似電源線ＶＡの電位変
化を示す図である。FIG. 5 is a diagram showing a potential change of the pseudo power supply line VA in each of the embodiments.
【図６】本発明の他の実施例である論理回路４０を示す
回路図である。FIG. 6 is a circuit diagram showing a logic circuit 40 that is another embodiment of the present invention.
【図７】本発明の別の実施例である論理回路５０を示す
回路図である。FIG. 7 is a circuit diagram showing a logic circuit 50 which is another embodiment of the present invention.
【図８】本発明の他の実施例である論理回路６０を示す
回路図である。FIG. 8 is a circuit diagram showing a logic circuit 60 that is another embodiment of the present invention.
【図９】従来のＭＴＣＭＯＳ回路１１０を示す回路図で
ある。FIG. 9 is a circuit diagram showing a conventional MTCMOS circuit 110.
【図１０】ＭＴＣＭＯＳ回路１１０において、論理回路
Ｌ１がアクティブ状態からスリープ状態に移行するとき
における疑似電源線ＶＡの電位変化を示す図である。FIG. 10 is a diagram showing a potential change of the pseudo power supply line VA when the logic circuit L1 shifts from the active state to the sleep state in the MTCMOS circuit 110.
【図１１】従来のＭＴＣＭＯＳ１１０ａを示す図であ
る。FIG. 11 is a diagram showing a conventional MTCMOS 110a.
【図１２】従来のＭＴＣＭＯＳ回路１２０を示す回路図
である。FIG. 12 is a circuit diagram showing a conventional MTCMOS circuit 120.
【図１３】従来のＭＴＣＭＯＳ回路１３０を示す回路図
である。FIG. 13 is a circuit diagram showing a conventional MTCMOS circuit 130.
１０、２０、３０、４０、５０、６０…論理回路、 Ｌ１、Ｌ２…論理回路群、 Ｇ１、Ｇ２…論理回路、 ＳＷ１、ＳＷ２…スイッチ、 ＳＬ、ＳＬ１、ＳＬ２、ＳＬＮ’…スリープ制御線、 Ｖ１…高電位側実電源線、 ＶＡ、ＶＡ１、ＶＡ２…高電位側疑似電源線、 ＶＢ…低位側疑似電源線、 Ｖ２…低電位電源、 ＱＡ、ＱＡ１、ＱＡ２、ＱＢ…スリープ制御用高閾値電
圧の電界効果トランジスタ、 ｏ１…信号出力端子、 ｉ２…信号入力端子。10, 20, 30, 40, 50, 60 ... Logic circuit, L1, L2 ... Logic circuit group, G1, G2 ... Logic circuit, SW1, SW2 ... Switch, SL, SL1, SL2, SLN '... Sleep control line, V1 ... High potential side real power supply line, VA, VA1, VA2 ... High potential side pseudo power supply line, VB ... Lower side pseudo power supply line, V2 ... Low potential power supply, QA, QA1, QA2, QB ... Sleep control high threshold voltage Field effect transistor, o1 ... Signal output terminal, i2 ... Signal input terminal.
Claims (5)
理回路群と電源線との間に、高閾値電圧トランジスタと
疑似電源線とが設けられている論理回路において、 上記論理回路群への電流供給期間から、電流供給停止期
間に移行する際に、上記疑似電源線の電位を急速に変化
させることを特徴とする論理回路。1. A logic circuit in which a high threshold voltage transistor and a pseudo power supply line are provided between a logic circuit group composed of transistors and a power supply line. A logic circuit characterized in that the potential of the pseudo power supply line is rapidly changed when shifting to a current supply stop period.
トランジスタによって構成されている論理回路群と；上
記第１の電源と上記論理回路群の第１の電源端との間に
接続されている第１のスイッチと；上記論理回路群の第
２の電源端に接続され、第２のレベルを具備する第２の
電源と；上記論理回路群と並列に接続されている第２の
スイッチと；を有することを特徴とする論理回路。2. A first power supply having a first level;
A logic circuit group composed of transistors; a first switch connected between the first power supply and a first power supply terminal of the logic circuit group; a second power supply of the logic circuit group A logic circuit comprising: a second power supply connected to an end and having a second level; and a second switch connected in parallel with the logic circuit group.
スイッチが閉じ、上記第１のスイッチが閉じている状態
では、上記第２のスイッチが開くように制御されること
を特徴とする論理回路。3. The second switch according to claim 2, wherein the second switch is closed when the first switch is opened, and the second switch is opened when the first switch is closed. A logic circuit characterized by being controlled by.
れ、上記第２のスイッチは、第２のトランジスタで構成
されていることを特徴とする論理回路。4. The method according to claim 2 or 3, wherein the first switch is composed of a first transistor, and the second switch is composed of a second transistor. Logic circuit.
であり、上記第２のトランジスタと上記論理回路群と
は、上記第１のトランジスタの閾値電圧よりも低い閾値
電圧のトランジスタで構成されていることを特徴とする
論理回路。5. The threshold value according to claim 4, wherein the first transistor is a high threshold voltage transistor, and the second transistor and the logic circuit group have a threshold voltage lower than a threshold voltage of the first transistor. A logic circuit comprising a voltage transistor.
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|---|---|---|---|
| JP15602596A JP3341805B2 (en) | 1996-05-28 | 1996-05-28 | Logic circuit |
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|---|---|---|---|
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ID=15618675
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