JP2012199631A - Circuit device and electronic apparatus - Google Patents
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Abstract
Description
本発明は、回路装置及び電子機器等に関する。 The present invention relates to a circuit device, an electronic device, and the like.
従来より、ＴＣＸＯ（temperature compensated crystal oscillator）と呼ばれる温度補償型水晶発振器が知られている。このＴＣＸＯは、例えば携帯端末などの無線機器のＲＦ回路の基準信号源等として用いられている。ＴＣＸＯを実現する回路装置の従来技術としては例えば特許文献１に開示される技術がある。
Conventionally, a temperature compensated crystal oscillator called TCXO (temperature compensated crystal oscillator) is known. The TCXO is used as a reference signal source for an RF circuit of a wireless device such as a portable terminal. As a conventional technique of a circuit device that realizes TCXO, there is a technique disclosed in
さて、ＴＣＸＯ等の発振器では、多出力機能を要求されるケースが増えて来ている。即ち、１つの出力信号だけではなく、２つ以上の出力信号を出力する機能が発振器に要求されている。 In an oscillator such as a TCXO, there are an increasing number of cases requiring a multi-output function. That is, the oscillator is required to have a function of outputting not only one output signal but also two or more output signals.
このように複数の出力信号を出力する多出力発振器の回路装置を実現する場合には、発振回路からの信号をバッファリングするバッファー回路に、プリバッファーと、プリバッファーの出力に接続される複数の出力バッファーを設ける手法が考えられる。 Thus, when realizing a circuit device of a multi-output oscillator that outputs a plurality of output signals, a buffer circuit that buffers a signal from the oscillation circuit has a plurality of pre-buffers and a plurality of pre-buffers connected to the output of the pre-buffer. A method of providing an output buffer is conceivable.
しかしながら、この手法を採用した場合に、プリバッファーに対しては、最終段の複数の出力バッファーが常時接続される構成になるため、ユーザーの使用条件に関わらずに、最終段の複数の出力バッファーからは、常に出力信号が出力されるようになってしまう。そして、例えば多出力発振器の複数の出力信号のうちの一部しかユーザーが使用していないのに、全ての出力信号が多出力発振器が出力されてしまうと、無駄に電力が消費されたり、ＥＭＩ（電磁妨害）の要因等になるおそれがある。 However, when this method is used, the final output buffers are always connected to the pre-buffer, so the final output buffers are always connected regardless of the user's usage conditions. Will always output an output signal. For example, if only a part of the plurality of output signals of the multi-output oscillator is used by the user but all the output signals are output from the multi-output oscillator, power is wasted or EMI is output. May cause electromagnetic interference.
本発明の幾つかの態様によれば、無駄な電力消費やノイズによる悪影響等を抑制できる回路装置及び電子機器等を提供できる。 According to some embodiments of the present invention, it is possible to provide a circuit device, an electronic apparatus, and the like that can suppress an adverse effect caused by unnecessary power consumption or noise.
本発明の一態様は、振動子に接続される発振回路と、前記発振回路からの発振信号をバッファリングするバッファー回路とを含み、前記バッファー回路は、前記発振回路からの前記発振信号が入力されるプリバッファーと、前記プリバッファーからの信号が入力され、第１の出力信号を出力する第１の出力バッファーと、前記プリバッファーからの信号が入力され、第２の出力信号を出力する第２の出力バッファーとを含み、第１のモードでは、前記第１の出力バッファーが動作イネーブル状態に設定され、前記第２の出力バッファーが動作ディスエーブル状態に設定され、第２のモードでは、前記第１の出力バッファー及び前記第２の出力バッファーが動作イネーブル状態に設定され、前記第１のモードでは、前記プリバッファーの駆動能力が、前記第２のモードに比べて低い駆動能力に設定される回路装置に関係する。 One embodiment of the present invention includes an oscillation circuit connected to a vibrator and a buffer circuit that buffers an oscillation signal from the oscillation circuit, and the buffer circuit receives the oscillation signal from the oscillation circuit. A pre-buffer, a first output buffer that receives a signal from the pre-buffer and outputs a first output signal, and a second output that receives a signal from the pre-buffer and outputs a second output signal. In the first mode, the first output buffer is set in an operation enable state, the second output buffer is set in an operation disable state, and in the second mode, the first output buffer is set in an operation enable state. 1 output buffer and the second output buffer are set in an operation enable state, and in the first mode, the pre-buffer drive capability But related to the circuit device is set to a lower drive capability than the second mode.
本発明の一態様によれば、発振回路からの発信信号がプリバッファーによりバッファリングされて、第１、第２の出力バッファーに対して出力される。そして第２のモードでは、第１、第２の出力バッファーが共に動作イネーブル状態に設定される。一方、第１のモードでは、第１の出力バッファーが動作イネーブル状態に設定され、第２の出力バッファーが動作ディスエーブル状態に設定されると共に、プリバッファーの駆動能力が第２のモードに比べて低い駆動能力に設定される。従って、プリバッファーの駆動能力を、出力バッファーの負荷容量に応じた適切な駆動能力に設定できるようになる。これにより、例えばプリバッファー等において無駄な電力が消費されたり、ノイズによる悪影響等を抑制することが可能になる。 According to one aspect of the present invention, the transmission signal from the oscillation circuit is buffered by the pre-buffer and output to the first and second output buffers. In the second mode, the first and second output buffers are both set to the operation enable state. On the other hand, in the first mode, the first output buffer is set to the operation enable state, the second output buffer is set to the operation disable state, and the driving capacity of the prebuffer is higher than that of the second mode. It is set to a low driving capacity. Accordingly, the pre-buffer driving capability can be set to an appropriate driving capability according to the load capacity of the output buffer. As a result, for example, useless power is consumed in a pre-buffer or the like, and adverse effects due to noise can be suppressed.
また本発明の一態様では、前記バッファー回路は、前記プリバッファーの出力ノードと前記第２の出力バッファーの入力ノードとの間に設けられるスイッチ回路を含み、前記スイッチ回路は、前記第１のモードではオフ状態に設定され、前記第２のモードではオン状態に設定されてもよい。 In the aspect of the invention, the buffer circuit includes a switch circuit provided between an output node of the pre-buffer and an input node of the second output buffer, and the switch circuit includes the first mode. May be set to an off state, and may be set to an on state in the second mode.
このようにすれば、第２の出力バッファーが動作ディスエーブル状態に設定される第１のモードでは、スイッチ回路がオフ状態になることで、プリバッファーの出力ノードから第２の出力バッファーが切り離されるようになる。従って、プリバッファー側から見た負荷容量を減らすことができ、無駄な電力消費等を抑制できるようになる。 In this manner, in the first mode in which the second output buffer is set to the operation disabled state, the switch circuit is turned off, so that the second output buffer is disconnected from the pre-buffer output node. It becomes like this. Therefore, the load capacity seen from the pre-buffer side can be reduced, and wasteful power consumption can be suppressed.
また本発明の一態様では、前記第１の出力バッファー、或いは前記第１の出力バッファー及び前記第２の出力バッファーが、クリップドサイン波の信号を出力するクリップドサイン波出力回路により構成されてもよい。 In the aspect of the invention, the first output buffer, or the first output buffer and the second output buffer may be configured by a clipped sine wave output circuit that outputs a clipped sine wave signal. Also good.
このようにすれば、第１の出力バッファー又は第１及び第２の出力バッファーがクリップドサイン波を出力する回路である場合に、第１のモードにおいてプリバッファーの駆動能力が低く設定されることで、高調波ノイズの発生等を低減できるようになる。 In this way, when the first output buffer or the first and second output buffers are circuits that output clipped sine waves, the pre-buffer driving capability is set low in the first mode. Thus, the generation of harmonic noise and the like can be reduced.
また本発明の一態様では、前記クリップドサイン波出力回路は、高電位側電源ノードと出力ノードとの間に設けられる第１のトランジスターと、前記出力ノードと低電位側電源ノードとの間に設けられる第２のトランジスターと、前記第１のトランジスターのゲートノードである第１のゲートノードに対してバイアス電圧を設定する第１のバイアス電圧設定回路と、前記第２のトランジスターのゲートノードである第２のゲートノードに対してバイアス電圧を設定する第２のバイアス電圧設定回路と、前記プリバッファーからの信号が入力される入力ノードと前記第１のゲートノードとの間に設けられる第１のキャパシターと、前記入力ノードと前記第２のゲートノードとの間に設けられる第２のキャパシターとを含んでもよい。 In one embodiment of the present invention, the clipped sine wave output circuit includes a first transistor provided between a high potential side power supply node and an output node, and the output node and the low potential side power supply node. A second transistor provided; a first bias voltage setting circuit that sets a bias voltage for a first gate node that is a gate node of the first transistor; and a gate node of the second transistor. A second bias voltage setting circuit for setting a bias voltage for the second gate node; and a first bias node provided between an input node to which a signal from the pre-buffer is input and the first gate node. A capacitor and a second capacitor provided between the input node and the second gate node may be included.
このようにすれば、第１のトランジスターの第１のゲートノードのバイアス電圧、第２のトランジスターの第２のゲートノードのバイアス電圧を、各々、第１、第２のバイアス電圧設定回路により設定することで、適切なクリップドサイン波を出力することが可能になる。 In this way, the bias voltage of the first gate node of the first transistor and the bias voltage of the second gate node of the second transistor are set by the first and second bias voltage setting circuits, respectively. Thus, an appropriate clipped sine wave can be output.
また本発明の一態様では、前記第１のバイアス電圧設定回路は、前記高電位側電源ノードと前記第１のゲートノードとの間に直列に設けれる第１の抵抗素子及び第１のスイッチ素子と、前記第１のゲートノードと前記低電位側電源ノードとの間に設けられる第２の抵抗素子を含み、前記第２のバイアス電圧設定回路は、前記高電位側電源ノードと前記第２のゲートノードとの間に直列に設けれる第３の抵抗素子及び第２のスイッチ素子と、前記第２のゲートノードと前記低電位側電源ノードとの間に設けられる第４の抵抗素子及び第３のスイッチ素子を含み、動作イネーブル状態では、前記第１のスイッチ素子及び前記第３のスイッチ素子がオン状態に設定され、前記第２のスイッチ素子がオフ状態に設定され、動作ディスエーブル状態では、前記第１のスイッチ素子及び前記第３のスイッチ素子がオフ状態に設定され、前記第２のスイッチ素子がオン状態に設定されてもよい。 In one embodiment of the present invention, the first bias voltage setting circuit includes a first resistor element and a first switch element provided in series between the high-potential-side power supply node and the first gate node. And a second resistance element provided between the first gate node and the low potential side power supply node, wherein the second bias voltage setting circuit includes the high potential side power supply node and the second potential source node. A third resistor element and a second switch element provided in series between the gate node and a fourth resistor element and a third resistor provided between the second gate node and the low potential side power supply node. In the operation enable state, the first switch element and the third switch element are set in the on state, the second switch element is set in the off state, and in the operation disable state. The first switch element and the third switching element is set to the OFF state, the second switching element may be set to the ON state.
このようにすれば、例えば第１のモードにおいてクリップドサイン波出力回路が動作ディスエーブル状態に設定されると、第１、第３のスイッチ素子がオフ状態に設定され、第２のスイッチ素子がオン状態に設定される。これにより、第１、第２のトランジスターをオフ状態に設定できるようになり、出力信号を非出力状態に設定することが可能になる。 In this way, for example, when the clipped sine wave output circuit is set in the operation disabled state in the first mode, the first and third switch elements are set in the OFF state, and the second switch element is set in the OFF state. Set to the on state. As a result, the first and second transistors can be set to the off state, and the output signal can be set to the non-output state.
また本発明の一態様では、前記第１のキャパシター及び前記第２のキャパシターは、ＭＩＭ（Metal-Insulator-Metal）構造のキャパシターにより構成され、ＭＩＭ構造の前記第１のキャパシターの上部電極が前記入力ノードに接続され、下部電極が前記第１のゲートノードに接続され、ＭＩＭ構造の前記第２のキャパシターの上部電極が前記入力ノードに接続され、下部電極が前記第２のゲートノードに接続されてもよい。 In the aspect of the invention, the first capacitor and the second capacitor may be configured by a capacitor having an MIM (Metal-Insulator-Metal) structure, and an upper electrode of the first capacitor having an MIM structure may be the input. A lower electrode is connected to the first gate node, an upper electrode of the second capacitor of the MIM structure is connected to the input node, and a lower electrode is connected to the second gate node. Also good.
このようにすれば、クリップドサイン波出力回路の入力ノードの寄生容量を減少させることができ、プリバッファーの充放電電力を減らすことができるため、無駄な電力の消費を抑えることが可能になる。 In this way, the parasitic capacitance of the input node of the clipped sine wave output circuit can be reduced, and the charge / discharge power of the prebuffer can be reduced, so that wasteful power consumption can be suppressed. .
また本発明の一態様では、前記第１の出力バッファーがクリップドサイン波の信号を出力するクリップドサイン波出力回路により構成され、前記第２の出力バッファーが、矩形波の信号を出力する矩形波出力回路により構成されてもよい。 According to another aspect of the present invention, the first output buffer includes a clipped sine wave output circuit that outputs a clipped sine wave signal, and the second output buffer outputs a rectangular wave signal. A wave output circuit may be used.
このようにすれば、第１の出力バッファーによりクリップドサイン波の信号を外部に供給すると共に、第２の出力バッファーにより矩形波の信号を外部に供給できるようになり、利便性を向上できる。 In this way, a clipped sine wave signal can be supplied to the outside by the first output buffer, and a rectangular wave signal can be supplied to the outside by the second output buffer, thereby improving convenience.
また本発明の一態様では、前記第１の出力バッファー及び前記第２の出力バッファーが動作ディスエーブル状態に設定された場合に、前記プリバッファーが動作ディスエーブル状態に設定されてもよい。 In the aspect of the invention, when the first output buffer and the second output buffer are set to the operation disabled state, the pre-buffer may be set to the operation disabled state.
このようにすれば、第１、第２の出力バッファーが動作ディスエーブル状態に設定され、第１、第２の出力信号が出力されていない場合に、プリバッファーが動作ディスエーブル状態に設定され、無駄な電力の消費を抑制できるようになる。 In this way, the first and second output buffers are set to the operation disabled state, and when the first and second output signals are not output, the pre-buffer is set to the operation disabled state, Useless power consumption can be suppressed.
また本発明の一態様では、前記バッファー回路は、前記プリバッファーからの信号が入力され、第３の出力信号を出力する第３の出力バッファーを含み、前記第１のモードでは、前記第１の出力バッファーが動作イネーブル状態に設定され、前記第２の出力バッファー及び前記第３の出力バッファーが動作ディスエーブル状態に設定され、前記第２のモードでは、前記第１の出力バッファー及び前記第２の出力バッファーが動作イネーブル状態に設定され、前記第３の出力バッファーが動作ディスエーブル状態に設定され、第３のモードでは、前記第１の出力バッファー、前記第２の出力バッファー及び前記第３の出力バッファーが動作イネーブル状態に設定され、前記第１のモードでは、前記プリバッファーの駆動能力が、前記第２のモードに比べて低い駆動能力に設定され、前記第２のモードでは、前記プリバッファーの駆動能力が、前記第３のモードに比べて低い駆動能力に設定されてもよい。 In the aspect of the invention, the buffer circuit includes a third output buffer that receives a signal from the pre-buffer and outputs a third output signal. In the first mode, the buffer circuit includes the first output buffer. The output buffer is set to an operation enable state, the second output buffer and the third output buffer are set to an operation disable state, and in the second mode, the first output buffer and the second output buffer are set. The output buffer is set to an operation enable state, the third output buffer is set to an operation disable state, and in the third mode, the first output buffer, the second output buffer, and the third output The buffer is set to an operation enable state, and in the first mode, the pre-buffer driving capability is set to the second mode. Is set to a lower drive capability than the, in the second mode, the driving capability of the pre-buffer may be set to a lower drive capability than that of the third mode.
このようにすれば、第３のモードでは、第１、第２、第３の出力バッファーが共に動作イネーブル状態に設定される。一方、第２のモードでは、第１、第２の出力バッファーが動作イネーブル状態に設定され、第３の出力バッファーが動作ディスエーブル状態に設定されると共に、プリバッファーの駆動能力が第３のモードに比べて低い駆動能力に設定される。従って、プリバッファーの駆動能力を、出力バッファーの負荷容量に応じた適切な駆動能力に設定でき、無駄な電力の消費やノイズによる悪影響等を抑制できるようになる。 In this way, in the third mode, the first, second, and third output buffers are all set to the operation enable state. On the other hand, in the second mode, the first and second output buffers are set to the operation enable state, the third output buffer is set to the operation disable state, and the driving capacity of the prebuffer is set to the third mode. It is set to a low driving ability compared to. Therefore, the drive capacity of the pre-buffer can be set to an appropriate drive capacity according to the load capacity of the output buffer, and it is possible to suppress unnecessary power consumption, adverse effects due to noise, and the like.
また本発明の一態様では、回路装置の対向する第１の辺及び第２の辺の間の境界線により区分される一方の領域を第１の領域とし、他方の領域を第２の領域とした場合に、前記振動子を接続するための第１の振動子用端子及び第２の振動子用端子が、前記第１の領域に配置され、前記第１の出力バッファーからの前記第１の出力信号が出力される第１の出力端子と、前記第２の出力バッファーからの前記第２の出力信号が出力される第２の出力端子が、前記第２の領域に配置され、前記発振回路及び前記バッファー回路が、前記第１の領域に配置されてもよい。 In one embodiment of the present invention, one region divided by a boundary line between the first side and the second side facing each other of the circuit device is a first region, and the other region is a second region. In this case, a first vibrator terminal and a second vibrator terminal for connecting the vibrator are disposed in the first region, and the first output from the first output buffer is provided. A first output terminal from which an output signal is output and a second output terminal from which the second output signal from the second output buffer is output are disposed in the second region, and the oscillation circuit The buffer circuit may be disposed in the first region.
このようなレイアウト配置によれば、第１、第２の出力端子と発振回路等の間の距離を離すことが可能になる。従って、第１、第２の出力端子の信号ノイズ等が、発振回路等の動作に悪影響を与える事態を抑制することが可能になる。 According to such a layout arrangement, the distance between the first and second output terminals and the oscillation circuit and the like can be increased. Accordingly, it is possible to suppress a situation in which signal noise or the like at the first and second output terminals adversely affects the operation of the oscillation circuit or the like.
また本発明の一態様では、回路装置の前記第１の辺及び前記第２の辺に交差する辺を第３の辺及び第４の辺とした場合に、前記第１の振動子用端子は、前記第３の辺に沿った第１の端子配置領域に配置され、前記第２の振動子用端子は、前記第４の辺に沿った第２の端子配置領域に配置され、前記第１の出力端子は、前記第３の辺に沿った前記第１の端子配置領域に配置され、前記第２の出力端子は、前記第４の辺に沿った前記第２の端子配置領域に配置されてもよい。 In one embodiment of the present invention, when the sides intersecting the first side and the second side of the circuit device are the third side and the fourth side, the first vibrator terminal is The second vibrator terminals are arranged in a second terminal arrangement region along the fourth side, and are arranged in the first terminal arrangement region along the third side. The output terminal is arranged in the first terminal arrangement region along the third side, and the second output terminal is arranged in the second terminal arrangement region along the fourth side. May be.
このようにすれば、第１の端子配置領域に配置される第１の振動子用端子と第１の出力端子との間の距離や、第２の端子配置領域に配置される第２の振動子用端子と第２の出力端子との間の距離を離すことが可能になる。従って、第１、第２の出力端子の信号ノイズ等が、第１、第２の振動子用端子の発振信号に対して悪影響を及ぼす事態等を抑制できるようになる。 In this way, the distance between the first vibrator terminal arranged in the first terminal arrangement area and the first output terminal, or the second vibration arranged in the second terminal arrangement area. A distance between the child terminal and the second output terminal can be increased. Accordingly, it is possible to suppress a situation in which signal noise or the like of the first and second output terminals adversely affects the oscillation signals of the first and second vibrator terminals.
また本発明の一態様では、前記第１の端子配置領域では、前記第１の振動子用端子と前記第１の出力端子の間に、高電位側電源及び低電位側電源の一方の電源用の第１の電源端子が配置され、前記第２の端子配置領域では、前記第２の振動子用端子と前記第２の出力端子の間に、前記一方とは異なる他方の電源用の第２の電源端子が配置されてもよい。 In one embodiment of the present invention, in the first terminal arrangement region, one of a high potential side power source and a low potential side power source is provided between the first vibrator terminal and the first output terminal. The first power supply terminal is disposed, and in the second terminal placement region, the second power supply second different from the one is provided between the second vibrator terminal and the second output terminal. Power supply terminals may be arranged.
このようにすれば、第１の振動子用端子と第１の出力端子の間に第１の電源端子が配置され、第２の振動子用端子と第２の出力端の間に第２の電源端子が配置されるようになる。従って、第１の振動子用端子と第１の出力端子の間の距離や、第２の振動子用端子と第２の出力端子の間の距離を離して信号ノイズの悪影響等を低減できるようになる。 In this way, the first power supply terminal is arranged between the first vibrator terminal and the first output terminal, and the second vibrator terminal and the second output terminal are connected to the second power supply terminal. A power supply terminal is arranged. Accordingly, the distance between the first vibrator terminal and the first output terminal or the distance between the second vibrator terminal and the second output terminal can be increased to reduce the adverse effects of signal noise and the like. become.
また本発明の他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。 Another aspect of the invention relates to an electronic device including any one of the circuit devices described above.
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。 Hereinafter, preferred embodiments of the present invention will be described in detail. The present embodiment described below does not unduly limit the contents of the present invention described in the claims, and all the configurations described in the present embodiment are indispensable as means for solving the present invention. Not necessarily.
１．構成
図１に本実施形態の回路装置（ＩＣ）の第１の構成例を示す。この回路装置は発振回路１０、バッファー回路２０を含む。また制御回路３０、メモリー４０、温度補償電圧発生回路５０を含むことができる。なお回路装置の構成は図１の構成には限定されず、その一部の構成要素（例えば温度補償電圧発生回路）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
1. Configuration FIG. 1 shows a first configuration example of a circuit device (IC) of this embodiment. This circuit device includes an
発振回路１０は、振動子ＸＴＡＬ（圧電振動子、水晶振動子）に接続される。具体的には第１、第２の振動子用端子ＴＸ１、ＴＸ２（振動子用パッド）を介して振動子ＸＴＡＬに接続される。発振回路１０は、電圧を印加することで固有振動を起こす振動子ＸＴＡＬを一定の周波数で発振させるための回路である。この発振回路１０は、端子ＴＸ１が入力ノードに接続され、端子ＴＸ２が出力ノードに接続される増幅回路などにより実現できる。
The
バッファー回路２０は、発振回路１０からの発振信号ＳＳＣをバッファリングする回路である。即ち外部の負荷を十分に駆動できるように信号のバッファリングを行う。バッファー回路２０により、バッファリングされた信号は、第１、第２の出力信号ＳＱ１、ＳＱ２として第１、第２の出力端子ＴＱ１、ＴＱ２を介して外部に出力される。
The
制御回路３０は、発振回路１０、バッファー回路２０、メモリー４０、温度補償電圧発生回路５０の制御を行う。また外部とのインターフェース処理なども行う。この制御回路３０は、例えばスタンダードセルやゲートアレイ等のロジック回路により実現される。
The
メモリー４０は、回路装置の動作に必要な各種の情報を記憶する。例えば温度補償電圧発生回路５０が温度補償処理を行うために必要な情報等を記憶する。
The
温度補償電圧発生回路５０は、ＴＣＸＯを実現するための温度補償電圧を発生して、発振回路１０に出力する。これにより発振周波数の温度補償が実現される。
The temperature compensation
バッファー回路２０は、プリバッファーＰＢＦと第１、第２の出力バッファーＱＢＦ１、ＱＢＦ２を含む。
The
プリバッファーＰＢＦには、発振回路１０からの発振信号ＳＳＣが入力される。具体的には、発振回路１０からの正弦波の発振信号ＳＳＣは、ＤＣカット用のキャパシターＣＢを介してプリバッファーＰＢＦに入力される。そしてプリバッファーＰＢＦは、バッファリングした信号を第１、第２の出力バッファーＱＢＦ１、ＱＢＦ２に出力する。
The oscillation signal SSC from the
第１の出力バッファーＱＢＦ１は、プリバッファーＰＢＦからの信号ＳＰＢが入力され、第１の出力信号ＳＱ１を出力する。具体的には第１の出力信号ＳＱ１を第１の出力端子ＴＱ１を介して外部（回路装置の外部デバイス）に出力する。第２の出力バッファーＱＢＦ２は、プリバッファーＰＢＦからの信号ＳＰＢが入力され、第２の出力信号ＳＱ２を出力する。具体的には第２の出力バッファーＱＢＦ２には、プリバッファーＰＢＦからの信号ＳＰＢがスイッチ回路ＳＷＹを介して入力され、第２の出力信号ＳＱ２を第２の出力端子ＴＱ２を介して外部に出力する。 The first output buffer QBF1 receives the signal SPB from the pre-buffer PBF and outputs the first output signal SQ1. Specifically, the first output signal SQ1 is output to the outside (an external device of the circuit device) via the first output terminal TQ1. The second output buffer QBF2 receives the signal SPB from the pre-buffer PBF and outputs a second output signal SQ2. Specifically, the signal SPB from the pre-buffer PBF is input to the second output buffer QBF2 via the switch circuit SWY, and the second output signal SQ2 is output to the outside via the second output terminal TQ2. .
そして本実施形態では、第１のモード（第１の状態）では、第１の出力バッファーＱＢＦ１が動作イネーブル状態（信号出力状態）に設定され、第２の出力バッファーＱＢＦ２が動作ディスエーブル状態（信号非出力状態）に設定される。一方、第２のモード（第２の状態）では、第１の出力バッファーＱＢＦ１及び第２の出力バッファーＱＢＦ２が動作イネーブル状態に設定される。そして第１のモードでは、プリバッファーＰＢＦの駆動能力（電流駆動能力）が、第２のモードに比べて低い駆動能力に設定される。 In the present embodiment, in the first mode (first state), the first output buffer QBF1 is set to the operation enable state (signal output state), and the second output buffer QBF2 is set to the operation disable state (signal Non-output state). On the other hand, in the second mode (second state), the first output buffer QBF1 and the second output buffer QBF2 are set to the operation enabled state. In the first mode, the driving capability (current driving capability) of the pre-buffer PBF is set to be lower than that in the second mode.
出力バッファーＱＢＦ１、ＱＢＦ２が動作イネーブル状態に設定されると、ＱＢＦ１、ＱＢＦ２が出力信号ＳＱ１、ＳＱ２を出力するようになる。一方、出力バッファーＱＢＦ１、ＱＢＦ２が動作ディスエーブル状態に設定されると、ＱＢＦ１、ＱＢＦ２が出力信号ＳＱ１、ＳＱ２を出力しなくなる。この動作イネーブル状態、動作ディスエーブル状態の制御は、制御回路３０からの制御信号により実現される。またプリバッファーＰＢＦの駆動能力の制御も、制御回路３０からの制御信号により実現される。例えばプリバッファーＰＢＦの駆動能力の制御は、ＰＢＦの出力トランジスターの駆動能力（電流駆動能力、Ｗ／Ｌ）を制御することで実現される。
When the output buffers QBF1 and QBF2 are set to the operation enable state, the QBF1 and QBF2 output the output signals SQ1 and SQ2. On the other hand, when the output buffers QBF1 and QBF2 are set to the operation disabled state, the QBF1 and QBF2 do not output the output signals SQ1 and SQ2. The control of the operation enable state and the operation disable state is realized by a control signal from the
またバッファー回路２０はスイッチ回路ＳＷＹを含む。このスイッチ回路ＳＷＹは、プリバッファーＰＢＦの出力ノードと第２の出力バッファーＱＢＦ２の入力ノードとの間に設けられる。そしてスイッチ回路ＳＷＹは、第１のモードではオフ状態に設定され、第２のモードではオン状態に設定される。即ち、第１のモードでは、出力バッファーＱＢＦ２が動作ディスエーブル状態に設定されると共に、スイッチ回路ＳＷＹがオフ状態になる。これにより、プリバッファーＰＢＦの出力ノードから出力バッファーＱＢＦ２が切り離される。この時、プリバッファーＰＢＦの駆動能力は低い駆動能力に設定される。一方、第２のモードでは、出力バッファーＱＢＦ２が動作イネーブル状態に設定されると共に、スイッチ回路ＳＷＹがオン状態になる。これにより、プリバッファーＰＢＦの出力ノードに出力バッファーＱＢＦ２が接続されるようになる。
The
なお、プリバッファーＰＢＦの出力ノードと出力バッファーＱＢＦ１の間にスイッチ回路を設けてもよい。 A switch circuit may be provided between the output node of the pre-buffer PBF and the output buffer QBF1.
また図１において、出力バッファーＱＢＦ１、ＱＢＦ２が共に動作ディスエーブル状態に設定された場合には、プリバッファーＰＢＦも動作ディスエーブル状態に設定されることが望ましい。このようにプリバッファーＰＢＦを動作ディスエーブル状態に設定すれば、動作ディスエーブル状態に設定された出力バッファーＱＢＦ１、ＱＢＦ２のみならず、プリバッファーＰＢＦにおいても、無駄に電力が消費されたり、ＥＭＩノイズ等を発生してしまう事態を抑制できる。即ち、出力バッファーＱＢＦ１、ＱＢＦ２が共に動作ディスエーブル状態に設定された場合には、出力信号ＳＱ１、ＳＱ２を外部に出力する必要がない。このため、出力バッファーＱＢＦ１、ＱＢＦ２に信号ＳＰＢを供給するプリバッファーＰＢＦについても動作ディスエーブル状態に設定することで、無駄な電力消費を抑制する。 In FIG. 1, when both the output buffers QBF1 and QBF2 are set to the operation disabled state, it is desirable that the pre-buffer PBF is also set to the operation disabled state. If the pre-buffer PBF is set to the operation disabled state in this way, power is wasted in the pre-buffer PBF as well as the output buffers QBF1 and QBF2 set to the operation disabled state, EMI noise, etc. Can be prevented. That is, when the output buffers QBF1 and QBF2 are both set to the operation disabled state, it is not necessary to output the output signals SQ1 and SQ2 to the outside. For this reason, the pre-buffer PBF that supplies the signal SPB to the output buffers QBF1 and QBF2 is also set to the operation disabled state, thereby suppressing unnecessary power consumption.
図２に本実施形態の回路装置の第２の構成例を示す。図１の第１の構成例との相違点は、図２ではバッファー回路２０に更に第３の出力バッファーＱＢＦ３が設けられている点である。
FIG. 2 shows a second configuration example of the circuit device according to the present embodiment. The difference from the first configuration example of FIG. 1 is that a third output buffer QBF3 is further provided in the
第３の出力バッファーＱＢＦ３は、プリバッファーＰＢＦからの信号ＳＰＢが入力され、第３の出力信号ＳＱ３を出力する。具体的には第３の出力バッファーＱＢＦ３は、プリバッファーＰＢＦからの信号ＳＰＢがスイッチ回路ＳＷＺを介して入力され、第３の出力信号ＳＱ３を第３の出力端子ＴＱ３を介して外部に出力する。 The third output buffer QBF3 receives the signal SPB from the pre-buffer PBF and outputs a third output signal SQ3. Specifically, the signal SPB from the pre-buffer PBF is input to the third output buffer QBF3 via the switch circuit SWZ, and the third output signal SQ3 is output to the outside via the third output terminal TQ3.
図３は、図２の第２の構成例の動作を説明する図である。図３に示すように、第１のモードＭ１では、出力バッファーＱＢＦ１が動作イネーブル状態に設定され、出力バッファーＱＢＦ２及びＱＢＦ３が動作ディスエーブル状態に設定される。一方、第２のモードＭ２では、出力バッファーＱＢＦ１及びＱＢＦ２が動作イネーブル状態に設定され、出力バッファーＱＢＦ３が動作ディスエーブル状態に設定される。また、第３のモードＭ３では、出力バッファーＱＢＦ１、ＱＢＦ２及びＱＢＦ３が動作イネーブル状態に設定される。 FIG. 3 is a diagram for explaining the operation of the second configuration example of FIG. As shown in FIG. 3, in the first mode M1, the output buffer QBF1 is set to the operation enable state, and the output buffers QBF2 and QBF3 are set to the operation disable state. On the other hand, in the second mode M2, the output buffers QBF1 and QBF2 are set to the operation enabled state, and the output buffer QBF3 is set to the operation disabled state. In the third mode M3, the output buffers QBF1, QBF2, and QBF3 are set to the operation enabled state.
なお、第１、第２、第３のモードの選択は、不図示の設定用外部端子で設定してもよいし、メモリーブロック内の不揮発領域の記憶した値で設定してもよい。 The selection of the first, second, and third modes may be set by a setting external terminal (not shown) or may be set by a value stored in a nonvolatile area in the memory block.
そして第１のモードＭ１では、プリバッファーＰＢＦの駆動能力が、第２のモードＭ２に比べて低い駆動能力に設定される。また、第２のモードＭ２では、プリバッファーＰＢＦの駆動能力が、第３のモードＭ３に比べて低い駆動能力に設定される。 In the first mode M1, the driving capability of the pre-buffer PBF is set to be lower than that in the second mode M2. In the second mode M2, the driving capability of the pre-buffer PBF is set to be lower than that in the third mode M3.
即ち、全ての出力バッファーＱＢＦ１、ＱＢＦ２、ＱＢＦ３が動作イネーブル状態に設定される第３のモードＭ３では、プリバッファーＰＢＦの駆動能力が最も大きくなる。一方、出力バッファーＱＢＦ１のみが動作イネーブル状態に設定される第１のモードＭ１では、プリバッファーＰＢＦの駆動能力が最も小さくなる。そして出力バッファーＱＢＦ１、ＱＢＦ２が動作イネーブル状態に設定され、出力バッファーＱＢＦ３が動作ディスエーブル状態に設定される第２のモードＭ２では、プリバッファーＰＢＦの駆動能力は、第１のモードＭ１と第３のモードＭ３の駆動能力の中間の駆動能力になる。 In other words, in the third mode M3 in which all the output buffers QBF1, QBF2, and QBF3 are set to the operation enabled state, the driving capacity of the pre-buffer PBF is maximized. On the other hand, in the first mode M1 in which only the output buffer QBF1 is set to the operation enable state, the driving capability of the pre-buffer PBF is the smallest. In the second mode M2 in which the output buffers QBF1 and QBF2 are set to the operation enable state and the output buffer QBF3 is set to the operation disable state, the drive capacity of the prebuffer PBF is the same as that of the first mode M1 and the third mode. The driving ability is intermediate to that of mode M3.
なおバッファー回路２０が含むスイッチ回路ＳＷＺは、プリバッファーＰＢＦの出力ノードと出力バッファーＱＢＦ３の入力ノードとの間に設けられる。そしてスイッチ回路ＳＷＺは、第１、第２のモードＭ１、Ｍ２ではオフ状態に設定され、第３のモードＭ３ではオン状態に設定される。即ち、第１、第２のモードＭ１、Ｍ２では、出力バッファーＱＢＦ３が動作ディスエーブル状態に設定されると共に、スイッチ回路ＳＷＺがオフ状態になることで、プリバッファーＰＢＦの出力ノードから出力バッファーＱＢＦ３が切り離される。一方、第３のモードＭ３では、出力バッファーＱＢＦ３が動作イネーブル状態に設定されると共に、スイッチ回路ＳＷＺがオン状態になることで、プリバッファーＰＢＦの出力ノードに出力バッファーＱＢＦ３が接続されるようになる。
The switch circuit SWZ included in the
また図２において、出力バッファーＱＢＦ１、ＱＢＦ２、ＱＢＦ３が共に動作ディスエーブル状態に設定された場合には、プリバッファーＰＢＦも動作ディスエーブル状態に設定されることが望ましい。こうすることで、動作ディスエーブル状態に設定された出力バッファーＱＢＦ１、ＱＢＦ２、ＱＢＦ３のみならず、プリバッファーＰＢＦにおいても、無駄に電力が消費されたり、ＥＭＩノイズ等が発生してしまう事態を抑制できる。 In FIG. 2, when all of the output buffers QBF1, QBF2, and QBF3 are set in the operation disabled state, it is desirable that the prebuffer PBF is also set in the operation disabled state. By doing so, not only the output buffers QBF1, QBF2, and QBF3 set to the operation disabled state but also the prebuffer PBF can suppress a situation where power is wasted and EMI noise or the like is generated. .
図４（Ａ）〜図４（Ｃ）に出力バッファーの出力信号の信号波形例を示す。図４（Ａ）では、出力バッファーＱＢＦ１は、クリップドサイン波出力回路により構成され、クリップドサイン波の出力信号ＳＱ１を出力している。同様に出力バッファーＱＢＦ２もクリップドサイン波出力回路により構成され、クリップドサイン波の出力信号ＳＱ２を出力している。ここでクリップドサイン波は、正弦波の高電位側（上端）と低電位側（下端）を電圧クリップさせた波形（振幅制限波形）である。このクリップドサイン波を用いれば、上下に電圧クリップされた電圧部分が余裕となって、外部デバイス側の負荷が変動しても、出力信号の電圧振幅の変動を最小限に抑えることができるというメリットがある。 4A to 4C show signal waveform examples of the output signal of the output buffer. In FIG. 4A, the output buffer QBF1 is composed of a clipped sine wave output circuit, and outputs a clipped sine wave output signal SQ1. Similarly, the output buffer QBF2 is also composed of a clipped sine wave output circuit, and outputs an output signal SQ2 of a clipped sine wave. Here, the clipped sine wave is a waveform (amplitude limited waveform) obtained by voltage clipping the high potential side (upper end) and the low potential side (lower end) of the sine wave. If this clipped sine wave is used, the voltage portion that is voltage clipped up and down has a margin, and even if the load on the external device side fluctuates, fluctuations in the voltage amplitude of the output signal can be minimized. There are benefits.
一方、図４（Ｂ）では、出力バッファーＱＢＦ１は、クリップドサイン波出力回路により構成され、クリップドサイン波の出力信号ＳＱ１を出力しているのに対して、出力バッファーＱＢＦ２は、矩形波出力回路により構成され、矩形波（方形波）の信号ＳＱ２を出力している。例えばクリップドサイン波は矩形波に比べると高調波成分が少ない。従って、回路装置が実装される回路基板等において、クリップドサイン波の信号線を引き回しても、矩形波の信号線を引き回す場合に比べて、ＥＭＩノイズ等の発生を抑えることを期待できる。しかしながら、ＥＭＩノイズの発生等がそれほど問題にならない信号経路では、クリップドサイン波ではなく矩形波の信号の出力を、ユーザーが望む場合もある。従って、図４（Ｂ）のように、クリップドサイン波の出力信号ＳＱ１と矩形波の出力信号ＳＱ２の両方を出力可能にすることで、このようなユーザーの要望に応えることができる。 On the other hand, in FIG. 4B, the output buffer QBF1 is configured by a clipped sine wave output circuit and outputs an output signal SQ1 of a clipped sine wave, whereas the output buffer QBF2 has a rectangular wave output. The circuit is configured to output a rectangular wave (square wave) signal SQ2. For example, clipped sine waves have fewer harmonic components than rectangular waves. Accordingly, even when a clipped sine wave signal line is routed on a circuit board or the like on which a circuit device is mounted, it can be expected that generation of EMI noise or the like is suppressed as compared with a case where a rectangular wave signal line is routed. However, in a signal path where generation of EMI noise or the like is not a problem, the user may desire to output a rectangular wave signal instead of a clipped sine wave. Therefore, as shown in FIG. 4B, by enabling output of both the clipped sine wave output signal SQ1 and the rectangular wave output signal SQ2, it is possible to meet such user demands.
また図４（Ｃ）では、出力バッファーＱＢＦ１、ＱＢＦ２はクリップドサイン波の出力信号ＳＱ１を出力し、出力バッファーＱＢＦ３は矩形波の信号ＳＱ３を出力している。こうすることで、２本のクリップドサイン波の信号出力と１本の矩形波の信号出力を必要とするユーザーの要望に応えることができる。なお図４（Ｃ）において、出力バッファーＱＢＦ３もクリップドサイン波の信号ＳＱ３を出力するようにしてもよい。 In FIG. 4C, the output buffers QBF1 and QBF2 output a clipped sine wave output signal SQ1, and the output buffer QBF3 outputs a rectangular wave signal SQ3. By doing so, it is possible to meet the needs of users who need two clipped sine wave signal outputs and one rectangular wave signal output. In FIG. 4C, the output buffer QBF3 may also output a clipped sine wave signal SQ3.
以上の本実施形態の回路装置によれば以下のような効果が得られる。前述のようにＴＣＸＯなどの発振器では、多出力機能への要望が高まっている。このような発振器の多出力機能を実現する比較例の手法として、プリバッファーＰＢＦに複数の出力バッファーＱＢＦ１〜ＱＢＦ３を接続する一方で、スイッチ回路ＳＷＹ、ＳＷＺを設けずに、プリバッファーＰＢＦの駆動能力についても変更しない手法が考えられる。 According to the circuit device of the present embodiment described above, the following effects can be obtained. As described above, there is an increasing demand for a multi-output function in an oscillator such as a TCXO. As a comparative example for realizing the multi-output function of such an oscillator, a plurality of output buffers QBF1 to QBF3 are connected to the prebuffer PBF, while the switch buffers SWY and SWZ are not provided, and the driving capability of the prebuffer PBF is provided. It is possible to consider a method that does not change the above.
しかしながら、この比較例の手法では、図３に示すようにモードＭ１〜Ｍ３が切り替わった場合にも、プリバッファーＰＢＦに対して全ての出力バッファーＱＢＦ１〜ＱＢＦ３が常時接続され、ユーザーの使用条件に関わらずに、出力バッファーＱＢＦ１〜ＱＢＦ３から信号ＳＱ１〜ＳＱ３が出力されることになる。 However, in the method of this comparative example, all the output buffers QBF1 to QBF3 are always connected to the prebuffer PBF even when the modes M1 to M3 are switched as shown in FIG. Instead, the signals SQ1 to SQ3 are output from the output buffers QBF1 to QBF3.
この場合に、比較例の手法では、例えば出力バッファーＱＢＦ１〜ＱＢＦ３に動作イネーブル／動作ディスエーブルの機能を設けたとしても、プリバッファーＰＢＦの駆動能力は、全ての出力バッファーＱＢＦ１〜ＱＢＦ３を駆動できる能力に設定される。このようなプリバッファーＰＢＦの大きな駆動能力は、図３のモードＭ３のように全ての出力バッファーＱＢＦ１〜ＱＢＦ３が動作イネーブル状態に設定されている場合には、ユーザーの仕様に適合した信号ＳＱ１〜ＳＱ３を出力するために必要となる。即ち、全ての出力バッファーＱＢＦ１〜ＱＢＦ３から信号ＳＱ１〜ＳＱ３が出力される場合に、プリバッファーＰＢＦの駆動能力が低いと、プリバッファーＰＢＦが、出力バッファーＱＢＦ１〜ＱＢＦ３の入力負荷を十分に駆動できなくなり、信号ＳＱ１〜ＳＱ３に対して要求される仕様を満たすことができないおそれがあるからである。 In this case, in the method of the comparative example, even if the output buffers QBF1 to QBF3 are provided with an operation enable / disable function, for example, the prebuffer PBF has a drive capability that can drive all the output buffers QBF1 to QBF3. Set to Such a large driving capability of the pre-buffer PBF is that when all the output buffers QBF1 to QBF3 are set in the operation enable state as in the mode M3 in FIG. Is required to output. That is, when the signals SQ1 to SQ3 are output from all the output buffers QBF1 to QBF3, if the drive capacity of the prebuffer PBF is low, the prebuffer PBF cannot sufficiently drive the input load of the output buffers QBF1 to QBF3. This is because the specifications required for the signals SQ1 to SQ3 may not be satisfied.
しかしながら、モードＭ１、Ｍ２のように、出力バッファーＱＢＦ２やＱＢＦ３が動作ディスエーブル状態に設定され、信号ＳＱ２、ＳＱ３が出力されていない状況で、プリバッファーＰＢＦの駆動能力が高すぎると、無駄な電力が消費されてしまう。即ち、出力バッファーＱＢＦ２やＱＢＦ３が動作ディスエーブル状態に設定されていても、プリバッファーＰＢＦから見た負荷は変わらず、プリバッファーＰＢＦは、全出力バッファーを駆動できる能力で出力バッファーの入力負荷を駆動することになり、不要な電力消費を招く。 However, if the output buffers QBF2 and QBF3 are set to the operation disabled state and the signals SQ2 and SQ3 are not output as in the modes M1 and M2, the power consumption is wasted if the prebuffer PBF drive capability is too high. Will be consumed. That is, even when the output buffers QBF2 and QBF3 are set to the operation disabled state, the load seen from the prebuffer PBF does not change, and the prebuffer PBF drives the input load of the output buffer with the ability to drive all the output buffers. This leads to unnecessary power consumption.
この点、本実施形態によれば、図３のモードＭ１、Ｍ２のように出力バッファーＱＢＦ２やＱＢＦ３が動作ディスエーブル状態の場合には、プリバッファーＰＢＦの駆動能力が低く設定される。従って、プリバッファーＰＢＦは、モードＭ１、Ｍ２では、モードＭ３のような最大の駆動能力で駆動しなくても済むようになり、無駄な電力の消費を抑えることができる。 In this regard, according to the present embodiment, when the output buffers QBF2 and QBF3 are in the operation disabled state as in the modes M1 and M2 of FIG. 3, the driving capacity of the prebuffer PBF is set low. Therefore, the pre-buffer PBF does not need to be driven with the maximum driving capability as in the mode M3 in the modes M1 and M2, and wasteful power consumption can be suppressed.
また、モードＭ１、Ｍ２では、アナログのスイッチ回路ＳＷＹやＳＷＺがオフ状態になるため、プリバッファーＰＢＦの出力から出力バッファーＱＢＦ２やＱＢＦ３の入力ラインが切り離される。このように入力ラインが切り離されることで、プリバッファーＰＢＦから見た負荷が軽くなるため、図３のようにプリバッファーＰＢＦの駆動能力を低くしても、駆動能力が不十分になってしまう問題は生じなくなる。即ちアナログのスイッチ回路ＳＷＹやＳＷＺのオン・オフに連動してプリバッファーＰＢＦの駆動能力を調整することで、最適な負荷及び駆動能力でのプリバッファーＰＢＦの駆動が可能になる。 In modes M1 and M2, the analog switch circuits SWY and SWZ are turned off, so that the input lines of the output buffers QBF2 and QBF3 are disconnected from the output of the pre-buffer PBF. Since the load seen from the pre-buffer PBF is reduced by disconnecting the input line in this way, even if the driving capacity of the pre-buffer PBF is lowered as shown in FIG. 3, the driving capacity becomes insufficient. Will no longer occur. That is, by adjusting the driving capability of the pre-buffer PBF in conjunction with the on / off of the analog switch circuits SWY and SWZ, the pre-buffer PBF can be driven with an optimum load and driving capability.
またプリバッファーＰＢＦの駆動能力と、出力バッファーＱＢＦ１〜ＱＢＦ３の負荷容量とが整合していないと、出力信号に高調波が発生する問題が生じる。これは、特に図４（Ａ）〜図４（Ｃ）で説明したようなクリップドサイン波の出力信号の場合に深刻な問題になる。 Further, if the driving capability of the pre-buffer PBF and the load capacity of the output buffers QBF1 to QBF3 are not matched, there arises a problem that harmonics are generated in the output signal. This becomes a serious problem particularly in the case of an output signal of a clipped sine wave as described with reference to FIGS. 4 (A) to 4 (C).
例えば図５（Ａ）は、モードＭ１〜Ｍ３の切換に応じてプリバッファーＰＢＦの駆動能力を変化させなかった場合の出力信号の高調波特性である。図５（Ａ）のようにプリバッファーＰＢＦの駆動能力を変化させなかった場合には、偶数次の高調波が大きくなってしまう。 For example, FIG. 5A shows the harmonic characteristics of the output signal when the driving capability of the pre-buffer PBF is not changed according to the switching of the modes M1 to M3. When the driving capability of the pre-buffer PBF is not changed as shown in FIG. 5A, even-order harmonics become large.
これに対して、図５（Ｂ）は、モードＭ１〜Ｍ３の切換に応じて図３に示すようにプリバッファーＰＢＦの駆動能力を変化させた場合の出力信号の高調波特性である。図５（Ｂ）に示すように、プリバッファーＰＢＦの駆動能力を変化させることで、図５（Ａ）の場合に比べて偶数次の高調波を抑制できる。従って、モードＭ１〜Ｍ３に応じてプリバッファーＰＢＦの駆動能力を変化させることで、ＥＭＩノイズの低減等を図れるようになる。 On the other hand, FIG. 5B shows the harmonic characteristics of the output signal when the driving capability of the pre-buffer PBF is changed as shown in FIG. 3 according to the switching of the modes M1 to M3. As shown in FIG. 5B, by changing the driving ability of the pre-buffer PBF, even-order harmonics can be suppressed as compared with the case of FIG. Therefore, EMI noise can be reduced by changing the driving capability of the pre-buffer PBF according to the modes M1 to M3.
以上のように本実施形態によれば、複数の出力バッファーを設け、非動作となる出力バッファーについては、その入力側に設けられたアナログのスイッチ回路をオフさせると共に、それに連動してプリバッファーの能力も調整している。これにより、回路動作の無駄をなくして低消費電力化を図ると共に、プリバッファーから出力バッファーへの信号供給も安定して行うことができることから、発振器としての安定した出力を得ることが可能になる。 As described above, according to the present embodiment, a plurality of output buffers are provided, and for an inactive output buffer, an analog switch circuit provided on the input side is turned off, and in conjunction with this, the pre-buffer The ability is also adjusted. As a result, it is possible to reduce the power consumption by eliminating the waste of the circuit operation and to stably supply the signal from the pre-buffer to the output buffer, so that a stable output as an oscillator can be obtained. .
２．具体的回路構成
次に出力バッファーやプリバッファーの具体的な回路構成例について説明する。図６にクリップドサイン波出力回路により構成される出力バッファーＱＢＦ１や、プリバッファーＰＢＦの回路構成例を示す。なお出力バッファーＱＢＦ２がクリップドサイン波出力回路により構成される場合には、図６のＱＢＦ１と同様の構成になる。
2. Specific Circuit Configuration Next, a specific circuit configuration example of the output buffer and the pre-buffer will be described. FIG. 6 shows a circuit configuration example of the output buffer QBF1 constituted by the clipped sine wave output circuit and the pre-buffer PBF. When the output buffer QBF2 is configured by a clipped sine wave output circuit, the configuration is the same as that of QBF1 in FIG.
図６に示すように、出力バッファーＱＢＦ１を構成するクリップドサイン波出力回路は、第１、第２のトランジスターＴＡ１、ＴＡ２、第１、第２のバイアス電圧設定回路ＢＡＳ１、ＢＡＳ２、第１、第２のキャパシターＣＡ１、ＣＡ２を含む。 As shown in FIG. 6, the clipped sine wave output circuit constituting the output buffer QBF1 includes first and second transistors TA1, TA2, first and second bias voltage setting circuits BAS1, BAS2, first, first, and second. 2 capacitors CA1 and CA2.
トランジスターＴＡ１は、ＶＤＤノード（広義には高電位側電源ノード）と出力ノードＮＡＱとの間に設けられる。トランジスターＴＡ２は、出力ノードＮＡＱとＶＳＳノード（広義には低電位側電源ノード）との間に設けられる。例えばトランジスターＴＡ１はＮ型トランジスター（第１導電型トランジスター）であり、トランジスターＴＡ２はＰ型トランジスターである。なおＶＤＤノードとトランジスターＴＡ１の間に電圧調整回路等を設けてもよい。 The transistor TA1 is provided between the VDD node (high potential side power supply node in a broad sense) and the output node NAQ. The transistor TA2 is provided between the output node NAQ and the VSS node (low potential side power supply node in a broad sense). For example, the transistor TA1 is an N-type transistor (first conductivity type transistor), and the transistor TA2 is a P-type transistor. Note that a voltage adjustment circuit or the like may be provided between the VDD node and the transistor TA1.
バイアス電圧設定回路ＢＡＳ１は、トランジスターＴＡ１のゲートノードである第１のゲートノードＮＧ１に対してバイアス電圧を設定する回路である。このバイアス電圧設定回路ＢＡＳ１は、例えばＶＤＤノードとＶＳＳノードの間に直列に設けられる第１、第２の抵抗素子ＲＡ１、ＲＡ２を含む。これによりＶＤＤ−ＶＳＳ間を抵抗素子ＲＡ１、ＲＡ２で抵抗分割した電圧が、バイアス電圧としてゲートノードＮＧ１に印加されるようになる。 The bias voltage setting circuit BAS1 is a circuit that sets a bias voltage for the first gate node NG1, which is the gate node of the transistor TA1. The bias voltage setting circuit BAS1 includes first and second resistance elements RA1 and RA2 provided in series between, for example, a VDD node and a VSS node. As a result, a voltage obtained by resistance-dividing between VDD and VSS by the resistance elements RA1 and RA2 is applied to the gate node NG1 as a bias voltage.
バイアス電圧設定回路ＢＡＳ２は、トランジスターＴＡ２のゲートノードである第２のゲートノードＮＧ２に対してバイアス電圧を設定する回路である。このバイアス電圧設定回路ＢＡＳ２は、例えばゲートノードＮＧ２とＶＳＳノードの間に設けられる第４の抵抗素子ＲＡ４を含む。 The bias voltage setting circuit BAS2 is a circuit that sets a bias voltage for the second gate node NG2, which is the gate node of the transistor TA2. The bias voltage setting circuit BAS2 includes, for example, a fourth resistance element RA4 provided between the gate node NG2 and the VSS node.
キャパシターＣＡ１は、プリバッファーＰＢＦからの信号が入力される入力ノードＮＡＩとゲートノードＮＧ１との間に設けられる。キャパシターＣＡ２は、入力ノードＮＡＩとゲートノードＮＧ２との間に設けられる。これらのキャパシターＣＡ１、ＣＡ２はＤＣカット用（ＡＣカップリング用）のキャパシターである。 Capacitor CA1 is provided between input node NAI to which a signal from pre-buffer PBF is input and gate node NG1. Capacitor CA2 is provided between input node NAI and gate node NG2. These capacitors CA1 and CA2 are capacitors for DC cut (for AC coupling).
スイッチ回路ＳＷＸは、プリバッファーＰＢＦの出力ノードＮＢＱと出力バッファーＱＢＦ１の入力ノードＮＡＩの間に設けられる。スイッチ回路ＳＷＸはトランスファーゲートにより構成され、トランスファーゲートのＮ型トランジスターのゲートにはスイッチ制御信号ＳＸが入力され、Ｐ型トランジスターのゲートにはスイッチ制御信号ＸＳＸが入力される。なお信号ＸＳＸの先頭の「Ｘ」は負論理の信号であることを意味する。 The switch circuit SWX is provided between the output node NBQ of the pre-buffer PBF and the input node NAI of the output buffer QBF1. The switch circuit SWX includes a transfer gate. A switch control signal SX is input to the gate of the N-type transistor of the transfer gate, and a switch control signal XSX is input to the gate of the P-type transistor. The leading “X” of the signal XSX means a negative logic signal.
スイッチ回路ＳＷＹは、プリバッファーＰＢＦの出力ノードＮＢＱと出力バッファーＱＢＦ２の入力ノードの間に設けられる。スイッチ回路ＳＷＹはトランスファーゲートにより構成され、トランスファーゲートのＮ型トランジスターのゲートにはスイッチ制御信号ＳＹが入力され、Ｐ型トランジスターのゲートには負論理のスイッチ制御信号ＸＳＹが入力される。 The switch circuit SWY is provided between the output node NBQ of the pre-buffer PBF and the input node of the output buffer QBF2. The switch circuit SWY includes a transfer gate. A switch control signal SY is input to the gate of the N-type transistor of the transfer gate, and a negative logic switch control signal XSY is input to the gate of the P-type transistor.
プリバッファーＰＢＦは、インバーター回路ＩＶＢ１とＩＶＢ２を含む。インバーター回路ＩＶＢ１の出力は抵抗素子ＲＢを介してＩＶＢ１の入力に帰還される。これにより、発振回路１０からキャパシターＣＢを介して入力されるＡＣの信号の増幅処理が行われるようになる。
Pre-buffer PBF includes inverter circuits IVB1 and IVB2. The output of the inverter circuit IVB1 is fed back to the input of IVB1 through the resistance element RB. Thereby, the amplification process of the AC signal input from the
なお出力端子ＴＱ１と外部ノードＮＣの間にはキャパシターＣＣ１（例えば０．０１μＦ）が設けられる。ノードＮＣに接続される抵抗素子ＲＣ（例えば１０ｋΩ）、キャパシターＣＣ２（例えば１０ｐＦ）は外部負荷を表すものである。また出力バッファーＱＢＦ２がクリップドサイン波を出力する場合には、ＱＢＦ２もＱＢＦ１と同様の構成のクリップドサイン波出力回路により構成されることになる。 A capacitor CC1 (for example, 0.01 μF) is provided between the output terminal TQ1 and the external node NC. A resistance element RC (for example, 10 kΩ) and a capacitor CC2 (for example, 10 pF) connected to the node NC represent an external load. When the output buffer QBF2 outputs a clipped sine wave, the QBF2 is also configured by a clipped sine wave output circuit having the same configuration as that of the QBF1.
図７（Ａ）〜図７（Ｄ）は、図６の回路の動作を説明するための信号波形例である。図７（Ａ）、図７（Ｂ）、図７（Ｃ）、図７（Ｄ）には、各々、図６のノードＮＡＩ、ＮＧ１、ＮＧ２、ＮＡＱの信号波形（電圧波形）が示されている。 7A to 7D are signal waveform examples for explaining the operation of the circuit of FIG. FIGS. 7A, 7B, 7C, and 7D show signal waveforms (voltage waveforms) of the nodes NAI, NG1, NG2, and NAQ in FIG. 6, respectively. Yes.
例えばノードＮＡ１の電圧が図７（Ａ）のように変化すると、ノードＮＧ１の電圧は、バイアス電圧設定回路ＢＡＳ１によるバイアス電圧を基準として図７（Ｂ）のように変化する。またノードＮＧ１の電圧は、バイアス電圧設定回路ＢＡＳ２によるバイアス電圧を基準として図７（Ｃ）のように変化する。これにより出力ノードＮＡＱには、図７（Ｄ）に示すようなクリップドサイン波の信号が出力されるようになる。 For example, when the voltage at the node NA1 changes as shown in FIG. 7A, the voltage at the node NG1 changes as shown in FIG. 7B with reference to the bias voltage by the bias voltage setting circuit BAS1. The voltage at the node NG1 changes as shown in FIG. 7C with reference to the bias voltage by the bias voltage setting circuit BAS2. As a result, a clipped sine wave signal as shown in FIG. 7D is output to the output node NAQ.
図８（Ａ）は、出力バッファーＱＢＦ１等を構成するクリップドサイン波出力回路の更に具体的な回路構成例である。 FIG. 8A shows a more specific circuit configuration example of the clipped sine wave output circuit constituting the output buffer QBF1 and the like.
図８（Ａ）に示すように、バイアス電圧設定回路ＢＡＳ１は、ＶＤＤノード（高電位側電源ノード）とゲートノードＮＧ１との間に直列に設けれる第１の抵抗素子ＲＡ１及び第１のスイッチ素子ＳＷＡ１を含む。またゲートノードＮＧ１とＶＳＳノード（低電位側電源ノード）との間に設けられる第２の抵抗素子ＲＡ２を含む。なお図８（Ａ）ではゲートノードＮＧ１側にスイッチ素子ＳＷＡ１が設けられているが、ＶＤＤノード側にＳＷＡ１を設けてもよい。 As shown in FIG. 8A, the bias voltage setting circuit BAS1 includes a first resistor element RA1 and a first switch element provided in series between the VDD node (high potential side power supply node) and the gate node NG1. Includes SWA1. Further, it includes a second resistance element RA2 provided between the gate node NG1 and the VSS node (low potential side power supply node). In FIG. 8A, the switch element SWA1 is provided on the gate node NG1 side, but SWA1 may be provided on the VDD node side.
バイアス電圧設定回路ＢＡＳ２は、ＶＤＤノードとゲートノードＮＧ２との間に直列に設けれる第３の抵抗素子ＲＡ３及び第２のスイッチ素子ＳＷＡ２を含む。またゲートノードＮＧ２とＶＳＳノードとの間に設けられる第４の抵抗素子ＲＡ４及び第３のスイッチ素子ＳＷＡ３を含む。なお図８（Ａ）ではＶＤＤノード側にスイッチ素子ＳＷＡ２が設けられ、ゲートノードＮＧ２側にスイッチ素子ＳＷＡ３が設けられているが、ゲートノードＮＧ２側にＳＷＡ２を設け、ＶＳＳノード側にＳＷＡ３を設けてもよい。 The bias voltage setting circuit BAS2 includes a third resistance element RA3 and a second switch element SWA2 provided in series between the VDD node and the gate node NG2. Further, it includes a fourth resistance element RA4 and a third switch element SWA3 provided between the gate node NG2 and the VSS node. In FIG. 8A, the switch element SWA2 is provided on the VDD node side and the switch element SWA3 is provided on the gate node NG2 side. However, SWA2 is provided on the gate node NG2 side, and SWA3 is provided on the VSS node side. Also good.
そして図８（Ａ）に示すように、クリップドサイン波出力回路の動作イネーブル状態（通常動作状態）では、スイッチ素子ＳＷＡ１及びＳＷＡ３がオン状態に設定され、スイッチ素子ＳＷＡ２がオフ状態に設定される。これにより、ＶＤＤとＶＳＳを抵抗素子ＲＡ１、ＲＡ２で抵抗分割した電圧が、バイアス電圧としてゲートノードＮＧ１に設定される。またＶＳＳ（ＧＮＤ）の電圧が、バイアス電圧としてゲートノードＮＧ２に設定される。 As shown in FIG. 8A, in the operation enable state (normal operation state) of the clipped sine wave output circuit, the switch elements SWA1 and SWA3 are set to the on state, and the switch element SWA2 is set to the off state. . As a result, a voltage obtained by resistance-dividing VDD and VSS by the resistance elements RA1 and RA2 is set to the gate node NG1 as a bias voltage. The voltage of VSS (GND) is set as the bias voltage at the gate node NG2.
一方、動作ディスエーブル状態では、図８（Ｂ）に示すように、スイッチ素子ＳＷＡ１及びＳＷＡ３がオフ状態に設定され、スイッチ素子ＳＷＡ２がオン状態に設定される。スイッチ素子ＳＷＡ１がオフ状態になることで、ノードＮＧ１から抵抗素子ＲＡ１が切り離され、ノードＮＧ１がＶＳＳの電圧（ＧＮＤ電圧＝０Ｖ）に設定（プルダウン）される。これにより、Ｎ型のトランジスターＴＡ１がオフ状態に設定される。 On the other hand, in the operation disabled state, as shown in FIG. 8B, the switch elements SWA1 and SWA3 are set in the off state, and the switch element SWA2 is set in the on state. When the switch element SWA1 is turned off, the resistor element RA1 is disconnected from the node NG1, and the node NG1 is set (pulled down) to the VSS voltage (GND voltage = 0V). As a result, the N-type transistor TA1 is set to an off state.
またスイッチ素子ＳＷＡ３がオフ状態になることで、ゲートノードＮＧ２から抵抗素子ＲＡ４が切り離される。そしてスイッチ素子ＳＷＡ２がオン状態になることで、ゲートノードＮＧ２がＶＤＤの電圧に設定（プルアップ）される。これにより、Ｐ型のトランジスターＴＡ２がオフ状態に設定される。 Further, when the switch element SWA3 is turned off, the resistor element RA4 is disconnected from the gate node NG2. Then, when the switch element SWA2 is turned on, the gate node NG2 is set (pulled up) to the voltage of VDD. As a result, the P-type transistor TA2 is set to an off state.
以上のように、クリップドサイン波出力回路の動作イネーブル状態では、バイアス電圧設定回路ＢＡＳ１、ＢＡＳ２により、トランジスターＴＡ１、ＴＡ２のゲートノードＮＧ１、ＮＧ２に適切なバイアス電圧が設定され、これにより図４（Ａ）等に示すように、出力ノードＮＡＱからクリップドサイン波の信号が出力されるようになる。一方、動作ディスエーブル状態では、トランジスターＴＡ１、ＴＡ２のゲートノードＮＧ１、ＮＧ２が、各々、ＶＤＤ、ＶＳＳの電圧が設定され、ＴＡ１、ＴＡ２がオフになる。従って、出力ノードＮＡＱからはクリップドサイン波の信号が出力されないようになり、クリップドサイン波出力回路の動作ディスエーブルを実現できるようになる。 As described above, in the operation enable state of the clipped sine wave output circuit, the bias voltage setting circuits BAS1 and BAS2 set appropriate bias voltages to the gate nodes NG1 and NG2 of the transistors TA1 and TA2. As shown in A), a clipped sine wave signal is output from the output node NAQ. On the other hand, in the operation disabled state, the voltages of VDD and VSS are set for the gate nodes NG1 and NG2 of the transistors TA1 and TA2, respectively, and TA1 and TA2 are turned off. Accordingly, the clipped sine wave signal is not output from the output node NAQ, and the operation of the clipped sine wave output circuit can be disabled.
図９は、図６、図８（Ａ）、図８（Ｂ）のＣＡ１、ＣＡ２のキャパシター構造例を示す図である。図９に示すように、キャパシターＣＡ１、ＣＡ２は、ＭＩＭ（Metal-Insulator-Metal）構造のキャパシターにより構成される。具体的には、メタル層ＭＥＴＡ、ＭＥＴＢと、ＭＥＴＡ、ＭＥＴＢの間に設けられる絶縁層によりなるＭＩＭ構造のキャパシターにより、ＣＡ１、ＣＡ２が構成される。 FIG. 9 is a diagram illustrating an example of capacitor structures of CA1 and CA2 in FIGS. 6, 8A, and 8B. As shown in FIG. 9, the capacitors CA <b> 1 and CA <b> 2 are configured by a capacitor having an MIM (Metal-Insulator-Metal) structure. Specifically, CA1 and CA2 are configured by MIM-structure capacitors including metal layers META and METB and an insulating layer provided between META and METB.
そしてＭＩＭ構造のキャパシターＣＡ１の上部電極ＥＬＴ（ＭＥＴＢ）が図６、図８（Ａ）、図８（Ｂ）の出力バッファーの入力ノードＮＡＩに接続される。一方、下部電極ＥＬＢ（ＭＥＴＡ）がゲートノードＮＧ１に接続される。同様に、ＭＩＭ構造のキャパシターＣＡ２の上部電極ＥＬＴが入力ノードＮＡＩに接続され、下部電極ＥＬＢがゲートノードＮＧ２に接続される。このようにすることで、出力バッファーの入力ノードＮＡＩの負荷容量を減少させることができ、プリバッファーＰＢＦの充放電電力を減らすことができるため、無駄な電力の消費を抑制できる。 The upper electrode ELT (METB) of the capacitor CA1 having the MIM structure is connected to the input node NAI of the output buffer shown in FIGS. 6, 8A, and 8B. On the other hand, lower electrode ELB (META) is connected to gate node NG1. Similarly, the upper electrode ELT of the capacitor CA2 having the MIM structure is connected to the input node NAI, and the lower electrode ELB is connected to the gate node NG2. By doing so, the load capacity of the input node NAI of the output buffer can be reduced, and the charge / discharge power of the pre-buffer PBF can be reduced, so that wasteful power consumption can be suppressed.
即ち、下部電極ＥＬＢには、基板等の間の寄生容量ＣＳが大きい。従って、下部電極ＥＬＢが出力バッファーの入力ノードＮＡＩに接続されると、この寄生容量ＣＳの容量値の分だけ、出力バッファーの負荷容量が増えてしまう。 That is, the parasitic capacitance CS between the substrates and the like is large in the lower electrode ELB. Therefore, when the lower electrode ELB is connected to the input node NAI of the output buffer, the load capacity of the output buffer increases by the capacitance value of the parasitic capacitance CS.
この点、本実施形態では図９に示すように、出力バッファーの入力ノードＮＡＩは、下部電極ＥＬＢではなく上部電極ＥＬＴに接続される。従って、入力ノードＮＡＩに、基板との寄生容量ＣＳが寄生する事態を抑制でき、プリバッファーＰＢＦの無駄な電力消費を抑制できるようになる。 In this respect, in this embodiment, as shown in FIG. 9, the input node NAI of the output buffer is connected to the upper electrode ELT instead of the lower electrode ELB. Therefore, it is possible to suppress a situation where the parasitic capacitance CS with the substrate is parasitic on the input node NAI, and it is possible to suppress useless power consumption of the pre-buffer PBF.
図１０にプリバッファーＰＢＦの構成例を示す。なおプリバッファーＰＢＦは図１０の構成には限定されず、その一部の構成要素を省略したり、他の構成要素を通過するなどの種々の変形実施が可能である。 FIG. 10 shows a configuration example of the pre-buffer PBF. The pre-buffer PBF is not limited to the configuration shown in FIG. 10, and various modifications such as omitting some of the components or passing through other components are possible.
図１０に示すようにプリバッファーＰＢＦは、インバーター回路ＩＶＢ１と、ＩＶＢ１の出力ノードに入力ノードが接続されるインバーター回路ＩＶＢ２を含む。 As shown in FIG. 10, the pre-buffer PBF includes an inverter circuit IVB1 and an inverter circuit IVB2 whose input node is connected to the output node of IVB1.
インバーター回路ＩＶＢ１は、ＶＤＤノードとＶＳＳノードの間に直列に設けられたＰ型トランジスターＴＢ１、Ｎ型トランジスターＴＢ２を含む。そしてインバーター回路ＩＶＢ１の出力は抵抗素子ＲＢを介してＩＶＢ１の入力に帰還される。 The inverter circuit IVB1 includes a P-type transistor TB1 and an N-type transistor TB2 provided in series between the VDD node and the VSS node. The output of the inverter circuit IVB1 is fed back to the input of IVB1 through the resistance element RB.
駆動能力調整用のインバーター回路ＩＶＢ２は、ＶＤＤノードとＶＳＳノードの間に直列に設けられたＰ型トランジスターＴＢ３、Ｎ型トランジスターＴＢ４を含む。またＶＤＤノードと出力ノードＮＢＱの間に直列に設けられた駆動能力調整用のＰ型トランジスターＴＢ５及びスイッチ素子ＳＷＢ１と、Ｐ型トランジスターＴＢ７及びスイッチ素子ＳＷＢ３を含む。また出力ノードＮＢＱとＶＳＳノードとの間に直列に設けられた駆動能力調整用のスイッチ素子ＳＷＢ２及びＮ型トランジスターＴＢ６と、スイッチ素子ＳＷＢ４及びＮ型トランジスターＴＢ８を含む。なおＰ型トランジスターＴＢ３、ＴＢ５、ＴＢ７は例えば同じ電流供給能力（Ｗ／Ｌ）を有し、Ｎ型トランジスターＴＢ４、ＴＢ６、ＴＢ８は例えば同じ電流供給能力（Ｗ／Ｌ）を有する。但しトランジスターＴＢ３、ＴＢ４の電流供給能力を他のトランジスターよりも大きくしてもよい。 The inverter circuit IVB2 for adjusting the driving capability includes a P-type transistor TB3 and an N-type transistor TB4 provided in series between the VDD node and the VSS node. Further, it includes a P-type transistor TB5 and a switch element SWB1 for driving capability adjustment provided in series between the VDD node and the output node NBQ, and a P-type transistor TB7 and a switch element SWB3. Further, it includes a switch element SWB2 and an N-type transistor TB6 for adjusting driving ability, and a switch element SWB4 and an N-type transistor TB8 provided in series between the output node NBQ and the VSS node. The P-type transistors TB3, TB5, and TB7 have the same current supply capability (W / L), for example, and the N-type transistors TB4, TB6, and TB8 have the same current supply capability (W / L), for example. However, the current supply capability of the transistors TB3 and TB4 may be made larger than that of the other transistors.
プリバッファーＰＢＦの駆動能力の制御は、制御回路３０がスイッチ素子ＳＷＢ１〜ＳＷＢ４のスイッチ制御を行うことで実現される。
Control of the drive capability of the pre-buffer PBF is realized by the
例えば図３のモードＭ３では、制御回路３０は、スイッチ素子ＳＷＢ１、ＳＷＢ２、ＳＷＢ３、ＳＷＢ４をオン状態に設定する。これにより、駆動能力調整用のトランジスターＴＢ５、ＴＢ６、ＴＢ７、ＴＢ８のドレインが出力ノードＮＢＱに接続され、プリバッファーＰＢＦの駆動能力は、トランジスターＴＢ３、ＴＢ４、ＴＢ５、ＴＢ６、ＴＢ７、ＴＢ８を並列接続した駆動能力になる。この結果、モードＭ３でのプリバッファーＰＢＦの駆動能力は、他のモードＭ１、Ｍ２に比べて高い駆動能力に設定される。
For example, in the mode M3 in FIG. 3, the
またモードＭ２では、制御回路３０は、例えばスイッチ素子ＳＷＢ１、ＳＷＢ２をオン状態に設定し、ＳＷＢ３、ＳＷＢ４をオフ状態に設定する。これにより、駆動能力調整用のトランジスターＴＢ７、ＴＢ８のドレインが出力ノードＮＢＱから切り離され、プリバッファーＰＢＦの駆動能力は、トランジスターＴＢ３、ＴＢ４、ＴＢ５、ＴＢ６を並列接続した駆動能力になる。この結果、モードＭ２でのプリバッファーＰＢＦの駆動能力は、モードＭ３に比べて低い駆動能力に設定される。
In mode M2, for example, the
またモードＭ３では、制御回路３０は、例えばスイッチ素子ＳＷＢ１、ＳＷＢ２、ＳＷＢ３、ＳＷＢ４をオフ状態に設定する。これにより、駆動能力調整用のトランジスターＴＢ５、ＴＢ６、ＴＢ７、ＴＢ８のドレインが出力ノードＮＢＱから切り離され、プリバッファーＰＢＦの駆動能力はトランジスターＴＢ３、ＴＢ４の駆動能力になる。この結果、モードＭ１でのプリバッファーＰＢＦの駆動能力は、モードＭ２に比べて低い駆動能力に設定される。
In mode M3, the
以上のようにすれば、モードＭ１、Ｍ２、Ｍ３において出力バッファーＱＢＦ１〜ＱＢＦ３の動作イネーブル／動作ディスエーブルが設定された場合に、その設定状態に応じた駆動能力に、プリバッファーＰＢＦの駆動能力も設定されるようになる。従って、プリバッファーＰＢＦで無駄に電力が消費されたり、図５（Ａ）のように高調波が増加することによりＥＭＩノイズが生じるなどの事態の発生を抑制できるようになる。 As described above, when the operation enable / operation disable of the output buffers QBF1 to QBF3 is set in the modes M1, M2, and M3, the drive capability of the pre-buffer PBF is also the drive capability according to the set state. Will be set. Therefore, it is possible to suppress the occurrence of a situation in which power is wasted in the pre-buffer PBF or EMI noise is generated due to an increase in harmonics as shown in FIG.
なお、プリバッファーＰＢＦの構成は図１０の構成に限定されず、種々の変形実施が可能である。例えば図１０では、駆動能力調整用のトランジスター及びスイッチ素子のペアーを２組設けているが、駆動能力調整用のトランジスター及びスイッチ素子のペアーを１組にしたり、３組以上にしてもよい。 Note that the configuration of the pre-buffer PBF is not limited to the configuration shown in FIG. 10, and various modifications can be made. For example, in FIG. 10, two pairs of transistors and switch elements for adjusting driving ability are provided, but one pair of transistors and switch elements for adjusting driving ability may be set to one set or three or more sets.
図１１に、図４（Ｂ）、図４（Ｃ）のように出力バッファーを矩形波出力回路で実現した場合の回路構成例を示す。図１１の構成は、図１０のプリバッファーＰＢＦの駆動能力調整用のインバーター回路ＩＶＢ２と同様の構成である。図１１では、出力端子ＴＱ２に接続される外部負荷の大きさに応じて、スイッチ素子ＳＷＤ１〜ＳＷＤ４のオン・オフ制御が行われ、外部負荷の大きさに応じた出力バッファーの最適な駆動能力の設定が可能になる。 FIG. 11 shows a circuit configuration example in the case where the output buffer is realized by a rectangular wave output circuit as shown in FIGS. 4B and 4C. The configuration in FIG. 11 is the same as that of the inverter circuit IVB2 for adjusting the driving capability of the pre-buffer PBF in FIG. In FIG. 11, the on / off control of the switch elements SWD1 to SWD4 is performed according to the magnitude of the external load connected to the output terminal TQ2, and the optimum drive capacity of the output buffer according to the magnitude of the external load is achieved. Setting is possible.
また図１１では、入力ノードＮＤＩとＶＳＳノードの間にスイッチ素子ＳＷＤ５及び抵抗素子ＲＤが直列に設けられている。そして出力バッファーを動作イネーブル状態に設定する場合には、スイッチ素子ＳＷＤ５をオフ状態に設定する。これにより出力端子ＴＱ２から矩形波の信号が出力されるようになる。一方、出力バッファーを動作ディスエーブル状態に設定する場合には、スイッチ素子ＳＷＤ５をオン状態に設定にして、入力ノードＮＤＩをプルダウンする。これにより、出力端子ＴＱ２の電圧がローレベルに固定され、ＴＱ２を信号非出力状態に設定できるようになる。 In FIG. 11, a switch element SWD5 and a resistance element RD are provided in series between the input node NDI and the VSS node. When the output buffer is set to the operation enable state, the switch element SWD5 is set to the off state. As a result, a rectangular wave signal is output from the output terminal TQ2. On the other hand, when the output buffer is set to the operation disabled state, the switch element SWD5 is set to the on state and the input node NDI is pulled down. As a result, the voltage at the output terminal TQ2 is fixed at a low level, and the TQ2 can be set to a signal non-output state.
３．レイアウト配置
図１２に本実施形態の回路装置のレイアウト配置例を示す。図１２は、回路装置のチップを平面視で見た図である。なお本実施形態の回路装置のレイアウト配置は図１２の配置例に限定されず、種々の変形実施が可能である。
3. Layout Arrangement FIG. 12 shows a layout arrangement example of the circuit device of this embodiment. FIG. 12 is a plan view of the chip of the circuit device. Note that the layout arrangement of the circuit device according to the present embodiment is not limited to the arrangement example shown in FIG. 12, and various modifications can be made.
図１２において、回路装置の対向する辺を第１の辺ＳＤ１、第２の辺ＳＤ２とする。また回路装置の辺ＳＤ１、ＳＤ２に交差（例えば直交）する辺を第３の辺ＳＤ３、第４の辺ＳＤ４とする。図１２では辺ＳＤ１、ＳＤ２が短辺となり、辺ＳＤ３、ＳＤ４が長辺となっている。 In FIG. 12, the opposite sides of the circuit device are defined as a first side SD1 and a second side SD2. In addition, the sides that intersect (for example, orthogonal to) the sides SD1 and SD2 of the circuit device are defined as a third side SD3 and a fourth side SD4. In FIG. 12, the sides SD1 and SD2 are short sides, and the sides SD3 and SD4 are long sides.
また図１２において、回路装置の対向する辺ＳＤ１、ＳＤ２の間の境界線ＢＤＬにより区分される一方の領域を第１の領域ＡＲ１とし、他方の領域を第２の領域ＡＲ２とする。例えば境界線ＢＤＬは、辺ＳＤ１、ＳＤ２に平行な線であり、辺ＳＤ１、ＳＤ２の中線に沿った線になる。そして領域ＡＲ１は、境界線ＢＤＬを基準として辺ＳＤ１側の領域であり、領域ＡＲ２は、境界線ＢＤＬを基準として辺ＳＤ２側の領域である。 In FIG. 12, one area divided by the boundary line BDL between the opposing sides SD1 and SD2 of the circuit device is a first area AR1, and the other area is a second area AR2. For example, the boundary line BDL is a line parallel to the sides SD1 and SD2, and is a line along the middle line of the sides SD1 and SD2. The area AR1 is an area on the side SD1 side with respect to the boundary line BDL, and the area AR2 is an area on the side SD2 side with respect to the boundary line BDL.
この場合に図１２では、振動子ＸＴＡＬを接続するための第１の振動子用端子ＴＸ１及び第２の振動子用端子ＴＸ２が、第１の領域ＡＲ１に配置される。即ち、振動子用端子ＴＸ１、ＴＸ２は、辺ＳＤ１と境界ＢＤＬの間の領域ＡＲ１に配置されており、辺ＳＤ１側に配置されている。 In this case, in FIG. 12, the first vibrator terminal TX1 and the second vibrator terminal TX2 for connecting the vibrator XTAL are arranged in the first area AR1. That is, the vibrator terminals TX1 and TX2 are disposed in the area AR1 between the side SD1 and the boundary BDL, and are disposed on the side SD1 side.
一方、出力バッファーＱＢ１からの出力信号ＳＱ１が出力される出力端子ＴＱ１と、出力バッファーかＱＢ２からの出力信号ＳＱ２が出力される出力端子ＴＱ２は、第２の領域ＡＲ２に配置される。即ち、出力端子ＴＱ１、ＴＱ２は、辺ＳＤ２と境界ＢＤＬの間の領域ＡＲ２に配置されており、辺ＳＤ２側に配置されている。また出力バッファーＱＢ３からの出力信号ＳＱ３が出力される出力端子ＴＱ３も領域ＡＲ２に配置される。具体的には出力端子ＴＱ３は出力端子ＴＱ１（又はＴＱ２）と辺ＳＤ２の間に配置される。 On the other hand, the output terminal TQ1 from which the output signal SQ1 from the output buffer QB1 is output and the output terminal TQ2 from which the output signal SQ2 from the output buffer or QB2 is output are arranged in the second area AR2. That is, the output terminals TQ1 and TQ2 are arranged in the area AR2 between the side SD2 and the boundary BDL, and are arranged on the side SD2 side. An output terminal TQ3 from which an output signal SQ3 from the output buffer QB3 is output is also arranged in the area AR2. Specifically, the output terminal TQ3 is disposed between the output terminal TQ1 (or TQ2) and the side SD2.
そして本実施形態では、発振回路１０及びバッファー回路２０が、領域ＡＲ１に配置される。即ち、発振回路１０及びバッファー回路２０が、辺ＳＤ２側の領域ＡＲ２ではなく、辺ＳＤ１側の領域ＡＲ１に配置される。例えば発振回路１０及びバッファー回路２０が、制御回路３０と辺ＳＤ１の間に配置される。
In the present embodiment, the
このようにすれば、出力端子ＴＱ１、ＴＱ２、ＴＱ３の出力信号ＳＱ１、ＳＱ２、ＳＱ３からのノイズが、発振回路１０等の動作に悪影響を与える事態を抑制できる。即ち図５（Ａ）、図５（Ｂ）のような高調波が発振回路１０の動作に悪影響を与えて、発振回路１０の動作が不安定になったり、発振周波数が変動等してしまう事態を抑制できるようになる。特に、出力端子ＴＱ３から矩形波の出力信号が出力される場合に、この出力端子ＴＱ３を発振回路１０から最も遠い位置に配置することで、矩形波の信号の高調波等が発振回路１０の動作等に悪影響を与える事態を抑制できる。
By doing so, it is possible to suppress a situation in which noise from the output signals SQ1, SQ2, and SQ3 of the output terminals TQ1, TQ2, and TQ3 adversely affects the operation of the
そして、このようなレイアウト配置では、バッファー回路２０と出力端子ＴＱ１〜ＴＱ３の距離が離れてしまうという問題もある。しかしながら、バッファー回路２０は、外部の大きな負荷を駆動できる十分な駆動能力を有しているため、このように距離が離れてもそれほど問題は生じないことになる。例えば、出力バッファーに比べて駆動能力が小さなプリバッファーの出力信号線を、長い距離に亘って配線すると、プリバッファーの信号にノイズ等が重畳されて、出力端子ＴＱ１〜ＴＱ３からの信号にもノイズ等が重畳される事態が生じるおそれがある。この点、図１２では、プリバッファーではなく、出力バッファーの出力信号線が、バッファー回路２０から出力端子ＴＱ１〜ＴＱ３に配線されるため、上記のような事態の発生を抑止できる。
In such a layout arrangement, there is also a problem that the distance between the
また図１２では、振動子用端子ＴＸ１は、辺ＳＤ３に沿った第１の端子配置領域ＩＯ１に配置され、振動子用端子ＴＸ２は、辺ＳＤ４に沿った第２の端子配置領域ＩＯ２に配置される。また出力端子ＴＱ１は、辺ＳＤ３に沿った端子配置領域ＩＯ１に配置され、出力端子ＴＱ２は、辺ＳＤ４に沿った端子配置領域ＩＯ２に配置される。また出力端子ＴＱ３は端子配置領域ＩＯ１（或いはＩＯ２）に配置される。 In FIG. 12, the vibrator terminal TX1 is arranged in the first terminal arrangement area IO1 along the side SD3, and the vibrator terminal TX2 is arranged in the second terminal arrangement area IO2 along the side SD4. The The output terminal TQ1 is arranged in the terminal arrangement area IO1 along the side SD3, and the output terminal TQ2 is arranged in the terminal arrangement area IO2 along the side SD4. The output terminal TQ3 is arranged in the terminal arrangement area IO1 (or IO2).
ここで端子配置領域ＩＯ１、ＩＯ２は、外部デバイスを接続するための端子（パッド）が配置される領域である。例えば端子配置領域ＩＯ１は、発振回路１０、制御回路３０等の内部回路と辺ＳＤ３との間に設けられ、所定幅を有するＩ／Ｏ領域である。端子配置領域ＩＯ２は、内部回路と辺ＳＤ４との間に設けられ、所定幅を有するＩ／Ｏ領域である。
Here, the terminal arrangement areas IO1 and IO2 are areas in which terminals (pads) for connecting external devices are arranged. For example, the terminal arrangement region IO1 is an I / O region having a predetermined width that is provided between an internal circuit such as the
このようにすれば、振動子用端子ＴＸ１、ＴＸ２は、回路装置の端子配置領域ＩＯ１又はＩＯ２の辺ＳＤ１側（ＡＲ１側）に配置されるようになる。また、出力端子ＴＱ１、ＴＱ２、ＴＱ３は、端子配置領域ＩＯ１又はＩＯ２の辺ＳＤ２側（ＡＲ２側）に配置されるようになる。従って、振動子用端子ＴＸ１、ＴＸ２と出力端子ＴＱ１、ＴＱ２、ＴＱ３の間の距離を離すことが可能になり、出力端子ＴＱ１、ＴＱ２、ＴＱ３の信号ノイズ等が、振動子用端子ＴＸ１、ＴＸ２の発振信号に対して悪影響を及ぼす事態を抑制できるようになる。また、回路装置のＩＣを回路基板等に実装した場合に、振動子ＸＴＡＬの実装や、出力端子ＴＱ１〜ＴＱ３からの信号線の回路基板上での配線を、簡素化することなどが可能になる。 In this way, the vibrator terminals TX1 and TX2 are arranged on the side SD1 side (AR1 side) of the terminal arrangement region IO1 or IO2 of the circuit device. Further, the output terminals TQ1, TQ2, and TQ3 are arranged on the side SD2 side (AR2 side) of the terminal arrangement region IO1 or IO2. Therefore, it is possible to increase the distance between the vibrator terminals TX1, TX2 and the output terminals TQ1, TQ2, TQ3, and the signal noise of the output terminals TQ1, TQ2, TQ3 is caused by the vibrator terminals TX1, TX2. It is possible to suppress a situation that adversely affects the oscillation signal. Further, when the IC of the circuit device is mounted on a circuit board or the like, it is possible to simplify the mounting of the vibrator XTAL and the wiring of the signal lines from the output terminals TQ1 to TQ3 on the circuit board. .
また端子配置領域ＩＯ１では、振動子用端子ＴＸ１と出力端子ＴＱ１の間に、電源ＶＤＤ用（広義には高電位側電源及び低電位側電源の一方の電源用）の電源端子ＴＶＤＤが配置される。また端子配置領域ＩＯ１では、振動子用端子ＴＸ１と出力端子ＴＱ１の間に、回路装置の制御用端子ＴＣＴ１も配置される。 Further, in the terminal arrangement region IO1, a power supply terminal TVDD for the power supply VDD (for power supply of one of the high potential side power supply and the low potential side power supply in a broad sense) is disposed between the vibrator terminal TX1 and the output terminal TQ1. . In the terminal arrangement area IO1, the control terminal TCT1 of the circuit device is also arranged between the vibrator terminal TX1 and the output terminal TQ1.
一方、端子配置領域ＩＯ２では、振動子用端子ＴＸ２と出力端子ＴＱ２の間に、電源ＶＳＳ用（広義には一方とは異なる他方の電源用）の電源端子ＴＶＳＳが配置される。また端子配置領域ＩＯ２では、振動子用端子ＴＸ２と出力端子ＴＱ２の間に、回路装置の制御用端子ＴＣＴ２も配置される。なお制御用端子ＴＣＴ１、ＴＣＴ２は、発振周波数を可変設定するための端子や、図３に示すモードＭ１〜Ｍ３を切り替えるための端子である。 On the other hand, in the terminal arrangement area IO2, the power supply terminal TVSS for the power supply VSS (in the broad sense, for the other power supply different from one) is arranged between the vibrator terminal TX2 and the output terminal TQ2. In the terminal arrangement area IO2, the control terminal TCT2 of the circuit device is also arranged between the vibrator terminal TX2 and the output terminal TQ2. The control terminals TCT1 and TCT2 are terminals for variably setting the oscillation frequency and terminals for switching the modes M1 to M3 shown in FIG.
このような端子配置にすれば、振動子用端子ＴＸ１と出力端子ＴＱ１、ＴＱ３の間に、電源端子ＴＶＤＤや制御用端子ＴＣＴ１が配置されるようになる。従って、振動子用端子ＴＸ１と出力端子ＴＱ１、ＴＱ３の間の距離を離して信号ノイズの悪影響を低減できると共に、端子配置領域ＩＯ１の領域を有効活用した効率的な端子配置を実現できるようになる。また、このような端子配置にすれば、振動子用端子ＴＸ２と出力端子ＴＱ２の間に、電源端子ＴＶＳＳや制御用端子ＴＣＴ２が配置されるようになる。従って、振動子用端子ＴＸ２と出力端子ＴＱ２の間の距離を離して信号ノイズの悪影響を低減できると共に、端子配置領域ＩＯ２の領域を有効活用した効率的な端子配置を実現できるようになる。 With such a terminal arrangement, the power supply terminal TVDD and the control terminal TCT1 are arranged between the vibrator terminal TX1 and the output terminals TQ1 and TQ3. Therefore, the distance between the transducer terminal TX1 and the output terminals TQ1, TQ3 can be increased to reduce the adverse effects of signal noise, and an efficient terminal arrangement that effectively utilizes the area of the terminal arrangement area IO1 can be realized. . Further, with such a terminal arrangement, the power supply terminal TVSS and the control terminal TCT2 are arranged between the vibrator terminal TX2 and the output terminal TQ2. Accordingly, the distance between the transducer terminal TX2 and the output terminal TQ2 can be increased to reduce the adverse effects of signal noise, and an efficient terminal arrangement that effectively uses the area of the terminal arrangement area IO2 can be realized.
以上のように図１２のレイアウト配置によれば、信号ノイズが発振信号に重畳されるのを抑制しながら効率的なレイアウト配置を実現できる。 As described above, according to the layout arrangement of FIG. 12, an efficient layout arrangement can be realized while suppressing the signal noise from being superimposed on the oscillation signal.
４．電子機器
図１３に本実施形態の回路装置を含む電子機器の構成例を示す。この電子機器は、本実施形態の回路装置５００、水晶振動子等の振動子ＸＴＡＬ、アンテナＡＴＮ、通信部５１０、処理部５２０を含む。また操作部５３０、表示部５４０、記憶部５５０を含むことができる。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
4). Electronic Device FIG. 13 shows a configuration example of an electronic device including the circuit device of this embodiment. The electronic apparatus includes the
図１３の電子機器としては、例えば携帯型情報端末（携帯電話、スマートフォーン）、生体計測機器（脈拍計、歩数計等）、映像機器（デジタルカメラ、ビデオカメラ）などの種々の機器を想定できる。 As the electronic device in FIG. 13, for example, various devices such as a portable information terminal (mobile phone, smart phone), a biological measurement device (pulse meter, pedometer, etc.), and a video device (digital camera, video camera) can be assumed. .
通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０は、電子機器の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。この処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現される。
The communication unit 510 (wireless circuit) performs processing of receiving data from the outside via the antenna ANT and transmitting data to the outside. The
操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。なお操作部５３０としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが表示部５４０の機能を兼ねることになる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。
The
図１３の電子機器によれば、ユーザーの使用条件に応じた適切な出力信号を回路装置５００から出力して、電子機器の各部に対して供給できるようになる。そして、この場合に図３に示すように各モードに応じた適切な駆動能力にプリバッファーの駆動能力を設定することで、信号品質の高い出力信号を電子機器の各部に対して供給できるようになる。また回路装置が発生するＥＭＩノイズも低減されるため、電子機器のＥＭＩ性能やノイズ耐性を向上できるようになる。
According to the electronic device of FIG. 13, an appropriate output signal corresponding to the use condition of the user can be output from the
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、電子機器の構成・動作や、プリバッファーの駆動能力の設定手法、動作イネーブル／ディスエーブルの設定手法、信号のバッファリング手法、スイッチの制御手法等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。 Although the present embodiment has been described in detail as described above, it will be easily understood by those skilled in the art that many modifications can be made without departing from the novel matters and effects of the present invention. Accordingly, all such modifications are intended to be included in the scope of the present invention. For example, a term described at least once together with a different term having a broader meaning or the same meaning in the specification or the drawings can be replaced with the different term in any part of the specification or the drawings. All combinations of the present embodiment and the modified examples are also included in the scope of the present invention. In addition, the configuration and operation of circuit devices and electronic devices, pre-buffer driving capability setting method, operation enable / disable setting method, signal buffering method, switch control method, etc. are also described in this embodiment. The present invention is not limited to this, and various modifications can be made.
ＰＢＦ プリバッファー、ＱＢＦ１、ＱＢＦ２、ＱＢＦ３ 第１〜第３の出力バッファー、
ＳＷＸ、ＳＷＹ、ＳＷＺ スイッチ回路、ＣＢ キャパシター、ＸＴＡＬ 振動子、
ＴＸ１、ＴＸ２ 第１、第２の振動子用端子、ＴＱ１〜ＴＱ３ 第１〜第３の出力端子、
ＴＡ１、ＴＡ２、ＴＢ１〜ＴＢ８、ＴＤ３〜ＴＤ８ トランジスター、
ＣＡ１、ＣＡ２ 第１、第２のキャパシター、ＲＡ１〜ＲＡ４、ＲＢ 抵抗素子、
ＢＡＳ１、ＢＡＳ２ 第１、第２のバイアス電圧設定回路、
ＳＷＡ１〜ＳＷＡ３、ＳＷＢ１〜ＳＷＢ４、ＳＷＤ１〜ＳＷＤ４ スイッチ素子、
ＢＤＬ 境界線、ＡＲ１、ＡＲ２ 第１、第２の領域、
ＳＤ１〜ＳＤ４ 第１〜第４の辺、ＩＯ１、ＩＯ２ 第１、第２の端子配置領域、
１０ 発振回路、２０ バッファー回路、３０ 制御回路、４０ メモリー、
５０ 温度補償電圧発生回路、５００ 回路装置、５１０ 通信部、５２０ 処理部、
５３０ 操作部、５４０ 表示部、５５０ 記憶部
PBF pre-buffer, QBF1, QBF2, QBF3 1st to 3rd output buffer,
SWX, SWY, SWZ switch circuit, CB capacitor, XTAL vibrator,
TX1, TX2 first and second vibrator terminals, TQ1 to TQ3 first to third output terminals,
TA1, TA2, TB1 to TB8, TD3 to TD8 transistors,
CA1, CA2 first and second capacitors, RA1 to RA4, RB resistance elements,
BAS1, BAS2 first and second bias voltage setting circuits,
SWA1 to SWA3, SWB1 to SWB4, SWD1 to SWD4 switch elements,
BDL boundary, AR1, AR2 first and second regions,
SD1 to SD4, first to fourth sides, IO1, IO2 first and second terminal arrangement regions,
10 oscillation circuit, 20 buffer circuit, 30 control circuit, 40 memory,
50 temperature compensation voltage generation circuit, 500 circuit device, 510 communication unit, 520 processing unit,
530 operation unit, 540 display unit, 550 storage unit
Claims (13)
前記発振回路からの発振信号をバッファリングするバッファー回路と、
を含み、
前記バッファー回路は、
前記発振回路からの前記発振信号が入力されるプリバッファーと、
前記プリバッファーからの信号が入力され、第１の出力信号を出力する第１の出力バッファーと、
前記プリバッファーからの信号が入力され、第２の出力信号を出力する第２の出力バッファーと、
を含み、
第１のモードでは、前記第１の出力バッファーが動作イネーブル状態に設定され、前記第２の出力バッファーが動作ディスエーブル状態に設定され、
第２のモードでは、前記第１の出力バッファー及び前記第２の出力バッファーが動作イネーブル状態に設定され、
前記第１のモードでは、前記プリバッファーの駆動能力が、前記第２のモードに比べて低い駆動能力に設定されることを特徴とする回路装置。 An oscillation circuit connected to the vibrator;
A buffer circuit for buffering an oscillation signal from the oscillation circuit;
Including
The buffer circuit is
A pre-buffer to which the oscillation signal from the oscillation circuit is input;
A first output buffer that receives a signal from the pre-buffer and outputs a first output signal;
A second output buffer that receives a signal from the pre-buffer and outputs a second output signal;
Including
In the first mode, the first output buffer is set to an operation enable state, the second output buffer is set to an operation disable state,
In the second mode, the first output buffer and the second output buffer are set to an operation enable state,
In the first mode, the driving capability of the pre-buffer is set to be lower than that of the second mode.
前記バッファー回路は、
前記プリバッファーの出力ノードと前記第２の出力バッファーの入力ノードとの間に設けられるスイッチ回路を含み、
前記スイッチ回路は、前記第１のモードではオフ状態に設定され、前記第２のモードではオン状態に設定されることを特徴とする回路装置。 In claim 1,
The buffer circuit is
A switch circuit provided between an output node of the pre-buffer and an input node of the second output buffer;
The circuit device is characterized in that the switch circuit is set in an off state in the first mode and is set in an on state in the second mode.
前記第１の出力バッファー、或いは前記第１の出力バッファー及び前記第２の出力バッファーが、クリップドサイン波の信号を出力するクリップドサイン波出力回路により構成されることを特徴とする回路装置。 In claim 1 or 2,
The circuit device, wherein the first output buffer, or the first output buffer and the second output buffer are configured by a clipped sine wave output circuit that outputs a clipped sine wave signal.
前記クリップドサイン波出力回路は、
高電位側電源ノードと出力ノードとの間に設けられる第１のトランジスターと、
前記出力ノードと低電位側電源ノードとの間に設けられる第２のトランジスターと、
前記第１のトランジスターのゲートノードである第１のゲートノードに対してバイアス電圧を設定する第１のバイアス電圧設定回路と、
前記第２のトランジスターのゲートノードである第２のゲートノードに対してバイアス電圧を設定する第２のバイアス電圧設定回路と、
前記プリバッファーからの信号が入力される入力ノードと前記第１のゲートノードとの間に設けられる第１のキャパシターと、
前記入力ノードと前記第２のゲートノードとの間に設けられる第２のキャパシターと、 を含むことを特徴とする回路装置。 In claim 3,
The clipped sine wave output circuit is
A first transistor provided between the high potential side power supply node and the output node;
A second transistor provided between the output node and a low-potential side power supply node;
A first bias voltage setting circuit for setting a bias voltage for a first gate node which is a gate node of the first transistor;
A second bias voltage setting circuit for setting a bias voltage for a second gate node which is a gate node of the second transistor;
A first capacitor provided between an input node to which a signal from the pre-buffer is input and the first gate node;
A circuit device comprising: a second capacitor provided between the input node and the second gate node.
前記第１のバイアス電圧設定回路は、
前記高電位側電源ノードと前記第１のゲートノードとの間に直列に設けれる第１の抵抗素子及び第１のスイッチ素子と、
前記第１のゲートノードと前記低電位側電源ノードとの間に設けられる第２の抵抗素子を含み、
前記第２のバイアス電圧設定回路は、
前記高電位側電源ノードと前記第２のゲートノードとの間に直列に設けれる第３の抵抗素子及び第２のスイッチ素子と、
前記第２のゲートノードと前記低電位側電源ノードとの間に設けられる第４の抵抗素子及び第３のスイッチ素子を含み、
動作イネーブル状態では、前記第１のスイッチ素子及び前記第３のスイッチ素子がオン状態に設定され、前記第２のスイッチ素子がオフ状態に設定され、
動作ディスエーブル状態では、前記第１のスイッチ素子及び前記第３のスイッチ素子がオフ状態に設定され、前記第２のスイッチ素子がオン状態に設定されることを特徴とする回路装置。 In claim 4,
The first bias voltage setting circuit includes:
A first resistance element and a first switch element provided in series between the high potential side power supply node and the first gate node;
A second resistance element provided between the first gate node and the low potential side power supply node;
The second bias voltage setting circuit includes:
A third resistance element and a second switch element provided in series between the high potential side power supply node and the second gate node;
A fourth resistance element and a third switch element provided between the second gate node and the low-potential side power supply node;
In the operation enable state, the first switch element and the third switch element are set to an on state, and the second switch element is set to an off state.
In the operation disabled state, the first switch element and the third switch element are set in an off state, and the second switch element is set in an on state.
前記第１のキャパシター及び前記第２のキャパシターは、ＭＩＭ（Metal-Insulator-Metal）構造のキャパシターにより構成され、
ＭＩＭ構造の前記第１のキャパシターの上部電極が前記入力ノードに接続され、下部電極が前記第１のゲートノードに接続され、
ＭＩＭ構造の前記第２のキャパシターの上部電極が前記入力ノードに接続され、下部電極が前記第２のゲートノードに接続されることを特徴とする回路装置。 In claim 4 or 5,
The first capacitor and the second capacitor are configured by a capacitor having an MIM (Metal-Insulator-Metal) structure,
An upper electrode of the first capacitor of the MIM structure is connected to the input node, and a lower electrode is connected to the first gate node;
A circuit device, wherein an upper electrode of the second capacitor having an MIM structure is connected to the input node, and a lower electrode is connected to the second gate node.
前記第１の出力バッファーがクリップドサイン波の信号を出力するクリップドサイン波出力回路により構成され、前記第２の出力バッファーが、矩形波の信号を出力する矩形波出力回路により構成されることを特徴とする回路装置。 In claim 1 or 2,
The first output buffer includes a clipped sine wave output circuit that outputs a clipped sine wave signal, and the second output buffer includes a rectangular wave output circuit that outputs a rectangular wave signal. A circuit device characterized by the above.
前記第１の出力バッファー及び前記第２の出力バッファーが動作ディスエーブル状態に設定された場合に、前記プリバッファーが動作ディスエーブル状態に設定されることを特徴とする回路装置。 In any one of Claims 1 thru | or 7,
The circuit device according to claim 1, wherein when the first output buffer and the second output buffer are set in an operation disabled state, the pre-buffer is set in an operation disabled state.
前記バッファー回路は、
前記プリバッファーからの信号が入力され、第３の出力信号を出力する第３の出力バッファーを含み、
前記第１のモードでは、前記第１の出力バッファーが動作イネーブル状態に設定され、前記第２の出力バッファー及び前記第３の出力バッファーが動作ディスエーブル状態に設定され、
前記第２のモードでは、前記第１の出力バッファー及び前記第２の出力バッファーが動作イネーブル状態に設定され、前記第３の出力バッファーが動作ディスエーブル状態に設定され、
第３のモードでは、前記第１の出力バッファー、前記第２の出力バッファー及び前記第３の出力バッファーが動作イネーブル状態に設定され、
前記第１のモードでは、前記プリバッファーの駆動能力が、前記第２のモードに比べて低い駆動能力に設定され、
前記第２のモードでは、前記プリバッファーの駆動能力が、前記第３のモードに比べて低い駆動能力に設定されることを特徴とする回路装置。 In any one of Claims 1 thru | or 8.
The buffer circuit is
A third output buffer that receives a signal from the pre-buffer and outputs a third output signal;
In the first mode, the first output buffer is set to an operation enable state, the second output buffer and the third output buffer are set to an operation disable state,
In the second mode, the first output buffer and the second output buffer are set to an operation enable state, and the third output buffer is set to an operation disable state.
In the third mode, the first output buffer, the second output buffer, and the third output buffer are set to an operation enable state,
In the first mode, the driving capacity of the pre-buffer is set to be lower than that of the second mode,
In the second mode, the driving capability of the pre-buffer is set to a lower driving capability compared to the third mode.
回路装置の対向する第１の辺及び第２の辺の間の境界線により区分される一方の領域を第１の領域とし、他方の領域を第２の領域とした場合に、
前記振動子を接続するための第１の振動子用端子及び第２の振動子用端子が、前記第１の領域に配置され、
前記第１の出力バッファーからの前記第１の出力信号が出力される第１の出力端子と、前記第２の出力バッファーからの前記第２の出力信号が出力される第２の出力端子が、前記第２の領域に配置され、
前記発振回路及び前記バッファー回路が、前記第１の領域に配置されることを特徴とする回路装置。 In any one of Claims 1 thru | or 9,
When one area divided by the boundary line between the first side and the second side facing each other of the circuit device is a first area and the other area is a second area,
A first vibrator terminal and a second vibrator terminal for connecting the vibrator are arranged in the first region;
A first output terminal from which the first output signal from the first output buffer is output; and a second output terminal from which the second output signal from the second output buffer is output; Arranged in the second region,
The circuit device, wherein the oscillation circuit and the buffer circuit are arranged in the first region.
回路装置の前記第１の辺及び前記第２の辺に交差する辺を第３の辺及び第４の辺とした場合に、
前記第１の振動子用端子は、前記第３の辺に沿った第１の端子配置領域に配置され、
前記第２の振動子用端子は、前記第４の辺に沿った第２の端子配置領域に配置され、
前記第１の出力端子は、前記第３の辺に沿った前記第１の端子配置領域に配置され、
前記第２の出力端子は、前記第４の辺に沿った前記第２の端子配置領域に配置されることを特徴とする回路装置。 In claim 10,
When the side that intersects the first side and the second side of the circuit device is the third side and the fourth side,
The first vibrator terminal is disposed in a first terminal arrangement region along the third side,
The second vibrator terminal is arranged in a second terminal arrangement region along the fourth side,
The first output terminal is arranged in the first terminal arrangement region along the third side,
The circuit device characterized in that the second output terminal is arranged in the second terminal arrangement region along the fourth side.
前記第１の端子配置領域では、
前記第１の振動子用端子と前記第１の出力端子の間に、高電位側電源及び低電位側電源の一方の電源用の第１の電源端子が配置され、
前記第２の端子配置領域では、
前記第２の振動子用端子と前記第２の出力端子の間に、前記一方とは異なる他方の電源用の第２の電源端子が配置されることを特徴とする回路装置。 In claim 11,
In the first terminal arrangement region,
A first power supply terminal for one of the high potential side power supply and the low potential side power supply is disposed between the first vibrator terminal and the first output terminal,
In the second terminal arrangement region,
2. A circuit device, wherein a second power supply terminal for the other power supply different from the one is arranged between the second vibrator terminal and the second output terminal.
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