JPH11186127A

JPH11186127A - 半導体装置及びその製造方法

Info

Publication number: JPH11186127A
Application number: JP9348267A
Authority: JP
Inventors: Kazuhiro Tsukamoto; 和宏塚本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-12-17
Filing date: 1997-12-17
Publication date: 1999-07-09
Also published as: KR19990062438A; DE19829864A1; US6025652A; TW396435B

Abstract

(57)【要約】【課題】筒状ストレージノード形成の際に、ＢＰＳＧ
膜を筒状ストレージノードのコアとして用い、サイドウ
ォール状の導電膜を形成後に気相ＨＦ処理によって除去
する半導体装置であって、アライメントマークまたは重
ね合わせ精度検査マークの気相ＨＦ処理時に導電性の異
物が剥離しない構造の半導体装置及びその製造方法を得
る。【解決手段】例えば、アライメントマークまたは重ね
合わせマークとなるマーク開口部上に第一の導電膜を介
して上層にパターン形成されるＢＰＳＧ膜を第二の導電
膜で覆う。これによって、その後の気相ＨＦ処理による
筒状ストレージノードのコアとして用いるＢＰＳＧ膜の
除去時に導電性の異物が剥離することを抑制することが
でき、歩留まり低下を抑制することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、筒状ストレージ
ノードの製造過程において気相ＨＦ処理工程を含むアラ
イメントマーク、または重ね合わせ精度検査に用いる重
ね合わせマークを有する半導体装置及びその製造方法に
関するものである。

【０００２】

【従来の技術】ＤＲＡＭなどの高集積化が必要な半導体
装置においては、メモリセルの微細化は必須の技術であ
り、素子の微細化を行いつつキャパシタ容量を確保する
必要がある。そのためスタック電極の形状をシリンダ
（以下、筒状とする。）またはフィン、トンネルタイプ
のように３次元構造にして面積を増大させる方法が検討
されている。ここでは筒状キャパシタを有するＤＲＡＭ
について説明する。図９は、特開平６−１９６６４９号
公報に開示された従来の半導体装置の製造方法によって
形成されたＤＲＡＭメモリセルを構成する筒状キャパシ
タの断面図である。

【０００３】図９において、１０１は半導体基板、１０
２は半導体基板１０１の表面に積層されたＢＰＳＧ(bor
o-phosho silicate glass)膜、１０３はＢＰＳＧ膜１０
２の表面にＣＶＤ法によって積層されたシリコン酸化膜
を示しており、半導体基板１０１の表面領域に形成され
た不純物領域に当接するようにＢＰＳＧ膜１０２及びシ
リコン酸化膜１０３を貫通して導電膜からなるストレー
ジノードコンタクト１０４が形成されている。さらに、
シリコン酸化膜１０３の上面にストレージノードコンタ
クト１０４の上部に接し、垂直方向に伸びる筒状のスト
レージノード１０５が形成されている。さらにストレー
ジノード１０５の表面には誘電体膜１０６を介して上部
電極１０７が積層されており、ストレージノード１０
５、誘電体膜１０６、上部電極１０７により筒状キャパ
シタ１０８が構成されている。

【０００４】図９の半導体装置を形成する場合、ストレ
ージノードコンタクト１０４を形成後に、ストレージノ
ード１０５の筒底部分を構成する導電物質をパターニン
グする。パターニングに必要となるマスクパターンを写
真製版によって形成する際、半導体基板１０１の表面上
のアライメントマークを用いた位置合わせは必須であ
る。また半導体基板１０１上に重ね合わせマークを形成
し、重ね合わせ精度を検査することも、良好な形状の半
導体装置を得るためには必須である。

【０００５】次に、図９に示す筒状キャパシタの製造方
法を図１０を用いて説明し、従来の技術の例として同時
に形成されるアライメントマークの製造方法についても
同図を用いて説明する。図１０において、左側の図は筒
状キャパシタを有するメモリセル形成領域を示し、右側
の図はアライメントマークまたは重ね合わせマークとな
るマーク開口部を有するマーク形成領域を示すものであ
る。

【０００６】まず、図１０（ａ）に示すように、半導体
基板１０１の表面に、ＢＰＳＧ膜１０２、シリコン酸化
膜１０３を順次積層し、さらに上面にストレージノード
コンタクトホール１１０及びマーク開口部１１１に相当
する開口部を有するレジストパターン１０９を形成す
る。さらにレジストパターン１０９をエッチングマスク
としシリコン酸化膜１０３及びＢＰＳＧ膜１０２に対し
て順次異方性エッチングを行い、ストレージノードコン
タクトホール１１０及びマーク開口部１１１をそれぞれ
開口する。ストレージノードコンタクトホール１１０の
開口径は０．３μｍ程度、マーク開口部１１１の開口径
は４μｍ程度、開口部の平面形状は矩形であるとする。

【０００７】次に、図１０（ｂ）に示すように、レジス
パターン１０９は除去し、シリコン酸化膜１０３の表面
にリンドープトポリシリコン１１２を積層し、ストレー
ジノードコンタクトホール１１０の内部を埋設してスト
レージノードコンタクト１０４を得る。この時、同時に
マーク開口部１１１の内壁にも同様にリンドープトポリ
シリコン１１２は積層される。マーク開口部１１１に積
層されるリンドープトポリシリコン１１２の表面形状は
マーク開口部１１１の形状を反映し、凹状となる。さら
に、ＢＰＳＧ膜１１３を筒状キャパシタの垂直方向の寸
法に応じた膜厚となるように積層し、次にリンドープト
ポリシリコン１１２の表面上に、ストレージノード１０
５の底面部分に相当する形状、及びマーク開口部１１１
覆う形状のレジストパターン１１４ａ、１１４ｂを形成
する。

【０００８】その後、図１０（ｃ）に示すように、レジ
ストパターン１１４ａ、１１４ｂをエッチングマスクと
してＢＰＳＧ膜１１３、リンドープトポリシリコン１１
２を順次ドライエッチングし、それぞれのエッチングマ
スクに応じた形状のリンドープトポリシリコン１１２ａ
とＢＰＳＧ膜１１３ａ、リンドープトポリシリコン１１
２ｂ、ＢＰＳＧ膜１１３ｂをパターニングする。

【０００９】次に、図１０（ｄ）に示すように、リンド
ープトポリシリコン１１５を所定の膜厚となるように積
層し、さらに図１０（ｅ）に示すように、このリンドー
プトポリシリコン１１５に対して異方性エッチングを行
うことでＢＰＳＧ膜１１３ａ及びリンドープトポリシリ
コン１１２ａの側壁に導電物質からなるサイドウォール
１１５ａを得る。この処理時に同時に、マーク形成領域
のＢＰＳＧ膜１１３ｂ及びリンドープトポリシリコン１
１２ｂの側面に付着するサイドウォール１１５ｂ、さら
にＢＰＳＧ膜１１３ｂの表面に形成されるサイドウォー
ル１１６が形成される。

【００１０】サイドウォール１１５ａとリンドープトポ
リシリコン１１２ａとによって筒状のストレージノード
１０５が構成され、またサイドウォール１１５ｂとリン
ドープトポリシリコン１１２ｂによってマーク部１１７
が構成される。

【００１１】その後、図１０（ｆ）に示すように、気相
ＨＦ処理によってＢＰＳＧ膜１１３を除去する。さら
に、誘電体膜１０６及び上部電極１０７をそれぞれ形成
することで筒状キャパシタ１０８を形成することが可能
となる。

【００１２】しかし、上記のように、筒状キャパシタ１
０８の形成工程において、マーク部１１７を形成する場
合、図１０（ｆ）に示すように、前工程において、マー
ク形成領域に形成されていたサイドウォール１１６が気
相ＨＦ処理時にリフトオフしていた。リフトオフしたサ
イドウォール１１６はメモリセル部分に再付着すれば、
導電物質から構成されているために電気的に絶縁される
べき複数の素子をショートさせることになり、歩留まり
を低下させるという問題があった。重ね合わせマーク形
成においても同様に、サイドウォール状の導電物質のリ
フトオフによる歩留まりの低下が問題となっていた。

【００１３】また、別のアライメントマーク形成技術が
特開平７−１４２３７９号公報に開示されている。この
技術は、アライメントマークの開口部の面積が４μｍ×
４μｍ、若しくは４μｍ×２μｍの寸法である場合、そ
の後の配線形成工程において、開口部内壁にサイドウォ
ールとしてアルミニウム合金が残ることを防止すること
で、このアルミニウム合金が剥離して能動素子領域内に
再付着して回路パターンのショートを引き起こすという
不都合を解消するものである。この技術によれば、アラ
イメントマークの開口部の形状を、複数の微小開口部が
集合した形状とし、一つの微小開口部の一辺の大きさは
１μｍ以下の大きさとし、配線となるアルミニウム合金
を積層した段階で完全に開口部内が埋め込まれるように
するものであり、配線のパターニングの際にアライメン
トマーク形成領域に導電膜からなるサイドウォールが形
成されないようにしたものである。

【００１４】

【発明が解決しようとする課題】この発明は上記のよう
な問題を解決するためになされたものであり、ＤＲＡＭ
の筒状キャパシタを形成する際に用いるアライメントマ
ーク形成工程、または重ね合わせ精度検査に用いる重ね
合わせマーク形成工程において、気相ＨＦ処理を用いた
場合でも、歩留まり低下の原因となる導電性のサイドウ
ォールが形成されることがない半導体装置、及びその製
造方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、マーク開口部を有する半導体装置であ
って、上記マーク開口部の内壁及び底面上に第一の導電
膜、ＢＰＳＧ膜が順次積層され、上記ＢＰＳＧ膜の表面
を第二の導電膜が覆うものである。

【００１６】また、この発明の請求項２に係る半導体装
置は、マーク開口部の最大開口寸法は、第一の導電膜と
ＢＰＳＧ膜の膜厚の合計の２倍以上の大きさであるもの
である。

【００１７】さらに、この発明の請求項３に係る半導体
装置は、単数の微細開口パターン若しくは複数の微細開
口パターンの集合によって構成されるマーク開口部を有
する半導体装置であって、上記マーク開口部上に積層さ
れ、上記微細開口パターンの内壁及び底面に積層される
第一の導電膜、上記第一の導電膜の外周を取り囲み垂直
方向に伸びて形成される筒状の第二の導電膜を含み、上
記微細開口パターンの開口寸法は、筒状の上記第二の導
電膜の高さ方向の寸法の２倍の値以下の大きさであるも
のである。

【００１８】また、この発明の請求項４に係る半導体装
置は、請求項３に相当する構成において、さらに微細開
口パターンは、同一半導体装置内に形成されるコンタク
トホールに相当する大きさに形成されるものである。

【００１９】さらに、この発明の請求項５に係る半導体
装置は、請求項３に相当する構成において、微細開口パ
ターンはスリット状とするものである。

【００２０】また、この発明の請求項６に係る半導体装
置は、基板上の絶縁膜内に形成されたストッパ膜、上記
絶縁膜の表面から上記ストッパ膜の表面にかけて形成さ
れたマーク開口部の内壁及び底面を含む領域に形成され
た第一の導電膜、上記第一の導電膜の外周を取り囲み垂
直方向に伸びて形成される筒状の第二の導電膜を含むも
のである。

【００２１】さらに、この発明の請求項７に係る半導体
装置の製造方法は、第一領域及び第二領域を有する基板
上に絶縁膜を積層する工程、上記第一領域に上記絶縁膜
を貫通するコンタクトホールを、上記第二領域にマーク
開口部を開口する工程、上記コンタクトホールを埋設す
る第一の導電膜を積層する工程、上記第一の導電膜上に
ＢＰＳＧ膜を積層する工程、上記ＢＰＳＧ膜上の上記コ
ンタクトホールを覆う領域と上記マーク開口部を覆う領
域とにそれぞれエッチングマスクを形成する工程、上記
エッチングマスクを用いて上記ＢＰＳＧ膜及び上記第一
の導電膜に対して異方性エッチングを行いパターニング
し、上記エッチングマスクを除去する工程、ＣＶＤ法に
よって第二の導電膜を積層する工程、上記マーク開口部
を覆う領域上にマスクをパターニングする工程、上記マ
スクをエッチングマスクとして上記第二の導電膜に対し
て異方性エッチングを行い、上記第一領域の上記ＢＰＳ
Ｇ膜及び上記第一の導電膜の側面に付着する上記第二の
導電膜からなるサイドウォールを得、同時に上記第二領
域の上記マスクを形成した領域以外の上記第二の導電膜
を除去する工程、上記マスクを除去する工程、気相ＨＦ
処理によって上記第一領域の上記ＢＰＳＧ膜を選択的に
除去する工程を含み、上記第一領域上の上記第一の導電
膜と上記サイドウォールが筒状ストレージノードを構成
するものである。

【００２２】また、この発明の請求項８に係る半導体装
置は、第一領域及び第二領域を有する基板上に絶縁膜を
積層する工程、上記第一領域に上記絶縁膜を貫通するコ
ンタクトホールを、上記第二領域にマーク開口部を開口
する工程、上記コンタクトホールを埋設する第一の導電
膜を積層する工程、上記第一の導電膜上に平坦な表面を
有するＢＰＳＧ膜を積層する工程、上記ＢＰＳＧ膜上の
上記コンタクトホールを覆う領域と上記マーク開口部を
覆う領域とにそれぞれエッチングマスクを形成する工
程、上記エッチングマスクを用いて上記ＢＰＳＧ膜及び
上記第一の導電膜に対して異方性エッチングを行いパタ
ーニングし、上記エッチングマスクを除去する工程、Ｃ
ＶＤ法によって第二の導電膜を積層する工程、上記第二
の導電膜に対して異方性エッチングを行い、上記第一領
域及び上記第二領域の上記ＢＰＳＧ膜及び上記第一の導
電膜の側面に上記第二の導電膜からなるサイドウォール
をそれぞれ形成する工程、気相ＨＦ処理によって上記Ｂ
ＰＳＧ膜を除去する工程を含み、上記第一領域上の上記
第一の導電膜と上記サイドウォールが筒状ストレージノ
ードを構成するものである。

【００２３】さらに、この発明の請求項９に係る半導体
装置の製造方法は、請求項９に相当する半導体装置の製
造方法において、マーク開口部は単数または複数のスリ
ット状開口部、若しくは単数または複数の微細開口パタ
ーンから構成し、上記スリット状開口部のスリット幅、
若しくは上記微細開口パターンの平面形状の開口寸法
は、第一の導電膜のとＢＰＳＧ膜の膜厚の合計の２倍の
値よりも小さくなるように調整するものである。

【００２４】また、この発明の請求項１０に係る半導体
装置の製造方法は、請求項９に相当する半導体装置の製
造方法において、微細開口パターンを同一半導体装置内
のコンタクトホールに相当する大きさに形成するもので
ある。

【００２５】さらに、この発明の請求項１１に係る半導
体装置の製造方法は、第一領域及び第二領域を有する基
板上に絶縁膜を積層する工程、上記第二領域の上記絶縁
膜内にストッパ膜を形成する工程、上記第一領域に上記
絶縁膜を貫通するコンタクトホールを開口し、同時に第
二領域の上記絶縁膜の表面から上記ストッパ膜の表面の
深さにかけてマーク開口部を開口する工程、上記コンタ
クトホールを埋設する第一の導電膜を積層する工程、上
記第一の導電膜上にＢＰＳＧ膜を積層する工程、上記Ｂ
ＰＳＧ膜上の上記コンタクトホールを覆う領域と上記マ
ーク形成領域を覆う領域とにそれぞれエッチングマスク
を形成する工程、上記上記エッチングマスクを用いて上
記ＢＰＳＧ膜及び上記第一の導電膜に対して異方性エッ
チングを行いパターニングし、上記エッチングマスクを
除去する工程、ＣＶＤ法によって第二の導電膜を積層す
る工程、上記第二の導電膜に対して異方性エッチングを
行い、上記第一領域及び上記第二領域の上記ＢＰＳＧ膜
及び上記第一の導電膜の側面に上記第二の導電膜からな
るサイドウォールをそれぞれ形成する工程、気相ＨＦ処
理によって上記ＢＰＳＧ膜を除去する工程を含み、上記
第一領域上の上記第一の導電膜と上記サイドウォールが
筒状ストレージノードを構成するものである。

【００２６】また、この発明の請求項１２に係る半導体
装置の製造方法は、請求項１１に相当する半導体装置の
製造方法において、第二の導電膜に対して異方性エッチ
ングを行い、サイドウォールを形成する工程の後、上記
第二の導電膜に対して、オーバーエッチングを行い、絶
縁膜の表面からストッパ膜の表面までの深さに対応する
膜厚分の上記第二の導電膜の除去を行うものである。

【００２７】さらに、この発明の請求項１３に係る半導
体装置の製造方法は、請求項７、８、９、１１のいずれ
か一項記載の半導体装置の製造方法において、ＢＰＳＧ
膜上のコンタクトホールを覆う領域とマーク開口部を覆
う領域とにそれぞれエッチングマスクを形成する際に、
第二領域の上記マーク開口部をアライメントマークとし
て用いるものである。

【００２８】また、この発明の請求項１４に係る半導体
装置の製造方法は、請求項７、８、９、１１のいずれか
一項記載の半導体装置の製造方法において、マーク開口
部を重ね合わせ精度検査に用いる重ね合わせマークとし
て用いるものである。

【００２９】

【発明の実施の形態】実施の形態１．この発明の実施の
形態１について説明する。図１はこの発明の実施の形態
１によって形成される半導体装置の断面構造を示す図で
あり、アライメントマーク部または重ね合わせマーク部
のいずれかであるマーク部を示すものである。

【００３０】図１において、符号１は半導体基板、２は
半導体基板１上に積層されたＢＰＳＧからなる層間絶縁
膜、３は層間絶縁膜２の表面にＣＶＤ法によって積層さ
れたシリコン酸化膜であり、層間絶縁膜２とシリコン酸
化膜３とで絶縁膜４を構成している。５は絶縁膜４の表
面から底面に向かって開口された開口部であり、同一半
導体基板１上にストレージノードコンタクトホールの開
口と同時に開口された開口部である。例えばこの開口部
は平面形状が矩形であり、その一辺の寸法は数μｍ程度
であるものとする。この開口部の形状は発明を適応する
デバイスに応じて変化させることが可能である。

【００３１】また符号６ｂは開口部５の底面及び内壁と
開口部５の周囲に位置する絶縁膜４の表面上に積層され
たリンドープトポリシリコンからなる第一の導電膜、７
ｂは第一の導電膜６ｂ上に積層されたＢＰＳＧ膜、８ｂ
はＢＰＳＧ膜７ｂの表面を被覆するように積層されリン
ドープトポリシリコンからなる第二の導電膜である。こ
の第一の導電膜６ｂ、ＢＰＳＧ膜７ｂ、第二の導電膜８
ｂはマーク部９を構成している。

【００３２】第一の導電膜６ｂは、ストレージノードコ
ンタクト及び筒状ストレージノードの底面部を構成する
導電物質の積層時に同時に積層された導電膜であり、同
様に、ＢＰＳＧ膜７ｂは筒状キャパシタの筒状部を形成
する際にサイドウォールを付着させるために底面部上に
形成するＢＰＳＧ膜の積層時に同時に積層された膜であ
り、また第二の導電膜７ｂは、筒状キャパシタの筒上部
を構成する導電性のサイドウォールとなる物質の積層と
同時に積層された導電膜である。

【００３３】図１に示すマーク部の形成過程において
は、ＢＰＳＧ膜７ｂの除去を行わず、またＢＰＳＧ膜７
ｂの表面上に導電性のサイドウォールが形成されること
もないため、歩留まりが低下することがない。

【００３４】次に、図１に示す半導体装置の製造フロー
を図２を用いて説明する。図２の左側にはメモリセル形
成領域の製造工程図を、右側にはマーク形成領域の製造
工程図を示す。まず、図２（ａ）に示すように、半導体
基板１の表面にＢＰＳＧからなる層間絶縁膜２を常圧Ｃ
ＶＤ法によって５０００Å程度の膜厚に積層し、さらに
上層にＬＰＣＶＤ法によってシリコン酸化膜３を５００
Å程度の膜厚となるように積層し、絶縁膜４を得る。次
にレジストパターン１０ａ、１０ｂを用いて同一半導体
基板１上のストレージノードコンタクトホール１１の開
口と同時にドライエッチングによってマーク形成領域に
マーク開口部５を形成する。このマーク開口部５がアラ
イメントマークまたは重ね合わせマークを構成する。

【００３５】次に、図２（ｂ）に示すように、レジスト
パターン１０ａ、１０ｂを除去後、１０００〜２０００
Å程度の膜厚のリンドープトポリシリコンからなる第一
の導電膜７をＬＰＣＶＤ法によって積層し、ストレージ
ノードコンタクトホール１１の内部をこの導電物質によ
って埋設してストレージノードコンタクトを得る。その
後さらにＢＰＳＧ膜７を４０００〜８０００Å程度の膜
厚となるように積層する。ＢＰＳＧ膜７の表面形状はマ
ーク形成領域においては、マーク開口部５の内壁に沿っ
た形状となっている。さらに回転塗布によってレジスト
膜を積層し、写真製版によってメモリセル形成領域及び
マーク形成領域にそれぞれレジストパターン１２ａ、１
２ｂをパターニングする。レジストパターン１２ａの形
状は最終的に形成する筒状ストレージノードの底面部に
相当し、またレジストパターン１２ｂの形状はマーク開
口部５を覆う大きさとする。

【００３６】その後、図２（ｃ）に示すように、レジス
トパターン１２ａ、１２ｂをエッチングマスクとしてＢ
ＰＳＧ膜７及び第一の導電膜６に対して順次異方性エッ
チングを行い、マスク形状に相当する第一の導電膜６
ａ、６ｂ及びＢＰＳＧ膜７ａ、７ｂを得る。レジストパ
ターン１２ａ、１２ｂは除去する。

【００３７】次に、図２（ｄ）に示すように、リンドー
プトポリシリコンからなる第二の導電膜８をＬＰＣＶＤ
法によって５００〜１０００Å程度の膜厚となるように
積層し、さらにマーク開口部５を覆うようにレジストパ
ターン１３をパターニングする。

【００３８】その後、図２（ｅ）に示すように、ポリシ
リコンに対して異方性エッチングを行い、メモリセル形
成領域においてはＢＰＳＧ膜７ａの側面に導電性のサイ
ドウォールを残し、筒状ストレージノード１４を構成す
る筒状部８ａとする。この筒状部８ａと第一の導電膜６
ａとで筒状ストレージノード１４を構成する。マーク形
成領域においては、レジストパターン１３の形成領域以
外の第二の導電膜８がエッチング除去され、レジストパ
ターン１３に相当する形状の第二の導電膜８ｂが残され
る。この第二の導電膜８ｂと、ＢＰＳＧ膜７ｂ、第一の
導電膜６ｂとでマーク部９を構成する。レジストパター
ン１３は除去する。

【００３９】次に、図２（ｆ）に示すように、気相ＨＦ
処理を行い、ＢＰＳＧ膜７ａを選択的に除去し、筒状ス
トレージノード１４を得る。この気相ＨＦ処理は、ＨＦ
分圧６００Ｐａ、Ｈ₂Ｏ分圧３００Ｐａで５分間の処理
を実施するものである。この条件下においては、常圧Ｃ
ＶＤ法によって積層したシリコン酸化膜のエッチング速
度は１０Å／ｍｉｎであるのに対し、ＢＰＳＧ膜のエッ
チング速度は１μｍ／ｍｉｎであるため、筒状ストレー
ジノード１４の下層の絶縁膜４を構成するＢＰＳＧから
なる層間絶縁膜２をエッチングすることなく、筒状部の
コアであるＢＰＳＧ膜７ａのみを選択的にエッチングで
きる。

【００４０】気相ＨＦ処理では、マーク部９を構成する
ＢＰＳＧ膜７は第二の導電膜８ｂによって覆われている
ため除去されることはなく、また、ＢＰＳＧ膜７ｂの表
面上に導電性のサイドウォールが形成されるということ
もないため、従来の気相ＨＦ処理時に生じていた導電性
サイドウォールの剥離による歩留まりの低下を抑制する
ことが可能である。また、層間絶縁膜２としてＢＰＳＧ
からなる物質と説明したが、他の絶縁物質によって構成
することも可能であり、また、同様に他の構成要素につ
いても同様の性質を有する物質で置き換えることが可能
であることは言うまでもない。

【００４１】実施の形態２．実施の形態１においては、
アライメントマークまたは重ね合わせマークとなるマー
ク開口部５の形状は、その後の第一の導電膜６ｂの積層
によって完全に埋め込まれない程度の比較的大きな開口
径のものを例として示した。この実施の形態２では、一
つのマーク開口部は、次工程において積層される導電膜
（実施の形態１においては第一の導電膜６ｂとして説
明）によって埋め込むことが可能である開口径であり、
複数のマーク開口部からなる開口部の集合がアライメン
トマークまたは重ね合わせマークを構成する半導体装置
について説明する。

【００４２】図３は実施の形態２による半導体装置のマ
ーク形成部分の断面図であり、図において符号１５は絶
縁膜４内に開口されたスリット状のマーク開口部であ
り、複数のマーク開口部１５の集合がアライメントマー
クまたは重ね合わせ精度マークを構成する。また６ｃは
例えばリンドープトポリシリコンから構成され、マーク
開口部１５の内部を埋設し、絶縁膜４の表面に積層され
る第一の導電膜、８ｃは例えばリンドープトポリシリコ
ンから構成され、第一の導電膜６ｃの端部を取り巻き、
垂直方向に伸びた形状の筒状部を示しており、第一の導
電膜６ｃと筒上部８ｃとでマーク部９を構成する。その
他、既に説明のために用いた符号と同一符号は同一、若
しくは相当部分を示すものである。

【００４３】マーク開口部１５は、一方向に伸びるスリ
ットが複数個並んで配置され、一つのマーク開口部１５
のスリット幅は次工程で積層される第一の導電膜６ｃの
膜厚とＢＰＳＧ膜（実施の形態１においてのＢＰＳＧ膜
７ｂに相当する）の２倍よりも小さな値とする。このよ
うに第一の導電膜６ｃとマーク開口部１５のスリット幅
とを決めることで、第一の導電膜６ｃを積層した段階で
マーク開口部１５の内部を完全に埋設することができ
る。従って、図３に示すように、マーク開口部１５上の
第一の導電膜６ｃの表面を平坦若しくは略平坦とするこ
とが可能であるため、その後の工程を経ても、従来の問
題点である導電物質からなるサイドウォールが形成され
ず、歩留まりの低下を抑制することが可能となる。

【００４４】次に、図３の半導体装置の製造方法につい
て図４を用いて説明する。まず、図４（ａ）に示すよう
に、実施の形態１の場合と同様に、半導体基板１上に絶
縁膜４を積層する。その後、ストレージノードコンタク
トホール１１形状のパターンを有するレジストパターン
１０ａ及びマーク開口部１５が複数個並んで形成された
形状のパターンを有するレジストパターン１０ｃを形成
し、このレジストパターン１０ａ及び１０ｃをエッチン
グマスクとして絶縁膜４に対して異方性エッチングを行
い、ストレージノードコンタクトホール１１と、複数個
のマーク開口部１５から構成されるアライメントマーク
若しくは重ね合わせマークを得る。

【００４５】その後、図４（ｂ）に示すように、レジス
トパターン１０ａ、１０ｃを除去後、リンドープトポリ
シリコンからなる第一の導電膜６をＬＰＣＶＤ法によっ
て１０００〜２０００Å程度の膜厚となるように積層
し、さらに上層にＢＰＳＧ膜７を４０００〜８０００Å
程度の膜厚となるように積層する。ＢＰＳＧ膜７を形成
した段階でその表面は平坦となる。図４（ｂ）には、一
例として第一の導電膜６を積層した段階でマーク開口部
１５を完全に埋設する場合を示しているが、次工程のＢ
ＰＳＧ膜７形成の段階でマーク開口部１５を埋設し、そ
の表面を平坦としても良い。この実施の形態２では、マ
ーク開口部１５を開口後に、最小で第一の導電膜６を１
０００Å、ＢＰＳＧ膜７を４０００Åの厚さ、合計５０
００Åの厚さとするため、マーク開口部１５のスリット
幅は１μｍ以下とすれば、マーク部９に相当する領域の
ＢＰＳＧ膜７ｂの表面を平坦にすることが可能である。

【００４６】さらに、ＢＰＳＧ膜７上には、メモリセル
形成領域にはストレージノード１４の底面部の形状のレ
ジストパターン１２ａを形成し、マーク形成領域におい
てはマーク部９に相当する形状のレジストパターン１２
ｂを形成する。

【００４７】次に、図４（ｃ）に示すように、シリコン
酸化膜３をエッチングストッパとし、レジストパターン
１２ａ、１２ｂをエッチングマスクとしてＢＰＳＧ膜７
及び第一の導電膜６を順次異方性エッチングし、それぞ
れのエッチングマスクに相当する形状のＢＰＳＧ膜７
ａ、７ｂと第一の導電膜６ａ、６ｃを得る。レジストパ
ターン１２ａ、１２ｂは除去する。

【００４８】その後、図４（ｄ）に示すように、例えば
リンドープトポリシリコンからなる第二の導電膜８をＬ
ＰＣＶＤ法によって１０００〜２０００Å程度の膜厚に
積層する。

【００４９】さらに、図４（ｅ）に示すように、第二の
導電膜８の全面に異方性エッチングを行い、ＢＰＳＧ膜
７ａ及び第一の導電膜６ａの側面と、ＢＰＳＧ膜７ｂ及
び第一の導電膜６ｃの側面にリンドープトポリシリコン
からなるサイドウォール、メモリセル形成領域において
はストレージノードの筒状部８ａ、マーク形成領域にお
いてはマーク部９を構成する筒状部８ｃをそれぞれ得
る。この段階でＢＰＳＧ膜７ｂの表面上の導電物質はす
べて除去される。

【００５０】次に、図４（ｆ）に示すように、実施の形
態１に示した気相ＨＦ処理によってＢＰＳＧ膜７ａ及び
７ｂの除去を行うことで、メモリセル領域においては筒
状ストレージノード１４を得、マーク形成領域において
は、第一の導電膜６ｃ及び筒状部８ｃから構成されるマ
ーク部９を得ることが可能となる。

【００５１】図５は図４（ｆ）のマーク部９の平面図を
示すものであり、同一形状のスリット状のマーク開口部
１５が複数個並んで配置される例を示している。

【００５２】このように、ストレージノードの底面部及
びストレージノードコンタクトを構成する第一の導電膜
６ａと円筒のコアとして形成されるＢＰＳＧ膜７ａを形
成する際、それらの膜厚の合計の２倍の値よりも、マー
ク形成領域のマーク開口部１５のスリット幅が小さな値
となるように調整することで、ＢＰＳＧ膜７ｂの表面を
平坦とすることが可能である。

【００５３】また、上記の説明ではマーク開口部５のス
リット幅は１μｍである例を示したが、これは一例であ
って、アライメントに必要なパターン形状に変化させる
ことが可能であることは言うまでもない。

【００５４】実施の形態３．次に、この発明の実施の形
態３について説明する。先述の実施の形態２において
は、アライメントマーク若しくは重ね合わせマークが複
数個のスリット状のマーク開口部１５の集合からなる例
を示した。この実施の形態３と実施の形態２との相違点
は、実施の形態３では、マーク開口部の形状がメモリセ
ルを構成するストレージノードコンタクトの形状に相当
する大きさである点である。

【００５５】図６（ａ）は、筒状部８ｃを形成した段階
でのマーク部９の平面図である。符号６ｄは実施の形態
２での第一の導電膜６ｃに相当するものであり、コンタ
クトホール形状のマーク開口部１６ａの開口部を埋設す
る膜である。その他、既に説明のために用いた符号と同
一符号は同一、若しくは相当部分を示すものである。マ
ーク開口部１６ａは複数個並んで配置され、全体として
一つの矩形状のマークを構成している。

【００５６】６４ＭＤＲＡＭの場合、コンタクトホール
径は０．２〜０．３μｍの大きさに形成され、その寸法
制御は±０．０５μｍ以下であることから、次工程の第
一の導電膜６ｄ、ストレージノード筒状部形成の際のコ
アとなるＢＰＳＧ膜の積層の段階で、マーク開口部１６
ａの内部は完全に埋設され、ＢＰＳＧ膜の表面も平坦と
なることは明らかであり、従って、図４（ｅ）に示す段
階でＢＰＳＧ膜７ｂの表面に導電物質からなるサイドウ
ォールが形成されることがない。よって、ストレージノ
ード筒状部形成の際にコアとして用いるＢＰＳＧ膜の除
去を、気相ＨＦ処理を用いて行っても、導電性のサイド
ウォールの剥離はなく、歩留まり低下を防止することが
可能である。

【００５７】また、図６（ａ）ではマーク開口部１６ａ
の形状はストレージノードコンタクトホールの形状に相
当するとしたが、図６（ｂ）に示すように、ストレージ
ノードコンタクトホールの開口径に相当する開口幅の溝
をマーク開口部１６ｂとして所定の形状（図においては
矩形の例を示している。）となるように形成することで
も同様に、次工程の第一の導電膜６及びＢＰＳＧ膜７の
積層の段階で開口部を完全に埋め込み、その表面を平坦
にすることが可能である。そのためＢＰＳＧ膜の除去の
際に、気相ＨＦ処理を行っても、導電性のサイドウォー
ルの剥離はなく、歩留まり低下を防止することが可能で
ある。

【００５８】さらに、マーク開口部１６ａ、１６ｂとし
てコンタクトホール程度の大きさの開口径（または開口
幅）の微細な開口部を形成するため、高精度のアライメ
ント若しくは重ね合わせ精度検査を行うことができ、寸
法精度をメモリセル並に制御することが可能になるとい
う効果がある。

【００５９】実施の形態４．次に、この発明の実施の形
態４について説明する。既に説明した実施の形態１〜３
は、メモリセル形成領域のストレージノードコンタクト
ホール１１の開口と同時にマーク形成領域の絶縁膜４に
対して開口を行い、マーク開口部５、１５、１６を形成
しており、マーク開口部を構成する開口部の深さは絶縁
膜４の膜厚、すなわちストレージノードコンタクトホー
ル１１の深さに相当していた。この実施の形態４では、
アライメントマークまたは重ね合わせマークを構成する
開口部の深さ方向の寸法が、ストレージノードコンタク
トホールの深さ方向の寸法よりも小さな場合を示すもの
である。

【００６０】図７はこの実施の形態４による半導体装置
のマーク形成領域の断面図であり、図において６ｅはス
トレージノードコンタクトホールよりも浅いマーク開口
部１８内に積層された第一の導電膜であり、メモリセル
形成領域においてはストレージノードコンタクト及び筒
状ストレージノードの底面部を構成する導電膜の成膜時
に同時に積層される膜である。また、符号１７は層間絶
縁膜２の膜内に形成されたストッパ膜であり、マーク開
口部１８の開口の際に、エッチングストッパとなる膜で
ある。その他、既に説明のために用いた符号と同一符号
は同一、若しくは相当部分を示すものである。

【００６１】この図７のマーク部９は、マーク開口部１
８が絶縁膜４を貫通して形成されておらず、その開口部
の深さ方向の寸法がストッパ膜１７よりも上層に積層さ
れた絶縁膜４の膜厚に相当するため、より浅い開口部に
一部が埋設されて形成される。従って、マーク部９を構
成する第一の導電膜６ｅの表面は比較的平坦となり、そ
の上に積層されるストレージノードの円筒部分のコアを
構成するＢＰＳＧ膜に相当する膜の表面も比較的平坦に
形成される。従って、そのＢＰＳＧ膜の表面には次工程
において導電物質からなるサイドウォールは、形成され
ることがない。よって、半導体装置の製造過程における
歩留まりの低下を抑制するこが可能となる。

【００６２】次に、図７のマーク部９を有する半導体装
置の製造方法を、図８を用いて説明する。まず、図８
（ａ）に示すように、マーク形成領域には、ＢＰＳＧか
ら構成される層間絶縁膜２の膜内に、ドープトポリシリ
コンからなるストッパ膜１７を成膜する。このストッパ
膜１７は、例えば、図示しないワード線若しくはビット
線の形成工程において積層する導電物質をパターニング
することで得ることが可能であり、また新規にストッパ
膜１７を形成してもよい。例えば、ＢＰＳＧから構成さ
れる層間絶縁膜２及びストッパ膜１７、シリコン酸化膜
３を形成した段階で、ストッパ膜１７の表面上に積層さ
れた絶縁膜４の膜厚が、１０００Åとなるようにストッ
パ膜１７を配置する。次に、メモリセル形成領域にスト
レージノードコンタクトホール１１を開口すると同時に
マーク形成領域にマーク開口部１８を開口する。このと
きエッチングはストッパ膜１７の表面で止まり、絶縁膜
４の表面から１０００Å程度の深さのマーク開口部１８
が開口される。

【００６３】次に、図８（ｂ）に示すように、コンタク
トホールの開口に用いたレジストパターン１０ａ、１０
ｂを除去し、ＬＰＣＶＤ法によってリンドープトポリシ
リコンからなる第一の導電膜６を１０００〜２０００Å
程度の膜厚となるように積層し、さらに、ＢＰＳＧ膜７
を４０００〜８０００Å程度の膜厚となるように形成す
る。このとき、マーク形成領域におけるＢＰＳＧ膜７の
表面に形成される段差は比較的小さく、１０００Åより
も小さな段差となる。その後、例えばマーク形成領域上
のマーク開口部をアライメントマークとしてフォトマス
クと半導体基板１との位置合わせを行い、ストレージノ
ードの底面部分に相当するレジストパターン１２ａ、マ
ーク形成領域におけるマーク開口部１８を覆う領域に相
当するレジストパターン１２ｂをＢＰＳＧ膜７上にパタ
ーニングする。

【００６４】その後、図８（ｃ）に示すように、レジス
トパターン１２ａ、１２ｂをエッチングマスクとしてＢ
ＰＳＧ膜７及び第一の導電膜６に対して異方性エッチン
グを行い、それぞれのレジストパターンの形状に応じた
形状のＢＰＳＧ膜７ａ、７ｂ、第一の導電膜６ａ、６ｂ
を得る。レジストパターン１２ａ、１２ｂは除去する。

【００６５】次に、図８（ｄ）に示すように、ＬＰＣＶ
Ｄ法によってリンドープトポリシリコンを１０００〜２
０００Å程度の膜厚となるように積層し、第二の導電膜
８を得る。

【００６６】その後、図８（ｅ）に示すように、第二の
導電膜８に対して異方性エッチングを行い、メモリセル
形成領域の第一の導電膜６ａ及びＢＰＳＧ膜７ａの側面
にサイドウォール状に付着する筒状部８ａを形成して筒
状サイドウォール１４を得、同時にマーク形成領域の第
一の導電膜６ｅ及びＢＰＳＧ膜７ｂの側面にサイドウォ
ール状に付着する筒状部８ｃを形成してマーク部９を得
る。

【００６７】このとき、ＢＰＳＧ膜７ｂの表面にはマー
ク開口部１８の開口深さに応じた段差が生じており、こ
の場合では最大で１０００Å程度の大きさとなる。表面
段差部の傾斜角度にも依存するが、この段差部にサイド
ウォール状に第二の導電膜８が残される場合は、これを
完全に除去するため、第二の導電膜８に対する異方性エ
ッチングは１０００Å以上のオーバーエッチングを施す
条件で行うことによって、歩留まり低下の原因となるＢ
ＰＳＧ膜７ｂ上の導電性のサイドウォールの形成を抑制
することができる。

【００６８】次に、図８（ｆ）に示すように、気相ＨＦ
処理を施すことによって、筒状ストレージノード１４の
コアとなっているＢＰＳＧ膜７ａを除去し、同時にマー
ク形成領域のＢＰＳＧ膜７ｂを除去し、図７に示すアラ
イメントマークまたは重ね合わせマークを得ることが可
能となる。

【００６９】以上、説明したように、この実施の形態４
の半導体装置においては、ストレージノードコンタクト
ホール１１の形成と同時にマーク開口部１８を開口する
工程において、マーク開口部１８の開口深さが小さくな
るようにエッチングストッパ膜としてストッパ膜１７を
絶縁膜４内に形成している。従って、ストレージノード
コンタクトホール１１の開口と同時にマーク開口部１８
を開口しても、マーク開口部１８を浅く形成することが
でき、マーク開口部１８の上層に積層されるＢＰＳＧ膜
７ｂの表面を平面形状に近づけることができるため、筒
状ストレージノード１４の筒状部８ａとして導電性のサ
イドウォールを形成する際に、ＢＰＳＧ膜７ｂの表面に
サイドウォールとして第二の導電膜８が残存しにくくな
る。さらに、第二の導電膜８に対してマーク開口部１８
の開口深さに依存するオーバーエッチングを行うため、
異物となる導電膜がＢＰＳＧ膜７ｂ上に残されることは
なく、歩留まり低下を抑制することが可能となる。

【００７０】なお、この実施の形態４では、一例とし
て、マーク開口部１８が一つの比較的大きな開口部から
構成される例を示したが、複数の比較的小さな開口部の
集合からなるマーク開口部とすることも可能であること
は言うまでもない。また、マーク開口部１８の形状は、
その上部に積層される第一の導電膜６ｅとＢＰＳＧ膜７
ｂとなる導電物質を積層した段階で開口部上の表面が平
坦とならない程度の大きさである場合に特に効果的に用
いることができる。

【００７１】また、ストッパ膜１７を構成する物質の一
例としてリンドープトポリシリコンを示したが、これに
限定するものではなく、ポリサイド、シリコン窒化膜等
の別の物質からなるものを用いても良く、ストレージノ
ードコンタクトホール１１の開口のエッチング処理時に
選択比が３以上とできる物質であれば良い。

【００７２】

【発明の効果】以下に、この発明の各請求項の効果につ
いて記載する。この発明の請求項１に係る半導体装置に
おいては、マーク開口部上のＢＰＳＧ膜を第二の導電膜
によって覆うため、その後に気相ＨＦ処理を行ってもＢ
ＰＳＧ膜は除去されることがなく、歩留まり低下の原因
となる導電性の異物の発生を抑制することが可能とな
る。

【００７３】また、この発明の請求項２に係る半導体装
置においては、マーク開口部の開口寸法が、第一の導電
膜とＢＰＳＧ膜との合計の膜厚の２倍よりも大きな値で
あり、ＢＰＳＧ膜を成膜した場合に異物となる導電性の
サイドウォールが形成される原因となる表面の段差が形
成されるにも関わらず、第二の導電膜によってＢＰＳＧ
膜を覆っているためにマーク開口部に相当する領域のＢ
ＰＳＧ膜は除去さることなく、歩留まり低下の原因とな
る異物の発生も抑制することが可能となる。

【００７４】さらに、この発明の請求項３に係る半導体
装置においては、筒状ストレージノードの形成と平行し
て行うマーク開口部の形成において、筒状ストレージノ
ードのコアとなるＢＰＳＧ膜の表面を平坦に形成できる
ため、気相ＨＦ処理を行っても歩留まり低下の原因とな
る導電性の異物の発生を抑制することが可能である。ま
た、微細開口パターンは開口寸法が小さいため、寸法精
度良くアライメント若しくは重ね合わせ精度検査を行う
ことが可能となる。

【００７５】また、この発明の請求項４に係る半導体装
置においては、微細開口パターンはコンタクトホールと
同じ大きさとするため、寸法精度をメモリセル並に制御
でき、良好なアライメントまたは重ね合わせ精度検査を
行うことが可能となる。

【００７６】さらに、この発明の請求項５に係る半導体
装置においては、微細開口パターンはスリット状にも形
成でき、この微細開口パターンを用いても歩留まり低下
を抑制でき、寸法精度良くアライメント若しくは重ね合
わせ精度検査を行うことが可能となる。

【００７７】また、この発明の請求項６に係る半導体装
置においては、マーク開口部が絶縁膜を貫通するのでは
なく、絶縁膜の表面からストッパ膜の表面までの浅い位
置に形成されるため、筒状ストレージノードの形成と同
時にコアとなるＢＰＳＧ膜を形成した際にマーク開口部
上の表面は略平坦とでき、歩留まり低下の原因となる導
電性の異物の発生を抑制することが可能となる。

【００７８】さらに、この発明の請求項７に係る半導体
装置の製造方法においては、ＢＰＳＧ膜の除去を気相Ｈ
Ｆ処理によって行う場合においても、マーク開口部上か
ら導電性の異物が剥離して歩留まりが低下することがな
く、良好な半導体装置の製造を行うことが可能となる。

【００７９】また、この発明の請求項８に係る半導体装
置の製造方法においては、その製造過程においてマーク
開口部上のＢＰＳＧ膜の表面を平坦とすることから、Ｂ
ＰＳＧ膜の除去を気相ＨＦ処理によって行う場合におい
ても、マーク開口部上から導電性の異物が剥離して歩留
まりが低下することがなく、良好な半導体装置の製造を
行うことが可能となる。

【００８０】さらに、この発明の請求項９に係る半導体
装置の製造方法においては、請求項８に相当する半導体
装置の製造方法を用い、さらに、マーク開口部の形状を
スリットまたは微細開口パターンとし、その開口寸法
を、ＢＰＳＧ膜を成膜した段階で開口部を完全に埋設で
き、ＢＰＳＧ膜表面を平坦とすることで、ＢＰＳＧ膜の
除去を気相ＨＦ処理によって行う場合においても、マー
ク開口部上から導電性の異物が剥離して歩留まりが低下
することがなく、良好な半導体装置の製造を行うことが
可能となる。また、微細な開口パターンをアライメント
マークまたは重ね合わせマークとして用いることが可能
であるため、高精度のアライメントまたは重ね合わせ精
度検査を行うことが可能となる。

【００８１】また、この発明の請求項１０に係る半導体
装置の製造方法においては、請求項９に相当する効果に
加え、微細開口パターンとしてコンタクトホールと同じ
大きさの開口部を形成するため、この微細開口パターン
をアライメントマークまたは重ね合わせ精度マークとし
て用い、メモリセル並に寸法精度を制御し、高精度のア
ライメントまたは重ね合わせ精度検査を行うことが可能
となる。

【００８２】さらに、この発明の請求項１１に係る半導
体装置の製造方法においては、ストッパ膜を用いること
で浅いマーク開口部を形成するため、ＢＰＳＧ膜を積層
した段階でその表面を平坦とすることができ、ＢＰＳＧ
膜の気相ＨＦ処理による除去時にマーク開口部上から導
電性の異物が剥離して歩留まりが低下することがなく、
良好な半導体装置の製造を行うことが可能となる。

【００８３】また、この発明の請求項１２に係る半導体
装置の製造方法においては、マーク形成領域のＢＰＳＧ
膜上に積層される第二の導電膜に対する異方性エッチン
グの後、マーク開口部の深さに相当するオーバーエッチ
ングを第二の導電膜に対して行うため、ＢＰＳＧ膜上の
導電膜を完全に除去できる。従って、ＢＰＳＧ膜の気相
ＨＦ処理による除去時にマーク開口部上から導電性の異
物が剥離して歩留まりが低下することがなく、良好な半
導体装置の製造を行うことが可能となる。

【００８４】さらに、この発明の請求項１３、１４に係
る半導体装置の製造方法においては、請求項７、８、
９、１１に相当する半導体装置の製造方法において、マ
ーク開口部をアライメントマークまたは重ね合わせ精度
検査に用いる重ね合わせマークとして用いることができ
る。

【図面の簡単な説明】

【図１】この発明の実施の形態１の半導体装置を示す
図である。

【図２】この発明の実施の形態１の半導体装置の製造
工程を示す図である。

【図３】この発明の実施の形態２の半導体装置を示す
図である。

【図４】この発明の実施の形態２の半導体装置の製造
方法を示す図である。

【図５】この発明の実施の形態２の半導体装置の平面
図である。

【図６】この発明の実施の形態３の半導体装置の平面
図である。

【図７】この発明の実施の形態４の半導体装置を示す
図である。

【図８】この発明の実施の形態４の半導体装置の製造
方法を示す図である。

【図９】従来の技術を示す図である。

【図１０】従来の技術を示す図である。

【符号の説明】

１．半導体基板２．層間絶縁膜３．シリコン酸化膜４．絶縁膜５．マーク開口部６、６ａ、６ｂ、６ｃ、６ｄ、６ｅ．第一の導電膜７、７ａ、７ｂ．ＢＰＳＧ膜８、８ｂ．第二の導電膜８ａ、８ｃ．筒状部９．マーク部１０ａ、１０ｂ、１２ａ、１２ｂ、１３．レジストパタ
ーン１１．ストレージノードコンタクトホール１３．コンタクト１４．筒状ストレージノード１５、１６ａ、１６ｂ、１８．マーク開口部１７．ストッパ膜

Claims

【特許請求の範囲】

【請求項１】マーク開口部を有する半導体装置であっ
て、上記マーク開口部の内壁及び底面上に第一の導電
膜、ＢＰＳＧ膜が順次積層され、上記ＢＰＳＧ膜の表面
を第二の導電膜が覆うことを特徴とする半導体装置。
【請求項２】マーク開口部の最大開口寸法は、第一の
導電膜とＢＰＳＧ膜の膜厚の合計の２倍以上の大きさで
あることを特徴とする請求項１記載の半導体装置。
【請求項３】単数の微細開口パターン若しくは複数の
微細開口パターンの集合によって構成されるマーク開口
部を有する半導体装置であって、上記マーク開口部上に
積層され、上記微細開口パターンの内壁及び底面に積層
される第一の導電膜、上記第一の導電膜の外周を取り囲
み垂直方向に伸びて形成される筒状の第二の導電膜を含
み、上記微細開口パターンの開口寸法は、筒状の上記第
二の導電膜の高さ方向の寸法の２倍の値以下の大きさで
あることを特徴とする半導体装置。
【請求項４】微細開口パターンは、同一半導体装置内
に形成されるコンタクトホールに相当する大きさに形成
されることを特徴とする請求項３記載の半導体装置。
【請求項５】微細開口パターンはスリット状であるこ
とを特徴とする請求項３記載の半導体装置。
【請求項６】基板上の絶縁膜内に形成されたストッパ
膜、上記絶縁膜の表面から上記ストッパ膜の表面にかけ
て形成されたマーク開口部の内壁及び底面を含む領域に
形成された第一の導電膜、上記第一の導電膜の外周を取
り囲み垂直方向に伸びて形成される筒状の第二の導電膜
を含むことを特徴とする半導体装置。
【請求項７】第一領域及び第二領域を有する基板上に
絶縁膜を積層する工程、上記第一領域に上記絶縁膜を貫
通するコンタクトホールを、上記第二領域にマーク開口
部を開口する工程、上記コンタクトホールを埋設する第
一の導電膜を積層する工程、上記第一の導電膜上にＢＰ
ＳＧ膜を積層する工程、上記ＢＰＳＧ膜上の上記コンタ
クトホールを覆う領域と上記マーク開口部を覆う領域と
にそれぞれエッチングマスクを形成する工程、上記エッ
チングマスクを用いて上記ＢＰＳＧ膜及び上記第一の導
電膜に対して異方性エッチングを行いパターニングし、
上記エッチングマスクを除去する工程、ＣＶＤ法によっ
て第二の導電膜を積層する工程、上記マーク開口部を覆
う領域上にマスクをパターニングする工程、上記マスク
をエッチングマスクとして上記第二の導電膜に対して異
方性エッチングを行い、上記第一領域の上記ＢＰＳＧ膜
及び上記第一の導電膜の側面に付着する上記第二の導電
膜からなるサイドウォールを得、同時に上記第二領域の
上記マスクを形成した領域以外の上記第二の導電膜を除
去する工程、上記マスクを除去する工程、気相ＨＦ処理
によって上記第一領域の上記ＢＰＳＧ膜を選択的に除去
する工程を含み、上記第一領域上の上記第一の導電膜と
上記サイドウォールが筒状ストレージノードを構成する
ことを特徴とする半導体装置の製造方法。
【請求項８】第一領域及び第二領域を有する基板上に
絶縁膜を積層する工程、上記第一領域に上記絶縁膜を貫
通するコンタクトホールを、上記第二領域にマーク開口
部を開口する工程、上記コンタクトホールを埋設する第
一の導電膜を積層する工程、上記第一の導電膜上に平坦
な表面を有するＢＰＳＧ膜を積層する工程、上記ＢＰＳ
Ｇ膜上の上記コンタクトホールを覆う領域と上記マーク
開口部を覆う領域とにそれぞれエッチングマスクを形成
する工程、上記エッチングマスクを用いて上記ＢＰＳＧ
膜及び上記第一の導電膜に対して異方性エッチングを行
いパターニングし、上記エッチングマスクを除去する工
程、ＣＶＤ法によって第二の導電膜を積層する工程、上
記第二の導電膜に対して異方性エッチングを行い、上記
第一領域及び上記第二領域の上記ＢＰＳＧ膜及び上記第
一の導電膜の側面に上記第二の導電膜からなるサイドウ
ォールをそれぞれ形成する工程、気相ＨＦ処理によって
上記ＢＰＳＧ膜を除去する工程を含み、上記第一領域上
の上記第一の導電膜と上記サイドウォールが筒状ストレ
ージノードを構成することを特徴とする半導体装置の製
造方法。
【請求項９】マーク開口部は単数または複数のスリッ
ト状開口部、若しくは単数または複数の微細開口パター
ンから構成され、上記スリット状開口部のスリット幅、
若しくは上記微細開口パターンの平面形状の開口寸法
は、第一の導電膜のとＢＰＳＧ膜の膜厚の合計の２倍の
値よりも小さいことを特徴とする請求項８記載の半導体
装置の製造方法。
【請求項１０】微細開口パターンは、同一半導体装置
内のコンタクトホールに相当する大きさに形成されるこ
とを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】第一領域及び第二領域を有する基板上
に絶縁膜を積層する工程、上記第二領域の上記絶縁膜内
にストッパ膜を形成する工程、上記第一領域に上記絶縁
膜を貫通するコンタクトホールを開口し、同時に第二領
域の上記絶縁膜の表面から上記ストッパ膜の表面の深さ
にかけてマーク開口部を開口する工程、上記コンタクト
ホールを埋設する第一の導電膜を積層する工程、上記第
一の導電膜上にＢＰＳＧ膜を積層する工程、上記ＢＰＳ
Ｇ膜上の上記コンタクトホールを覆う領域と上記マーク
形成領域を覆う領域とにそれぞれエッチングマスクを形
成する工程、上記上記エッチングマスクを用いて上記Ｂ
ＰＳＧ膜及び上記第一の導電膜に対して異方性エッチン
グを行いパターニングし、上記エッチングマスクを除去
する工程、ＣＶＤ法によって第二の導電膜を積層する工
程、上記第二の導電膜に対して異方性エッチングを行
い、上記第一領域及び上記第二領域の上記ＢＰＳＧ膜及
び上記第一の導電膜の側面に上記第二の導電膜からなる
サイドウォールをそれぞれ形成する工程、気相ＨＦ処理
によって上記ＢＰＳＧ膜を除去する工程を含み、上記第
一領域上の上記第一の導電膜と上記サイドウォールが筒
状ストレージノードを構成することを特徴とする半導体
装置の製造方法。
【請求項１２】第二の導電膜に対して異方性エッチン
グを行い、サイドウォールを形成する工程の後、上記第
二の導電膜に対して、オーバーエッチングを行い、絶縁
膜の表面からストッパ膜の表面までの深さに対応する膜
厚分の上記第二の導電膜の除去を行うことを特徴とする
請求項１１記載の半導体装置の製造方法。
【請求項１３】ＢＰＳＧ膜上のコンタクトホールを覆
う領域とマーク開口部を覆う領域とにそれぞれエッチン
グマスクを形成する工程において、第二領域の上記マー
ク開口部をアライメントマークとして用いることを特徴
とする請求項７、８、９、１１のいずれか一項記載の半
導体装置の製造方法。
【請求項１４】マーク開口部を重ね合わせ精度検査に
用いる重ね合わせマークとして用いることを特徴とする
請求項７，８，９、１１のいずれか一項記載の半導体装
置の製造方法。