KR19990062438A - 반도체 장치 및 그 제조 방법 - Google Patents

Abstract

통형 스토리지 노드 형성 시에, BPSG막을 통형 스토리지 노드의 코어로서 이용하고, 사이드 월 형의 도전막을 형성 후에 기상 HF 처리에 의해 제거하는 반도체 장치에 있어서, 얼라인먼트 마크 또는 중첩 정밀도 검사 마크의 기상 HF 처리 시에 도전성의 이물이 박리하지 않는 구조의 반도체 장치 및 그 제조 방법을 얻는다.

예를 들면, 얼라인먼트 마크 또는 중첩 마크로 되는 마크 개구부 상에 제1 도전막을 통해 상층에 패턴 형성되는 BPSG막을 제2 도전막으로 덮는다. 이에 따라, 그 후의 기상 HF 처리에 의한 통형 스토리지 노드의 코어로서 이용하는 BPSG막의 제거 시에 도전성의 이물이 박리하는 것을 억제할 수 있어 수율 저하를 억제하는 것이 가능해진다.

Description

반도체 장치 및 그 제조 방법

본 발명은, 통형 스토리지 노드의 제조 과정에 있어서 기상 HF 처리 공정을 포함하는 얼라인먼트 마크, 또는 중첩 정밀도 검사에 이용하는 중첩 마크를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.

DRAM 등의 고집적화가 필요한 반도체 장치에 있어서는, 메모리셀의 미세화는 필수적인 기술이고, 소자의 미세화를 행하면서 캐패시터 용량을 확보할 필요가 있다. 그 때문에 스택 전극의 형상을 실린더(이하, 통형으로 함) 또는 핀, 터널 타입과 같이 3차원 구조로 하여 면적을 증대시키는 방법이 검토되어 있다.

여기서는 통형 캐패시터를 갖는 DRAM에 대해 설명한다.

도 9는 특개평6-196649호 공보에 개시된 종래의 반도체 장치의 제조 방법에 의해 형성된 DRAM 메모리셀을 구성하는 통형 캐패시터의 단면도이다.

도 9에 있어서, 참조 번호 101은 반도체 기판, 102는 반도체 기판(101)의 표면에 적층된 BPSG(boro-phosho silicate glass)막, 103은 BPSG막(102)의 표면에 CVD법에 의해 적층된 실리콘 산화막을 나타내고 있고, 반도체 기판(101)의 표면 영역에 형성된 불순물 영역에 접촉하도록 BPSG막(102) 및 실리콘 산화막(103)을 관통하여 도전막으로 이루어지는 스토리지 노드 컨택트(104)가 형성되어 있다. 또한, 실리콘 산화막(103)의 상면에 스토리지 노드 컨택트(104)의 상부에 접하여, 수직 방향으로 신장하는 통형의 스토리지 노드(105)가 형성되어 있다. 또한 스토리지 노드(105)의 표면에는 유전체막(106)을 통해 상부 전극(107)이 적층되어 있고, 스토리지 노드(105), 유전체막(106), 상부 전극(107)에 의해 통형 캐패시터(108)가 구성되어 있다.

도 9의 반도체 장치를 형성하는 경우, 스토리지 노드 컨택트(104)를 형성 후에, 스토리지 노드(105)의 통바닥 부분을 구성하는 도전 물질을 패터닝한다. 패터닝에 필요해지는 마스크 패턴을 사진 제판에 의해 형성할 때, 반도체 기판(101)의 표면 상의 얼라인먼트 마크를 이용한 정렬은 필수이다. 또한 반도체 기판(101) 상에 중첩 마크를 형성하고, 중첩 정밀도를 검사하는 것도, 양호한 형상의 반도체 장치를 얻기 위해서는 필수적이다.

다음에, 도 9에 도시한 통형 캐패시터의 제조 방법을 도 10을 이용하여 설명하고, 종래의 기술의 예로서 동시에 형성되는 얼라인먼트 마크의 제조 방법에 대해서도 상기 도면을 이용하여 설명한다.

도 10에 있어서, 좌측의 도면은 통형 캐패시터를 갖는 메모리셀 형성 영역을 나타내고, 우측의 도면은 얼라인먼트 마크 또는 중첩 마크가 되는 마크 개구부를 갖는 마크 형성 영역을 나타낸 것이다.

우선, 도 10a에 도시한 바와 같이, 반도체 기판(101)의 표면에, BPSG막(102), 실리콘 산화막(103)을 순차 적층하고, 또한 상면에 스토리지 노드 컨택트홀(110) 및 마크 개구부(111)에 상당하는 개구부를 갖는 레지스트 패턴(109)을 형성한다. 또한 레지스트 패턴(109)을 에칭 마스크로 하여 실리콘 산화막(103) 및 BPSG막(102)에 대해 순차 이방성 에칭을 행하고, 스토리지 노드 컨택트홀(110) 및 마크 개구부(111)를 각각 형성한다.

스토리지 노드 컨택트홀(110)의 개구 지름은 0. 3㎛ 정도, 마크 개구부(111)의 개구 지름은 4㎛ 정도, 개구부의 평면 형상은 구형이라고 한다.

다음에, 도 10b에 도시한 바와 같이, 레지스트 패턴(109)은 제거하고, 실리콘 산화막(103)의 표면에 인 도핑된 폴리실리콘(112)을 적층하고, 스토리지 노드 컨택트홀(110)의 내부를 매설하여 스토리지 노드 컨택트(104)를 얻는다. 이 때, 동시에 마크 개구부(111)의 내벽에도 마찬가지로 인 도핑된 폴리실리콘(112)은 적층된다. 마크 개구부(111)에 적층되는 인 도핑된 폴리실리콘(112)의 표면 형상은 마크 개구부(111)의 형상을 반영하여 오목형으로 된다.

또한, BPSG막(113)을 통형 캐패시터의 수직 방향의 치수에 따른 막 두께가 되도록 적층하고, 다음에 인 도핑된 폴리실리콘(112)의 표면 상에, 스토리지 노드(105)의 저면 부분에 상당하는 형상, 및 마크 개구부(111)를 덮는 형상의 레지스트 패턴(114a, 114b)을 형성한다.

그 후, 도 10c에 도시한 바와 같이, 레지스트 패턴(114a, 114b)을 에칭 마스크로 하여 BPSG막(113), 인 도핑된 폴리실리콘(112)을 순차 드라이 에칭하고, 각각의 에칭 마스크에 따른 형상의 인 도핑된 폴리실리콘(112a)과 BPSG막(113a), 인 도핑된 폴리실리콘(112b), BPSG막(113b)을 패터닝한다.

다음에, 도 10d에 도시한 바와 같이, 인 도핑된 폴리실리콘(115)을 소정의 막 두께가 되도록 적층하고, 또한 도 10e에 도시한 바와 같이, 이 인 도핑된 폴리실리콘(115)에 대해 이방성 에칭을 행함으로써 BPSG막(113a) 및 인 도핑된 폴리실리콘(112a)의 사이드 월에 도전 물질로 이루어지는 사이드 월(115a)을 얻는다. 이 처리 시와 동시에, 마크 형성 영역의 BPSG막(113b) 및 인 도핑된 폴리실리콘(112b)의 측면에 부착하는 사이드 월(115b), 또한 BPSG막(113b)의 표면에 형성되는 사이드 월(116)이 형성된다.

사이드 월(115a)과 인 도핑된 폴리실리콘(112a)에 의해 통형의 스토리지 노드(105)가 구성되고, 또한 사이드 월(115b)과 인 도핑된 폴리실리콘(112b)에 의해 마크부(117)가 구성된다.

그 후, 도 10f에 도시한 바와 같이, 기상 HF 처리에 의해 BPSG막(113)을 제거한다.

또한, 유전체막(106) 및 상부 전극(107)을 각각 형성함으로써 통형 캐패시터를(108)를 형성할 수 있게 된다.

그러나, 상기한 바와 같이, 통형 캐패시터(108)의 형성 공정에 있어서, 마크부(117)를 형성하는 경우, 도 10f에 도시한 바와 같이, 전(前) 공정에서 마크 형성 영역에 형성되어 있던 사이드 월(116)이 기상 HF 처리시에 리프트 오프하고 있다. 리프트 오프된 사이드 월(116)은 메모리 셀 부분에 제부착하면, 도전 물질로 구성되어 있기 때문에 전기적으로 절연되어야 할 복수의 소자를 쇼트시키게 되어, 수율을 저하시키는 문제가 있었다.

중첩 마크 형성에 있어서도 마찬가지로, 사이드 월형 도전 물질의 리프트 오프에 의한 수율의 저하가 문제로 되어 있다.

또한, 별도의 얼라인먼트 마크 형성 기술이 일본국 특개평7-142379호 공보에 개시되어 있다.

이 기술은 얼라인먼트 마크의 개구부의 면적이 4㎛×4㎛, 혹은 4㎛×2㎛의 치수인 경우, 그 후의 배선 형성 공정에서 개구부 내벽에 사이드 월으로서 알루미늄 합금이 남는 것을 방지하는 것으로, 이 알루미늄 합금이 박리되어 능동 소자 영역 내에 재부착되어 회로 패턴의 쇼트를 일으키는 문제를 해소하는 것이다.

이 기술에 의하면, 얼라인먼트 마크의 개구부의 형상을, 복수의 미소 개구부가 집합된 형상으로 하고, 1개의 미소 개구부의 한변의 크기는 1㎛ 이하의 크기로 하여, 배선이 되는 알루미늄 합금을 적층한 단계에서 완전하게 개구부 속이 매립되도록 한 것으로, 배선의 패터닝시에 얼라인먼트 마크 형성 영역에 도전막으로 이루어지는 사이드 월이 형성되지 않도록 한 것이다.

본 발명은 상기한 바와 같은 문제를 해결하기 위해 이루어진 것으로, DRAM의 통형 캐패시터를 형성할 때에 이용하는 얼라인먼트 마크 형성 공정, 또는 중첩 정밀도 검사에 이용하는 중첩 마크 형성 공정에 있어서, 기상 HF 처리를 이용한 경우에도, 수율 저하의 원인이 되는 도전성의 사이드 월이 형성되지 않는 반도체 장치, 및 그 제조 방법을 제공하는 것을 목적으로 한다.

제1 발명에 따른 반도체 장치는, 마크 개구부를 갖는 반도체 장치에 있어서, 상기 마크 개구부의 내벽 및 저면 상에 제1 도전막, BPSG막이 순차 적층되고, 상기 BPSG막의 표면을 제2 도전막이 덮는 것이다.

제2 발명에 따른 반도체 장치는, 단수의 미세 개구 패턴 혹은 복수의 미세 개구 패턴의 집합에 의해 구성되는 마크 개구부를 갖는 반도체 장치에 있어서, 상기 마크 개구부 상에 적층되고, 상기 미세 개구 패턴의 내벽 및 저면에 적층되는 제1 도전막, 상기 제1 도전막의 외주를 둘러싸고 수직 방향으로 신장하여 형성되는 통형의 제2 도전막을 포함하고, 상기 미세 개구 패턴의 개구 치수는, 통형의 상기 제2도전막의 높이 방향의 치수의 2배의 값 이하의 크기인 것이다.

제3 발명에 따른 반도체 장치는, 기판 상의 절연막 내에 형성된 스토퍼막, 상기 절연막의 표면으로부터 상기 스토퍼막의 표면에 걸쳐 형성된 마크 개구부의 내벽 및 저면을 포함하는 영역에 형성된 제1 도전막, 상기 제1 도전막의 외주를 둘러싸고 수직 방향으로 신장하여 형성되는 통형의 제2 도전막을 포함하는 것이다.

제4 발명에 따른 반도체 장치의 제조 방법은, 제1 영역 및 제2 영역을 갖는 기판 상에 절연막을 적층하는 공정, 상기 제1 영역에 상기 절연막을 관통하는 컨택트홀을, 상기 제2 영역에 마크 개구부를 형성하는 공정, 상기 컨택트홀을 매설하는 제1 도전막을 적층하는 공정, 상기 제1 도전막 상에 BPSG막을 적층하는 공정, 상기 BPSG막 상의 상기 컨택트홀을 덮는 영역과 상기 마크 개구부를 덮는 영역에 각각 에칭 마스크를 형성하는 공정, 상기 에칭 마스크를 이용하여 상기 BPSG막 및 상기 제1 도전막에 대해 이방성 에칭을 행하여 패터닝하고, 상기 에칭 마스크를 제거하는 공정, CVD법에 의해 제2 도전막을 적층하는 공정, 상기 마크 개구부를 덮는 영역 상에 마스크를 패터닝하는 공정, 상기 마스크를 에칭 마스크로 하여 상기 제2 도전막에 대해 이방성 에칭을 행하고, 상기 제1 영역의 상기 BPSG막 및 상기 제1 도전막의 측면에 부착하는 상기 제2 도전막으로 이루어지는 사이드 월을 얻고, 동시에 상기 제2 영역의 상기 마스크를 형성한 영역 이외의 상기 제2 도전막을 제거하는 공정, 상기 마스크를 제거하는 공정, 기상 HF 처리에 의해 상기 제1 영역의 상기 BPSG막을 선택적으로 제거하는 공정을 포함하고, 상기 제1 영역 상의 상기 제1 도전막과 상기 사이드 월이 통형 스토리지 노드를 구성하는 것이다.

제5 발명에 따른 반도체 장치는, 제1 영역 및 제2 영역을 갖는 기판 상에 절연막을 적층하는 공정, 상기 제1 영역에 상기 절연막을 관통하는 컨택트홀을, 상기 제2 영역에 마크 개구부를 형성하는 공정, 상기 컨택트홀을 매설하는 제1 도전막을 적층하는 공정, 상기 제1 도전막 상에 평탄한 표면을 갖는 BPSG막을 적층하는 공정, 상기 BPSG막 상의 상기 컨택트홀을 덮는 영역과 상기 마크 개구부를 덮는 영역에 각각 에칭 마스크를 형성하는 공정, 상기 에칭 마스크를 이용하여 상기 BPSG막및 상기 제1 도전막에 대해 이방성 에칭을 행하여 패터닝하고, 상기 에칭 마스크를 제거하는 공정, CVD법에 의해 제2 도전막을 적층하는 공정, 상기 제2 도전막에 대해 이방성 에칭을 행하고, 상기 제1 영역 및 상기 제2 영역의 상기 BPSG막 및 상기 제1 도전막의 측면에 상기 제2 도전막으로 이루어지는 사이드 월을 각각 형성하는 공정, 기상 HF 처리에 의해 상기 BPSG막을 제거하는 공정을 포함하고, 상기 제1 영역 상의 상기 제1 도전막과 상기 사이드 월이 통형 스토리지 노드를 구성하는 것이다.

제6 발명에 따른 반도체 장치의 제조 방법은, 제1 영역 및 제2 영역을 갖는 기판 상에 절연막을 적층하는 공정, 상기 제2 영역의 상기 절연막 내에 스토퍼막을 형성하는 공정, 상기 제1 영역에 상기 절연막을 관통하는 컨택트홀을 형성하고, 동시에 제2 영역의 상기 절연막의 표면으로부터 상기 스토퍼막의 표면의 깊이에 걸쳐 마크 개구부를 형성하는 공정, 상기 컨택트홀을 매설하는 제1 도전막을 적층하는 공정, 상기 제1 도전막 상에 BPSG막을 적층하는 공정, 상기 BPSG막 상의 상기 컨택트홀을 덮는 영역과 상기 마크 형성 영역을 덮는 영역에 각각 에칭 마스크를 형성하는 공정, 상기 에칭 마스크를 이용하여 상기 BPSG막 및 상기 제1 도전막에 대해 이방성 에칭을 행하여 패터닝하고, 상기 에칭 마스크를 제거하는 공정, CVD법에 의해 제2 도전막을 적층하는 공정, 상기 제2 도전막에 대해 이방성 에칭을 행하고, 상기 제1 영역 및 상기 제2 영역의 상기 BPSG막 및 상기 제1 도전막의 측면에 상기 제2 도전막으로 이루어지는 사이드 월을 각각 형성하는 공정, 기상 HF 처리에 의해 상기 BPSG막을 제거하는 공정을 포함하고, 상기 제1 영역 상의 상기 제1 도전막과 상기 사이드 월이 통형 스토리지 노드를 구성하는 것이다.

도 1은 본 발명의 실시 형태 1의 반도체 장치를 나타낸 도면.

도 2는 본 발명의 실시 형태 1의 반도체 장치의 제조 공정을 나타낸 도면이다

도 3은 본 발명의 실시 형태 2의 반도체 장치를 나타낸 도면.

도 4는 본 발명의 실시 형태 2의 반도체 장치의 제조 방법을 나타낸 도면.

도 5는 본 발명의 실시 형태 2의 반도체 장치의 평면도.

도 6은 본 발명의 실시 형태 3의 반도체 장치의 평면도.

도 7은 본 발명의 실시 형태 4의 반도체 장치를 나타낸 도면.

도 8은 본 발명의 실시 형태 4의 반도체 장치의 제조 방법을 나타낸 도면.

도 9는 종래의 기술을 나타낸 도면.

도 10은 종래의 기술을 나타낸 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 반도체 기판

2 : 층간 절연막

3 : 실리콘 산화막

4 : 절연막

5 : 마크 개구부

6, 6a, 6b, 6c, 6d, 6e : 제1 도전막

7, 7a, 7b : BPSG막

8, 8b : 제2 도전막

8a, 8c : 통형부

9 : 마크부

10a, 10b, 12a, 12b, 13 : 레지스트 패턴

11 : 스토리지 노드 컨택트홀

13 : 컨택트

14 : 통형 스토리지 노드

15, 16a, 16b, 18: 마크 개구부

17 : 스토퍼막

(실시 형태 1)

본 발명의 실시 형태 1에 대해 설명한다.

도 1은 본 발명의 실시 형태 1에 의해 형성되는 반도체 장치의 단면 구조를 나타낸 도면이고, 얼라인먼트 마크부 또는 중첩 마크부 중 어느 하나인 마크부를 나타낸 것이다.

도 1에 있어서, 참조 번호 1은 반도체 기판, 2는 반도체 기판(1) 상에 적층된 BPSG로 이루어지는 층간 절연막, 3은 층간 절연막(2)의 표면에 CVD법에 의해 적층된 실리콘 산화막이고, 층간 절연막(2)과 실리콘 산화막(3)으로 절연막(4)을 구성하고 있다. 참조 번호 5는 절연막(4)의 표면으로부터 저면을 향해 형성된 개구부이고, 동일 반도체 기판(1) 상에 스토리지 노드 컨택트홀의 형성과 동시에 형성된 개구부이다. 예를 들면 이 개구부는 평면 형상이 구형이고, 그 한변의 치수는 수㎛ 정도인 것으로 한다. 이 개구부의 형상은 발명을 적응하는 디바이스에 따라 변화시키는 것이 가능하다.

또한 참조 번호 6b는 개구부(5)의 저면 및 내벽과 개구부(5)의 주위에 위치하는 절연막(4)의 표면 상에 적층된 인 도핑된 폴리실리콘으로 이루어지는 제1 도전막, 7b는 제1 도전막(6b) 상에 적층된 BPSG막, 8b는 BPSG막(7b)의 표면을 피복하도록 적층되고 인 도핑된 폴리실리콘으로 이루어지는 제2 도전막이다.

이 제1 도전막(6b), BPSG막(7b), 제2 도전막(8b)은 마크부(9)를 구성하고 있다.

제1 도전막(6b)은 스토리지 노드 컨택트 및 통형 스토리지 노드의 저면부를 구성하는 도전 물질의 적층 시와 동시에 적층된 도전막이고, 마찬가지로 BPSG막(7b)은 통형 캐패시터의 통형부를 형성할 때에 사이드 월을 부착시키기 위해 저면부 상에 형성하는 BPSG막의 적층 시와 동시에 적층된 막이고, 또한 제2 반도전막(7b)은, 통형 캐패시터의 통형부를 구성하는 도전성의 사이드 월으로 되는 물질의 적층과 동시에 적층된 도전막이다.

도 1에 도시한 마크부의 형성 과정에 있어서는, BPSG막(7b)의 제거를 행하지 않고, 또한 BPSG막(7b)의 표면 상에 도전성의 사이드 월이 형성되지 않기 때문에, 수율이 저하하는 일이 없다.

다음에, 도 1에 도시한 반도체 장치의 제조 플로우를 도 2를 이용하여 설명한다. 도 2의 좌측에는 메모리셀 형성 영역의 제조 공정도를, 우측에는 마크 형성 영역의 제조 공정도를 나타낸다.

우선, 도 2a에 도시한 바와 같이, 반도체 기판(1)의 표면에 BPSG로 이루어지는 층간 절연막(2)을 상압 CVD법에 의해 5000Å 정도의 막 두께로 적층하고, 또한 상층에 LPCVD법에 의해 실리콘 산화막(3)을 500Å 정도의 막 두께가 되도록 적층하고, 절연막(4)을 얻는다. 다음에 레지스트 패턴(10a, 10b)을 이용하여 동일 반도체 기판(1) 상의 스토리지 노드 컨택트홀(11)의 형성과 동시에 드라이 에칭에 의해 마크 형성 영역에 마크 개구부(5)를 형성한다. 이 마크 개구부(5)가 얼라인먼트 마크 또는 중첩 마크를 구성한다.

다음에, 도 2b에 도시한 바와 같이, 레지스트 패턴(10a, 10b)을 제거 후, 1000 내지 2000Å 정도의 막 두께의 인 도핑된 폴리실리콘으로 이루어지는 제1 도전막(7)을 LPCVD법에 의해 적층하고, 스토리지 노드 컨택트홀(11)의 내부를 이 도전 물질에 의해 매설하여 스토리지 노드 컨택트를 얻는다. 그 후 또한 BPSG막(7)을 4000 내지 8000Å 정도의 막 두께가 되도록 적층한다. BPSG막(7)의 표면 형상은 마크 형성 영역에 있어서는, 마크 개구부(5)의 내벽에 따른 형상으로 되어 있다.

또한 회전 도포에 의해 레지스트막을 적층하고, 사진 제판에 의해 메모리셀 형성 영역 및 마크 형성 영역에 각각 레지스트 패턴(12a, 12b)을 패터닝한다. 레지스트 패턴(12a)의 형상은 최종적으로 형성하는 통형 스토리지 노드의 저면부에 상당하고, 또한 레지스트 패턴(12b)의 형상은 마크 개구부(5)를 덮는 크기로 한다.

그 후, 도 2c에 도시한 바와 같이, 레지스트 패턴(12a, 12b)을 에칭 마스크로 하여 BPSG막(7) 및 제1 도전막(6)에 대해 순차 이방성 에칭을 행하고, 마스크 형상에 상당하는 제1 도전막(6a, 6b) 및 BPSG막(7a, 7b)을 얻는다. 레지스트 패턴(12a, 12b)은 제거한다.

다음에, 도 2d에 도시한 바와 같이, 인 도핑된 폴리실리콘으로 이루어지는 제2 도전막(8)을 LPCVD법에 의해 500 내지 1000Å 정도의 막 두께가 되도록 적층하고, 또한 마크 개구부(5)를 덮도록 레지스트 패턴(3)을 패터닝한다.

그 후, 도 2e에 도시한 바와 같이, 폴리실리콘에 대해 이방성 에칭을 행하고, 메모리셀 형성 영역에 있어서는 BPSG막(7a)의 측면에 도전성의 사이드 월을 남기고, 통형 스토리지 노드(14)를 구성하는 통형부(8a)로 한다. 이 통형부(8a)와 제1 도전막(6a)에서 통형 스토리지 노드(14)를 구성한다. 마크 형성 영역에 있어서는, 레지스트 패턴(13)의 형성 영역 이외의 제2 도전막(8)이 에칭 제거되고, 레지스트 패턴(13)에 상당하는 형상의 제2 도전막(8b)이 남겨진다. 이 제2 도전막(8b)과, BPSG막(7b), 제1 도전막(6b)으로 마크부(9)를 구성한다. 레지스트 패턴(13)은 제거한다.

다음에, 도 2f에 도시한 바와 같이, 기상 HF 처리를 행하고, BPSG막(7a)을 선택적으로 제거하고, 통형 스토리지 노드(14)를 얻는다. 이 기상 HF 처리는, HF 분압 600Pa, H₂O 분압 300Pa에서 5분간의 처리를 실시하는 것이다. 이 조건 하에 있어서는, 상압 CVD법에 의해 적층한 실리콘 산화막의 에칭 속도는 10Å/min인데 대해 BPSG막의 에칭 속도는 1㎛/min이기 때문에, 통형 스토리지 노드(14)의 하층의 절연막(4)을 구성하는 BPSG로 이루어지는 층간 절연막(2)을 에칭하지 않고, 정상부의 코어인 BPSG막(7a)만을 선택적으로 에칭할 수 있다.

기상 HF 처리에서는, 마크부(9)를 구성하는 BPSG막(7)은 제2 도전막(8b)에 의해 덮어져 있기 때문에 제거되지 않고, 또한, BPSG막(7b)의 표면 상에 도전성의 사이드 월이 형성되는 경우도 없기 때문에, 종래의 기상 HF 처리 시에 발생되고 있던 도전성 사이드 월의 박리에 의한 수율의 저하를 억제하는 것이 가능하다.

또한, 층간 절연막(2)으로서 BPSG로 이루어지는 물질로 설명하였지만, 다른 절연 물질에 의해 구성하는 것도 가능하고, 또한, 마찬가지로 다른 구성 요소에 대해서도 마찬가지의 성질을 갖는 물질로 치환하는 것이 가능한 것은 물론이다.

(실시 형태 2)

실시 형태 1에 있어서는, 얼라인먼트 마크 또는 중첩 마크로 되는 마크 개구부(5)의 형상은, 그 후의 제1 도전막(6b)의 적층에 의해 완전히 매립되지 않은 정도의 비교적 큰 개구 지름의 것을 예로서 나타내었다.

이 실시 형태 2에서는, 하나의 마크 개구부는 다음 공정에 있어서 적층되는 도전막(실시 형태 1에 있어서는 제1 도전막 6b로서 설명)에 의해 매립하는 것이 가능한 개구 지름이고, 복수의 마크 개구부로 이루어지는 개구부의 집합이 얼라인먼트 마크 또는 중첩 마크를 구성하는 반도체 장치에 대해 설명한다.

도 3은 실시 형태 2에 의한 반도체 장치의 마크 형성 부분의 단면도이고, 도면에 있고 있어 참조 번호 15는 절연막(4) 내에 형성된 슬릿형의 마크 개구부이고, 복수의 마크 개구부(15)의 집합이 얼라인먼트 마크 또는 중첩 정밀도 마크를 구성한다. 또한 6c는 예를 들면 인 도핑된 폴리실리콘으로 구성되며, 마크 개구부(15)의 내부를 매설하고, 절연막(4)의 표면에 적층되는 제1 도전막, 8c는 예를 들면 인 도핑된 폴리실리콘으로 구성되고, 제1 도전막(6c)의 단부를 둘러싸고, 수직 방향으로 신장한 형상의 통형부를 나타내고 있고, 제1 도전막(6c)과 통형부(8c)에서 마크부(9)를 구성한다. 그 밖에, 이미 설명을 위해 이용한 부호와 동일 부호는 동일하거나, 혹은 상당 부분을 나타낸 것이다.

마크 개구부(15)는, 한 방향으로 신장하는 슬릿이 복수개 나란히 배치되고, 하나의 마크 개구부(15)의 슬릿폭은 다음 공정에서 적층되는 제1 도전막(6c)의 막 두께와 BPSG막(실시 형태 1에 있어서의 BPSG막 7b에 상당)의 2배보다도 작은 값으로 한다. 이와 같이 제1 도전막(6c)과 마크 개구부(15)의 슬릿폭을 결정함으로써, 제1 도전막(6c)을 적층한 단계에서 마크 개구부(15)의 내부를 완전히 매설할 수 있다. 따라서, 도 3에 도시한 바와 같이, 마크 개구부(15) 상의 제1 도전막(6c)의 표면을 평탄 혹은 대체로 평탄하게 하는 것이 가능하기 때문에, 그 후의 공정을 거쳐도 종래의 문제점인 도전 물질로 이루어지는 사이드 월이 형성되지 않아 수율의 저하를 억제하는 것이 가능해진다.

다음에, 도 3의 반도체 장치의 제조 방법에 대해 도 4를 이용하여 설명한다.

우선, 도 4a에 도시한 바와 같이, 실시 형태 1의 경우와 마찬가지로, 반도체 기판(1) 상에 절연막(4)을 적층한다. 그 후, 스토리지 노드 컨택트홀(11) 형상의 패턴을 갖는 레지스트 패턴(10a) 및 마크 개구부(15)가 복수개 나란히 형성된 형상의 패턴을 갖는 레지스트 패턴(10c)을 형성하고, 이 레지스트 패턴(10a, 10c)을 에칭 마스크로 하여 절연막(4)에 대해 이방성 에칭을 행하고, 스토리지 노드 컨택트홀(11)과, 여러개의 마크 개구부(15)로 구성되는 얼라인먼트 마크 혹은 중첩 마크를 얻는다.

그 후, 도 4b에 도시한 바와 같이, 레지스트 패턴(10a, 10c)을 제거 후, 인 도핑된 폴리실리콘으로 이루어지는 제1 도전막(6)을 LPCVD법에 의해 1000 내지 2000Å 정도의 막 두께가 되도록 적층하고, 또한 상층에 BPSG막(7)을 4000 내지 8000Å 정도의 막 두께가 되도록 적층한다. BPSG막(7)을 형성한 단계에서 그 표면은 평탄해진다. 도 4b에는, 일례로서 제1 도전막(6)을 적층한 단계에서 마크 개구부(15)를 완전하게 매설하는 경우를 나타내고 있지만, 다음 공정의 BPSG막(7) 형성의 단계에서 마크 개구부(15)를 매설하고, 그 표면을 평탄하게 하여도 좋다. 이 실시 형태 2에서는 마크 개구부(15)를 형성 후에, 최소로 제1 도전막(6)을 1000Å, BPSG막(7)을 4000Å의 두께, 합계 5000Å의 두께로 하기 위해 마크 개구부(15)의 슬릿폭은 1㎛ 이하로 하면, 마크부(9)에 상당하는 영역의 BPSG막(7b)의 표면을 평탄하게 하는 것이 가능하다.

또한, BPSG막(7) 상에는, 메모리셀 형성 영역에는 스토리지 노드(14)의 저면부의 형상의 레지스트 패턴(12a)을 형성하고, 마크 형성 영역에 있어서는 마크부(9)에 상당하는 형상의 레지스트 패턴(12b)을 형성한다.

다음에, 도 4c에 도시한 바와 같이, 실리콘 산화막(3)을 에칭 스토퍼로 하고, 레지스트 패턴(12a, 12b)을 에칭 마스크로 하여 BPSG막(7) 및 제1 도전막(6)을 순차 이방성 에칭하고, 각각의 에칭 마스크에 상당하는 형상의 BPSG막(7a, 7b)과 제1 도전막(6a, 6c)을 얻는다. 레지스트 패턴(12a, 12b)은 제거한다.

그 후, 도 4d에 도시한 바와 같이, 예를 들면 인 도핑된 폴리실리콘으로 이루어지는 제2 도전막(8)을 LPCVD법에 의해 1000 내지 2000Å 정도의 막 두께로 적층한다.

또한, 도 4e에 도시한 바와 같이, 제2 도전막(8)의 전면에 이방성 에칭을 행하고, BPSG막(7a) 및 제1 도전막(6a)의 측면과, BPSG막(7b) 및 제1 도전막(6c)의 측면에 인 도핑된 폴리실리콘으로 이루어지는 사이드 월, 메모리셀 형성 영역에 있어서는 스토리지 노드의 통형부(8a), 마크 형성 영역에 있어서는 마크부(9)를 구성하는 통형부(8c)를 각각 얻는다.

이 단계에서 BPSG막(7b)의 표면 상의 도전 물질은 전부 제거된다.

다음에, 도 4f에 도시한 바와 같이, 실시 형태 1에 나타낸 기상 HF 처리에 의해 BPSG막(7a, 7b)의 제거를 행함으로써, 메모리셀 영역에 있어서는 통형 스토리지 노드(14)를 얻어, 마크 형성 영역에 있어서는, 제1 도전막(6c) 및 통형부(8c)로부터 구성되는 마크부(9)를 얻는 것이 가능해진다.

도 5는 도 4f의 마크부(9)의 평면도를 나타낸 것으로, 동일 형상의 슬릿형의 마크 개구부(15)가 복수개 나란히 배치되는 예를 나타내고 있다.

이와 같이, 스토리지 노드의 저면부 및 스토리지 노드 컨택트를 구성하는 제1 도전막(6a)과 원통의 코어로서 형성되는 BPSG막(7a)을 형성할 때, 이들의 막 두께의 합계의 2배의 값보다도, 마크 형성 영역의 마크 개구부(15)의 슬릿폭이 작은 값이 되도록 조정함으로써, BPSG막(7b)의 표면을 평탄으로 하는 것이 가능하다.

또한, 상기한 설명에서는 마크 개구부(5)의 슬릿폭은 1㎛인 예를 나타내었지만, 이것은 일례로서, 얼라인먼트에 필요한 패턴 형상에 변화시키는 것이 가능한 것은 물론이다.

(실시 형태 3)

다음에, 본 발명의 실시 형태 3에 대해 설명한다.

상술한 실시 형태 2에 있어서는, 얼라인먼트 마크 혹은 중첩 마크가 여러개의 슬릿형의 마크 개구부(15)의 집합으로 이루어지는 예를 나타내었다.

이 실시 형태 3과 실시 형태 2와의 상위점은 실시 형태 3에서는, 마크 개구부의 형상이 메모리셀을 구성하는 스토리지 노드 컨택트의 형상에 상당하는 크기인 점이다.

도 6a는 통형부(8c)를 형성한 단계에서의 마크부(9)의 평면도이다. 참조 번호 6d는 실시 형태 2에서의 제1 도전막(6c)에 상당하는 것으로, 컨택트홀 형상의 마크 개구부(16a)의 개구부를 매설하는 막이다. 그 밖에, 이미 설명을 위해 이용한 부호와 동일 부호는 동일하거나, 혹은 상당하는 부분을 나타낸 것이다.

마크 개구부(16a)는 복수개 나란히 배치되고, 전체로서 하나의 구형의 마크를 구성하고 있다.

64MDRAM의 경우, 컨택트홀 지름은 0. 2 내지 0. 3㎛의 크기로 형성되고, 그 치수 제어는 ±0. 05㎛이하이기 때문에, 다음 공정의 제1 도전막(6d), 스토리지 노드 통형부 형성 시의 코어로 되는 BPSG막의 적층의 단계에서, 마크 개구부(16a)의 내부는 완전히 매설되고, BPSG막의 표면도 평탄해지는 것은 분명하고, 따라서, 도 4e에 도시한 단계에서 BPSG막(7b)의 표면에 도전 물질로 이루어지는 사이드 월이 형성되지는 않는다.

따라서, 스토리지 노드 통형부 형성 시에 코어로서 이용하는 BPSG막의 제거를, 기상 HF 처리를 이용하여 행하여도, 도전성의 사이드 월의 박리 없이 수율 저하를 방지하는 것이 가능하다.

또한, 도 6a에서는 마크 개구부(16a)의 형상은 스토리지 노드 컨택트홀의 형상에 상당한다고 하였지만, 도 6b에 도시한 바와 같이, 스토리지 노드 컨택트홀의 개구경에 상당하는 개구폭의 홈을 마크 개구부(16b)로서 소정의 형상(도면에 있어서는 구형의 예를 나타내고 있음)이 되도록 형성하는 것이어도 마찬가지로, 다음 공정의 제1 도전막(6) 및 BPSG막(7)의 적층 단계에서 개구부를 완전히 매립하고, 그 표면을 평탄하게 하는 것이 가능하다. 그 때문에 BPSG막의 제거 시에, 기상 HF 처리를 행하여도, 도전성의 사이드 월의 박리 없이 수율 저하를 방지하는 것이 가능하다.

또한, 마크 개구부(16a, 16b)로서 컨택트홀 정도의 크기의 개구 지름(또는 개구폭)의 미세한 개구부를 형성하기 때문에, 고정밀도의 얼라인먼트 혹은 중첩 정밀도 검사를 행할 수 있어 치수 정밀도를 메모리셀마다 제어하는 것이 가능하게 된다고 하는 효과가 있다.

(실시 형태 4)

다음에, 본 발명의 실시 형태 4에 대해 설명한다.

이미 설명한 실시 형태1 내지 3은, 메모리셀 형성 영역의 스토리지 노드 컨택트홀(11)의 형성과 동시에 마크 형성 영역의 절연막(4)에 대해 개구를 행하고, 마크 개구부(5, 15, 16)를 형성하고 있고, 마크 개구부를 구성하는 개구부의 깊이는 절연막(4)의 막 두께, 즉 스토리지 노드 컨택트홀(11)의 깊이에 상당하고 있었다.

이 실시 형태 4에서는, 얼라인먼트 마크 또는 중첩 마크를 구성하는 개구부의 깊이 방향의 치수가, 스토리지 노드 컨택트홀의 깊이 방향의 치수보다도 작은 경우를 나타낸 것이다.

도 7은 이 실시 형태 4에 의한 반도체 장치의 마크 형성 영역의 단면도이고, 도면에 있어서 참조 번호 6e는 스토리지 노드 컨택트홀보다도 얕은 마크 개구부(18) 내에 적층된 제1 도전막이고, 메모리셀 형성 영역에 있어서는 스토리지 노드 컨택트 및 통형 스토리지 노드의 저면부를 구성하는 도전막의 성막 시와 동시에 적층되는 막이다.

또한, 참조 번호 17은 층간 절연막(2)의 막 내에 형성된 스토퍼막이고, 마크 개구부(18)의 형성 시에, 에칭 스토퍼로 되는 막이다. 그 밖에, 이미 설명하기 위해 이용한 부호와 동일 부호는 동일하거나, 혹은 상당 부분을 나타내는 것이다.

도 7의 마크부(9)는 마크 개구부(18)가 절연막(4)을 관통하여 형성되어 있지 않고, 그 개구부의 깊이 방향의 치수가 스토퍼막(17)보다도 상층에 적층된 절연막(4)의 막 두께에 상당하기 때문에, 보다 얕은 개구부에 일부가 매설되어 형성된다. 따라서, 마크부(9)를 구성하는 제1 도전막(6e)의 표면은 비교적 평탄해져서, 그 위에 적층되는 스토리지 노드의 원통 부분의 코어를 구성하는 BPSG막에 상당하는 막의 표면도 비교적 평탄하게 형성된다. 따라서, 그 BPSG막의 표면에는 후공정에 있어서 도전 물질로 이루어지는 사이드 월은 형성되지 않는다. 따라서, 반도체 장치의 제조 과정에 있어서의 수율의 저하를 억제하는 것이 가능해진다.

다음에, 도 7의 마크부(9)를 갖는 반도체 장치의 제조 방법을, 도 8을 이용하여 설명한다.

우선, 도 8a에 도시한 바와 같이, 마크 형성 영역에는 BPSG로 구성되는 층간 절연막(2)의 막 내에, 도핑된 폴리실리콘으로 이루어지는 스토퍼막(17)을 성막한다. 이 스토퍼막(17)은 예를 들면, 도시하지 않은 워드선 혹은 비트선의 형성 공정에 있어서 적층하는 도전 물질을 패터닝함으로써 얻는 것이 가능하고, 또한 신규로 스토퍼막(17)을 형성하여도 좋다. 예를 들면, BPSG로 구성되는 층간 절연막(2) 및 스토퍼막(17), 실리콘 산화막(3)을 형성한 단계에서, 스토퍼막(17)의 표면 상에 적층된 절연막(14)의 막 두께가, 1000Å가 되도록 스토퍼막(17)을 배치한다.

다음에, 메모리셀 형성 영역에 스토리지 노드 컨택트홀(11)을 형성함과 동시에 마크 형성 영역에 마크 개구부(18)를 형성한다. 이 때 에칭은 스토퍼막(17)의 표면에서 멈추고, 절연막(4)의 표면으로부터 1000Å 정도의 깊이의 마크 개구부(18)가 형성된다.

다음에, 도 8b에 도시한 바와 같이, 컨택트홀의 형성에 이용한 레지스트 패턴(10a, 10b)을 제거하고, LPCVD법에 의해 인 도핑된 폴리실리콘으로 이루어지는 제1 도전막(6)을 1000 내지 2000Å 정도의 막 두께가 되도록 적층하고, 또한, BPSG막(7)을 4000 내지 8000Å 정도의 막 두께가 되도록 형성한다. 이 때, 마크 형성 영역에있어서의 BPSG막(7)의 표면에 형성되는 단차는 비교적 작아 1000Å보다도 작은 단차로 된다.

그 후, 예를 들면 마크 형성 영역 상의 마크 개구부를 얼라인먼트 마크로서 포토마스크와 반도체 기판(1)과의 정렬을 행하고, 스토리지 노드의 저면 부분에 상당하는 레지스트 패턴(12a), 마크 형성 영역에 있어서의 마크 개구부(18)를 덮는 영역에 상당하는 레지스트 패턴(12b)을 BPSG막(7) 상에 패터닝한다.

그 후, 도 8c에 도시한 바와 같이, 레지스트 패턴(12a, 12b)을 에칭 마스크로 하여 BPSG막(7) 및 제1 도전막(6)에 대해 이방성 에칭을 행하고, 각각의 레지스트 패턴의 형상에 따른 형상의 BPSG막(7a, 7b), 제1도전막(6a, 6b)을 얻는다. 레지스트 패턴(12a, 12b)은 제거한다.

다음에, 도 8d에 도시한 바와 같이, LPCVD법에 의해 인 도핑된 폴리실리콘을 1000 내지 2000Å 정도의 막 두께가 되도록 적층하고, 제2 도전막(8)을 얻는다.

그 후, 도 8e에 도시한 바와 같이, 제2 도전막(8)에 대해 이방성 에칭을 행하고, 메모리셀 형성 영역의 제1 도전막(6a) 및 BPSG막(7a)의 측면에 사이드 월형으로 부착하는 통형부(8a)를 형성하여 통형 사이드 월(14)을 얻고, 동시에 마크 형성 영역의 제1 도전막(6e) 및 BPSG막(7b)의 측면에 사이드 월형으로 부착하는 통형부(8c)를 형성하여 마크부(9)를 얻는다.

이 때, BPSG막(7b)의 표면에는 마크 개구부(18)의 개구 깊이에 따른 단차가 생기고 있고, 이 경우에서는 최대로 1000Å 정도의 크기로 된다. 표면 단차부의 경사 각도에도 의존하지만, 이 단차부에 사이드 월형으로 제2도전막(8)이 남겨지는 경우에는, 이것을 완전하게 제거하기 위해, 제2 도전막(8)에 대한 이방성 에칭은 1000Å 이상의 오버 에칭을 실시하는 조건으로 행함으로써, 수율 저하의 원인이 되는 BPSG막(7b) 상의 도전성의 사이드 월의 형성을 억제할 수 있다.

다음에, 도 8f에 도시한 바와 같이, 기상 HF 처리를 실시함에 따라, 통형 스토리지 노드(14)의 코어로 되어 있는 BPSG막(7a)을 제거하고, 동시에 마크 형성 영역의 BPSG막(7b)을 제거하고, 도 7에 도시한 얼라인먼트 마크 또는 중첩 마크를 얻는 것이 가능해진다.

이상, 설명한 바와 같이, 이 실시 형태(4)의 반도체 장치에 있어서는, 스토리지 노드 컨택트홀(11)의 형성과 동시에 마크 개구부(18)를 형성하는 공정에 있어서, 마크 개구부(18)의 개구 깊이가 작아지도록 에칭 스토퍼막으로 하여 스토퍼막(17)을 절연막(4) 내에 형성하고 있다. 따라서, 스토리지 노드 컨택트홀(11)의 형성과 동시에 마크 개구부(18)를 형성하여도, 마크 개구부(18)를 얕게 형성할 수 있어 마크 개구부(18)의 상층에 적층되는 BPSG막(7b)의 표면을 평면 형상에 가깝게 할 수 있기 때문에, 통형 스토리지 노드(14)의 통형부(8a)로서 도전성의 사이드 월을 형성할 때에, BPSG막(7b)의 표면에 사이드 월으로서 제2 도전막(8)이 잔존하기 어렵게 된다. 또한, 제2 도전막(8)에 대해 마크 개구부(18)의 개구 깊이에 의존하는 오버 에칭을 행하기 때문에, 이물로 되는 도전막이 BPSG막(7b) 상에 남겨지는 일이 없어 수율 저하를 억제할 수 있다.

또, 이 실시 형태 4에서는, 일례로서, 마크 개구부(18)가 하나의 비교적 큰 개구부로 구성되는 예를 나타내었지만, 복수의 비교적 작은 개구부의 집합으로 이루어지는 마크 개구부로 하는 것도 가능한 것은 물론이다. 또한, 마크 개구부(18)의 형상은 그 상부에 적층되는 제1 도전막(6e)과 BPSG막(7b)으로 이루어지는 도전 물질을 적층한 단계에서 개구부 상의 표면이 평탄해지지 않을 정도의 크기인 경우에 특히 효과적으로 이용할 수 있다.

또한, 스토퍼막(17)을 구성하는 물질의 일례로서 인 도핑된 폴리실리콘을 나타내었지만, 이것에 한정하는 것이 아니라, 폴리사이드, 실리콘 질화막 등의 별도의 물질로 이루어지는 것을 이용하여도 좋고, 스토리지 노드 컨택트홀(11)의 형성의 에칭 처리 시에 선택비를 3 이상으로 할 수 있는 물질이면 좋다.

이하에, 본 발명의 각 청구항의 효과에 대해 기재한다.

제1 발명에 따른 반도체 장치에 있어서는, 마크 개구부 상의 BPSG막을 제2 도전막에 의해 덮기 때문에, 그 후에 기상 HF 처리를 행하여도 BPSG막은 제거되지 않아 수율 저하의 원인이 되는 도전성의 이물의 발생을 억제하는 것이 가능해진다.

제2 발명에 따른 반도체 장치에 있어서는, 통형 스토리지 노드의 형성과 평행하여 행하는 마크 개구부의 형성에 있어서, 통형 스토리지 노드의 코어로 되는 BPSG막의 표면을 평담하게 형성할 수 있기 때문에, 기상 HF 처리를 행하여도 수율 저하의 원인이 되는 도전성의 이물의 발생을 억제하는 것이 가능하다. 또한, 미세 개구 패턴은 개구 치수가 작기 때문에, 치수 정밀도 좋게 얼라인먼트 혹은 중첩 정밀도 검사를 행하는 것이 가능해진다.

제3 발명에 따른 반도체 장치에 있어서는, 마크 개구부가 절연막을 관통하는 것이 아니라, 절연막의 표면으로부터 스토퍼막의 표면까지의 얕은 위치에 형성되기 때문에, 통형 스토리지 노드의 형성과 동시에 코어가 되는 BPSG막을 형성하였을 때에 마크 개구부 상의 표면은 대체로 평탄하게 할 수 있어 수율 저하의 원인이 되는 도전성의 이물의 발생을 억제하는 것이 가능해진다.

제4 발명에 따른 반도체 장치의 제조 방법에 있어서는, BPSG막의 제거를 기상 HF 처리에 의해 행하는 경우에 있어서도, 마크 개구부 상에서 도전성의 이물이 박리하여 수율이 저하하지 않아 양호한 반도체 장치의 제조를 행하는 것이 가능해진다.

제5 발명에 따른 반도체 장치의 제조 방법에 있어서는, 그 제조 과정에 있어서 마크 개구부 상의 BPSG막의 표면을 평탄하게 하기 때문에, BPSG막의 제거를 기상 HF 처리에 의해 행하는 경우에 있어서도, 마크 개구부 상에서 도전성의 이물이 박리하여 수율이 저하하지 않아 양호한 반도체 장치의 제조를 행하는 것이 가능해진다.

제6 발명에 따른 반도체 장치의 제조 방법에 있어서는, 스토퍼막을 이용함으로써 얕은 마크 개구부를 형성하기 때문에, BPSG막을 적층한 단계에서 그 표면을 평탄하게 할 수 있어, BPSG막의 기상 HF 처리에 의한 제거 시에 마크 개구부 상에서 도전성의 이물이 박리하여 수율이 저하하지 않아 양호한 반도체 장치의 제조를 행하는 것이 가능해진다.

Claims (6)

1. 마크 개구부를 갖는 반도체 장치에 있어서, 상기 마크 개구부의 내벽 및 저면 상에 제1 도전막, BPSG막이 순차 적층되고, 상기 BPSG막의 표면을 제2 도전막이 덮는 것을 특징으로 하는 반도체 장치.
2. 단수의 미세 개구 패턴 혹은 복수의 미세 개구 패턴의 집합에 의해 구성되는 마크 개구부를 갖는 반도체 장치에 있어서, 상기 마크 개구부 상에 적층되고, 상기 미세 개구 패턴의 내벽 및 저면에 적층되는 제1 도전막, 상기 제1 도전막의 외주를 둘러싸고 수직 방향으로 신장하여 형성되는 통형의 제2 도전막을 포함하고, 상기 미세 개구 패턴의 개구 치수는 통형의 상기 제2 도전막의 높이 방향의 치수의 2배 값 이하의 크기인 것을 특징으로 하는 반도체 장치.
3. 기판 상의 절연막 내에 형성된 스토퍼막, 상기 절연막의 표면으로부터 상기 스토퍼막의 표면에 걸쳐 형성된 마크 개구부의 내벽 및 저면을 포함하는 영역에 형성된 제1 도전막, 상기 제1 도전막의 외주를 둘러싸서 수직 방향으로 신장하여 형성되는 통형의 제2 도전막을 포함하는 것을 특징으로 하는 반도체 장치.
4. 제1 영역 및 제2 영역을 갖는 기판 상에 절연막을 적층하는 공정; 상기 제1 영역에 상기 절연막을 관통하는 컨택트홀을, 상기 제2 영역에 마크 개구부를 형성하는 공정; 상기 컨택트홀을 매설하는 제1 도전막을 적층하는 공정; 상기 제1 도전막 상에 BPSG막을 적층하는 공정; 상기 BPSG막 상의 상기 컨택트홀을 덮는 영역과 상기 마크 개구부를 덮는 영역에 각각 에칭 마스크를 형성하는 공정; 상기 에칭 마스크를 이용하여 상기 BPSG막 및 상기 제1 도전막에 대해 이방성 에칭을 행하여 패터닝하고, 상기 에칭 마스크를 제거하는 공정; CVD법에 의해 제2 도전막을 적층하는 공정; 상기 마크 개구부를 덮는 영역 상에 마스크를 패터닝하는 공정; 상기 마스크를 에칭 마스크로 하여 상기 제2 도전막에 대해 이방성 에칭을 행하고, 상기 제1 영역의 상기 BPSG막 및 상기 제1 도전막의 측면에 부착하는 상기 제2 도전막으로 이루어지는 사이드 월을 얻고, 동시에 상기 제2 영역의 상기 마스크를 형성한 영역 이외의 상기 제2 도전막을 제거하는 공정; 상기 마스크를 제거하는 공정; 기상 HF 처리에 의해 상기 제1 영역의 상기 BPSG막을 선택적으로 제거하는 공정을 포함하고, 상기 제1 영역 상의 상기 제1 도전막과 상기 사이드 월이 통형 스토리지 노드를 구성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
5. 제1 영역 및 제2 영역을 갖는 기판 상에 절연막을 적층하는 공정; 상기 제1 영역에 상기 절연막을 관통하는 컨택트홀을, 상기 제2 영역에 마크 개구부를 형성하는 공정; 상기 컨택트홀을 매설하는 제1 도전막을 적층하는 공정; 상기 제1 도전막 상에 평탄한 표면을 갖는 BPSG막을 적층하는 공정; 상기 BPSG막 상의 상기 컨택트홀을 덮는 영역과 상기 마크 개구부를 덮는 영역에 각각 에칭 마스크를 형성하는 공정; 상기 에칭 마스크를 이용하여 상기 BPSG막 및 상기 제1 도전막에 대해 이방성 에칭을 행하여 패터닝하고, 상기 에칭 마스크를 제거하는 공정; CVD법에 의해 제2 도전막을 적층하는 공정; 상기 제2 도전막에 대해 이방성 에칭을 행하고, 상기 제1 영역 및 상기 제2 영역의 상기 BPSG막 및 상기 제1 도전막의 측면에 상기 제2 도전막으로 이루어지는 사이드 월을 각각 형성하는 공정; 기상 HF 처리에 의해 상기 BPSG막을 제거하는 공정을 포함하며, 상기 제1 영역 상의 상기 제1 도전막과 상기 사이드 월이 통형 스토리지 노드를 구성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
6. 제1 영역 및 제2 영역을 갖는 기판 상에 절연막을 적층하는 공정; 상기 제2 영역의 상기 절연막 내에 스토퍼막을 형성하는 공정; 상기 제1 영역에 상기 절연막을 관통하는 컨택트홀을 형성하고, 동시에 제2 영역의 상기 절연막의 표면으로부터상기 스토퍼막의 표면의 깊이에 걸쳐 마크 개구부를 형성하는 공정; 상기 컨택트홀을 매설하는 제1 도전막을 적층하는 공정; 상기 제1 도전막 상에 BPSG막을 적층하는 공정; 상기 BPSG막 상의 상기 컨택트홀을 덮는 영역과 상기 마크 형성 영역을 덮는 영역에 각각 에칭 마스크를 형성하는 공정; 상기 에칭 마스크를 이용하여 상기 BPSG막 및 상기 제1 도전막에 대해 이방성 에칭을 행하여 패터닝하고, 상기 에칭 마스크를 제거하는 공정; CVD법에 의해 제2 도전막을 적층하는 공정; 상기 제2 도전막에 대해 이방성 에칭을 행하고, 상기 제1 영역 및 상기 제2 영역의 상기 BPSG막 및 상기 제1 도전막의 측면에 상기 제2 도전막으로 이루어지는 사이드 월을 각각 형성하는 공정; 기상 HF 처리에 의해 상기 BPSG막을 제거하는 공정을 포함하고, 상기 제1 영역 상의 상기 제1 도전막과 상기 사이드 월이 통형 스토리지 노드를 구성하는 것을 특징으로 하는 반도체 장치의 제조 방법.