JPH11162194A - 半導体装置 - Google Patents
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- JPH11162194A JPH11162194A JP9328322A JP32832297A JPH11162194A JP H11162194 A JPH11162194 A JP H11162194A JP 9328322 A JP9328322 A JP 9328322A JP 32832297 A JP32832297 A JP 32832297A JP H11162194 A JPH11162194 A JP H11162194A
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- Power Engineering (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 信頼性試験時に、電圧降下回路で発生された
内部電源電位を外部より与えることが可能な半導体装置
を提供する。 【解決手段】 電圧降下回路１１００において差動アン
プ４２、４６に含まれる出力ドライブ用トランジスタ
を、バーンインモード検知信号ＳＴＲの活性化に応じて
導通状態とさせることにより内部電源電位Ｉｎｔ．Ｖｃ
ｃＰ、Ｉｎｔ．ＶｃｃＳを外部電源電位と等しくするこ
とができる。差動アンプ４２、４６はバーンインモード
検知信号ＳＴＲに応じて出力が不活性となる比較回路と
ドライブ用トランジスタのゲート電位を固定するトラン
ジスタを含む。
内部電源電位を外部より与えることが可能な半導体装置
を提供する。 【解決手段】 電圧降下回路１１００において差動アン
プ４２、４６に含まれる出力ドライブ用トランジスタ
を、バーンインモード検知信号ＳＴＲの活性化に応じて
導通状態とさせることにより内部電源電位Ｉｎｔ．Ｖｃ
ｃＰ、Ｉｎｔ．ＶｃｃＳを外部電源電位と等しくするこ
とができる。差動アンプ４２、４６はバーンインモード
検知信号ＳＴＲに応じて出力が不活性となる比較回路と
ドライブ用トランジスタのゲート電位を固定するトラン
ジスタを含む。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に信頼性評価のための試験に関連する回路を有す
る半導体装置に関する。
し、特に信頼性評価のための試験に関連する回路を有す
る半導体装置に関する。
【０００２】
【従来の技術】近年では、半導体装置の高集積化により
ＭＯＳトランジスタの微細化が進み、それに伴いＭＯＳ
トランジスタのゲート酸化膜の厚さも年々減少する方向
にある。このため、ゲート酸化膜の耐圧が下がり、ゲー
ト電圧を高く設定すると、ＭＯＳトランジスタの信頼性
に影響を及ぼす可能性がある。
ＭＯＳトランジスタの微細化が進み、それに伴いＭＯＳ
トランジスタのゲート酸化膜の厚さも年々減少する方向
にある。このため、ゲート酸化膜の耐圧が下がり、ゲー
ト電圧を高く設定すると、ＭＯＳトランジスタの信頼性
に影響を及ぼす可能性がある。
【０００３】たとえば半導体記憶装置が使用されるシス
テムにおいては、システム自体の電源電圧より半導体記
憶装置の動作に必要な電圧の方が低い場合がある。この
ような場合は、システム自体の電源電圧から半導体記憶
装置の電源電圧を供給するため、半導体記憶装置の内部
で電圧を降下させて半導体記憶装置の動作に必要な内部
電源電圧を発生する場合が多い。
テムにおいては、システム自体の電源電圧より半導体記
憶装置の動作に必要な電圧の方が低い場合がある。この
ような場合は、システム自体の電源電圧から半導体記憶
装置の電源電圧を供給するため、半導体記憶装置の内部
で電圧を降下させて半導体記憶装置の動作に必要な内部
電源電圧を発生する場合が多い。
【０００４】このようにして内部電源電圧を発生する回
路を電圧降下回路と呼ぶ。このような電圧降下回路を用
いることによって、半導体記憶装置の消費電力は大きく
低減し、半導体記憶装置内部の内部電源電圧を安定化す
ることができる。
路を電圧降下回路と呼ぶ。このような電圧降下回路を用
いることによって、半導体記憶装置の消費電力は大きく
低減し、半導体記憶装置内部の内部電源電圧を安定化す
ることができる。
【０００５】次に、信頼性評価のための試験について説
明する。一般にデバイスの故障が発生する期間は３つの
期間に大別される。この期間は時間の経過順に初期故障
期間、偶発故障期間、摩耗故障期間である。
明する。一般にデバイスの故障が発生する期間は３つの
期間に大別される。この期間は時間の経過順に初期故障
期間、偶発故障期間、摩耗故障期間である。
【０００６】初期故障期間は、デバイス作成時の欠陥が
故障として現われたもので、使用開始直後に発生する初
期故障が現われる期間である。この初期故障の割合は時
間とともに急速に減少していく。
故障として現われたもので、使用開始直後に発生する初
期故障が現われる期間である。この初期故障の割合は時
間とともに急速に減少していく。
【０００７】その後は低い故障率がある一定期間長く続
く偶発故障期間となる。やがてデバイスは耐用寿命に近
づき、急激に故障率が増大する摩耗故障期間になる。
く偶発故障期間となる。やがてデバイスは耐用寿命に近
づき、急激に故障率が増大する摩耗故障期間になる。
【０００８】デバイスは偶発故障期間内で使用すること
が望ましく、この領域が耐用期間となる。したがってデ
バイスの信頼性を高めるためには、故障率が低く一定し
た偶発故障期間が長く続くことが要求される。
が望ましく、この領域が耐用期間となる。したがってデ
バイスの信頼性を高めるためには、故障率が低く一定し
た偶発故障期間が長く続くことが要求される。
【０００９】一方、初期故障を予め除去するために、デ
バイスに一定時間の加速動作エージングを行ない不良品
を除去するスクリーニングを行なう必要性がある。この
スクリーニングを短期間で効果的に行なうためには、初
期故障率が時間に対して急速に減少し早く偶発故障期間
に入るようなスクリーニング試験をすることが望まし
い。
バイスに一定時間の加速動作エージングを行ない不良品
を除去するスクリーニングを行なう必要性がある。この
スクリーニングを短期間で効果的に行なうためには、初
期故障率が時間に対して急速に減少し早く偶発故障期間
に入るようなスクリーニング試験をすることが望まし
い。
【００１０】現在このスクリーニング手法の１つとして
一般に高温動作試験（バーンイン試験）を行なってい
る。バーンイン試験は、実デバイスを用いて誘電体膜を
直接評価することができる手法であり、アルミ配線のマ
イグレーションを初め、あらゆる不良要因を高温かつ高
電界のストレスを印加することにより顕在化させる試験
である。
一般に高温動作試験（バーンイン試験）を行なってい
る。バーンイン試験は、実デバイスを用いて誘電体膜を
直接評価することができる手法であり、アルミ配線のマ
イグレーションを初め、あらゆる不良要因を高温かつ高
電界のストレスを印加することにより顕在化させる試験
である。
【００１１】このバーンイン試験は特に高温中でデバイ
スを動作させて加速性を高めると効果的となる。
スを動作させて加速性を高めると効果的となる。
【００１２】図１５は、バーンイン試験を実施すること
を考慮した従来の半導体装置の電圧降下回路部の構成を
示すブロック図である。
を考慮した従来の半導体装置の電圧降下回路部の構成を
示すブロック図である。
【００１３】図１５を参照して、従来の半導体装置の電
圧降下回路は、外部電源電位Ｅｘｔ．Ｖｃｃと接地電位
との間に配置されるキャパシタ２１２と、内部電源電位
Ｉｎｔ．Ｖｃｃと接地電位との間に配置されるキャパシ
タ２２０と、通常動作時の内部電源電位Ｉｎｔ．Ｖｃｃ
の基準電位を発生する基準電圧発生回路２１６と、外部
電源電位Ｅｘｔ．Ｖｃｃから電流供給を受け内部電源電
位Ｉｎｔ．Ｖｃｃを基準電圧発生回路２１６の出力電位
と同電位に設定する差動アンプ２１８と、バーンインモ
ード検知信号／ＳＴＲをゲートに受けソースが外部電源
電位Ｅｘｔ．Ｖｃｃに結合されドレインが内部電源電位
Ｉｎｔ．Ｖｃｃに結合されるＰチャネルトランジスタ２
１４を含む。
圧降下回路は、外部電源電位Ｅｘｔ．Ｖｃｃと接地電位
との間に配置されるキャパシタ２１２と、内部電源電位
Ｉｎｔ．Ｖｃｃと接地電位との間に配置されるキャパシ
タ２２０と、通常動作時の内部電源電位Ｉｎｔ．Ｖｃｃ
の基準電位を発生する基準電圧発生回路２１６と、外部
電源電位Ｅｘｔ．Ｖｃｃから電流供給を受け内部電源電
位Ｉｎｔ．Ｖｃｃを基準電圧発生回路２１６の出力電位
と同電位に設定する差動アンプ２１８と、バーンインモ
ード検知信号／ＳＴＲをゲートに受けソースが外部電源
電位Ｅｘｔ．Ｖｃｃに結合されドレインが内部電源電位
Ｉｎｔ．Ｖｃｃに結合されるＰチャネルトランジスタ２
１４を含む。
【００１４】信頼性評価のためのテストモード以外のモ
ードである通常モードでは、バーンインモード検知信号
／ＳＴＲは、ハイ（Ｈ）レベルになっており、Ｐチャネ
ルトランジスタ２１４はオフしている。
ードである通常モードでは、バーンインモード検知信号
／ＳＴＲは、ハイ（Ｈ）レベルになっており、Ｐチャネ
ルトランジスタ２１４はオフしている。
【００１５】そして、信頼性評価のためのテストモード
時には、バーンインモード検知信号／ＳＴＲは、ロー
（Ｌ）レベルになり、内部電源電位Ｉｎｔ．Ｖｃｃが与
えられているノードと外部電源電位Ｅｘｔ．Ｖｃｃが与
えられているノードはＰチャネルトランジスタ２１４に
より接続され内部電源電位Ｉｎｔ．Ｖｃｃは外部電源電
位Ｅｘｔ．Ｖｃｃと等しくなる。
時には、バーンインモード検知信号／ＳＴＲは、ロー
（Ｌ）レベルになり、内部電源電位Ｉｎｔ．Ｖｃｃが与
えられているノードと外部電源電位Ｅｘｔ．Ｖｃｃが与
えられているノードはＰチャネルトランジスタ２１４に
より接続され内部電源電位Ｉｎｔ．Ｖｃｃは外部電源電
位Ｅｘｔ．Ｖｃｃと等しくなる。
【００１６】しかし、図１５に示すような電圧降下回路
では、外部電源電位Ｅｘｔ．Ｖｃｃが与えられているノ
ードと内部電源電位Ｉｎｔ．Ｖｃｃが与えられているノ
ードを試験時に短絡させるトランジスタ２１４は電流駆
動能力確保のため十分大きなものとする必要がある。こ
のように半導体装置の試験用として大きなトランジスタ
を設けなければいけないのはチップ面積増加の原因とな
り問題である。
では、外部電源電位Ｅｘｔ．Ｖｃｃが与えられているノ
ードと内部電源電位Ｉｎｔ．Ｖｃｃが与えられているノ
ードを試験時に短絡させるトランジスタ２１４は電流駆
動能力確保のため十分大きなものとする必要がある。こ
のように半導体装置の試験用として大きなトランジスタ
を設けなければいけないのはチップ面積増加の原因とな
り問題である。
【００１７】このため差動アンプ部の出力駆動用トラン
ジスタを用いて内部電源電位Ｉｎｔ．Ｖｃｃを外部電源
電位Ｅｘｔ．Ｖｃｃと同電位にする方法が特開平６−１
０３７９３号公報で示されている。
ジスタを用いて内部電源電位Ｉｎｔ．Ｖｃｃを外部電源
電位Ｅｘｔ．Ｖｃｃと同電位にする方法が特開平６−１
０３７９３号公報で示されている。
【００１８】図１６は、上記特開平６−１０３７９３号
公報に開示された電圧降下回路の構成を示す回路図であ
る。
公報に開示された電圧降下回路の構成を示す回路図であ
る。
【００１９】図１６の電圧降下回路は、基準電圧Ｖｒｅ
ｆを発生するための基準電圧発生回路２１００と、内部
電源電圧Ｉｎｔ．Ｖｃｃおよび基準電圧Ｖｒｅｆを入力
とし比較する比較器２２００と、比較器２２００に制御
され外部電源電圧Ｅｘｔ．Ｖｃｃを内部電源電圧Ｉｎ
ｔ．Ｖｃｃのレベルまで降下させるドライバＰ５と、バ
ーンイン用基準電圧発生回路２３００と、バーンイン用
基準電圧発生回路２３００の出力ノードＧ３を入力に受
ける直列に接続されたインバータＩ１、Ｉ２と、インバ
ータＩ２の出力を受けるインバータＩ３と、インバータ
Ｉ３の出力をゲートに受け比較器２２００の出力ノード
Ｇ１とドライバＰ５のゲートに接続されるノードＧ２を
接続するＮチャネルトランジスタＮ４と、インバータＩ
２の出力をゲートに受けノードＧ１とノードＧ２を接続
するＰチャネルトランジスタＰ３と、インバータＩ２の
出力をゲートに受けノードＧ２を接地電位Ｖｓｓに結合
させるＮチャネルトランジスタＮ５とを備える。
ｆを発生するための基準電圧発生回路２１００と、内部
電源電圧Ｉｎｔ．Ｖｃｃおよび基準電圧Ｖｒｅｆを入力
とし比較する比較器２２００と、比較器２２００に制御
され外部電源電圧Ｅｘｔ．Ｖｃｃを内部電源電圧Ｉｎ
ｔ．Ｖｃｃのレベルまで降下させるドライバＰ５と、バ
ーンイン用基準電圧発生回路２３００と、バーンイン用
基準電圧発生回路２３００の出力ノードＧ３を入力に受
ける直列に接続されたインバータＩ１、Ｉ２と、インバ
ータＩ２の出力を受けるインバータＩ３と、インバータ
Ｉ３の出力をゲートに受け比較器２２００の出力ノード
Ｇ１とドライバＰ５のゲートに接続されるノードＧ２を
接続するＮチャネルトランジスタＮ４と、インバータＩ
２の出力をゲートに受けノードＧ１とノードＧ２を接続
するＰチャネルトランジスタＰ３と、インバータＩ２の
出力をゲートに受けノードＧ２を接地電位Ｖｓｓに結合
させるＮチャネルトランジスタＮ５とを備える。
【００２０】比較器２２００は、基準電圧Ｖｒｅｆをゲ
ートに受けるソースが接地電位Ｖｓｓと結合されたＮチ
ャネルトランジスタＮ３と、基準電圧Ｖｒｅｆをゲート
に受けＮチャネルトランジスタＮ３のドレインとノード
Ｇ１を接続するＮチャネルトランジスタＮ１と、内部電
源電位Ｉｎｔ．Ｖｃｃをゲートに受けソースがＮチャネ
ルトランジスタＮ３のドレインに接続されるＮチャネル
トランジスタＮ２と、ＮチャネルトランジスタＮ２のド
レインの電位をゲートに受けＮチャネルトランジスタＮ
２のドレインと外部電源電位Ｅｘｔ．Ｖｃｃを結合する
ＰチャネルトランジスタＰ２と、Ｎチャネルトランジス
タＮ２のドレインの電位をゲートに受けノードＧ１と内
部電源電位Ｅｘｔ．Ｖｃｃを結合するＰチャネルトラン
ジスタＰ１とを含む。
ートに受けるソースが接地電位Ｖｓｓと結合されたＮチ
ャネルトランジスタＮ３と、基準電圧Ｖｒｅｆをゲート
に受けＮチャネルトランジスタＮ３のドレインとノード
Ｇ１を接続するＮチャネルトランジスタＮ１と、内部電
源電位Ｉｎｔ．Ｖｃｃをゲートに受けソースがＮチャネ
ルトランジスタＮ３のドレインに接続されるＮチャネル
トランジスタＮ２と、ＮチャネルトランジスタＮ２のド
レインの電位をゲートに受けＮチャネルトランジスタＮ
２のドレインと外部電源電位Ｅｘｔ．Ｖｃｃを結合する
ＰチャネルトランジスタＰ２と、Ｎチャネルトランジス
タＮ２のドレインの電位をゲートに受けノードＧ１と内
部電源電位Ｅｘｔ．Ｖｃｃを結合するＰチャネルトラン
ジスタＰ１とを含む。
【００２１】図１７は、図１６の電圧降下回路の動作を
説明するための動作波形図である。図１６、図１７を参
照して、時刻ｔ１〜ｔ２では電圧降下回路は通常動作を
行なう。
説明するための動作波形図である。図１６、図１７を参
照して、時刻ｔ１〜ｔ２では電圧降下回路は通常動作を
行なう。
【００２２】内部電源電位Ｉｎｔ．Ｖｃｃはチップ内部
の各回路ブロック、たとえばメモリ素子に印加されると
ともに、比較器２２００のＮチャネルトランジスタＮ２
のゲートにも印加される。
の各回路ブロック、たとえばメモリ素子に印加されると
ともに、比較器２２００のＮチャネルトランジスタＮ２
のゲートにも印加される。
【００２３】したがって、チップ内部の各回路ブロッ
ク、たとえばメモリ素子により内部電源電位Ｉｎｔ．Ｖ
ｃｃで電流が消費され、内部電源電位Ｉｎｔ．Ｖｃｃが
基準電圧Ｖｒｅｆの電位より低くなると、比較器２２０
０の出力ノードＧ１の電位が低くなる。
ク、たとえばメモリ素子により内部電源電位Ｉｎｔ．Ｖ
ｃｃで電流が消費され、内部電源電位Ｉｎｔ．Ｖｃｃが
基準電圧Ｖｒｅｆの電位より低くなると、比較器２２０
０の出力ノードＧ１の電位が低くなる。
【００２４】これによってドライバＰ５は導通し、内部
電源電位Ｉｎｔ．Ｖｃｃは電圧降下が少なくなる。
電源電位Ｉｎｔ．Ｖｃｃは電圧降下が少なくなる。
【００２５】一方、内部電源電位Ｉｎｔ．Ｖｃｃが基準
電圧Ｖｒｅｆの電位より高くなると、比較器２２００の
出力信号Ｇ１の電位が高くなり、これに従ってドライバ
Ｐ５の電圧降下が大きくなり、内部電源電位Ｉｎｔ．Ｖ
ｃｃは基準電圧Ｖｒｅｆの電位まで下がる。
電圧Ｖｒｅｆの電位より高くなると、比較器２２００の
出力信号Ｇ１の電位が高くなり、これに従ってドライバ
Ｐ５の電圧降下が大きくなり、内部電源電位Ｉｎｔ．Ｖ
ｃｃは基準電圧Ｖｒｅｆの電位まで下がる。
【００２６】時刻ｔ１〜ｔ２ではバーンイン用基準電圧
発生回路２３００の出力ノードＧ３の電位はＬレベルと
なっている。したがってＮチャネルトランジスタＮ４お
よびＰチャネルトランジスタＰ３はともに導通しノード
Ｇ１とノードＧ２は接続されまたＮチャネルトランジス
タＮ５はオフ状態となる。
発生回路２３００の出力ノードＧ３の電位はＬレベルと
なっている。したがってＮチャネルトランジスタＮ４お
よびＰチャネルトランジスタＰ３はともに導通しノード
Ｇ１とノードＧ２は接続されまたＮチャネルトランジス
タＮ５はオフ状態となる。
【００２７】時刻ｔ２〜ｔ３においては、バーンイン用
基準電圧発生回路２３００の出力ノードＧ３はＨレベル
となり、それに応じてＮチャネルトランジスタＮ４およ
びＰチャネルトランジスタＰ３はともにオフ状態とな
る。またＮチャネルトランジスタＮ５はオン状態となり
ノードＧ２の電位はＬレベルとなる。
基準電圧発生回路２３００の出力ノードＧ３はＨレベル
となり、それに応じてＮチャネルトランジスタＮ４およ
びＰチャネルトランジスタＰ３はともにオフ状態とな
る。またＮチャネルトランジスタＮ５はオン状態となり
ノードＧ２の電位はＬレベルとなる。
【００２８】したがってドライバＰ５は導通状態とな
り、ドライバＰ５を通じて外部電源電位Ｅｘｔ．Ｖｃｃ
はほとんど電圧降下することなくチップ内部に印加され
る。このときＰチャネルトランジスタＰ３、Ｎチャネル
トランジスタＮ４はオフ状態であるので、Ｈレベルとな
っている比較器２２００の出力ノードＧ１はノードＧ２
に影響を与えない。
り、ドライバＰ５を通じて外部電源電位Ｅｘｔ．Ｖｃｃ
はほとんど電圧降下することなくチップ内部に印加され
る。このときＰチャネルトランジスタＰ３、Ｎチャネル
トランジスタＮ４はオフ状態であるので、Ｈレベルとな
っている比較器２２００の出力ノードＧ１はノードＧ２
に影響を与えない。
【００２９】
【発明が解決しようとする課題】図１５および図１６に
示したような電圧降下回路を用いる従来の半導体装置で
は、１つの電圧降下回路により発生される１つのレベル
の内部電源電位Ｉｎｔ．Ｖｃｃを使用している。
示したような電圧降下回路を用いる従来の半導体装置で
は、１つの電圧降下回路により発生される１つのレベル
の内部電源電位Ｉｎｔ．Ｖｃｃを使用している。
【００３０】この場合、たとえば半導体記憶装置では次
のような問題が生じる。一般に、メモリセルアレイは周
辺回路に比べ大きな電力消費源となっている。このた
め、メモリセルアレイに与える内部電源電位Ｉｎｔ．Ｖ
ｃｃを小さくして低消費電力化を図る。しかし、１つの
電圧降下回路により発生されるこのような小さな内部電
源電位Ｉｎｔ．Ｖｃｃを周辺回路部にも与えたのでは周
辺回路が必要な高速動作をすることができなくなる。
のような問題が生じる。一般に、メモリセルアレイは周
辺回路に比べ大きな電力消費源となっている。このた
め、メモリセルアレイに与える内部電源電位Ｉｎｔ．Ｖ
ｃｃを小さくして低消費電力化を図る。しかし、１つの
電圧降下回路により発生されるこのような小さな内部電
源電位Ｉｎｔ．Ｖｃｃを周辺回路部にも与えたのでは周
辺回路が必要な高速動作をすることができなくなる。
【００３１】一方、周辺回路の高速動作を図るため、内
部電源電位Ｉｎｔ．Ｖｃｃを大きくすることも考えられ
る。しかし、従来の半導体記憶装置では、１つの電圧降
下回路しか設けておらず、メモリセルアレイにも大きな
内部電源電位Ｉｎｔ．Ｖｃｃが与えられることになる。
メモリセルアレイにこのような大きな内部電源電位Ｉｎ
ｔ．Ｖｃｃを与えたのでは消費電力の低減を図ることが
できなくなる。
部電源電位Ｉｎｔ．Ｖｃｃを大きくすることも考えられ
る。しかし、従来の半導体記憶装置では、１つの電圧降
下回路しか設けておらず、メモリセルアレイにも大きな
内部電源電位Ｉｎｔ．Ｖｃｃが与えられることになる。
メモリセルアレイにこのような大きな内部電源電位Ｉｎ
ｔ．Ｖｃｃを与えたのでは消費電力の低減を図ることが
できなくなる。
【００３２】また図１６に示すような電圧降下回路で
は、比較器出力とドライバのゲートの間にトランスファ
ゲートを挿入しているが、通常動作時に十分な高速応答
性を得るためにはトランスファゲートのサイズは十分大
きなものでなくてはならない。これはチップ面積の増大
につながるものである。
は、比較器出力とドライバのゲートの間にトランスファ
ゲートを挿入しているが、通常動作時に十分な高速応答
性を得るためにはトランスファゲートのサイズは十分大
きなものでなくてはならない。これはチップ面積の増大
につながるものである。
【００３３】この発明の目的は、高速動作および低消費
電力化を実現しつつ、有効な信頼性評価のための試験を
行なうことができる半導体装置を提供することである。
電力化を実現しつつ、有効な信頼性評価のための試験を
行なうことができる半導体装置を提供することである。
【００３４】
【課題を解決するための手段】請求項１記載の半導体装
置は、第１の電源電位を受ける第１の電源端子と、第１
の電源電位より高い第２の電源電位を受ける第２の電源
端子と、外部からの指定に応じてテストモード信号を生
成する制御手段と、第１の電源電位と第２の電源電位と
を受けて第２の電源電位を降圧し第１中間電位を発生す
る第１の降圧手段とを備え、第１の降圧手段は、第１出
力ノードと、第１中間電位の基準となる第１参照電位を
発生する第１参照電位発生手段と、第２の電源電位を受
ける第１内部ノードと、第１参照電位と第１出力ノード
の電位とを受け比較する第１比較手段とを含み、第１比
較手段は、テストモード信号を受け比較動作を不活性化
する第１不活性化手段を有し、第１の降圧手段は、テス
トモード信号が不活性時には第１比較手段の出力に応じ
て出力ノードに第１内部ノードから電流を供給し、テス
トモード信号が活性時には第１出力ノードと第１内部ノ
ードとを接続する第１駆動手段をさらに含む。
置は、第１の電源電位を受ける第１の電源端子と、第１
の電源電位より高い第２の電源電位を受ける第２の電源
端子と、外部からの指定に応じてテストモード信号を生
成する制御手段と、第１の電源電位と第２の電源電位と
を受けて第２の電源電位を降圧し第１中間電位を発生す
る第１の降圧手段とを備え、第１の降圧手段は、第１出
力ノードと、第１中間電位の基準となる第１参照電位を
発生する第１参照電位発生手段と、第２の電源電位を受
ける第１内部ノードと、第１参照電位と第１出力ノード
の電位とを受け比較する第１比較手段とを含み、第１比
較手段は、テストモード信号を受け比較動作を不活性化
する第１不活性化手段を有し、第１の降圧手段は、テス
トモード信号が不活性時には第１比較手段の出力に応じ
て出力ノードに第１内部ノードから電流を供給し、テス
トモード信号が活性時には第１出力ノードと第１内部ノ
ードとを接続する第１駆動手段をさらに含む。
【００３５】請求項２記載の半導体装置は、請求項１記
載の半導体装置の構成に加えて、第１駆動手段は、第１
内部ノードの電位をソースに受けドレインに第１出力ノ
ードが結合されたＰチャネルＭＯＳトランジスタと、テ
ストモード信号の活性化に応じてＰチャネルＭＯＳトラ
ンジスタのゲートを第１の電源電位に結合するスイッチ
手段とを含み、ＰチャネルＭＯＳトランジスタのゲート
は、さらに第１比較手段の出力に結合される。
載の半導体装置の構成に加えて、第１駆動手段は、第１
内部ノードの電位をソースに受けドレインに第１出力ノ
ードが結合されたＰチャネルＭＯＳトランジスタと、テ
ストモード信号の活性化に応じてＰチャネルＭＯＳトラ
ンジスタのゲートを第１の電源電位に結合するスイッチ
手段とを含み、ＰチャネルＭＯＳトランジスタのゲート
は、さらに第１比較手段の出力に結合される。
【００３６】請求項３記載の半導体装置は、請求項１記
載の半導体装置の構成に加えて、第１不活性化手段は、
テストモード信号の活性化に応じて第１比較手段の動作
電流を遮断するＭＯＳトランジスタを含む。
載の半導体装置の構成に加えて、第１不活性化手段は、
テストモード信号の活性化に応じて第１比較手段の動作
電流を遮断するＭＯＳトランジスタを含む。
【００３７】請求項４記載の半導体装置は、請求項１記
載の半導体装置の構成に加えて、第１中間電位と第２中
間電位とを受ける内部回路と、第１の電源電位より高い
第３の電源電位を受ける第３の電源端子と、第１の電源
電位と第３の電源電位とを受けて第３の電源電位を降圧
し第２中間電位を発生する第２の降圧手段とをさらに備
え、第２の降圧手段は、第２出力ノードと、第２中間電
位の基準となる第２参照電位を発生する第２参照電位発
生手段と、第３の電源電位を受ける第２内部ノードと、
第２参照電位と第２出力ノードの電位とを受け比較する
第２比較手段とを含み、第２比較手段は、テストモード
信号を受け比較動作を不活性化する第２不活性化手段を
有し、第２の降圧手段は、テストモード信号が不活性時
には第２比較手段の出力に応じて出力ノードに第２内部
ノードから電流を供給し、テストモード信号が活性時に
は第２出力ノードと第２内部ノードとを接続する第２駆
動手段をさらに含む。
載の半導体装置の構成に加えて、第１中間電位と第２中
間電位とを受ける内部回路と、第１の電源電位より高い
第３の電源電位を受ける第３の電源端子と、第１の電源
電位と第３の電源電位とを受けて第３の電源電位を降圧
し第２中間電位を発生する第２の降圧手段とをさらに備
え、第２の降圧手段は、第２出力ノードと、第２中間電
位の基準となる第２参照電位を発生する第２参照電位発
生手段と、第３の電源電位を受ける第２内部ノードと、
第２参照電位と第２出力ノードの電位とを受け比較する
第２比較手段とを含み、第２比較手段は、テストモード
信号を受け比較動作を不活性化する第２不活性化手段を
有し、第２の降圧手段は、テストモード信号が不活性時
には第２比較手段の出力に応じて出力ノードに第２内部
ノードから電流を供給し、テストモード信号が活性時に
は第２出力ノードと第２内部ノードとを接続する第２駆
動手段をさらに含む。
【００３８】請求項５記載の半導体装置は、請求項４記
載の半導体装置の構成に加えて、テストモード信号の不
活性化に応じて第１内部ノードと第２内部ノードとを接
続する接続手段をさらに備える。
載の半導体装置の構成に加えて、テストモード信号の不
活性化に応じて第１内部ノードと第２内部ノードとを接
続する接続手段をさらに備える。
【００３９】請求項６記載の半導体装置は、請求項１記
載の半導体装置の構成に加えて、第１中間電位と第２中
間電位とを受ける内部回路と、第１の電源電位と第２の
電源電位とを受けて第２の電源電位を降圧し第２中間電
位を発生する第２の降圧手段とをさらに備え、第２の降
圧手段は、第２出力ノードと、第２中間電位の基準とな
る第２参照電位を発生する第２参照電位発生手段と、第
２参照電位と第２出力ノードの電位とを受け比較する第
２比較手段とを含み、第２比較手段は、テストモード信
号を受け比較動作を不活性化する第２不活性化手段を有
し、第２の降圧手段は、テストモード信号が不活性時に
は第２比較手段の出力に応じて出力ノードに第１内部ノ
ードから電流を供給し、テストモード信号が活性時には
第２出力ノードの電位を第１内部ノードの電位から所定
の電位差だけ低く設定する第２駆動手段をさらに含む。
載の半導体装置の構成に加えて、第１中間電位と第２中
間電位とを受ける内部回路と、第１の電源電位と第２の
電源電位とを受けて第２の電源電位を降圧し第２中間電
位を発生する第２の降圧手段とをさらに備え、第２の降
圧手段は、第２出力ノードと、第２中間電位の基準とな
る第２参照電位を発生する第２参照電位発生手段と、第
２参照電位と第２出力ノードの電位とを受け比較する第
２比較手段とを含み、第２比較手段は、テストモード信
号を受け比較動作を不活性化する第２不活性化手段を有
し、第２の降圧手段は、テストモード信号が不活性時に
は第２比較手段の出力に応じて出力ノードに第１内部ノ
ードから電流を供給し、テストモード信号が活性時には
第２出力ノードの電位を第１内部ノードの電位から所定
の電位差だけ低く設定する第２駆動手段をさらに含む。
【００４０】請求項７記載の半導体装置は、請求項６記
載の半導体装置の構成に加えて、第２駆動手段は、第２
内部ノードの電位をソースに受けドレインに第２出力ノ
ードが結合されたＰチャネルＭＯＳトランジスタと、テ
ストモード信号の活性化に応じてＰチャネルＭＯＳトラ
ンジスタのゲートとドレインを接続するスイッチ手段と
を含み、ＰチャネルＭＯＳトランジスタのゲートは、さ
らに第２比較手段の出力に結合される。
載の半導体装置の構成に加えて、第２駆動手段は、第２
内部ノードの電位をソースに受けドレインに第２出力ノ
ードが結合されたＰチャネルＭＯＳトランジスタと、テ
ストモード信号の活性化に応じてＰチャネルＭＯＳトラ
ンジスタのゲートとドレインを接続するスイッチ手段と
を含み、ＰチャネルＭＯＳトランジスタのゲートは、さ
らに第２比較手段の出力に結合される。
【００４１】
【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照して詳しく説明する。なお、図中同一符
号は同一または相当部分を示す。
態を図面を参照して詳しく説明する。なお、図中同一符
号は同一または相当部分を示す。
【００４２】［実施の形態１］図１は、本発明の実施の
形態１の半導体装置１０００の構成を示すブロック図で
ある。
形態１の半導体装置１０００の構成を示すブロック図で
ある。
【００４３】図１は、本発明をダイナミックランダムア
クセスメモリ（ＤＲＡＭ）に使用した場合の例である。
クセスメモリ（ＤＲＡＭ）に使用した場合の例である。
【００４４】半導体装置１０００は、外部から与えられ
たデータを記憶するメモリセルアレイ１６と、メモリセ
ルアレイ１６のアドレスを指定するアドレス信号Ｅｘ
ｔ．Ａ０〜Ｅｘｔ．Ａｉを受ける行および列アドレスバ
ッファ６と、行および列アドレスバッファ６から供給さ
れる行アドレス信号に応答してメモリセルアレイの複数
のワード線のうちの１つを選択して駆動する行デコーダ
と、行および列アドレスバッファ６から供給される列ア
ドレス信号に応答してメモリセルアレイ１６の複数のビ
ット線対のうちの１つを選択する列デコーダ８と、メモ
リセルアレイのビット線対間の電位差を増幅するセンス
アンプ１４と、外部から入力された入力データＤＱ１〜
ＤＱ４を受け増幅する入力バッファ１８と、外部に出力
データＤＱ１〜ＤＱ４を出力する出力バッファ２０と、
列デコーダによって選択されたビット線対を入力バッフ
ァおよび出力バッファと接続する入出力回路１２とを備
える。
たデータを記憶するメモリセルアレイ１６と、メモリセ
ルアレイ１６のアドレスを指定するアドレス信号Ｅｘ
ｔ．Ａ０〜Ｅｘｔ．Ａｉを受ける行および列アドレスバ
ッファ６と、行および列アドレスバッファ６から供給さ
れる行アドレス信号に応答してメモリセルアレイの複数
のワード線のうちの１つを選択して駆動する行デコーダ
と、行および列アドレスバッファ６から供給される列ア
ドレス信号に応答してメモリセルアレイ１６の複数のビ
ット線対のうちの１つを選択する列デコーダ８と、メモ
リセルアレイのビット線対間の電位差を増幅するセンス
アンプ１４と、外部から入力された入力データＤＱ１〜
ＤＱ４を受け増幅する入力バッファ１８と、外部に出力
データＤＱ１〜ＤＱ４を出力する出力バッファ２０と、
列デコーダによって選択されたビット線対を入力バッフ
ァおよび出力バッファと接続する入出力回路１２とを備
える。
【００４５】入出力回路１２は、列デコーダ８によって
選択されたビット線対の電位を出力バッファ２０に供給
する。出力バッファ２０は、その供給された電位を増幅
してデータＤＱ１〜ＤＱ４として外部に出力する。入力
バッファ１８は、外部から入力されたデータＤＱ１〜Ｄ
Ｑ４を増幅する。入出力回路１２は、入力バッファ１８
において増幅されたデータを、列デコーダ８によって選
択されたビット線対に供給する。行および列アドレスバ
ッファ６は、外部から供給されたアドレス信号Ｅｘｔ．
Ａ０〜Ｅｘｔ．Ａｉを行デコーダ１０および列デコーダ
８に選択的に供給する。
選択されたビット線対の電位を出力バッファ２０に供給
する。出力バッファ２０は、その供給された電位を増幅
してデータＤＱ１〜ＤＱ４として外部に出力する。入力
バッファ１８は、外部から入力されたデータＤＱ１〜Ｄ
Ｑ４を増幅する。入出力回路１２は、入力バッファ１８
において増幅されたデータを、列デコーダ８によって選
択されたビット線対に供給する。行および列アドレスバ
ッファ６は、外部から供給されたアドレス信号Ｅｘｔ．
Ａ０〜Ｅｘｔ．Ａｉを行デコーダ１０および列デコーダ
８に選択的に供給する。
【００４６】半導体装置１０００は、列アドレスストロ
ーブ信号ＣＡＳおよび行アドレスストローブ信号／ＲＡ
Ｓを受け内部回路の動作タイミングを発生するクロック
発生回路２と、書込制御信号／Ｗを受けその値に応じて
入力バッファ出力バッファを活性化／不活性化させるゲ
ート回路４と、外部電源電位Ｅｘｔ．ＶｃｃＰ、Ｅｘ
ｔ．ＶｃｃＳおよび接地電位Ｖｓｓを受け内部電源電位
Ｉｎｔ．ＶｃｃＰ、Ｉｎｔ．ＶｃｃＳを発生する電圧降
下回路１１００と、内部電源電位Ｉｎｔ．ＶｃｃＰ、Ｅ
ｘｔ．ＶｃｃＰおよびアドレス信号を受けバーンインモ
ード検知信号ＳＴＲを発生するＳＴＲ信号制御回路２２
とをさらに備える。
ーブ信号ＣＡＳおよび行アドレスストローブ信号／ＲＡ
Ｓを受け内部回路の動作タイミングを発生するクロック
発生回路２と、書込制御信号／Ｗを受けその値に応じて
入力バッファ出力バッファを活性化／不活性化させるゲ
ート回路４と、外部電源電位Ｅｘｔ．ＶｃｃＰ、Ｅｘ
ｔ．ＶｃｃＳおよび接地電位Ｖｓｓを受け内部電源電位
Ｉｎｔ．ＶｃｃＰ、Ｉｎｔ．ＶｃｃＳを発生する電圧降
下回路１１００と、内部電源電位Ｉｎｔ．ＶｃｃＰ、Ｅ
ｘｔ．ＶｃｃＰおよびアドレス信号を受けバーンインモ
ード検知信号ＳＴＲを発生するＳＴＲ信号制御回路２２
とをさらに備える。
【００４７】そして、図１中斜線で示すように、メモリ
セルアレイ１６およびセンスアンプ１４および入出力回
路１２には消費電流低減のため、内部電源電位Ｉｎｔ．
ＶｃｃＰに比べて低い電位である内部電源電位Ｉｎｔ．
ＶｃｃＳが供給され、行デコーダ１０と列デコーダ８と
入出力回路１２と行および列アドレスバッファ６と入力
バッファ１９と出力バッファ２０とには、高速動作実現
のため内部電源電位Ｉｎｔ．ＶｃｃＰが与えられてい
る。
セルアレイ１６およびセンスアンプ１４および入出力回
路１２には消費電流低減のため、内部電源電位Ｉｎｔ．
ＶｃｃＰに比べて低い電位である内部電源電位Ｉｎｔ．
ＶｃｃＳが供給され、行デコーダ１０と列デコーダ８と
入出力回路１２と行および列アドレスバッファ６と入力
バッファ１９と出力バッファ２０とには、高速動作実現
のため内部電源電位Ｉｎｔ．ＶｃｃＰが与えられてい
る。
【００４８】図２は、図１における電圧降下回路１１０
０の構成を説明する概略図である。図２を参照して、電
圧降下回路１１００は外部電源電位Ｅｘｔ．ＶｃｃＰと
接地電位とを結合するキャパシタ３２と、内部電源電位
Ｉｎｔ．ＶｃｃＰと接地電位を結合するキャパシタ３６
と、外部電源電位Ｅｘｔ．ＶｃｃＳと接地電位とを結合
するキャパシタ３４と、内部電源電位Ｉｎｔ．ＶｃｃＳ
と接地電位を結合するキャパシタ３８と、内部電源電位
と接地電位とを受け基準電位Ｖ１を発生する電圧発生回
路４４と、外部電源電位Ｅｘｔ．ＶｃｃＰ、接地電位お
よび基準電位Ｖ１を受け参照電位ＶｒｅｆＰを発生する
ＶｒｅｆＰ発生回路４０と、参照電位ＶｒｅｆＰを受け
バーンインモード検知信号ＳＴＲおよび活性化信号ＡＣ
Ｔの設定に応じて内部電源電位Ｉｎｔ．ＶｃｃＰを出力
する差動アンプ４２と、外部電源電位Ｅｘｔ．Ｖｃｃ
Ｓ、接地電位および基準電位Ｖ１を受け参照電位Ｖｒｅ
ｆＳを発生するＶｒｅｆＳ発生回路４８と、参照電位Ｖ
ｒｅｆＳを受けバーンインモード検知信号ＳＴＲおよび
活性化信号ＡＣＴの設定に応じて内部電源電位Ｉｎｔ．
ＶｃｃＳを発生する差動アンプ４６とを含む。
０の構成を説明する概略図である。図２を参照して、電
圧降下回路１１００は外部電源電位Ｅｘｔ．ＶｃｃＰと
接地電位とを結合するキャパシタ３２と、内部電源電位
Ｉｎｔ．ＶｃｃＰと接地電位を結合するキャパシタ３６
と、外部電源電位Ｅｘｔ．ＶｃｃＳと接地電位とを結合
するキャパシタ３４と、内部電源電位Ｉｎｔ．ＶｃｃＳ
と接地電位を結合するキャパシタ３８と、内部電源電位
と接地電位とを受け基準電位Ｖ１を発生する電圧発生回
路４４と、外部電源電位Ｅｘｔ．ＶｃｃＰ、接地電位お
よび基準電位Ｖ１を受け参照電位ＶｒｅｆＰを発生する
ＶｒｅｆＰ発生回路４０と、参照電位ＶｒｅｆＰを受け
バーンインモード検知信号ＳＴＲおよび活性化信号ＡＣ
Ｔの設定に応じて内部電源電位Ｉｎｔ．ＶｃｃＰを出力
する差動アンプ４２と、外部電源電位Ｅｘｔ．Ｖｃｃ
Ｓ、接地電位および基準電位Ｖ１を受け参照電位Ｖｒｅ
ｆＳを発生するＶｒｅｆＳ発生回路４８と、参照電位Ｖ
ｒｅｆＳを受けバーンインモード検知信号ＳＴＲおよび
活性化信号ＡＣＴの設定に応じて内部電源電位Ｉｎｔ．
ＶｃｃＳを発生する差動アンプ４６とを含む。
【００４９】この構成においては外部電源電位Ｅｘｔ．
ＶｃｃＰと外部電源電位Ｅｘｔ．ＶｃｃＳは外部から通
常同じ電位が与えられ、半導体装置内部では配線で結線
されている。
ＶｃｃＰと外部電源電位Ｅｘｔ．ＶｃｃＳは外部から通
常同じ電位が与えられ、半導体装置内部では配線で結線
されている。
【００５０】図３は、図２におけるＶｒｅｆＰ発生回路
４０、電圧発生回路４４およびＶｒｅｆＳ発生回路４８
の詳細を説明するための回路図である。
４０、電圧発生回路４４およびＶｒｅｆＳ発生回路４８
の詳細を説明するための回路図である。
【００５１】電圧発生回路４４は、ソースに接地電位が
結合されゲートとドレインが接続されたＮチャネルトラ
ンジスタ６８と、ソースに接地電位が結合されゲートに
Ｎチャネルトランジスタ６８のドレインの電位を受ける
Ｎチャネルトランジスタ６６と、ソースに外部電源電位
Ｅｘｔ．ＶｃｃＰを受けゲートおよびドレインがＮチャ
ネルトランジスタ６６のドレインと結合されたＰチャネ
ルトランジスタ６２と、ゲートにＮチャネルトランジス
タ６６のドレインの電位を受けドレインがＮチャネルト
ランジスタ６８のドレインと接続されたＰチャネルトラ
ンジスタ６４と、外部電源電位Ｅｘｔ．ＶｃｃＰとＰチ
ャネルトランジスタ６４のソースを結合する抵抗７０と
を含む。
結合されゲートとドレインが接続されたＮチャネルトラ
ンジスタ６８と、ソースに接地電位が結合されゲートに
Ｎチャネルトランジスタ６８のドレインの電位を受ける
Ｎチャネルトランジスタ６６と、ソースに外部電源電位
Ｅｘｔ．ＶｃｃＰを受けゲートおよびドレインがＮチャ
ネルトランジスタ６６のドレインと結合されたＰチャネ
ルトランジスタ６２と、ゲートにＮチャネルトランジス
タ６６のドレインの電位を受けドレインがＮチャネルト
ランジスタ６８のドレインと接続されたＰチャネルトラ
ンジスタ６４と、外部電源電位Ｅｘｔ．ＶｃｃＰとＰチ
ャネルトランジスタ６４のソースを結合する抵抗７０と
を含む。
【００５２】Ｎチャネルトランジスタ６６のドレインの
電位は基準電位Ｖ１となる。ＶｒｅｆＰ発生回路４０
は、基準電位Ｖ１をゲートに受けソースが外部電源電位
Ｅｘｔ．ＶｃｃＰに結合されたＰチャネルトランジスタ
７２と、Ｐチャネルトランジスタ７２のドレインと接地
電位とを結合するゲートが接地電位に結合された直列に
接続されたＰチャネルトランジスタ７４、７６、７８と
を含む。
電位は基準電位Ｖ１となる。ＶｒｅｆＰ発生回路４０
は、基準電位Ｖ１をゲートに受けソースが外部電源電位
Ｅｘｔ．ＶｃｃＰに結合されたＰチャネルトランジスタ
７２と、Ｐチャネルトランジスタ７２のドレインと接地
電位とを結合するゲートが接地電位に結合された直列に
接続されたＰチャネルトランジスタ７４、７６、７８と
を含む。
【００５３】Ｐチャネルトランジスタ７２のドレインの
電位は参照電位ＶｒｅｆＰとなる。差動アンプ４２は参
照電位ＶｒｅｆＰを受け内部電源電位Ｉｎｔ．ＶｃｃＰ
を発生する。
電位は参照電位ＶｒｅｆＰとなる。差動アンプ４２は参
照電位ＶｒｅｆＰを受け内部電源電位Ｉｎｔ．ＶｃｃＰ
を発生する。
【００５４】ＶｒｅｆＳ発生回路４８は、基準電位Ｖ１
をゲートに受けソースが外部電源電位Ｅｘｔ．ＶｃｃＳ
と結合されたＰチャネルトランジスタ８０と、Ｐチャネ
ルトランジスタ８０のドレインと接地電位とを結合する
ゲートが接地電位に結合された直列に接続されたＰチャ
ネルトランジスタ８２、８４、８６とを含む。
をゲートに受けソースが外部電源電位Ｅｘｔ．ＶｃｃＳ
と結合されたＰチャネルトランジスタ８０と、Ｐチャネ
ルトランジスタ８０のドレインと接地電位とを結合する
ゲートが接地電位に結合された直列に接続されたＰチャ
ネルトランジスタ８２、８４、８６とを含む。
【００５５】Ｐチャネルトランジスタ８０のドレインの
電位は参照電位ＶｒｅｆＳとなる。差動アンプ４６は参
照電位ＶｒｅｆＳを受け内部電源電位Ｉｎｔ．ＶｃｃＳ
を発生する。
電位は参照電位ＶｒｅｆＳとなる。差動アンプ４６は参
照電位ＶｒｅｆＳを受け内部電源電位Ｉｎｔ．ＶｃｃＳ
を発生する。
【００５６】以下、ＶｒｅｆＰ発生回路４０、Ｖｒｅｆ
Ｓ発生回路４８、電圧発生回路４４の動作を説明する。
Ｓ発生回路４８、電圧発生回路４４の動作を説明する。
【００５７】まず、電圧発生回路４４で発生された基準
電位Ｖ１がＰチャネルトランジスタ７２、８０のゲート
に入力されることによりＰチャネルトランジスタ７２、
８０にはそれぞれ外部電源電位の依存性が少ない一定電
流がそれぞれ発生し、その電流をＰチャネルトランジス
タ７４〜７８、８２〜８６のチャネル抵抗でそれぞれ参
照電圧ＶｒｅｆＰ、ＶｒｅｆＳに変換する。
電位Ｖ１がＰチャネルトランジスタ７２、８０のゲート
に入力されることによりＰチャネルトランジスタ７２、
８０にはそれぞれ外部電源電位の依存性が少ない一定電
流がそれぞれ発生し、その電流をＰチャネルトランジス
タ７４〜７８、８２〜８６のチャネル抵抗でそれぞれ参
照電圧ＶｒｅｆＰ、ＶｒｅｆＳに変換する。
【００５８】内部電源電位Ｉｎｔ．ＶｃｃＰは周辺回路
に供給され内部電源電位Ｉｎｔ．ＶｃｃＳはメモリセル
アレイに供給されるため差動アンプ４６は差動アンプ４
２より低い電圧を発生しなければならない。したがって
Ｐチャネルトランジスタ８２〜８６のチャネル抵抗をＰ
チャネルトランジスタ７４〜７８のチャネル抵抗よりも
低い値とすることにより参照電位ＶｒｅｆＳがＶｒｅｆ
Ｐより低い値となり差動アンプ４６が発生する内部電源
電位Ｉｎｔ．ＶｃｃＳは差動アンプ４２が発生する内部
電源電位Ｉｎｔ．ＶｃｃＰより低い電位となる。
に供給され内部電源電位Ｉｎｔ．ＶｃｃＳはメモリセル
アレイに供給されるため差動アンプ４６は差動アンプ４
２より低い電圧を発生しなければならない。したがって
Ｐチャネルトランジスタ８２〜８６のチャネル抵抗をＰ
チャネルトランジスタ７４〜７８のチャネル抵抗よりも
低い値とすることにより参照電位ＶｒｅｆＳがＶｒｅｆ
Ｐより低い値となり差動アンプ４６が発生する内部電源
電位Ｉｎｔ．ＶｃｃＳは差動アンプ４２が発生する内部
電源電位Ｉｎｔ．ＶｃｃＰより低い電位となる。
【００５９】図４は、図２に示した差動アンプ４６の構
成の詳細を示す回路図である。なお図２の差動アンプ４
２も同じ構成をとる。
成の詳細を示す回路図である。なお図２の差動アンプ４
２も同じ構成をとる。
【００６０】図４を参照して、差動アンプ４６は、スタ
ンバイ用アンプ９２とアクティブ用アンプ９４とを含
む。
ンバイ用アンプ９２とアクティブ用アンプ９４とを含
む。
【００６１】スタンバイ用アンプ９２は、内部電源電位
Ｉｎｔ．Ｖｃｃと参照電位Ｖｒｅｆとを比較する比較回
路９６と、比較回路９６の出力をゲートに受け外部電源
電位Ｅｘｔ．Ｖｃｃと内部電源電位Ｉｎｔ．Ｖｃｃとを
結合するＰチャネルトランジスタ９８とを含む。また比
較回路９６には比較回路９６の動作電流を決定するバイ
アス電位ＢｉａｓＬが入力されている。
Ｉｎｔ．Ｖｃｃと参照電位Ｖｒｅｆとを比較する比較回
路９６と、比較回路９６の出力をゲートに受け外部電源
電位Ｅｘｔ．Ｖｃｃと内部電源電位Ｉｎｔ．Ｖｃｃとを
結合するＰチャネルトランジスタ９８とを含む。また比
較回路９６には比較回路９６の動作電流を決定するバイ
アス電位ＢｉａｓＬが入力されている。
【００６２】アクティブ用アンプ９４は、内部電源電位
Ｉｎｔ．Ｖｃｃと参照電位Ｖｒｅｆとを比較し結果をノ
ードＮＤ１に出力する比較回路１０２と、活性化信号Ａ
ＣＴとバーンインモード検知信号ＳＴＲを受けるゲート
回路１００と、バーンインモード検知信号ＳＴＲをゲー
トに受けノードＮＤ１と接地電位とを結合するＮチャネ
ルトランジスタ１０８と、バーンインモード検知信号Ｓ
ＴＲをゲートに受けドレインがノードＮＤ１に接続され
たＰチャネルトランジスタ１０６と、活性化信号ＡＣＴ
をゲートに受けＰチャネルトランジスタ１０６のソース
と外部電源電位を結合するＰチャネルトランジスタ１０
４と、ノードＮＤ１がゲートに接続され外部電源電位Ｅ
ｘｔ．Ｖｃｃと内部電源電位Ｉｎｔ．Ｖｃｃとを結合す
るＰチャネルトランジスタ１１０とを含む。ゲート回路
１００は、活性化信号ＡＣＴが活性状態でバーンインモ
ード検知信号ＳＴＲが非活性化状態のとき比較回路１０
２に活性化信号を与える。
Ｉｎｔ．Ｖｃｃと参照電位Ｖｒｅｆとを比較し結果をノ
ードＮＤ１に出力する比較回路１０２と、活性化信号Ａ
ＣＴとバーンインモード検知信号ＳＴＲを受けるゲート
回路１００と、バーンインモード検知信号ＳＴＲをゲー
トに受けノードＮＤ１と接地電位とを結合するＮチャネ
ルトランジスタ１０８と、バーンインモード検知信号Ｓ
ＴＲをゲートに受けドレインがノードＮＤ１に接続され
たＰチャネルトランジスタ１０６と、活性化信号ＡＣＴ
をゲートに受けＰチャネルトランジスタ１０６のソース
と外部電源電位を結合するＰチャネルトランジスタ１０
４と、ノードＮＤ１がゲートに接続され外部電源電位Ｅ
ｘｔ．Ｖｃｃと内部電源電位Ｉｎｔ．Ｖｃｃとを結合す
るＰチャネルトランジスタ１１０とを含む。ゲート回路
１００は、活性化信号ＡＣＴが活性状態でバーンインモ
ード検知信号ＳＴＲが非活性化状態のとき比較回路１０
２に活性化信号を与える。
【００６３】差動アンプ４６は、外部からデータがアク
セスされていないときすなわち活性化信号ＡＣＴがＬレ
ベルのときはアクティブ用アンプは非活性状態となりス
タンバイ用アンプ９２のみによって内部電源電位が発生
される。外部からデータがアクセスされたときすなわち
活性化信号ＡＣＴがＨレベルのときにはアクティブ用ア
ンプ９４は活性化し差動アンプ４６の電流供給能力は増
加する。
セスされていないときすなわち活性化信号ＡＣＴがＬレ
ベルのときはアクティブ用アンプは非活性状態となりス
タンバイ用アンプ９２のみによって内部電源電位が発生
される。外部からデータがアクセスされたときすなわち
活性化信号ＡＣＴがＨレベルのときにはアクティブ用ア
ンプ９４は活性化し差動アンプ４６の電流供給能力は増
加する。
【００６４】またバーンイン試験時にはバーンイン検知
信号ＳＴＲがＨレベルとなりアクティブ用アンプ９４は
外部電源電位を内部電源電位として与える。
信号ＳＴＲがＨレベルとなりアクティブ用アンプ９４は
外部電源電位を内部電源電位として与える。
【００６５】このとき、スタンバイ用アンプ９２ではＰ
チャネルトランジスタ９８がオフ状態となるが、特に動
作に悪影響は生じない。
チャネルトランジスタ９８がオフ状態となるが、特に動
作に悪影響は生じない。
【００６６】図５は、図４における比較回路１０２の詳
細を示す回路図である。図５を参照して、比較回路１０
２は、ソースを接地電位に結合されゲートにバイアス信
号ＢＩＡＳを受けるＮチャネルトランジスタ１３０と、
ゲートに入力信号ＩＮを受けソースがＮチャネルトラン
ジスタ１３０のドレインと接続されたＮチャネルトラン
ジスタ１２８と、ソースが外部電源電位に結合されゲー
トおよびドレインがＮチャネルトランジスタ１２８のド
レインと接続されているＰチャネルトランジスタ１２４
と、ゲートに参照信号ＲＥＦを受けソースがＮチャネル
トランジスタ１３０のドレインと接続されたＮチャネル
トランジスタ１２６と、ゲートにＮチャネルトランジス
タ１２８のドレインの電位を受け外部電源電位Ｅｘｔ．
ＶｃｃとＮチャネルトランジスタ１２６のドレインとを
結合するＰチャネルトランジスタ１２２とを含む。Ｎチ
ャネルトランジスタ１２６のドレインの電位は出力信号
ＯＵＴとなる。
細を示す回路図である。図５を参照して、比較回路１０
２は、ソースを接地電位に結合されゲートにバイアス信
号ＢＩＡＳを受けるＮチャネルトランジスタ１３０と、
ゲートに入力信号ＩＮを受けソースがＮチャネルトラン
ジスタ１３０のドレインと接続されたＮチャネルトラン
ジスタ１２８と、ソースが外部電源電位に結合されゲー
トおよびドレインがＮチャネルトランジスタ１２８のド
レインと接続されているＰチャネルトランジスタ１２４
と、ゲートに参照信号ＲＥＦを受けソースがＮチャネル
トランジスタ１３０のドレインと接続されたＮチャネル
トランジスタ１２６と、ゲートにＮチャネルトランジス
タ１２８のドレインの電位を受け外部電源電位Ｅｘｔ．
ＶｃｃとＮチャネルトランジスタ１２６のドレインとを
結合するＰチャネルトランジスタ１２２とを含む。Ｎチ
ャネルトランジスタ１２６のドレインの電位は出力信号
ＯＵＴとなる。
【００６７】図６は、図４に示した差動アンプ４６の動
作を説明するための動作波形図である。
作を説明するための動作波形図である。
【００６８】図４、図５、図６を参照して、時刻ｔ１〜
ｔ２においては、半導体装置は外部からアクセス等がさ
れないため消費電力が小さく活性化信号ＡＣＴはＬレベ
ルとなっている。また通常動作時であるためのバーンイ
ンモード検知信号ＳＴＲもＬレベルとなっている。この
状態においてはゲート回路１００はＬレベルを出力し比
較回路１０２を非活性化する。Ｐチャネルトランジスタ
１０４、１０６のゲートにはともにＬレベルが入力され
るためＰチャネルトランジスタ１０４、１０６によりノ
ードＮＤ１はＨレベルに引上げられる。またＮチャネル
トランジスタ１０８のゲートにはＬレベルが与えられて
おりＮチャネルトランジスタ１０８は非導通状態であ
る。したがってノードＮＤ１の電位はＨレベルに確定
し、Ｐチャネルトランジスタ１１０のゲート電位がＨレ
ベルとなるため、Ｐチャネルトランジスタ１１０は非活
性状態となりアクティブ用アンプ９４は非活性化され
る。このとき内部電源電位Ｉｎｔ．Ｖｃｃはスタンバイ
用アンプによって電位を参照電位Ｖｒｅｆに保持され
る。
ｔ２においては、半導体装置は外部からアクセス等がさ
れないため消費電力が小さく活性化信号ＡＣＴはＬレベ
ルとなっている。また通常動作時であるためのバーンイ
ンモード検知信号ＳＴＲもＬレベルとなっている。この
状態においてはゲート回路１００はＬレベルを出力し比
較回路１０２を非活性化する。Ｐチャネルトランジスタ
１０４、１０６のゲートにはともにＬレベルが入力され
るためＰチャネルトランジスタ１０４、１０６によりノ
ードＮＤ１はＨレベルに引上げられる。またＮチャネル
トランジスタ１０８のゲートにはＬレベルが与えられて
おりＮチャネルトランジスタ１０８は非導通状態であ
る。したがってノードＮＤ１の電位はＨレベルに確定
し、Ｐチャネルトランジスタ１１０のゲート電位がＨレ
ベルとなるため、Ｐチャネルトランジスタ１１０は非活
性状態となりアクティブ用アンプ９４は非活性化され
る。このとき内部電源電位Ｉｎｔ．Ｖｃｃはスタンバイ
用アンプによって電位を参照電位Ｖｒｅｆに保持され
る。
【００６９】次に、時刻ｔ２〜ｔ３においては半導体装
置が外部からアクセス等され活性化信号ＡＣＴがＨレベ
ルとなる。この変化に応じてゲート回路１００はバイア
ス信号ＢＩＡＳをＬレベルからＨレベルへと引き上げ
る。これにより比較回路１０２は活性化される。同時に
活性化信号ＡＣＴがＨレベルとなることによりＰチャネ
ルトランジスタ１０４は非導通状態となるのでノードＮ
Ｄ１の電位は比較回路１０２の出力によって決定され
る。したがって、内部電源電位Ｉｎｔ．Ｖｃｃが与えら
れているノードには内部回路の消費電流に応じてＰチャ
ネルトランジスタ１１０により電流を供給されるため内
部電源電位Ｉｎｔ．Ｖｃｃは一定電圧を保つ。
置が外部からアクセス等され活性化信号ＡＣＴがＨレベ
ルとなる。この変化に応じてゲート回路１００はバイア
ス信号ＢＩＡＳをＬレベルからＨレベルへと引き上げ
る。これにより比較回路１０２は活性化される。同時に
活性化信号ＡＣＴがＨレベルとなることによりＰチャネ
ルトランジスタ１０４は非導通状態となるのでノードＮ
Ｄ１の電位は比較回路１０２の出力によって決定され
る。したがって、内部電源電位Ｉｎｔ．Ｖｃｃが与えら
れているノードには内部回路の消費電流に応じてＰチャ
ネルトランジスタ１１０により電流を供給されるため内
部電源電位Ｉｎｔ．Ｖｃｃは一定電圧を保つ。
【００７０】アクティブ用アンプ９４は、スタンバイ用
アンプ９２に比して電流駆動能力が大きく高速動作する
よう設計される。
アンプ９２に比して電流駆動能力が大きく高速動作する
よう設計される。
【００７１】時刻ｔ３〜ｔ５には、バーンイン試験を実
施するためバーンインモード検知信号ＳＴＲがＨレベル
となっている状態を示す。この状態においてはゲート回
路１００はバイアス信号としてＬレベルを出すため比較
回路１０２は非活性化され、またＰチャネルトランジス
タ１０６は非導通状態となりＮチャネルトランジスタ１
０８は導通状態となる。したがってノードＮＤ１の電位
はＬレベルとなりＰチャネルトランジスタ１１０は導通
状態となる。そして内部電源電位Ｉｎｔ．Ｖｃｃは外部
電源電位Ｅｘｔ．Ｖｃｃと等しい電位となる。この状態
においては活性化信号ＡＣＴはアクティブ用アンプ９４
の動作に影響を与えない。
施するためバーンインモード検知信号ＳＴＲがＨレベル
となっている状態を示す。この状態においてはゲート回
路１００はバイアス信号としてＬレベルを出すため比較
回路１０２は非活性化され、またＰチャネルトランジス
タ１０６は非導通状態となりＮチャネルトランジスタ１
０８は導通状態となる。したがってノードＮＤ１の電位
はＬレベルとなりＰチャネルトランジスタ１１０は導通
状態となる。そして内部電源電位Ｉｎｔ．Ｖｃｃは外部
電源電位Ｅｘｔ．Ｖｃｃと等しい電位となる。この状態
においては活性化信号ＡＣＴはアクティブ用アンプ９４
の動作に影響を与えない。
【００７２】このように、Ｐチャネルトランジスタ１１
０を導通状態として内部電源電位Ｉｎｔ．Ｖｃｃを外部
電源電位Ｅｘｔ．Ｖｃｃと等しくするのは次の理由によ
る。すなわち、電圧降下回路４６は通常動作時には、外
部電源電位Ｅｘｔ．Ｖｃｃを降圧して一定の内部電源電
位Ｉｎｔ．Ｖｃｃとするため、そのままでは内部回路の
信頼性試験に必要な十分な高電圧を内部回路に与えるこ
とができないからである。
０を導通状態として内部電源電位Ｉｎｔ．Ｖｃｃを外部
電源電位Ｅｘｔ．Ｖｃｃと等しくするのは次の理由によ
る。すなわち、電圧降下回路４６は通常動作時には、外
部電源電位Ｅｘｔ．Ｖｃｃを降圧して一定の内部電源電
位Ｉｎｔ．Ｖｃｃとするため、そのままでは内部回路の
信頼性試験に必要な十分な高電圧を内部回路に与えるこ
とができないからである。
【００７３】図７は、バーンインモード検知信号ＳＴＲ
を発生するＳＴＲ信号制御回路２２の構成の詳細を示す
回路図である。
を発生するＳＴＲ信号制御回路２２の構成の詳細を示す
回路図である。
【００７４】図７を参照して、ＳＴＲ信号制御回路２２
は、特定のアドレスピンに入力されたアドレス信号Ｅｘ
ｔ．Ａ１を受ける高電圧検知回路（オーバーボルテージ
ディテクタ）１４２と、高電圧検知回路１４２の出力信
号である信号ＳＶＩＨとテストモード開始信号ＴＥＮＴ
を受けるＮＡＮＤ回路１４４と、テストモード終了信号
ＴＥＸＴを受けるインバータ１４８と、ＮＡＮＤ回路１
４４の出力を受けるＮＡＮＤ回路１４６と、ＮＡＮＤ回
路１４６の出力とインバータ１４８の出力を受けるＮＡ
ＮＤ回路１５０と、ＮＡＮＤ回路１５０の出力を受ける
インバータ１５２と、レベルシフト回路１５４とレベル
シフト回路１５４の出力を受けるインバータ１６６とを
含む。ＮＡＮＤ回路１４６はＮＡＮＤ回路１５０の出力
をさらに受ける。インバータ１５２は信号ＳＴＲ０を出
力しインバータ１６６はバーンインモード検知信号ＳＴ
Ｒを出力する。
は、特定のアドレスピンに入力されたアドレス信号Ｅｘ
ｔ．Ａ１を受ける高電圧検知回路（オーバーボルテージ
ディテクタ）１４２と、高電圧検知回路１４２の出力信
号である信号ＳＶＩＨとテストモード開始信号ＴＥＮＴ
を受けるＮＡＮＤ回路１４４と、テストモード終了信号
ＴＥＸＴを受けるインバータ１４８と、ＮＡＮＤ回路１
４４の出力を受けるＮＡＮＤ回路１４６と、ＮＡＮＤ回
路１４６の出力とインバータ１４８の出力を受けるＮＡ
ＮＤ回路１５０と、ＮＡＮＤ回路１５０の出力を受ける
インバータ１５２と、レベルシフト回路１５４とレベル
シフト回路１５４の出力を受けるインバータ１６６とを
含む。ＮＡＮＤ回路１４６はＮＡＮＤ回路１５０の出力
をさらに受ける。インバータ１５２は信号ＳＴＲ０を出
力しインバータ１６６はバーンインモード検知信号ＳＴ
Ｒを出力する。
【００７５】レベルシフト回路１５４は、信号ＳＴＲ０
をゲートに受けソースを接地電位Ｖｓｓに結合されたＮ
チャネルトランジスタ１６０と、信号ＳＴＲ０を受ける
インバータ１６４と、インバータ１６４の出力をゲート
に受けソースを接地電位Ｖｓｓに結合されたＮチャネル
トランジスタ１６２と、Ｎチャネルトランジスタ１６２
のドレインの電位をゲートに受けＮチャネルトランジス
タ１６０のドレインと外部電源電位Ｅｘｔ．ＶｃｃＰと
を結合するＰチャネルトランジスタ１５６と、Ｎチャネ
ルトランジスタ１６０のドレインの電位をゲートに受け
Ｎチャネルトランジスタ１６２のドレインと外部電源電
位Ｅｘｔ．ＶｃｃＰとを結合するＰチャネルトランジス
タ１５８とを含む。
をゲートに受けソースを接地電位Ｖｓｓに結合されたＮ
チャネルトランジスタ１６０と、信号ＳＴＲ０を受ける
インバータ１６４と、インバータ１６４の出力をゲート
に受けソースを接地電位Ｖｓｓに結合されたＮチャネル
トランジスタ１６２と、Ｎチャネルトランジスタ１６２
のドレインの電位をゲートに受けＮチャネルトランジス
タ１６０のドレインと外部電源電位Ｅｘｔ．ＶｃｃＰと
を結合するＰチャネルトランジスタ１５６と、Ｎチャネ
ルトランジスタ１６０のドレインの電位をゲートに受け
Ｎチャネルトランジスタ１６２のドレインと外部電源電
位Ｅｘｔ．ＶｃｃＰとを結合するＰチャネルトランジス
タ１５８とを含む。
【００７６】図８は、図７における高電圧検知回路１４
２の詳細を示す回路図である。図８を参照して、高電圧
検知回路１４２は、アドレス信号Ｅｘｔ．Ａ１を受ける
入力保護回路１７２と、入力保護回路１７２の出力をゲ
ートおよびドレインに受けるＮチャネルトランジスタ１
７４と、Ｎチャネルトランジスタ１７４のソースにゲー
トおよびドレインが接続されたＮチャネルトランジスタ
１７６と、外部電源電位Ｅｘｔ．ＶｃｃＰをゲートに受
けＮチャネルトランジスタ１７６のソースとノードＮＤ
３とを接続するＰチャネルトランジスタ１７８と、ノー
ドＮＤ３の電位を受ける直列に接続されたインバータ１
９４、１９６と、ゲートに内部電源電位Ｉｎｔ．Ｖｃｃ
Ｐを受けノードＮＤ３と接地電位とを結合する直列に接
続されたＮチャネルトランジスタ１９０〜１９２と、ノ
ードＮＤ３の電位をＬレベルにリセットするリセット回
路１８０とを含む。リセット回路１８０は、ロウアドレ
スストローブ信号／ＲＡＳを受ける遅延回路１８２と、
ロウアドレスストローブ信号／ＲＡＳと遅延回路１８２
の出力とを受けるＮＡＮＤ回路１８４と、ＮＡＮＤ回路
１８４の出力を受けるインバータ１８６と、インバータ
１８６の出力をゲートに受けノードＮＤ３と接地電位と
を結合するＮチャネルトランジスタ１８８とを含む。遅
延回路１８２は、たとえば奇数段のインバータチェーン
にて構成される。
２の詳細を示す回路図である。図８を参照して、高電圧
検知回路１４２は、アドレス信号Ｅｘｔ．Ａ１を受ける
入力保護回路１７２と、入力保護回路１７２の出力をゲ
ートおよびドレインに受けるＮチャネルトランジスタ１
７４と、Ｎチャネルトランジスタ１７４のソースにゲー
トおよびドレインが接続されたＮチャネルトランジスタ
１７６と、外部電源電位Ｅｘｔ．ＶｃｃＰをゲートに受
けＮチャネルトランジスタ１７６のソースとノードＮＤ
３とを接続するＰチャネルトランジスタ１７８と、ノー
ドＮＤ３の電位を受ける直列に接続されたインバータ１
９４、１９６と、ゲートに内部電源電位Ｉｎｔ．Ｖｃｃ
Ｐを受けノードＮＤ３と接地電位とを結合する直列に接
続されたＮチャネルトランジスタ１９０〜１９２と、ノ
ードＮＤ３の電位をＬレベルにリセットするリセット回
路１８０とを含む。リセット回路１８０は、ロウアドレ
スストローブ信号／ＲＡＳを受ける遅延回路１８２と、
ロウアドレスストローブ信号／ＲＡＳと遅延回路１８２
の出力とを受けるＮＡＮＤ回路１８４と、ＮＡＮＤ回路
１８４の出力を受けるインバータ１８６と、インバータ
１８６の出力をゲートに受けノードＮＤ３と接地電位と
を結合するＮチャネルトランジスタ１８８とを含む。遅
延回路１８２は、たとえば奇数段のインバータチェーン
にて構成される。
【００７７】図９は、図８の高電圧検知回路１４２の動
作を説明するための動作波形図である。
作を説明するための動作波形図である。
【００７８】図８、図９を参照して、時刻ｔ１において
通常動作時はノードＮＤ３は抵抗として設けられたＮチ
ャネルトランジスタ１９０〜１９２を通してＬレベルに
維持されている。Ｎチャネルトランジスタ１９０〜１９
２は消費電力を抑えるため抵抗値が大きいものを使用し
ている。このため信号ＳＶＩＨも通常はＬレベルに維持
される。
通常動作時はノードＮＤ３は抵抗として設けられたＮチ
ャネルトランジスタ１９０〜１９２を通してＬレベルに
維持されている。Ｎチャネルトランジスタ１９０〜１９
２は消費電力を抑えるため抵抗値が大きいものを使用し
ている。このため信号ＳＶＩＨも通常はＬレベルに維持
される。
【００７９】時刻ｔ２において外部アドレスピンに過剰
電圧が入力されアドレス信号Ｅｘｔ．Ａ１の電位が上昇
する。この電位がＮチャネルトランジスタ１７４、１７
６およびＰチャネルトランジスタ１７８のしきい値によ
って決まる所定の電位分だけ外部電源電位Ｅｘｔ．Ｖｃ
ｃＰに対して高くなるとノードＮＤ３の電位はＨレベル
になる。
電圧が入力されアドレス信号Ｅｘｔ．Ａ１の電位が上昇
する。この電位がＮチャネルトランジスタ１７４、１７
６およびＰチャネルトランジスタ１７８のしきい値によ
って決まる所定の電位分だけ外部電源電位Ｅｘｔ．Ｖｃ
ｃＰに対して高くなるとノードＮＤ３の電位はＨレベル
になる。
【００８０】次に時刻ｔ３において、書込制御信号／
ｗ，カラムアドレスストローブ信号／ＣＡＳがＬレベル
の間にロウアドレスストローブ信号／ＲＡＳが立下がる
とテストモード開始信号ＴＥＮＴにパルスが生じる。こ
のとき信号ＳＶＩＨはＨレベルであるためＮＡＮＤ回路
１４４の出力は一瞬ＬレベルとなりＮＡＮＤ回路１４
６、１５０により構成されるラッチ回路のデータを反転
させバーンイン検知信号ＳＴＲがＨレベルとなる。
ｗ，カラムアドレスストローブ信号／ＣＡＳがＬレベル
の間にロウアドレスストローブ信号／ＲＡＳが立下がる
とテストモード開始信号ＴＥＮＴにパルスが生じる。こ
のとき信号ＳＶＩＨはＨレベルであるためＮＡＮＤ回路
１４４の出力は一瞬ＬレベルとなりＮＡＮＤ回路１４
６、１５０により構成されるラッチ回路のデータを反転
させバーンイン検知信号ＳＴＲがＨレベルとなる。
【００８１】次に時刻ｔ４においてアドレス信号Ｅｘ
ｔ．Ａ１がＬレベルに立下がる。これを受けＰチャネル
トランジスタ１７８はオフ状態となりノードＮＤ３の電
位は高いチャネル抵抗を有するＮチャネルトランジスタ
１９０〜１９２を通じて電位が降下し始める。
ｔ．Ａ１がＬレベルに立下がる。これを受けＰチャネル
トランジスタ１７８はオフ状態となりノードＮＤ３の電
位は高いチャネル抵抗を有するＮチャネルトランジスタ
１９０〜１９２を通じて電位が降下し始める。
【００８２】また、時刻ｔ４においてロウアドレススト
ローブ信号／ＲＡＳがＨレベルに立上がるとノードＮＤ
４にパルスが生じＮチャネルトランジスタ１８８がオン
するためノードＮＤ３の電位はローレベルに引下げられ
る。
ローブ信号／ＲＡＳがＨレベルに立上がるとノードＮＤ
４にパルスが生じＮチャネルトランジスタ１８８がオン
するためノードＮＤ３の電位はローレベルに引下げられ
る。
【００８３】時刻ｔ４〜ｔ５においてはバーンイン試験
が実施されている。時刻ｔ５にカラムアドレスストロー
ブ／ＣＡＳが立下がり引続き時刻ｔ６にロウアドレスス
トローブ信号／ＲＡＳが立下がるとテストモード終了信
号ＴＥＸＴが一瞬ＨレベルとなりＮＡＮＤ回路１４６、
１５０によって構成されるラッチ回路の保持する信号が
反転されその結果バーンインモード検知信号ＳＴＲはＨ
レベルからＬレベルへと立下がる。
が実施されている。時刻ｔ５にカラムアドレスストロー
ブ／ＣＡＳが立下がり引続き時刻ｔ６にロウアドレスス
トローブ信号／ＲＡＳが立下がるとテストモード終了信
号ＴＥＸＴが一瞬ＨレベルとなりＮＡＮＤ回路１４６、
１５０によって構成されるラッチ回路の保持する信号が
反転されその結果バーンインモード検知信号ＳＴＲはＨ
レベルからＬレベルへと立下がる。
【００８４】以上説明したように、図８に示した高電圧
検知回路１４２を用いることにより、テスト専用の外部
ピンを追加することなくバーンインモードを検知するこ
とができる。
検知回路１４２を用いることにより、テスト専用の外部
ピンを追加することなくバーンインモードを検知するこ
とができる。
【００８５】図９においては、テストモード開始信号Ｔ
ＥＮＴはＷＣＢＲ（／Ｗ，／ＣＡＳｂｅｆｏｒｅ ／Ｒ
ＡＳ）のタイミングで発生し、テストモード終了信号Ｔ
ＥＸＴはＣＢＲ（／ＣＡＳ ｂｅｆｏｒｅ ／ＲＡＳ）
のタイミングで発生する例を示したが、他にもさまざま
な発生方法が考えられる。以上説明したように、実施の
形態１における半導体装置では差動アンプ中の比較回路
出力にトランスファゲートを挿入することがないため通
常動作時の差動アンプの応答性には影響を与えない。ま
たトランスファゲートがないので面積的にも有利であ
る。そして半導体装置の高速動作および低消費電力化を
実現しつつ有効なバーンイン試験が実行できる。
ＥＮＴはＷＣＢＲ（／Ｗ，／ＣＡＳｂｅｆｏｒｅ ／Ｒ
ＡＳ）のタイミングで発生し、テストモード終了信号Ｔ
ＥＸＴはＣＢＲ（／ＣＡＳ ｂｅｆｏｒｅ ／ＲＡＳ）
のタイミングで発生する例を示したが、他にもさまざま
な発生方法が考えられる。以上説明したように、実施の
形態１における半導体装置では差動アンプ中の比較回路
出力にトランスファゲートを挿入することがないため通
常動作時の差動アンプの応答性には影響を与えない。ま
たトランスファゲートがないので面積的にも有利であ
る。そして半導体装置の高速動作および低消費電力化を
実現しつつ有効なバーンイン試験が実行できる。
【００８６】［実施の形態２］図１０は、実施の形態２
の半導体装置において、電圧降下回路１１００に代えて
用いられる電圧降下回路１２００の構成を示す回路図で
ある。
の半導体装置において、電圧降下回路１１００に代えて
用いられる電圧降下回路１２００の構成を示す回路図で
ある。
【００８７】実施の形態２の半導体装置においては、図
１における電圧降下回路１１００の内部構成が図２で示
した回路と異なっている点で実施の形態１の半導体装置
と異なる。
１における電圧降下回路１１００の内部構成が図２で示
した回路と異なっている点で実施の形態１の半導体装置
と異なる。
【００８８】図１０を参照して、電圧降下回路１２００
は、外部電源電位Ｅｘｔ．ＶｃｃＰが与えられているノ
ードが外部電源電位Ｅｘｔ．ＶｃｃＳが与えられている
ノードと分離されておりＶｒｅｆＰ発生回路４０、差動
アンプ４２、電圧発生回路４４は外部電源電位Ｅｘｔ．
ＶｃｃＰから電流供給を受け、差動アンプ４６、Ｖｒｅ
ｆＳ発生回路４８は外部電源電位Ｅｘｔ．ＶｃｃＳから
電源を供給される点で電圧降下回路１１００と異なって
いる。
は、外部電源電位Ｅｘｔ．ＶｃｃＰが与えられているノ
ードが外部電源電位Ｅｘｔ．ＶｃｃＳが与えられている
ノードと分離されておりＶｒｅｆＰ発生回路４０、差動
アンプ４２、電圧発生回路４４は外部電源電位Ｅｘｔ．
ＶｃｃＰから電流供給を受け、差動アンプ４６、Ｖｒｅ
ｆＳ発生回路４８は外部電源電位Ｅｘｔ．ＶｃｃＳから
電源を供給される点で電圧降下回路１１００と異なって
いる。
【００８９】実施の形態１で使用されている電圧降下回
路１１００では外部電源電位Ｅｘｔ．ＶｃｃＰと外部電
源電位Ｅｘｔ．ＶｃｃＳは常に同一電位とされ、同一の
内部ノードに与えられる。したがってバーンインモード
時はメモリセルアレイを動作させる内部電源電位Ｉｎ
ｔ．ＶｃｃＳと周辺回路を動作させる内部電源電位Ｉｎ
ｔ．ＶｃｃＰは同一の電位となってしまう。つまり本来
異なる電圧で動作するメモリセルアレイと周辺回路にバ
ーンインモード時には同一の電源電位が印加されてしま
うことになる。
路１１００では外部電源電位Ｅｘｔ．ＶｃｃＰと外部電
源電位Ｅｘｔ．ＶｃｃＳは常に同一電位とされ、同一の
内部ノードに与えられる。したがってバーンインモード
時はメモリセルアレイを動作させる内部電源電位Ｉｎ
ｔ．ＶｃｃＳと周辺回路を動作させる内部電源電位Ｉｎ
ｔ．ＶｃｃＰは同一の電位となってしまう。つまり本来
異なる電圧で動作するメモリセルアレイと周辺回路にバ
ーンインモード時には同一の電源電位が印加されてしま
うことになる。
【００９０】実施の形態２に用いられる電圧降下回路１
２００はメモリセルアレイ用と周辺回路用で外部電源電
位が与えられるノードを分けている。これにより、バー
ンインモード時には外部電源電位Ｅｘｔ．ＶｃｃＰと外
部電源電位Ｅｘｔ．ＶｃｃＳとをそれぞれ独立して周辺
回路とメモリセルアレイとに与えることができる。した
がってもともとのメモリセルアレイと周辺回路との内部
電源電圧の差を保ったままバーンイン試験を実施するこ
とができる。さらに、メモリセルアレイの試験条件と周
辺回路の試験条件とをそれぞれ独立して変更することも
可能である。
２００はメモリセルアレイ用と周辺回路用で外部電源電
位が与えられるノードを分けている。これにより、バー
ンインモード時には外部電源電位Ｅｘｔ．ＶｃｃＰと外
部電源電位Ｅｘｔ．ＶｃｃＳとをそれぞれ独立して周辺
回路とメモリセルアレイとに与えることができる。した
がってもともとのメモリセルアレイと周辺回路との内部
電源電圧の差を保ったままバーンイン試験を実施するこ
とができる。さらに、メモリセルアレイの試験条件と周
辺回路の試験条件とをそれぞれ独立して変更することも
可能である。
【００９１】［実施の形態３］図１１は、実施の形態３
の半導体装置において電圧降下回路１２００に代えて用
いられる電圧降下回路１３００の構成を示す回路図であ
る。
の半導体装置において電圧降下回路１２００に代えて用
いられる電圧降下回路１３００の構成を示す回路図であ
る。
【００９２】実施の形態３の半導体装置においては、図
１０に示した電圧降下回路１２００の構成が異なってい
る点で実施の形態２の半導体装置と異なる。
１０に示した電圧降下回路１２００の構成が異なってい
る点で実施の形態２の半導体装置と異なる。
【００９３】図１１を参照して、電圧降下回路１３００
は、外部電源電位Ｅｘｔ．ＶｃｃＰが与えられるノード
と内部電源電位Ｅｘｔ．ＶｃｃＳが与えられるノードと
がＰチャネルトランジスタ２０２で接続されている点で
電圧降下回路１２００と異なっている。
は、外部電源電位Ｅｘｔ．ＶｃｃＰが与えられるノード
と内部電源電位Ｅｘｔ．ＶｃｃＳが与えられるノードと
がＰチャネルトランジスタ２０２で接続されている点で
電圧降下回路１２００と異なっている。
【００９４】Ｐチャネルトランジスタ２０２のゲートに
はバーンイン検知信号ＳＴＲが接続される。
はバーンイン検知信号ＳＴＲが接続される。
【００９５】実施の形態２においては外部電源電位Ｅｘ
ｔ．ＶｃｃＰ、Ｅｘｔ．ＶｃｃＳとを独立してメモリセ
ルアレイと周辺回路に与えることができたが、半導体装
置の信頼性確保のためには外部電源電位が与えられるノ
ードはなるべく半導体装置内で１本につないでおきた
い。
ｔ．ＶｃｃＰ、Ｅｘｔ．ＶｃｃＳとを独立してメモリセ
ルアレイと周辺回路に与えることができたが、半導体装
置の信頼性確保のためには外部電源電位が与えられるノ
ードはなるべく半導体装置内で１本につないでおきた
い。
【００９６】これは以下の理由による。すなわち、半導
体装置の電源パッドに静電気のようなサージが入った場
合、外部電源電位を受けるノードを半導体装置内で１本
につないでおけば、サージによる高電圧がかかる領域を
広い領域に分散することができ、高電界の緩和をより効
率に行なうことができるからである。たとえば外部電源
電位Ｅｘｔ．ＶｃｃＰがサージにより一瞬高電位になっ
た場合に外部電源電位Ｅｘｔ．ＶｃｃＳに結合されてい
るキャパシタ３４によって電界の緩和を行なうことがで
きる。
体装置の電源パッドに静電気のようなサージが入った場
合、外部電源電位を受けるノードを半導体装置内で１本
につないでおけば、サージによる高電圧がかかる領域を
広い領域に分散することができ、高電界の緩和をより効
率に行なうことができるからである。たとえば外部電源
電位Ｅｘｔ．ＶｃｃＰがサージにより一瞬高電位になっ
た場合に外部電源電位Ｅｘｔ．ＶｃｃＳに結合されてい
るキャパシタ３４によって電界の緩和を行なうことがで
きる。
【００９７】またバーンインモード時には、実施の形態
２に示す半導体装置と同様に通常動作時のメモリセルア
レイと周辺回路との内部電源電位の差を保ったままバー
ンイン試験をすることができる。さらに、メモリセルア
レイの試験条件と、周辺回路の試験条件とをそれぞれ独
立して変更することも可能である。
２に示す半導体装置と同様に通常動作時のメモリセルア
レイと周辺回路との内部電源電位の差を保ったままバー
ンイン試験をすることができる。さらに、メモリセルア
レイの試験条件と、周辺回路の試験条件とをそれぞれ独
立して変更することも可能である。
【００９８】［実施の形態４］図１２は、実施の形態４
の半導体装置で用いられる電圧降下回路２０００の構成
を示す概略ブロック図である。
の半導体装置で用いられる電圧降下回路２０００の構成
を示す概略ブロック図である。
【００９９】実施の形態４の半導体装置においては、電
圧降下回路１１００に代えて電圧降下回路２０００が用
いられる。電圧降下回路２０００は、内部電源電位Ｉｎ
ｔ．ＶｃｃＳを発生する差動アンプ４６に代えて差動ア
ンプ１４００が使用される点で電圧降下回路１１００と
異なっている。以上の点で実施の形態４は実施の形態１
と異なっている。
圧降下回路１１００に代えて電圧降下回路２０００が用
いられる。電圧降下回路２０００は、内部電源電位Ｉｎ
ｔ．ＶｃｃＳを発生する差動アンプ４６に代えて差動ア
ンプ１４００が使用される点で電圧降下回路１１００と
異なっている。以上の点で実施の形態４は実施の形態１
と異なっている。
【０１００】図１３は、実施の形態４の半導体装置に用
いられる差動アンプ１４００の構成の詳細を示す回路図
である。
いられる差動アンプ１４００の構成の詳細を示す回路図
である。
【０１０１】差動アンプ１４００はＮチャネルトランジ
スタ１０８のソースが内部電源電位Ｉｎｔ．Ｖｃｃに結
合されている点で実施の形態１で説明した差動アンプ４
６と異なっている。
スタ１０８のソースが内部電源電位Ｉｎｔ．Ｖｃｃに結
合されている点で実施の形態１で説明した差動アンプ４
６と異なっている。
【０１０２】その他の構成については実施の形態１で説
明した半導体装置１０００で使用される差動アンプ４６
と同一であるので、図１３中同一部分には同一符号を付
して説明は繰返さない。
明した半導体装置１０００で使用される差動アンプ４６
と同一であるので、図１３中同一部分には同一符号を付
して説明は繰返さない。
【０１０３】図１４は、図１２の電圧降下回路２０００
の動作を説明するための図である。図１２、図１３、図
１４を参照して、通常動作時、すなわちバーンインモー
ド検知信号ＳＴＲがＬレベルのときでは差動アンプ４２
は周辺回路に供給される内部電源電位Ｉｎｔ．ＶｃｃＰ
を発生し、差動アンプ１４００はメモリセルアレイに供
給される内部電源電位Ｉｎｔ．ＶｃｃＳを発生する。
の動作を説明するための図である。図１２、図１３、図
１４を参照して、通常動作時、すなわちバーンインモー
ド検知信号ＳＴＲがＬレベルのときでは差動アンプ４２
は周辺回路に供給される内部電源電位Ｉｎｔ．ＶｃｃＰ
を発生し、差動アンプ１４００はメモリセルアレイに供
給される内部電源電位Ｉｎｔ．ＶｃｃＳを発生する。
【０１０４】バーンインモード時、すなわちバーンイン
モード検知信号ＳＴＲがＨレベルのときは、差動アンプ
４２は内部電源電位Ｉｎｔ．ＶｃｃＰを駆動するＰチャ
ネルトランジスタが導通するため内部電源電位Ｉｎｔ．
ＶｃｃＰは外部電源電位Ｅｘｔ．ＶｃｃＰと等しくな
る。
モード検知信号ＳＴＲがＨレベルのときは、差動アンプ
４２は内部電源電位Ｉｎｔ．ＶｃｃＰを駆動するＰチャ
ネルトランジスタが導通するため内部電源電位Ｉｎｔ．
ＶｃｃＰは外部電源電位Ｅｘｔ．ＶｃｃＰと等しくな
る。
【０１０５】このとき差動アンプ１４００のドライブ用
Ｐチャネルトランジスタ１１０のゲート電位は、Ｎチャ
ネルトランジスタ１０８が導通状態になることにより内
部電源電位Ｉｎｔ．Ｖｃｃとなる。したがって、Ｐチャ
ネルトランジスタ１１０のドレインの電位はソースの電
位に比べてＰチャネルトランジスタ１１０のしきい値分
電位が降下する。つまり内部電源電位Ｉｎｔ．Ｖｃｃは
外部電源電位Ｅｘｔ．ＶｃｃＰに対しＰチャネルトラン
ジスタ１１０のしきい値分だけ電位が低くなる。また、
この電圧降下は、バーンインモード時にダイオード接続
され、通常時には導通状態となるようなトランジスタを
複数個アクティブアンプ９４の出力に設けることにより
調整することも可能である。
Ｐチャネルトランジスタ１１０のゲート電位は、Ｎチャ
ネルトランジスタ１０８が導通状態になることにより内
部電源電位Ｉｎｔ．Ｖｃｃとなる。したがって、Ｐチャ
ネルトランジスタ１１０のドレインの電位はソースの電
位に比べてＰチャネルトランジスタ１１０のしきい値分
電位が降下する。つまり内部電源電位Ｉｎｔ．Ｖｃｃは
外部電源電位Ｅｘｔ．ＶｃｃＰに対しＰチャネルトラン
ジスタ１１０のしきい値分だけ電位が低くなる。また、
この電圧降下は、バーンインモード時にダイオード接続
され、通常時には導通状態となるようなトランジスタを
複数個アクティブアンプ９４の出力に設けることにより
調整することも可能である。
【０１０６】以上説明したようにバーンインモード時に
おいては内部電源電位Ｉｎｔ．ＶｃｃＳは内部電源電位
Ｉｎｔ．ＶｃｃＰに比べてＰチャネルトランジスタ１１
０のしきい値に応じた電位差が生じる。これによりバー
ンインモード時においても通常動作時と同様な電位差が
内部電源電位Ｉｎｔ．ＶｃｃＳと内部電源電位Ｉｎｔ．
ＶｃｃＰとの間に設けられる。
おいては内部電源電位Ｉｎｔ．ＶｃｃＳは内部電源電位
Ｉｎｔ．ＶｃｃＰに比べてＰチャネルトランジスタ１１
０のしきい値に応じた電位差が生じる。これによりバー
ンインモード時においても通常動作時と同様な電位差が
内部電源電位Ｉｎｔ．ＶｃｃＳと内部電源電位Ｉｎｔ．
ＶｃｃＰとの間に設けられる。
【０１０７】したがってバーンインモード時にも外部か
ら２種類の外部電源電位を与えることなく通常動作時と
同様の電位差を内部電源電位に設けることができる。こ
うすることにより、メモリセルアレイの受けるストレス
条件と周辺回路の受けるストレス条件とをほぼ等しくさ
せることができ、実際の動作に即した信頼性試験が可能
となる。
ら２種類の外部電源電位を与えることなく通常動作時と
同様の電位差を内部電源電位に設けることができる。こ
うすることにより、メモリセルアレイの受けるストレス
条件と周辺回路の受けるストレス条件とをほぼ等しくさ
せることができ、実際の動作に即した信頼性試験が可能
となる。
【０１０８】
【発明の効果】請求項１、２および３記載の半導体装置
は、内部電源電位を発生する電圧降下回路の出力ドライ
ブ用のＰチャネルトランジスタを導通させることで、新
たに外部電源電位線と内部電源電位線とをバーンイン試
験時に導通させる素子が不要なので面積的に有利であ
る。またバーンイン試験時に比較器自身を不活性化させ
る構成をとるので、比較器出力がトランスファゲートを
介することなく直接ドライブ用のＰチャネルトランジス
タのゲートに与えられるため、通常動作時の電圧降下回
路の応答性に悪影響を与えない。
は、内部電源電位を発生する電圧降下回路の出力ドライ
ブ用のＰチャネルトランジスタを導通させることで、新
たに外部電源電位線と内部電源電位線とをバーンイン試
験時に導通させる素子が不要なので面積的に有利であ
る。またバーンイン試験時に比較器自身を不活性化させ
る構成をとるので、比較器出力がトランスファゲートを
介することなく直接ドライブ用のＰチャネルトランジス
タのゲートに与えられるため、通常動作時の電圧降下回
路の応答性に悪影響を与えない。
【０１０９】請求項４記載の半導体装置は、請求項１記
載の半導体装置の奏する効果に加えて、バーンイン試験
時には２つの外部電源電位に異なる電位を与えることに
よりメモリセルアレイに加わる内部電源電位と周辺回路
に加わる内部電源電位に別電位を与えることができる。
したがって通常動作時に即したストレス条件が実現でき
るとともに、メモリセルアレイの試験条件と周辺回路の
試験条件とを独立して変えることも可能となる。
載の半導体装置の奏する効果に加えて、バーンイン試験
時には２つの外部電源電位に異なる電位を与えることに
よりメモリセルアレイに加わる内部電源電位と周辺回路
に加わる内部電源電位に別電位を与えることができる。
したがって通常動作時に即したストレス条件が実現でき
るとともに、メモリセルアレイの試験条件と周辺回路の
試験条件とを独立して変えることも可能となる。
【０１１０】請求項５記載の半導体装置は、請求項４記
載の半導体装置の奏する効果に加えて、通常動作時は２
つの外部電源電位線を半導体装置内部で接続するので外
部からのサージ等に対してより信頼性を高くできる。
載の半導体装置の奏する効果に加えて、通常動作時は２
つの外部電源電位線を半導体装置内部で接続するので外
部からのサージ等に対してより信頼性を高くできる。
【０１１１】請求項６および７記載の半導体装置は、請
求項１記載の半導体装置が奏する効果に加えて、バーン
イン試験時には周辺回路には外部電源電位が与えられメ
モリセルアレイには外部電源電位から所定の電位だけ電
圧降下した内部電源電位が与えられるため、通常動作時
に即したストレス条件が実現できる。このとき外部から
与える外部電源電位は１種類でよい。
求項１記載の半導体装置が奏する効果に加えて、バーン
イン試験時には周辺回路には外部電源電位が与えられメ
モリセルアレイには外部電源電位から所定の電位だけ電
圧降下した内部電源電位が与えられるため、通常動作時
に即したストレス条件が実現できる。このとき外部から
与える外部電源電位は１種類でよい。
【図１】 本発明の実施の形態１の半導体装置１０００
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】 図１における電圧降下回路１１００の構成を
示す概略ブロック図である。
示す概略ブロック図である。
【図３】 図２におけるＶｒｅｆＰ発生回路４０、Ｖｒ
ｅｆＳ発生回路４８および電圧発生回路４４の構成の詳
細を示す回路図である。
ｅｆＳ発生回路４８および電圧発生回路４４の構成の詳
細を示す回路図である。
【図４】 図２における差動アンプ４６の構成の詳細を
示す回路図である。
示す回路図である。
【図５】 図４における比較回路１０２の構成の詳細を
示す回路図である。
示す回路図である。
【図６】 図４の差動アンプ４６の動作を説明する動作
波形図である。
波形図である。
【図７】 図１におけるＳＴＲ信号制御回路２２の構成
の詳細を示す回路図である。
の詳細を示す回路図である。
【図８】 図７における高電圧検知回路１４２の構成の
詳細を示す回路図である。
詳細を示す回路図である。
【図９】 図７のＳＴＲ制御回路２２の動作を説明する
動作波形図である。
動作波形図である。
【図１０】 実施の形態２において用いられる電圧降下
回路１２００の構成を示す概略ブロック図である。
回路１２００の構成を示す概略ブロック図である。
【図１１】 実施の形態３において用いられる電圧降下
回路１３００の構成を示す概略ブロック図であるる
回路１３００の構成を示す概略ブロック図であるる
【図１２】 実施の形態４において用いられる電圧降下
回路２０００の構成の詳細を示す概略ブロック図であ
る。
回路２０００の構成の詳細を示す概略ブロック図であ
る。
【図１３】 図１２の差動アンプ１４００の構成の詳細
を示す回路図である。
を示す回路図である。
【図１４】 図１２の電圧降下回路２０００の動作を説
明する図である。
明する図である。
【図１５】 従来の半導体装置において用いられる第１
例の電圧降下回路の構成を示す概略ブロック図である。
例の電圧降下回路の構成を示す概略ブロック図である。
【図１６】 従来の半導体装置において用いられる第２
例の電圧降下回路の構成を示す回路図である。
例の電圧降下回路の構成を示す回路図である。
【図１７】 図１６の電圧降下回路の動作を説明する動
作波形図である。
作波形図である。
１０００ 半導体装置、２２ ＳＴＲ信号制御回路、２
クロック発生回路、１１００，１２００，１３００，
２０００ 電圧降下回路、６ 行および列アドレスバッ
ファ、８ 列デコーダ、１２ 入出力回路、１４ セン
スアンプ、１０行デコーダ、１６ メモリセルアレイ、
１８ 入力バッファ、２０ 出力バッファ、４０ Ｖｒ
ｅｆＰ発生回路、４８ ＶｒｅｆＳ発生回路、４４ 電
圧発生回路、４２，４６，１４００ 差動アンプ、３２
〜３８ キャパシタ、９２ スタンバイ用アンプ、９４
アクティブ用アンプ、９６，１０２ 比較回路、１０
０ ゲート回路、９８，１０４，１０６，１１０ Ｐチ
ャネルトランジスタ、１０８ Ｎチャネルトランジス
タ、１４２ 高電圧検知回路、１４４，１４６，１５
０，１８４ ＮＡＮＤ回路、１４８，１５２，１６４，
１６６，１８６，１９４，１９６ インバータ、１５４
レベルシフト回路、１５６，１５８，１７８Ｐチャネ
ルトランジスタ、１６０，１６２，１７４，１７６，１
８８，１９０，１９２ Ｎチャネルトランジスタ、１８
０ リセット回路、１８２ 遅延回路、１７２ 入力保
護回路、ＮＤ１，ＮＤ２，ＮＤ３ ノード。
クロック発生回路、１１００，１２００，１３００，
２０００ 電圧降下回路、６ 行および列アドレスバッ
ファ、８ 列デコーダ、１２ 入出力回路、１４ セン
スアンプ、１０行デコーダ、１６ メモリセルアレイ、
１８ 入力バッファ、２０ 出力バッファ、４０ Ｖｒ
ｅｆＰ発生回路、４８ ＶｒｅｆＳ発生回路、４４ 電
圧発生回路、４２，４６，１４００ 差動アンプ、３２
〜３８ キャパシタ、９２ スタンバイ用アンプ、９４
アクティブ用アンプ、９６，１０２ 比較回路、１０
０ ゲート回路、９８，１０４，１０６，１１０ Ｐチ
ャネルトランジスタ、１０８ Ｎチャネルトランジス
タ、１４２ 高電圧検知回路、１４４，１４６，１５
０，１８４ ＮＡＮＤ回路、１４８，１５２，１６４，
１６６，１８６，１９４，１９６ インバータ、１５４
レベルシフト回路、１５６，１５８，１７８Ｐチャネ
ルトランジスタ、１６０，１６２，１７４，１７６，１
８８，１９０，１９２ Ｎチャネルトランジスタ、１８
０ リセット回路、１８２ 遅延回路、１７２ 入力保
護回路、ＮＤ１，ＮＤ２，ＮＤ３ ノード。
Claims (7)
- 【請求項１】 第１の電源電位を受ける第１の電源端子
と、 前記第１の電源電位より高い第２の電源電位を受ける第
２の電源端子と、 外部からの指定に応じてテストモード信号を生成する制
御手段と、 前記第１の電源電位と前記第２の電源電位とを受けて前
記第２の電源電位を降圧し第１中間電位を発生する第１
の降圧手段とを備え、 前記第１の降圧手段は、 第１出力ノードと、 前記第１中間電位の基準となる第１参照電位を発生する
第１参照電位発生手段と、 前記第２の電源電位を受ける第１内部ノードと、 前記第１参照電位と前記第１出力ノードの電位とを受け
比較する第１比較手段とを含み、 前記第１比較手段は、 前記テストモード信号を受け比較動作を不活性化する第
１不活性化手段を有し、 前記第１の降圧手段は、 前記テストモード信号が不活性時には前記第１比較手段
の出力に応じて前記出力ノードに前記第１内部ノードか
ら電流を供給し、前記テストモード信号が活性時には前
記第１出力ノードと前記第１内部ノードとを接続する第
１駆動手段をさらに含む、半導体装置。 - 【請求項２】 前記第１駆動手段は、 前記第１内部ノードの電位をソースに受けドレインに前
記第１出力ノードが結合されたＰチャネルＭＯＳトラン
ジスタと、 前記テストモード信号の活性化に応じて前記Ｐチャネル
ＭＯＳトランジスタのゲートを前記第１の電源電位に結
合するスイッチ手段とを含み、 前記ＰチャネルＭＯＳトランジスタのゲートは、さらに
前記第１比較手段の出力に結合される、請求項１記載の
半導体装置。 - 【請求項３】 前記第１不活性化手段は、 前記テストモード信号の活性化に応じて前記第１比較手
段の動作電流を遮断するＭＯＳトランジスタを含む、請
求項１記載の半導体装置。 - 【請求項４】 前記第１中間電位と第２中間電位とを受
ける内部回路と、 前記第１の電源電位より高い第３の電源電位を受ける第
３の電源端子と、 前記第１の電源電位と前記第３の電源電位とを受けて前
記第３の電源電位を降圧し前記第２中間電位を発生する
第２の降圧手段とをさらに備え、 前記第２の降圧手段は、 第２出力ノードと、 前記第２中間電位の基準となる第２参照電位を発生する
第２参照電位発生手段と、 前記第３の電源電位を受ける第２内部ノードと、 前記第２参照電位と前記第２出力ノードの電位とを受け
比較する第２比較手段とを含み、 前記第２比較手段は、 前記テストモード信号を受け比較動作を不活性化する第
２不活性化手段を有し、 前記第２の降圧手段は、 前記テストモード信号が不活性時には前記第２比較手段
の出力に応じて前記出力ノードに前記第２内部ノードか
ら電流を供給し、前記テストモード信号が活性時には前
記第２出力ノードと前記第２内部ノードとを接続する第
２駆動手段をさらに含む、請求項１記載の半導体装置。 - 【請求項５】 前記テストモード信号の不活性化に応じ
て前記第１内部ノードと前記第２内部ノードとを接続す
る接続手段をさらに備える、請求項４記載の半導体装
置。 - 【請求項６】 前記第１中間電位と第２中間電位を受け
る内部回路と、 前記第１の電源電位と前記第２の電源電位とを受けて前
記第２の電源電位を降圧し前記第２中間電位を発生する
第２の降圧手段とをさらに備え、 前記第２の降圧手段は、 第２出力ノードと、 前記第２中間電位の基準となる第２参照電位を発生する
第２参照電位発生手段と、 前記第２参照電位と前記第２出力ノードの電位とを受け
比較する第２比較手段とを含み、 前記第２比較手段は、 前記テストモード信号を受け比較動作を不活性化する第
２不活性化手段を有し、 前記第２の降圧手段は、 前記テストモード信号が不活性時には前記第２比較手段
の出力に応じて前記出力ノードに前記第１内部ノードか
ら電流を供給し、前記テストモード信号が活性時には前
記第２出力ノードの電位を前記第１内部ノードの電位か
ら所定の電位差だけ低く設定する第２駆動手段をさらに
含む、請求項１記載の半導体装置。 - 【請求項７】 前記第２駆動手段は、 前記第２内部ノードの電位をソースに受けドレインに前
記第２出力ノードが結合されたＰチャネルＭＯＳトラン
ジスタと、 前記テストモード信号の活性化に応じて前記Ｐチャネル
ＭＯＳトランジスタのゲートとドレインを接続するスイ
ッチ手段とを含み、 前記ＰチャネルＭＯＳトランジスタのゲートは、さらに
前記第２比較手段の出力に結合される、請求項６記載の
半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32832297A JP4074697B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置 |
| US09/087,868 US6038189A (en) | 1997-11-28 | 1998-06-01 | Semiconductor device allowing external setting of internal power supply voltage generated by a voltage down converter at the time of testing |
| US09/503,719 US6434078B1 (en) | 1997-11-28 | 2000-02-14 | Semiconductor device allowing external setting of internal power supply voltage generated by a voltage down converter at the time of testing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32832297A JP4074697B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11162194A true JPH11162194A (ja) | 1999-06-18 |
| JP4074697B2 JP4074697B2 (ja) | 2008-04-09 |
Family
ID=18208951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32832297A Expired - Fee Related JP4074697B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6038189A (ja) |
| JP (1) | JP4074697B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6826066B2 (en) | 2002-07-18 | 2004-11-30 | Renesas Technology Corp. | Semiconductor memory module |
| JP2005109238A (ja) * | 2003-09-30 | 2005-04-21 | Matsushita Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2009503705A (ja) * | 2005-08-03 | 2009-01-29 | モサイド・テクノロジーズ・インコーポレーテッド | 高速メモリ用降圧コンバータ |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4216415B2 (ja) * | 1999-08-31 | 2009-01-28 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP4822572B2 (ja) | 1999-09-02 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US6185139B1 (en) * | 2000-01-12 | 2001-02-06 | Motorola, Inc. | Circuit and method for enabling semiconductor device burn-in |
| JP2001351383A (ja) * | 2000-06-07 | 2001-12-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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