JP3436994B2

JP3436994B2 - シフト装置

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Publication number: JP3436994B2
Application number: JP30072894A
Authority: JP
Inventors: 博之牧野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-12-05
Filing date: 1994-12-05
Publication date: 2003-08-18
Anticipated expiration: 2018-08-18
Also published as: JPH08161149A; US5726926A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、コンピュータにおい
て２数の差の値に基づいて他の数のシフト動作を行なう
シフト装置に関し、特に２つの浮動小数点数の加算を行
なう際の桁合せの高速化に関するものである。

【０００２】

【従来の技術】科学技術計算を中心とする数値計算にお
いては、浮動小数点による様々な計算が実行される。そ
の中でも最も頻繁に行なわれるものの１つが浮動小数点
数加算である。

【０００３】したがって、数値計算システム全体の高速
化を図る場合に、この浮動小数点数加算を高速化するこ
とが極めて有効である。

【０００４】従来、浮動小数点数の加算はたとえば図１
２のようなブロック図で示される回路によって実行され
ている。これは、岡本他著「２００ＭＦＬＯＰＳ１０
０ＭＨｚ６４ビットＢｉＣＭＯＳベクターパイプ
ラインプロセッサＵＬＳＩ」ジャーナルオブソリッド
ステートサーキット２６巻ナンバー１２、１２月号１９
９１年（F.Okamoto et al.“ 200-MFLOPS 100MHz 64-b
BidCMOS Vector-Pipelined Processor (VPP) ULSI,”Jo
urnal of Solid-State Circuits, Vol. 26, No. 12, De
cember 1991 ）の１８８７頁Ｆｉｇ．２と同じものであ
る。

【０００５】図１２における浮動小数点加算フローを説
明するために、まず浮動小数点のデータ構造を図１３で
説明する。

【０００６】図１３に示すように、浮動小数点は通常符
号、指数部および仮数部からなり、たとえばＩＥＥＥの
規格ではそのデータ構造は、以下のように取決められて
いる。つまり、データが３２ビット幅を持つ単精度の場
合は上位から、符号ビットが１ビット、指数部が８ビッ
ト、仮数部が２３ビットであり、データが６４ビット幅
を持つ倍精度の場合は上位から、符号ビットが１ビッ
ト、指数部が１１ビット、仮数部が５２ビットという構
造となっている。

【０００７】この規格では符号ビットをＳ、指数部を
Ｅ、仮数部をＫとすると、値Ｖは、Ｖ＝（−１）^S×（１．Ｋ）×２^(E-n) …（１）となる。ここでｎは、指数部に便宜的に加算されている
バイアス値で、単精度では２進数で１１１１１１１、倍
精度では２進法で１１１１１１１１１１である。

【０００８】次に、浮動小数点加算回路の動作を説明す
る。入力となる浮動小数点数１および２は、式（１）の
ように表現されているため、加算を行なうためにはまず
指数の値を比較してこれに応じて仮数部の桁合せを行な
う必要がある。

【０００９】図１２で、桁合せシフト制御信号発生回路
１０１は、浮動小数点数１および２の指数部の減算結果
を用いて桁合せシフト制御信号を発生する。

【００１０】つまり、指数部減算器３は、浮動小数点数
１および２それぞれの指数部のデータ７および９を入力
し、指数部データ７から指数部データ９を減算し、その
差の絶対値を示す絶対値信号１１ａと結果の正負に対応
するキャリー出力信号１１ｃを出力する。

【００１１】スワッパ４は、浮動小数点数１および２の
それぞれの仮数部のデータ８および１０を入力し、キャ
リー出力信号１１ｃの値に応じて、指数部データ７また
は９のうち、値の小さい方に対応する仮数部データ８ま
たは１０を、後述の右方向バレルシフタ５に対して出力
し、指数部データ値の大きい方に対応する仮数部データ
を後述の仮数部加算器６に対して出力する。

【００１２】右方向バレルシフタ５は、スワッパ４で選
択された仮数部データ８または１０を入力し、前記指数
部データの差の絶対値信号１１ａの値によってシフト量
が制御される。

【００１３】仮数部加算器６は、右方向バレルシフタ５
の出力と、スワッパ４によって選択された仮数部データ
８または１０とを入力し、これのデータに対して加算を
行なう。

【００１４】つまり、一般に浮動小数点数演算を行なう
場合は、演算対象となる２つのデータの指数部の値を大
きい方に揃えて演算を行なうため、指数部同士の差をと
ってこの差の分だけ指数部が小さい方の仮数部をシフト
する必要がある。

【００１５】この処理を一般に桁合せシフトと言い、こ
のシフトのための制御信号を得るために指数部の差を絶
対値として得る必要があったわけである。

【００１６】この桁合せシフトの動作について、以下さ
らに詳しく説明する。指数部データ７、９は、減算器３
に入力され指数部データ７から指数部データ９が減算さ
れる。ここで、指数部データ７の値が指数部データ９の
値より大きいときは、キャリー出力信号１１ｃはＨレベ
ルとなり、指数部データ９の値が指数部データ７の値に
等しいか、または大きいときは、キャリー出力信号１１
ｃはＬレベルになる。

【００１７】なすわち、キャリー出力信号１１ｃがＨレ
ベルのときは、減算結果は正の値であり、キャリー出力
信号１１ｃがＬレベルのときは、減算結果は負の値であ
る。

【００１８】図１２中の指数部減算器３の中には、減算
結果が負のときは、２の補数演算を行なう回路が存在
し、この回路によりキャリー出力信号１１ｃがＬレベル
のときでも、絶対値信号１１ａが出力される。

【００１９】ここで、２の補数演算とは各ビットデータ
を反転し、１を加えることであって演算回路中にあって
は２進数で表現された数の符号を反転させることに相当
する。

【００２０】演算結果が正のときは減算結果はそのまま
絶対値信号１１ａとして出力される。この絶対値信号１
１ａは、仮数部の桁合せのためのシフト量であり、この
値が右方向バレルシフタ５に入力され、桁合せシフトが
実行される。

【００２１】また、仮数部データ８および１０について
は、キャリー出力信号１１ｃの値がＬレベルのときは、
仮数部データ８が右方向バレルシフタ５に入力され、キ
ャリー出力信号１１ｃの値がＨレベルのときは、仮数部
データ１０が右方向バレルシフタ５に入力される。

【００２２】すなわち、指数部データ７または９の小さ
い方の仮数部データ８または１０が、右方向バレルシフ
タ５に入力される。右方向バレルシフタ５は、指数部デ
ータの７と９の差の絶対値信号１１ａが示すシフト量に
基づき、桁合せシフトを行なう。以上の処理によって桁
合せが完了した後、仮数部データが加算器６に入力され
演算が実行される。

【００２３】

【発明が解決しようとする課題】従来の浮動小数点加算
器は、以上のように構成を有していたため、次のような
問題点があった。

【００２４】すなわち、スワッパ４による仮数部の入換
えおよび右方向バレルシフタ５によるシフトは、いずれ
も指数部減算器３の出力１１の値が決まるまで待たなけ
ればならないという点である。

【００２５】以下、指数部減算器３の動作についてさら
に詳しく説明する。なお、２進数の減算には被減数およ
び１つ上位の桁からの借りから減数を減算する減算回路
を使用する方法と、補数の加算を使用する方法がある。

【００２６】以下では、加算回路と同様な考え方で構成
できる等の理由で、ほとんどの計算機では補数の加算を
使用しているので、後者について述べる。

【００２７】図１４は、一般的な並列加算器の構成を示
す概略ブロック図である。簡単のために５ビットのデー
タの加算（すなわち、補数の加算であれば減算を意味す
る。）について説明する。

【００２８】被加数Ａ（＝Ａ₄Ａ₃Ａ₂Ａ₁Ａ₀）およ
び加数Ｂ（＝Ｂ₄Ｂ₃Ｂ₂Ｂ₁Ｂ₀）の各ビットデータ
は、それぞれの桁が対応する全加算器ＦＡ_i（ｉ＝４、
３、２、１、０）に入力される。まず、最下位ビットの
加算では、桁上げ信号（以下キャリー信号と呼ぶ）の初
期値として０が、被加算、加算データとしてデータＡ ₀
およびＢ₀が入力され、加算結果Ｓ₀およびキャリー信
号Ｃ₁が出力される。

【００２９】１つ上の桁では、Ａ₁、Ｂ₁およびＣ₁を
入力として、加算結果Ｓ１およびキャリー信号Ｃ₂が出
力される。

【００３０】以下、順次各ビットの演算が行なわれる
が、キャリー信号が最上位ビットまでで伝搬し終るまで
は、演算結果が確定しない。

【００３１】したがって、このキャリー信号の伝搬遅延
のために、前記スワッパ４および右方向バレルシフタ５
に対する制御信号の確定も遅延するという問題があっ
た。

【００３２】これを高速に行なうために、たとえばキャ
リー−ルック−アヘッド回路が提案されている。

【００３３】その原理について以下、簡単に説明する。
今、被加数および加数の２ⁱ桁ビットをＡ_i、Ｂ_iとす
ると、Ａ_i・Ｂ_i＝１ …（２）ならば、２ⁱ桁ビットから桁上がり（キャリー信号）Ｃ
_i+1＝１が出る。また、Ａ_i・／Ｂ_i＋／Ａ_i・Ｂ_i＝１ …（３）（／Ａ_i、／Ｂ_i等は、それぞれの論理値の否定を表わ
す。）ならば、２^i-1桁ビットの加算による桁上がりＣ
_i＝１があるときに限り桁上がりＣ_i+1＝１が生じる。
したがって、下位からの桁上がり信号Ｃ_iを上位の桁に
伝搬させるには、式（３）の条件が満足されればよい。

【００３４】ただし、上位桁への桁上がりＣ_i+1＝１は
式（２）が満足されても発生し、その両者を区別する必
要はないので、Ａ_i・Ｂ_i＋（Ａ_i・／Ｂ_i＋／Ａ_i・Ｂ_i）＝Ａ_i＋
Ｂ_i＝１ならば下位からの桁上がりＣ_iを伝搬させればよい。

【００３５】ここで、２ⁱ桁ビットにおけるキャリー生
成関数Ｇ_iおよびキャリー伝搬関数Ｐ_iを次式で定義す
る。

【００３６】Ｇ_i＝Ａ_i・Ｂ_i …（４）Ｐ_i＝Ａ_i＋Ｂ_i …（５）この２つの関数を用いると、２ⁱ桁ビットにおけるキャ
リー信号Ｃ_i+1は次式で与えられる。

【００３７】Ｃ_i+1＝Ｇ_i＋Ｐ_i・Ｃ_i …（６）ただし、Ｃ₀は外部キャリー入力であり、加算の場合に
は０とすればよい。

【００３８】式（６）により、Ｃ_i+1＝Ｇ_i＋Ｐ_i・Ｃ_i ＝Ｇ_i＋Ｐ_i・（Ｇ_i-1＋Ｐ_i-1・Ｃ_i-1）＝Ｇ_i＋Ｐ_i・Ｇ_i-1＋Ｐ_i・Ｐ_i-1・Ｇ_i-2＋…＋Ｐ_i・Ｐ_i-1 …Ｐ₀Ｇ₀＋Ｐ_i・Ｐ_i-1…Ｐ₀・Ｃ₀ …（７）が得られる。

【００３９】すなわち、２ⁱ桁ビットにおけるキャリー
Ｃ_i+1は、Ｇ_k（ｋ＝０〜ｉ） …（８）Ｐ_k（ｋ＝０〜ｉ） …（９）により計算され、Ｇ_k（ｋ＝０〜ｉ）およびＰ_k（ｋ＝
０〜ｉ）は、式（４）、（５）により、２ⁱ桁ビットま
での入力により計算される。

【００４０】このとき、和Ｓ_iは、Ｓ_i＝Ａ_i＊Ｂ_i＊Ｃ_i …（１０）で与えられる。（記号＊は、排他的論理和を表わす。）以上の演算手続を用いた４ビットの桁上げ先見型（キャ
リー−ルック−アヘッド型）加算器のブロック図を図１
５に示す。

【００４１】まず、被加算数および加算数のＡ（＝Ａ₃
Ａ₂Ａ₁Ａ₀）とＢ（＝Ｂ₃Ｂ₂Ｂ ₁Ｂ₀）とが加算器
に入力され、それぞれ対応するビットデータごとに、論
理積と論理和を計算することにより、各桁のキャリー生
成関数Ｇ_iとキャリー伝搬関数Ｐ_iが同時に確定する。

【００４２】次に、各桁ごとに独立に、すなわち、各桁
の演算を全く並行に行なうことで、各桁の加算結果が得
られることになる。

【００４３】たとえば、第１桁目では、被加算数と加算
数とが入力されて、既に確定されているＣ₀、Ｐ₀、Ｇ
₀およびＡ₁、Ｂ₁から加算結果Ｓ₁が確定される。し
たがって、下位桁の演算結果を待たずに各桁の加算結果
が確定する。

【００４４】つまり、キャリー伝搬遅延のない分、減算
は高速化されることになる。しかし、いずれにしても指
数部減算器３（補数を生成するための回路を含む。）や
スワッパ４と、それに伴う遅延時間が必要となるばかり
でなく、ハードウェアの増加とそれに伴うスピードの低
下を招く要因となる。

【００４５】この発明は、上記のような問題点を解消す
るためになされたもので、その目的とするところは、減
算演算を削減ないしは高速化し、構成を簡素化して高速
に処理できる桁合せシフト装置を得ることである。

【００４６】

【課題を解決するための手段】請求項１記載の、２進数
で表わされた第１から第４の数に対し、第１の数から第
２の数を引いた差の値に基づき、第３または第４の数の
一方の桁をシフトする機能を備えたシフト装置は、第１
から第４の数を各々記憶・保持する手段と、第３または
第４の数の一方を入力とし、順次シフトされる、直列に
接続された２以上のシフト手段を備え、上記シフト手段
は各々、シフトされる数値が入力される第１の入力端
と、第１および第２の数の対応する各桁のビットデータ
の対が、少なくとも１対入力される第２の入力端と、ビ
ットデータの各々の対において、その差を冗長２進数と
みなした場合に、第２の入力端に入力された少なくとも
１対のビットデータの差で表現され得るシフト量をそれ
ぞれ有し、第２の入力端の入力データによって選択され
る、複数の固定ビット量シフト手段と、上記選択された
固定ビット量シフト手段の１つによる、第１の入力から
の入力数値のシフト結果を出力する出力端とを含む。

【００４７】請求項２記載のシフト装置は、請求項１記
載のシフト装置の構成において第１および第２の数は、
ｎ桁の２進数であり、直列に接続されたシフト手段もｎ
個からなる。そのシフト手段の第ｉ番目のものは、シフ
トする数値が入力される第１の入力端と、第１の数およ
び第２の数のビットデータａ_iおよびｂ_iの対（ａ_i、
ｂ_i）が入力する第２の入力端と、固定ビット量シフト
手段とを備え、各固定ビット量シフト手段は、入力した
数値を２^i-1ビット分第１の方向へシフトする第１の固
定ビット量シフト手段と、シフトを行なわない第２の固
定ビット量シフト手段と、２^i-1分第２の方向へシフト
する第３の固定ビット量シフト手段とを含み、さらに各
シフト手段はシフト結果を出力する出力端を備える。

【００４８】請求項３記載のシフト装置は、前記第１か
ら第４の数を各々記憶・保持する手段と、第３あるいは
第４の数の一方を入力とし、順次シフトさせる直列に接
続された２以上のシフト手段を備え、各シフト手段はシ
フトする数値が入力される第１の入力端と、シフト量に
対応する数値が入力される第２の入力端と、第１および
第２の数の対応する各桁のビットデータの対が、少なく
とも２対入力され、この各ビットデータの対において、
その差を冗長２進数とみなした場合に表現され得るシフ
ト量をエンコードする手段と、上記エンコード手段によ
り生じ得るシフト量にそれぞれ対応する固定ビット量シ
フト手段と、エンコード手段のエンコード結果に対応す
る固定ビット量シフト手段による、第１の入力端からの
入力数値のシフト手段を出力する出力端とを含む。

【００４９】請求項４記載のシフト装置は、第１から第
４の数を各々記憶・保持する手段と、第１および第２の
数の対応する各桁のビットデータの対を第１および第２
のグループに分配する手段と、第３の数を入力とし、順
次シフトさせる直列に接続された２以上のシフト手段の
第１のグループを備え、第１のグループのシフト手段の
各々は、シフトする数値が入力される第１の入力端と、
第１および第２の数の対応する各桁のビットデータの対
の第１のグループのうちの少なくとも１つの対が入力さ
れる第２の入力端と、第２の入力端に入力するビットデ
ータの各々の対において、その差を冗長２進数とみなし
た場合に、各々の対で表現され得るシフト量にそれぞれ
対応し、シフト量が正のとき第１の方向へ、シフト量が
負のとき第２の方向へ、桁シフトを行なう固定ビット量
シフト手段と、第２の入力の入力データに対応して選択
された固定ビット量シフト手段の１つによる、第１の入
力からの入力数値のシフト結果を出力する出力端とを含
み、第４の数を入力とし、順次シフトさせる直列に接続
された２以上のシフト手段の第２のグループをさらに備
え、第２のグループのシフト手段の各々は、第１のグル
ープのシフト手段とは、シフト量の正負とシフト方向の
対応が逆となっている。

【００５０】請求項５記載のシフト装置は、請求項１か
ら４までのいずれかに記載のシフト装置の構成におい
て、第１の数は、第１の浮動小数点数の指数部であり、
第２の数は、第２の浮動小数点数の指数部であり、第３
の数は、第１の浮動小数点数の仮数部であり、第４の数
は、第２の浮動小数点数の仮数部である。

【００５１】

【作用】請求項１記載のシフト装置においては、シフト
量のもととなる第１および第２の数の差を冗長２進数で
表現することとしたので、演算中に桁上げが発生せず、
各桁ごとに独立かつ並列に演算を行なうことが可能であ
る。

【００５２】しかも、第１および第２の数の対応する桁
のビットデータの対のそれぞれのグループに対して、１
つのシフト手段が対応する構成とした。

【００５３】そして、その各々のシフト手段は、入力さ
れるビットデータの対のグループにより表現され得るシ
フト量にそれぞれ応じた固定ビット量シフト手段を予め
備えている。したがって、上記ビットデータの対のグル
ープが入力すると、そのシフト手段中の１つの固定ビッ
ト量シフト手段が選択され、入力数値のシフトが実行さ
れる。上記のような構成のシフト手段が、直列に接続し
て、最初に入力された第３あるいは第４の数を、順次シ
フトすることで全体として所定のシフト量だけシフトさ
れた結果を出力する。

【００５４】請求項２記載のシフト装置は、第１および
第２の数はｎ桁の２進数であるので、シフト手段はそれ
ぞれの桁に対応してｎ個存在する。

【００５５】しかも、各シフト手段のたとえば第ｉ番目
のものは、第１の入力端から入力した数値を、第１およ
び第２の数の第ｉ桁目のビットデータの対（ａ_i、
ｂ_i）に応じて、選択される固定ビット量シフト手段に
よりシフトさせる。

【００５６】この固定ビット量シフト手段としては、
（ａ_i、ｂ_i）の差が、冗長２進数として−１、０、１
のいずれかであることにそれぞれ対応して、２^i-1ビッ
ト分第１の方向へシフトする第１の固定ビット量シフト
手段か、シフトを行なわない第２の固定ビット量シフト
手段か、２^i-1ビット分第２の方向へシフトする第３の
固定ビット量シフト手段かのいずれかが選択される。各
桁ごとに対応する上記シフト手段が直列に接続して、最
初に入力された第３あるいは第４の数を順次シフトされ
ることで、全体として所定のシフト量だけシフトされた
結果を出力する。

【００５７】請求項３記載のシフト装置においては、シ
フト量のもととなる第１および第２の数の差が冗長２進
数として表現され、この冗長２進数は少なくとも２つ以
上のグループに分配される。

【００５８】すなわち、第１および第２の数の対応する
桁のビットデータの対を２つ以上のグループに分配す
る。その各々の対に属するビットデータの差を冗長２進
数とみなし、そのグループで表現され得る数値をエンコ
ードする手段を備える。

【００５９】さらに、それぞれのグループごとに、上記
エンコード手段の出力により制御されるシフト手段が対
応する。

【００６０】それらシフト手段は、上記冗長２進数のグ
ループで表現され得るシフト量にそれぞれ対応する、固
定ビット量シフト手段を有している。

【００６１】上記、ビットデータの対のグループが入力
すると、そのうちの１つが選択され、入力数値のシフト
が実行される。上記のような構成のシフト手段が、直列
に接続して最初に入力された第３あるいは第４の数を、
順次シフトすることで全体として所定のシフト量だけシ
フトされた結果を出力する。

【００６２】請求項４記載のシフト装置においては、シ
フト量のもととなる第１および第２の数の差が冗長２進
数として表現され、まず、この冗長２進数を第１および
第２の冗長２進数に分配する。

【００６３】第１および第２の冗長２進数の各桁は、そ
れぞれ第１および第２の数の対応する桁のビットデータ
の対の差として表わされる。

【００６４】上記第１の冗長２進数に属するビットデー
タの対を、さらにグループに分配し、それぞれのグルー
プに対しては１つのシフト手段が対応している。そし
て、その各々のシフト手段は、入力されるビットデータ
の対のグループにより表現されるシフト量に、それぞれ
応じた固定ビット量シフト手段を予め備えている。

【００６５】したがって上記ビットデータの対のグルー
プが入力すると、そのシフト手段中の１つの固定ビット
量シフト手段が選択され、入力数値のシフトが実行され
る。上記のような構成のシフト手段が、直列に接続して
最初に入力された第３の数を、上記第１の冗長２進数に
属するビットデータの対による、それぞれのグループで
表現されるシフト量の正負に応じて、第１あるいは第２
の方向へ順次シフトしていく。

【００６６】一方、第２の冗長２進数に属するビットデ
ータの対も、さらにグループに分配され、それぞれのグ
ループに対しては、上記第１の冗長２進数の場合と同様
に、１つのシフト手段が対応している。

【００６７】上記のような構成のシフト手段が直列に接
続して、最初に入力された第４の数を、上記第２の冗長
２進数に属するビットデータの対による、それぞれのグ
ループで表現されるシフト量の正負に応じて、第１の冗
長２進数の場合とは逆の方向へ順次シフトしていく。

【００６８】つまり、以上の構成で第３および第４の数
が相互にシフトすることで、全体のシフト量が２つに分
けられ、同時に実行されることになる。

【００６９】請求項５記載のシフト装置は、第１の数を
指数部とし、第３の数を加数部とする第１の浮動小数点
数と、第２の数を指数部とし、第４の数を加数部とする
第２の浮動小数点数の間の加算を行なう際の桁合せシフ
トを行なう。

【００７０】

【実施例】図１は、本発明の第１の実施例を示す概略ブ
ロック図である。

【００７１】図１において、両方向バレルシフタ１５
は、浮動小数点数１の仮数部８に対し、浮動小数点数１
および２の指数部７および９の２つの入力に基づいて左
右両方向にシフトを行なう両方向バレルシフタである。
その他の部分は従来例における該当箇所と同じである。

【００７２】次に両方向バレルシフタ１５の動作につい
て説明する。以下では、まず、上記両方向バレルシフタ
１５の動作の根拠となる数学上の原理である、冗長２進
数演算について述べる。その後、その原理をもとに実際
に桁シフトを行なうハードウェアの構成について述べ
る。以下の説明で明らかになるように、２つの２進数の
差を冗長２進数で表現することにより、差を求める演算
は通常の減算から、むしろ、各桁のビットデータの大小
の比較演算に還元される。

【００７３】その結果、その手続を具体化するハードウ
ェアも大幅に単純化されることになる。

【００７４】浮動小数点数１および２の指数部７および
９を、それぞれ８ビットのデータＥ _AおよびＥ_Bとし、
以下のように表わす。

【００７５】Ｅ_A＝ａ₇ａ₆ａ₅ａ₄ａ₃ａ₂ａ₀ …（１１）Ｅ_B＝ｂ₇ｂ₆ｂ₅ｂ₄ｂ₃ｂ₂ｂ₀ …（１２）桁合せのためのシフトは、Ｅ_A−Ｅ_Bの値に基づいて行
なわれ、この値が負のときは浮動小数点数１の方が浮動
小数点数２よりも小さいため、浮動小数点数１の加数部
である８は右方向にシフトし、逆Ｅ_A−Ｅ_Bが正のとき
は左方向にシフトしなければならない。また、シフト量
はＥ_A−Ｅ_Bの絶対値である。このシフトは各桁を−
１、０、１の３通りの値で表現するいわゆる冗長２進数
表現を用いると極めて容易に表わすことができる。

【００７６】すなわち、仮にＥ_A＝１０１０００１０、
Ｅ_B＝０１１１１０１１とすると、図２に示すようにＥ
_A−Ｅ_Bは対応する桁のビット同士を引算することによ
り１−１０−１−１００−１と簡単に表わされる。すな
わち、それぞれを１０進数で表わすと、Ｅ_A＝１・２⁷＋０・２⁶＋１・２⁵＋０・２⁴＋０・
２³＋０・２²＋１・２¹＋０・２⁰＝１６２Ｅ_B＝０．２⁷＋１・２⁶＋１・２⁵＋１・２⁴＋１・
２³＋０・２²＋１・２¹＋１・２⁰＝１２３Ｅ_A−Ｅ_B＝１・２⁷＋（−１）・２⁶＋０・２⁵＋
（−１）・２⁴＋（−１）・２³＋０・２²＋０・２¹
＋（−１）・２⁰＝３９となり、冗長２進数表示が正しい値を示していることが
わかる。そしてこのＥ_A−Ｅ_Bがシフト量となる。

【００７７】この際引算のやり方から明らかなようにキ
ャリー信号の伝搬は起こらない。この考え基づいた両方
向バレルシフタ１５の構成の一例を図３に示す。図中２
１〜２８は、それぞれ１２８、６４、３２、１６、８、
４、２、１ビット両方向シフタである。また、２９〜３
６は、Ｅ_AおよびＥ_Bの対応する各ビットの組である。

【００７８】上の考えに基づいて各ビットの組の値を以
下のように定義する。（ａ_i、ｂ_i）＝ａ_i−ｂ_i …（１３）ここでたとえば１２８ビット両方向シフタ２１について
考えると、（ａ₇、ｂ ₇）＝（１、０）の場合は、式
（１３）よりこの値は１となるので、入力８は１２８ビ
ット左方向へシフトする。（ａ₇、ｂ₇）＝（０、１）
の場合は、式（１３）よりこの値は−１となるので１２
８ビット右方向へシフトする。また、（ａ ₇、ｂ₇）＝
（１、１）あるいは（ａ₇、ｂ₇）＝（０、０）の場合
は式（１３）よりこの値は０となるので、入力８のシフ
トは行なわない。他の７つの両方行シフタ２２〜２８に
ついても同様である。

【００７９】このように構成することによって任意のＥ
_AおよびＥ_Bに対してその差の値に応じたシフトを実現
することができる。上の例の場合、最終的に３９ビット
の左方向シフトが実現される。なお、冗長２進数表現で
は、たとえば１０進数の方を４桁で表わすのに“０１０
１”、“０１１−１”、“１−１０１”、“１−１１−
１”の４通りが可能であるように１つの値に対して複数
の表現方法があるが、本構成の両方向シフタを用いる
と、いずれの表現に対しても最終的に一通りの出力を得
ることができる。

【００８０】ここで、さらに、両方向シフタ２１〜２８
の構成について詳しく説明する。図４は、図３の両方向
バレルシフタのうち、両方向シフタ２１〜２４の構成を
示したものである。ここで仮に可動小数点数の仮数部の
ビット幅を１６ビットとする。図中データ８は、この仮
数部ｍ₁₅…ｍ₀を示す。

【００８１】ＭＵＸは、３つの入力に対し冗長２進数の
信号２９〜３２の対応する値によって１つを選択して出
力するマルチプレクサで、冗長２進数の値が−１のとき
は左側、０のときは真中、１のときは右側の信号を選択
して次段に出力する。

【００８２】１２８ビット左右両方向シフタ２１は、冗
長２進数２９の値が−１のとき、入力８を右方向に１２
８ビットシフトしてＣ_-113〜Ｃ_-128として出力する。こ
こで添字は桁の位置を示すもので左側を上位桁とし、０
桁よりも右側のものに対しては便宜上負の値で表わすこ
とにする。

【００８３】冗長２進数のビットデータの組２９が０の
ときは、入力８はシフトされずＣ₁₅〜Ｃ₀として出力さ
れる。冗長２進数のビットデータの組２９が１のとき
は、入力８は１２８ビット左方向にシフトされてＣ₁₄₃
〜Ｃ₁₂₈として出力される。なお、Ｃ₁₂₇〜Ｃ₁₆やＣ_-1
〜Ｃ_-112は仮想的には存在するが実際にはこれらの桁が
使われることはないのでハードウェアとして存在する必
要はなく、この例では無視している。

【００８４】次に、６４ビット両方向シフタ２２は、冗
長２進数入力３０が−１のとき、入力された数値を右方
向へ６４ビットシフトして出力する。すなわち、Ｃ₁₄₃
〜Ｃ ₁₂₈はｄ₇₉〜ｄ₆₄に、Ｃ₁₅〜Ｃ₀はｄ_-49〜ｄ_-64
にそれぞれシフトされる。

【００８５】ここでＣ_-113〜Ｃ_-128も右方向へシフトさ
れてｄ_-177〜ｄ_-192に出力されることになるが、これは
以下の理由で無視できる。すなわち、仮数部加算器６で
加算が必要なのは、桁合せされた２つの仮数部１４と１
０に、桁の重なりがある場合であり、重なりがなければ
加算する必要はなく、いずれか大きい方の仮数部を選択
するだけでよい。

【００８６】したがって、この例のように仮数部が１６
桁の場合、桁合せの後の仮数部１４の最下位ビットは、
−１５桁から＋１５桁の間にある場合のみ考慮すればよ
い。そこで、ｄ_-177〜ｄ_-192について考えると、これよ
り以後のシフト量は冗長２進数３１〜３６の値の合計で
あり、これらは６桁の冗長２進数の値となり、−６３〜
６３の値となる。したがって、最大限左側にシフトして
も６３ビットであり、そのとき最下位ビットは−１２９
桁目となり、−１５桁から＋１５桁の間には入らない。
すなわちこの場合は考慮する必要がなく、ｄ_-177〜ｄ
_-192は出力しなくてよい。

【００８７】冗長２進数３０が０のときにはシフトされ
ずに出力され、冗長２進数入力３０が１のときには左方
向に６４ビットシフトされて出力される。これらの場合
も最終の出力１４の最下位桁が−１５桁から＋１５桁の
間に入る可能性のあるものだけを取出して、結局ｄ₇₉〜
ｄ₆₄、ｄ₁₅〜ｄ₀、ｄ_-49〜ｄ_-64が出力される。

【００８８】３２ビット両方向シフタ２３、１６ビット
両方向シフタ２４は、いずれも６４ビット両方向シフタ
２２とシフト量が異なるだけで同様の動作をする。その
結果出力としてｆ₃₁〜ｆ_-16が得られる。

【００８９】図５は、図３の両方向バレルシフタのう
ち、両方向シフタ２５〜２８の構成を示したものであ
る。

【００９０】８ビット両方向シフタ２５は、冗長２進数
３３が−１のときは入力数ｆ₃₁〜ｆ _-16を右方向へ８ビ
ットシフト、０のときはシフトなし、１のときは左方向
へ８ビットシフトしたものをｇ₃₁〜ｇ_-16に出力する。

【００９１】４ビット両方向シフタ２６は、冗長２進数
３４が−１のときは入力ｇ₃₁〜ｇ_-1 ₆を右方向へ４ビッ
トシフト、０のときはシフトなし、１のときは左方向へ
４ビットシフトしたものをｈ₃₁〜ｈ_-16に出力する。

【００９２】２ビット両方向シフタ２７は、冗長２進数
３５が−１のときは入力ｈ₃₁〜ｈ_-1 ₆を右方向に２ビッ
トシフト、０のときはシフトなし、１のときは左方向へ
２ビットシフトしたものをｉ₃₁〜ｉ_-16に出力する。

【００９３】１ビット両方向シフタ２８は、冗長２進数
３６が−１のときは入力ｉ₃₁〜ｉ_-1 ₆を右方向へ１ビッ
トシフト、０のときはシフトなし、１のときは左方向へ
１ビットシフトしたものをｊ₃₁〜ｊ_-16に出力する。

【００９４】さらに、特に限定されないが、図４および
図５中のマルチプレクサ（ＭＵＸ）の回路構成の一例を
図６に示す。

【００９５】図６に示されたマルチプレクサ２０１は、
図７中に示されているＣＭＯＳトランスミッションゲー
トを基本構成要素とする４チャネル・マルチプレクサで
ある。トランスミッションゲートは、ＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタとを並列
に接続して構成されている。ＮチャネルＭＯＳトランジ
スタのゲートへの入力信号ＩＮの反転信号／ＩＮが、Ｐ
チャネルＭＯＳトランジスタのゲートに入力される。し
たがって、信号ＩＮがＨレベルのときは、入力端と出力
端とが導通し、Ｌレベルのときは入力端と出力端とは電
気的に分離される。

【００９６】マルチプレクサ２０１に、たとえば入力信
号（ａ_i、ｂ_i）＝（１、０）が入力した場合について
以下説明する。

【００９７】まず、信号ｂ_iがＬレベルであるから、信
号がインバータ２１１と２１２とで反転されて、トラン
スミッションゲート２２１〜２２４に入力されると、ト
ランスミッションゲート２２１および２２３はオン状態
に、トランスミッションゲート２２２および２２４はオ
フ状態になる。

【００９８】次に、信号ａ_iがＨレベルであるから、信
号がインバータ２１３と２１４とで反転されて、トラン
スミッションゲート２２５および２２６に入力される
と、トランスミッションゲート２２６はオン状態に、ト
ランスミッションゲート２２５はオフ状態となる。

【００９９】つまり、入力端２０２、２０３、２０４の
うち、出力端２０５と導通するのは、入力端２０２のみ
である。

【０１００】以上により、（ａ_i、ｂ_i）＝（１、
０）、すなわち対応する冗長２進数が１の場合は、右側
の経路２０２が選択される。

【０１０１】全く同様にして、（ａ_i、ｂ_i）＝（０、
１）のときは、左側の経路２０４が、（ａ_i、ｂ_i）＝
（０、０）または（ａ_i、ｂ_i）＝（１、１）のとき
は、真中の経路２０３が選択される。つまり、それぞれ
対応する冗長２進数−１または０に対応する経路が選択
されることになる。

【０１０２】したがって、上記のように構成したマルチ
プレクサを図４中に示すように１２８ビット両方向シフ
タ２１内に配置した場合、入力信号（ａ₇、ｂ₇）によ
り、直接、特に減算処理を行なわなくても、入力信号ｍ
₁₅…ｍ₀が＋１２８ビットシフト、０ビットシフト、−
１２８ビットシフトのいずれかを実行されたものとし
て、出力される。

【０１０３】その他の両方向シフタ２２〜２８について
も同様である。つまり、浮動小数点数１および２の指数
データ７および９のそれぞれの桁のビットデータの組
｛（ａ₇、ｂ₇）、（ａ₆、ｂ₆）、…、（ａ₀、
ｂ₀）｝が両方向バレルシフタ１５に入力した時点で、
両方向シフタ２１〜２８の各々について信号の伝達経路
が決定される。

【０１０４】したがって、図３において入力８と出力１
４とをつなぐ経路が、並列に入力されたデータの組
｛（ａ₇、ｂ₇）、（ａ₆、ｂ₆）、…、（ａ₀、
ｂ₀）｝により一時に決定されることになる。

【０１０５】入力データ８がシフトされ、結果が出力さ
れるまでの遅延時間は、各々の両方向シフタにおいてマ
ルチプレクサが初期状態から入力ビットデータの組によ
り選択された状態に遷移する時間（各桁、並行して同時
に行なわれる。）と入力信号が各シフタを伝搬していく
遅延時間のみである。

【０１０６】その結果、指数部データ７および９の減算
処理を行ない、その結果に基づいて仮数部データ８およ
び１０の入換えを行なった後、右方向バレルシフタで桁
合せシフトを行なうという従来の構成に比べると、第１
の実施例の構成では各段に高速に桁合せシフトを行なう
ことが可能である。

【０１０７】すなわち、このような構成によって、指数
部減算を実行することなく指数部の値から直接桁合せを
行なうことができ、また従来必要であったスワッパを省
略することができるため、簡素化された回路構成で極め
て高速な浮動小数点加算を実現することができる。

【０１０８】第２の実施例として、図８に両方向シフタ
の段数を削減した場合を示す。以下、動作について説明
する。エンコーダ３８には指数部の入力２９〜３６のう
ち上位４ビット分が入力し、この４ビットの値に応じた
信号をエンコーダ出力信号３９として出力する。

【０１０９】たとえば実施例１に挙げた例の場合、上位
４ビットは（１、０）（０、１）（１、１）（０、１）
＝１−１０−１＝３となる。ただし、この上位５ビット
の最下位は２⁴を表わす桁となるので、２⁴を掛けて３
×２⁴＝４８となる。したがって、エンコーダ出力信号
３９には左方向へ４８ビットシフトさせる信号が出力さ
れる。

【０１１０】次に、エンコーダ４２には指数部の入力２
９〜３６のうち下位４ビット分が入力し、この４ビット
の値に応じたシフト信号をエンコーダ出力信号４３とし
て出力する。実施例１に挙げた例の場合、下位４ビット
は（０、１）（０、０）（１、１）（０、１）＝−１０
０−１＝−９となるので、エンコーダ出力信号４３には
−９ビットすなわち右方向へ９ビットシフトさせる信号
が出力される。

【０１１１】両方向バレルシフタ３７は上位４ビットか
ら生成されるシフト信号に従って仮数部の入力８をシフ
トさせ、出力データ４０を出力する。さらに両方向バレ
ルシフタ４１は、下位４ビットから生成されるシフト信
号に従って入力４０をシフトさせ、出力データ１４を出
力する。実施例１に挙げた例の場合、出力データ４０と
しては入力データ８を左方向へ４８ビットシフトしたも
のが出力され、さらに出力データ１４としては、データ
４０を右方向に９ビットシフトしたものが出力される。

【０１１２】したがって、最終的に出力データ１４には
入力データ８を４８−９＝３９ビット左方向にシフトし
たものが出力され、所望のシフトが達成される。

【０１１３】次に、両方向バレルシフタ３７および４１
について、さらに詳しく説明する。図９は、実施例２に
おける上位側の行方向バレルシフタ３７の構成を示す図
である。上位４桁の冗長２進数２９〜３２は、エンコー
ダ３８によって数値化され、信号３９は−１５〜＋１５
の値を持つ。ここで、冗長２進数は、さらに下位に４桁
の値３３〜３６を持つので、信号３９の１の値は、１６
桁のシフトを表わすことになる。

【０１１４】したがって、信号３９が２以上か、あるい
は−２以下のときは、下位のシフト量がいくつであって
もシフト後の最下位桁が−１５桁から＋１５桁の間に入
る可能性がないので、信号３９は、１、０、−１の場合
だけを考えればよい。

【０１１５】信号３９が、１の場合はｍ₁₅〜ｍ₀は左方
向に１６ビットシフトされ、０のときはシフトされず、
−１のときは右方向に１６ビットシフトされてｆ₃₁〜ｆ
_-16に出力される。

【０１１６】図１０は実施例２における下位側の両方向
バレルシフタ４１の構成を示す図である。下位４桁の冗
長２進数３３〜３６はエンコーダ４２によって数値化さ
れ、エンコーダ信号４３は−１５〜＋１５の値を持つ。

【０１１７】図中のＭＵＸは、このエンコーダ信号４３
の各値に応じて３１入力のうちから１つを選択するマル
チプレクサ回路である。この例では、３１桁目から−１
６桁目までの４８個のマルチプレクサが配置され、各々
にエンコード信号４３が入力する構成となっている。こ
れによって入力信号ｆ₃₁〜ｆ_-16にエンコード信号４３
のシフト量に応じたシフトが行なわれて、出力信号ｊ₃₁
〜ｊ_-16として出力される。

【０１１８】この実施例では、指数部の入力を上位４ビ
ットと下位４ビットとに分割した場合を示したが、その
他の分割方法でもよい。

【０１１９】本構成では、第１の実施例に比べて両方向
シフタの段数を削減することができるので、シフト動作
のさらなる高速化を実現することができる。

【０１２０】図１１に第３の実施例として、両方向バレ
ルシフタ１６を追加した場合を示す。この例では、指数
部７および９はそれぞれ２つの部分に分けられる。すな
わち指数部７は一部１７と他の部分１８とに分けられ、
指数部９は指数部７と対応するように一部１９と他の部
分２０とに分けられる。

【０１２１】ここで、たとえば実施例２での例に従って
１７および１９が上位４桁、１８および１９は各々下位
４桁とする。両方向バレルシフタ１５はここでは１７お
よび１９から作られる４桁の冗長２進数の値によってシ
フトを行なう。実施例２で述べたようにこの値は４８で
あるので左方向へ４８ビットのシフトを行なう。またこ
の値が負ならば右方向へシフトとなる。

【０１２２】これに対して両方向バレルシフタ１６の第
２の浮動小数点数２の仮数部に対して、１８および２０
から作られる冗長２進数が正ならば右方向、負ならば左
方向のシフトを行なう。実施例１での例に従うと１７お
よび１９は各々下位４桁で値は実施例で述べたように−
９となるので両方向バレルシフタ１６は左に９ビットシ
フトを行なう。この結果両方向バレルシフタ１５の出力
１４はシフト結果６に対しては相対的に３９ビット右方
向にシフトされたことになり、所望のシフトが実現され
る。

【０１２３】この例では、指数部７および９をそれぞれ
上位４ビットと下位４ビットとに分割した場合を示した
が、その他の分割方法でもよい。

【０１２４】また、両方向バレルシフタ１５および１６
はそれぞれ図３に示したような１ビットごとにシフトす
るタイプでもよいし、図８に示したようなエンコードを
用いるタイプでもよい。

【０１２５】本構成により、バレルシフタの段数がさら
に削減でき、より一層の高速の桁合せが可能となる。

【０１２６】

【発明の効果】請求項１記載のシフト装置においては、
シフト量のもととなる第１および第２の数の差を冗長２
進数とみなしたので、各桁ごとに独立に演算を行なえば
よく、キャリー信号の伝搬遅延なくシフト量の制御信号
が確定する。しかも、複数の直列に接続されたシフト手
段の各々が、入力されるビットデータの組のグループに
より表現されるシフト量にそれぞれ応じた固定ビット量
シフト手段を予め備えている。その結果、入力された数
値が各々のシフト手段により順次シフトされていく経路
は、第１および第２の数のビットデータが入力された時
点で、一時に決定される。

【０１２７】そのため、第１および第２の数の間の減算
を実行することなく、第１および第２の数の値から直接
桁合せを行なうことができ、極めて高速なシフト動作を
実現できる。

【０１２８】請求項２記載のシフト装置においては、請
求項１記載のシフト装置の構成で、特に複数の直列に接
続されたシフト手段は、第１および第２の数の差のそれ
ぞれに桁に対応している。

【０１２９】したがって、請求項１記載のシフト装置と
同様の効果を奏する。請求項３記載のシフト装置におい
ては、第１および第２の数の差は、少なくとも２つのグ
ループに分配されている。その各々のグループに属する
第１および第２の数の各ビットデータの組は、エンコー
ドされた後、それぞれのグループに対応しているシフト
手段に入力される。したがって、両方向シフタの段数を
削減することができ、シフト動作の高速化を実現でき
る。

【０１３０】請求項４記載のシフト装置は、第１および
第２の数の差は冗長２進数とみなされ、まず２つに分配
される。分配された第１の冗長２進数の各桁のビットデ
ータのグループにそれぞれ対応し、直列に接続された、
シフト手段の第１のグループにより順次第３の数がシフ
トされる。

【０１３１】一方、分配された第２の冗長２進数の各桁
のビットデータのグループにそれぞれ対応し、直列に接
続されたシフト手段であって、冗長２進数の正負とシフ
ト方向の対応が第１のグループのシフト手段とは逆であ
る、シフト手段の第２のグループにより順次第４の数が
シフトされる。したがって、以上の構成で第３および第
４の数が相互にシフトすることで全体のシフト量を２つ
に分けて同時に実行することになり、両方向シフタの段
数をさらに削減でき、より一層の桁シフトの高速化が図
れる。

【０１３２】請求項５記載のシフト装置においては、請
求項１から４記載のいずれかのシフト装置を浮動小数点
加算時の桁合せシフトに応用したので、極めて高速な浮
動小数点加算を実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のシフト装置の構成を
示す図である。

【図２】減算の冗長２進数による表現法を示す図であ
る。

【図３】第１の実施例の両方向バレルシフタの構成を
示す第１の図である。

【図４】第１の実施例の両方向バレルシフタの構成を
示す第２の図である。

【図５】第１の実施例の両方向バレルシフタの構成を
示す第３の図である。

【図６】両方向バレルシフタ中のマルチプレクサの構
成を示す図である。

【図７】トランスミッションゲートの構成を示す図で
ある。

【図８】本発明の第２の実施例の両方向バレルシフタ
の構成を示す第１の図である。

【図９】第２の実施例の両方向バレルシフタの構成を
示す第２の図である。

【図１０】第２の実施例の両方向バレルシフタの構成
を示す第３の図である。

【図１１】本発明の第３の実施例のシフト装置の構成
を示す図である。

【図１２】従来のシフト装置の構成を示す図である。

【図１３】浮動小数点数のデータ構造を示す図であ
る。

【図１４】並列加算器の構成を示す概略ブロック図で
ある。

【図１５】キャリー−ルック−アヘッド型加算器の構
成を示す概略ブロック図である。

【符号の説明】

１第１の浮動小数点数、２第２の浮動小数点数、３
指数部減算器、４スワッパ、５右方向バレルシフ
タ、６仮数部加算器、７第１の浮動小数点数の指数
部データ、８第１の浮動小数点数の仮数部データ、９
第２の浮動小数点数の指数部データ、１０第２の浮
動小数点数の仮数部データ、１１指数部減算器の演算
結果、１１ａ減算結果の絶対値、１１ｃキャリー出
力信号、１２スワッパの第１の出力、１３スワッパ
の第２の出力、１４バレルシフタの出力、１５、１６
両方向バレルシフタ、１７第１の浮動小数点数の指
数部の第１の分配数、１８第１の浮動小数点数の指数
部の第２の分配数、１９第２の浮動小数点数の指数部の
第１の分配数、２０第２の浮動小数点数の指数部の第
２の分配数、２１１２８ビット両方向シフタ、２２
６４ビット両方向シフタ、２３３２ビット両方向シフ
タ、２４１６ビット両方向シフタ、２５８ビット両方
向シフタ、２６４ビット両方向シフタ、２７２ビッ
ト両方向シフタ、２８１ビット両方向シフタ、２９、
３０、３１、３２、３３、３４、３５、３６第１およ
び第２の浮動小数点数の指数部の桁のビットデータの
組、３７第１の両方向バレルシフタ、３８エンコー
ダ、３９エンコーダの出力、４０第１の行方向バレ
ルシフタの出力、４１第２の両方向バレルシフタ、４
２エンコーダ、４３エンコーダの出力、２０１マ
ルチプレクサ、２０２マルチプレクサの第１の入力、２
０３マルチプレクサの第２の入力、２０４マルチプレ
クサの第３の入力、２０５マルチプレクサの出力、２
１１、２１２、２１３、２１４インバータ、２２１、
２２２、２２３、２２４、２２５、２２６トランスミ
ッションゲート。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/00 G06F 7/50

Claims

(57)【特許請求の範囲】

【請求項１】２進数で表わされた第１から第４の数に
対し、第１の数から第２の数を引いた差の値に基づき、
第３または第４の数の一方の桁をシフトする機能を備え
たシフト装置であって、前記第１から第４の数を各々記憶・保持する手段と、前記第３または第４の数の一方を入力として受取って、
順次シフトさせる、直列に接続された２以上のシフト手
段を備え、前記シフト手段は各々、シフトされる数値が入力される第１の入力端と、前記第１および第２の数の対応する各桁のビットデータ
の対が、少なくとも１対入力される第２の入力端と、前記ビットデータの各々の対において、その差を冗長２
進数とみなした場合に、前記第２の入力端に入力された
少なくとも１対のビットデータの差で表現され得るシフ
ト量をそれぞれ有し、前記第２の入力端の入力データに
よって選択される、複数の固定ビット量シフト手段と、前記選択された固定ビット量シフト手段の１つによる、
前記第１の入力からの入力数値のシフト結果を出力する
出力端とを含む、シフト装置。
【請求項２】前記第１および第２の数は、ｎ桁の２進
数であり、前記シフト手段は、ｎ個が直列に接続したものであっ
て、前記シフト手段の第ｉ番目のものは、シフトする数値が入力される第１の入力端と、前記第１の数の第ｉ桁目のビットデータａ_iおよび前記
第２の数の第ｉ桁目のビットデータｂ_iの対（ａ_i、ｂ
_i）が入力する第２の入力端と、前記固定ビット量シフト手段とを備え、前記固定ビット量シフト手段は、入力した数値を２^i-1
ビット分第１の方向へシフトする第１の固定ビット量シ
フト手段と、シフトを行なわない第２の固定ビット量シフト手段と、２^i-1ビット分第２の方向へシフトする第３の固定ビッ
ト量シフト手段とを含み、前記出力端とをさらに備える、請求項１記載のシフト装
置。
【請求項３】２進数で表わされた第１から第４の数に
対し、第１の数から第２の数を引いた差の値に基づき、
第３あるいは第４の数の一方の桁をシフトする機能を備
えたシフト装置であって、前記第１から第４の数を各々記憶・保持する手段と、前記第３あるいは第４の数の一方を入力とし、順次シフ
トさせる直列に接続された２以上のシフト手段を備え、前記シフト手段は各々、シフトする数値が入力される第１の入力端と、シフト量に対応する数値が入力される第２の入力端と、前記第１および第２の数の対応する各桁のビットデータ
の対が、少なくとも２対入力され、この各ビットデータ
の対において、その差を冗長２進数とみなした場合に表
現され得るシフト量をエンコードする手段と、前記エンコード手段により生じ得るシフト量にそれぞれ
対応する固定ビット量シフト手段と、前記エンコード手段のエンコード結果に対応する固定ビ
ット量シフト手段による前記第１の入力端からの入力数
値のシフト結果を出力する出力端とを含む、シフト装
置。
【請求項４】２進数で表わされた第１から第４の数に
対し、第１の数から第２の数を引いた差の値に基づき、
第３および第４の数の桁をシフトする機能を備えたシフ
ト装置であって、前記第１から第４の数を各々記憶・保持する手段と、前記第１および第２の数の対応する各桁のビットデータ
の対を第１および第２のグループに分配する手段と、前記第３の数を入力とし、直列に接続して順次シフトさ
せる２以上のシフト手段の第１のグループを備え、前記第１のグループのシフト手段の各々は、シフトする数値が入力される第１の入力端と、前記第１および第２の数の対応する各桁のビットデータ
の対の第１のグループのうちの少なくとも１つの対が入
力される第２の入力端と、前記第２の入力端に入力するビットデータの各々の対に
おいて、その差を冗長２進数とみなした場合に各々の対
で表現され得るシフト量にそれぞれ対応し、前記シフト量が正のとき、第１の方向へ前記シフト量が負のとき、第２の方向へ桁シフトを行なう固定ビット量シフト手段と、前記第２の入力の入力データに対応して選択された前記
固定ビット量シフト手段の１つによる、前記第１の入力
からの入力数値のシフト結果を出力する出力端とを含
み、前記第４の数を入力とし、直列に接続して順次シフトさ
せる２以上のシフト手段の第２のグループをさらに備
え、前記第２のグループのシフト手段の各々は、前記第１の
グループのシフト手段とは、シフト量の正負とシフト方
向の対応が逆となっている、シフト装置。
【請求項５】前記第１の数は、第１の浮動小数点数の
指数部であり、前記第２の数は、第２の浮動小数点数の
指数部であり、前記第３の数は、第１の浮動小数点数の
仮数部であり、前記第４の数は、第２の浮動小数点数の
仮数部である、請求項１から４までのいずれかに記載の
シフト装置。