JP2000259394A - 浮動小数点乗算器 - Google Patents

Abstract

(57)【要約】 【課題】 浮動小数点データの仮数部の乗算動作に並行
してスティッキービットを生成することにより、高速に
浮動小数点乗算を行う浮動小数点乗算器を提供する。 【解決手段】 浮動小数点データの仮数部Ｍ０及びＭ１
は乗算アレイ１への入力と同時に零計数手段４−１及び
４−２への入力となる。零計数手段４−１及び４−２に
て、仮数部Ｍ０及びＭ１の最下位ビットから１が現れる
までの０の個数をカウントし、仮数部Ｍ０及びＭ１の零
計数結果を加算器５にて加算する。比較回路６にて加算
器５の加算結果と定数とを比較し、加算器５の加算結果
より定数の方が大きければスティッキービットとして１
を出力し、加算器５の加算結果より定数の方が小さい、
または等しければスティッキービットとして０を出力す
る。これにより、乗算アレイ１と仮数部加算器２を経由
した結果を用いずにスティッキービットを生成できるた
め浮動小数点乗算の結果を高速に求めることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は浮動小数点乗算器に
関し、特に浮動小数点データの仮数部の乗算動作に並行
してスティッキービットを生成することにより、高速に
浮動小数点乗算を行う乗算器に関する。

【０００２】

【従来の技術】従来、浮動小数点乗算器は図２に示すよ
うに、指数部加算器３と、乗算アレイ１と、仮数部加算
器２と、論理和回路８と、丸め桁合わせ回路７とを有し
て構成されていた。この構成における動作は、まず前処
理段階で切り出された浮動小数点データの指数部Ｅ０及
びＥ１を指数部加算器３により加算し、浮動小数点デー
タのｍ（正の整数）ビットの仮数部Ｍ０及びＭ１を乗算
アレイ１に入力して乗算を行い、乗算アレイ１の２出力
Ａ及びＢを仮数部加算器２にて加算することにより（２
ｍ−１）ビットの仮数部乗算結果Ｃを得る。仮数部加算
器２の出力のうち、切り捨てられる下位（ｍ−１）ビッ
トＪの総論理和Ｓ’を論理和回路８で求める。丸め桁合
わせ回路７は、この総論理和Ｓ’を制御信号として指数
部加算器３の出力Ｄと仮数部加算器２の出力の上位ｍビ
ットＣから、浮動小数点乗算器の出力Ｉを出力するとい
うものであった。この構成において、丸め桁合わせ回路
７が必要とする仮数部加算器の出力は、上位ｍビットＣ
と、切り捨てられた下位（ｍ−１）ビットＪの総論理和
Ｓ’で示されるスティッキービットである。この総論理
和Ｓ’は、乗算が完全に終了してからでないと求められ
ない。従って、従来の浮動小数点乗算器の全遅延時間
は、前処理＋仮数部乗算＋総論理和Ｓ’の算出＋丸め桁
合わせ、となり、この総論理和Ｓ’を求める時間が従来
の浮動小数点乗算器における最大遅延経路のうちの一つ
となっていた。乗算の終了を待たずに論理和回路への入
力を得る方法としては、例えば特開平２−２２４１２１
号公報には、図３に示すように乗算アレイ１００、加算
器１０１による仮数部データの乗算回路と並列に設けた
零計数手段１０３、演算手段１０４及び論理和回路１０
５によりスティッキービットを求める技術が記載されて
いる。零計数手段１０３、演算手段１０４を通過した結
果を論理和回路１０５への入力とすることにより、仮数
部データの乗算回路の出力を待たずに総論理和を求める
動作を開始する。

【０００３】

【発明が解決しようとする課題】しかし、この従来技術
は、次のような問題点があった。すなわち問題点は、ス
ティッキービット生成に要する時間が大きい、というこ
とである。スティッキービット生成は、浮動小数点乗算
器の全遅延時間のうちの１工程を占めているため、ステ
ィッキービット生成に時間がかかると浮動小数点乗算器
全体としての演算速度が低くなってしまう。その理由
は、論理和回路にて用いる制御信号に仮数部データの乗
算回路からの出力を経由する信号を使用していることに
ある。これに対し、特許２６７６４１０には仮数部デー
タの乗算回路からスティッキービットを生成する技術で
はなく、被乗数仮数部データと乗数仮数部データとを入
力して、それぞれの最下位ビットから１が現れるまでの
０の個数をカウントする零計数手段による技術が公開さ
れている。本発明もまた零計数手段により問題点を解決
する浮動小数点乗算器を提供する。

【０００４】

【課題を解決するための手段】本発明における浮動小数
点乗算器は、浮動小数点データの仮数部の乗算動作に並
行してスティッキービットを生成することにより、高速
に浮動小数点乗算を行うものである。 図１において、
浮動小数点データの仮数部Ｍ０及びＭ１は乗算アレイ１
への入力と同時に零計数手段４−１及び４−２への入力
となる。零計数手段４−１及び４−２にて、仮数部Ｍ０
及びＭ１の最下位ビットから１が現れるまでの０の個数
をカウントし、仮数部Ｍ０及びＭ１の零計数結果を加算
器５にて加算する。比較回路６にて加算器５の加算結果
と定数とを比較し、加算器５の加算結果より定数の方が
大きければスティッキービットとして１を出力し、加算
器５の加算結果より定数の方が小さい、または等しけれ
ばスティッキービットとして０を出力する。これによ
り、乗算アレイ１と仮数部加算器２を経由した結果を用
いずにスティッキービットを生成できるため浮動小数点
乗算の結果を高速に求めることができる。請求項１に記
載の発明は、浮動小数点データの仮数部データの乗算動
作に並行して、仮数部データからスティッキービットを
直に生成することにより、丸め桁合わせ処理を行う浮動
小数点乗算器において、上記のスティッキービット生成
手段は、被乗数仮数部データと乗数仮数部データとを入
力して、それぞれの最下位ビットから１が現れるまでの
０の個数をカウントする２個の零計数手段と、上記２個
の零計数手段の零計数を加算する加算器と、上記加算器
の加算結果と定数とを比較し、加算器の加算結果より定
数の方が大きければスティッキービット＝１を出力し、
加算器の加算結果より定数の方が小さい、または等しけ
ればスティッキービット＝０を出力する比較回路と、を
具備することを特徴としている。請求項２に記載の発明
は、請求項１に記載の浮動小数点乗算器において、上記
被乗数仮数部データの桁数をｍ、上記乗数仮数部データ
の桁数をｍに設定したとき、上記比較回路で比較される
定数をｍ−１とすることを特徴としている。請求項３に
記載の発明は、被乗数仮数部データおよび乗数仮数部デ
ータのそれぞれの最下位ビットから１が現れるまでの０
の個数をカウントする２個の零計数手段と、上記２個の
零計数手段の零計数を加算する加算器と、上記加算器の
加算結果と定数とを比較し、加算器の加算結果より定数
の方が大きければスティッキービット＝１を出力し、加
算器の加算結果より定数の方が小さい、または等しけれ
ばスティッキービット＝０を出力する比較回路と、を具
備するスティッキービット生成手段と、被乗数仮数部デ
ータと乗数仮数部データとを入力して、両者の乗算によ
り部分積を算出し、複数の部分積を加算して２出力の部
分積を出力する乗算アレイと、上記２出力部分積を加算
し、仮数部加算結果を出力する仮数部加算器と、上記仮
数部加算器の出力のうち、切り捨てられる下位ビットの
総論理和を算出する論理和回路と、を具備するスティッ
キービット生成手段の両手段により生成されるスティッ
キービットを比較するチェック回路を有することを特徴
としている。

【０００５】

【発明の実施の形態】図１は本発明の実施例における浮
動小数点乗算器の構成例を示すブロック図である。乗算
アレイ１は、仮数部加算器２と接続され、前処理段階で
切り出された浮動小数点データのｍ（正の整数）ビット
の仮数部Ｍ０及びＭ１を入力として乗算を行い、２個の
部分積Ａ，Ｂを得る。乗算アレイ１の出力である２個の
部分積Ａ，Ｂの和が仮数部の乗算結果となる。仮数部加
算器２は、乗算器アレイ１と丸め桁合わせ回路７に接続
され、乗算アレイ１の出力である２個の部分積Ａ，Ｂを
入力として加算を行い、結果のうち有効桁となる上位ｍ
ビットＣを丸め桁合わせ回路７に出力する。指数部加算
器３は、丸め桁合わせ回路７と接続され、前処理段階で
切り出された浮動小数点データの指数部Ｅ０及びＥ１を
加算し、指数部加算結果Ｄを丸め桁合わせ回路７に出力
する。零計数手段４−１及び４−２は、加算器５と接続
され、仮数部Ｍ０及びＭ１の最下位ビットから１が現れ
るまでの０の個数をそれぞれカウントし、カウント結果
Ｆ及びＧを加算器５へ出力する。加算器５は、零計数手
段４−１及び４−２と比較回路６に接続され、零計数手
段４−１及び４−２の出力Ｆ及びＧを加算し、加算結果
Ｈを比較回路６へ出力する。比較回路６は、加算器５と
丸め桁合わせ回路７に接続され、加算器５の加算結果Ｈ
と、仮数部の有効桁ｍから１を減じた定数（ｍ−１）と
を比較し、結果をスティッキービットＳとして丸め桁合
わせ回路７へ出力する。丸め桁合わせ回路７は、仮数部
加算器２と指数部加算器３と比較回路６に接続され、比
較回路６からの出 力であるスティッキービットＳを制
御信号として指数部加算器３の出力Ｄと仮数部加算器２
の出力の上位ｍビットＣから浮動小数点乗算器の乗算結
果Ｉを出力する。

【０００６】図４は、本発明の実施例におけるｍ＝５２
の時の零計数手段４−１及び４−２の詳細な構成図であ
る。零計数手段４は、図５で示される零計数回路２０を
３段と、セレクタ２１及びセレクタ２２により構成され
る。零計数手段４は５２ビットの仮数部データの最下位
ビットをＭ０［００］、最上位ビットをＭ０［５１］と
して最下位ビットから４ビットずつ零計数回路２０へ入
力する。零計数回路２０は４ビットの入力に対し、最下
位ビットからの０の個数を３ビットの２進数として出力
する。出力の際に３ビットのうち最上位ビットのみ反転
する。１段目の零計数回路２０の出力のうち、最上位ビ
ットは次段の零計数回路２０への入力となり、下位２ビ
ットはセレクタ２１への入力となる。セレクタ２１は零
計数回路２０とセレクタ２２に接続され、零計数回路２
０の出力の下位２ビット４組を入力として、２段目の零
計数回路２０の出力の下位２ビットを制御信号として４
組のうちの１つを選択してセレクタ２２へ出力する。セ
レクタ２２はセレクタ２１と零計数回路２０に接続さ
れ、２段目の零計数回路２０の出力の下位２ビットとセ
レクタ２１の出力２ビットを合わせた４ビット４組を入
力として、３段目の零計数回路２０の出力の下位２ビッ
トを制御信号として４組のうちの１つを選択して出力す
る。３段目の零計数回路２０の出力の下位２ビットと、
セレクタ２２の出力４ビットを合わせた６ビットの結果
が、零計数手段４−１の出力Ｆとなる。かくして出力さ
れた零計数手段４−１の出力Ｆと、同様に出力された零
計数手段４−２の出力Ｇとを加算器５に入力して得られ
た出力Ｈと、定数ｍ−１とを比較してスティッキービッ
トＳが得られる。図６には出力Ｈに対応するスティッキ
ービットＳの値を示す（比較回路６によるスティッキー
ビットの決定は下記乗算器の動作で説明する）。

【０００７】図７は、本発明の実施例におけるｍ＝５２
の時の比較回路６の詳細な回路図である。ｍ＝５２の
時、比較回路６は加算器５の７ビットの出力Ｈ［６：
０］を入力として、定数（ｍ−１＝５１）との比較を行
い、定数（ｍ−１）がＨより大きい場合に１を出力す
る。

【０００８】次に図１の乗算器の動作について、図を参
照して説明する。浮動小数点データは、１ビットの符号
ビット、ｎ（正の整数）ビットの指数部Ｅ、ｍ（正の整
数）ビットの仮数部Ｍで構成され、前処理回路で切り出
される。浮動小数点データの乗算は、指数部の加算と仮
数部の乗算を行った後に、丸め及び桁合わせを行うこと
により結果を得ることができる。まず、前処理段階で切
り出された浮動小数点データの指数部Ｅ０及びＥ１を、
指数部加算器３により加算し、得られた指数部加算結果
Ｄを丸め桁合わせ回路７に出力する。前処理段階で切り
出された浮動小数点データのｍビットの仮数部Ｍ０及び
Ｍ１は、乗算アレイ１及び零計数手段４−１及び４−２
に入力される。乗算アレイ１は図８を参照すると、入力
された仮数部Ｍ０を被乗数、Ｍ１を乗数として、乗数の
各ビットに被乗数を乗じたもの（部分積と呼ぶ）を２進
数の筆算の形に並べ、これを加算することによって積を
求める。各部分積の加算には、図９に示すような全加算
器で構成される加算回路を用いることにより、ｍ個の部
分積を２個になるまで加算し、最終的に得られた２つの
部分積Ａ及びＢを仮数部加算器２に出力する。仮数部加
算器２は乗算アレイ１の２出力Ａ及びＢを加算し、ｍビ
ットの仮数部Ｍ１とＭ２の乗算結果として（２ｍ−１）
ビットの積を得る。この積のうち、仮数部有効桁である
上位ｍビットＣを丸め桁合わせ回路７へ出力する。な
お、切り捨てられる下位（ｍ−１）ビットの総論理和
を、スティッキービットとして丸めに用いるのが一般的
である。ここで切り捨てられる下位（ｍ−１）ビットが
全て０であればスティッキービットは０である。図８を
参照すると、仮数部Ｍ０とＭ１の積について下位ビット
から数えて１が現れるまでの０の個数は、仮数部Ｍ０と
Ｍ１それぞれの下位ビットから数えて１が現れるまでの
０の個数Ｆ及びＧの和Ｈに等しいことがわかる。そこで
仮数部Ｍ０及びＭ１の下位ビットから数えて１が現れる
までの０の個数Ｆ及びＧの和Ｈを求め、この値と切り捨
てられるビット数（ｍ−１）とを比較し、仮数部Ｍ０及
びＭ１の下位ビットから数えて１が現れるまでの０の個
数Ｆ及びＧの和Ｈの方が切り捨てられるビット数（ｍ−
１）より大きい、または等しい場合には、切り捨てられ
るビット中に１は存在しないため、スティッキービット
は０となり、切り捨てられるビット数（ｍ−１）の方が
大きければ、切り捨てられるビット中に１が存在するこ
とになり、スティッキービットは１となる。図１を参照
すると、零計数手段４−１及び４−２はそれぞれ仮数部
Ｍ０、Ｍ１の最下位ビットから数えて１が現れるまでの
０の個数をカウントし、カウント結果Ｆ及びＧをそれぞ
れ加算器５に入力する。図４に示されるｍ＝５２の時の
零計数手段４の構成図を参照すると、零計数手段４の内
部にて仮数部Ｍ０は最下位ビットをＭ０［００］とし
て、最下位ビットから４ビットずつ零計数回路２０へ入
力される。１段目の零計数回路２０にてそれぞれ４ビッ
トのうちの下位ビットからの０の個数をカウントし、３
ビットの２進数として出力（但し最上位ビットは反転し
て出力）する。最上位ビットは次段の零計数回路２０へ
の入力となり、下位２ビットはセレクタ２１への入力と
なる。２段目の零計数回路２０は、１段目の零計数回路
２０の出力の最上位ビットを入力として０の個数をカウ
ントし、３ビットの２進数として出力する。セレクタ２
１は１段目の零計数回路２０の出力の下位２ビット４組
を入力とし、２段目の零計数回路２０の出力の下位２ビ
ットを制御信号として４組のうちの１つを選択し、セレ
クタ２２へ出力する。３段目の零計数回路２０は、２段
目の零計数回路２０の出力の最上位ビットを入力として
０の個数をカウントし、３ビットの２進数として出力す
る。３ビットの出力のうち、最上位ビットは使用せず
（ｍが６４以下のため）、下位２ビットＦ［５］Ｆ
［４］がそれぞれ１０進数で３２、１６を表す仮数部Ｍ
０のカウント値となる。セレクタ２２は、２段目の零計
数回路２０の出力の下位２ビットとセレクタ２１の出力
２ビットを合わせた４ビット４組を入力とし、３段目の
零計数回路２０の出力の下位２ビットを制御信号として
４組のうちの１つを選択し出力する。セレクタ２２の４
ビット出力Ｆ［３］〜Ｆ［０］が、それぞれ１０進数で
８、４、２、１を表す仮数部Ｍ０のカウント値となる。
Ｆ［５］〜Ｆ［０］の６ビット出力が、仮数部５２ビッ
トの最下位ビットからの０のカウント値となる。なお、
図４を参照すると、零計数手段４が要する論理段数は最
大７段となる。加算器５はカウント結果Ｆ及びＧを加算
し、加算結果Ｈを比較回路６へ送出する。比較回路６は
加算結果Ｈと定数（ｍ−１）とを比較し、加算結果Ｈの
方が定数（ｍ−１）よりも大きい、または等しい場合に
スティッキービットＳとして０を出力し、定数（ｍ−
１）の方が大きければＳ＝１を出力する。ｍ＝５２の
時、加算結果Ｈは２進数７ビットで表され、この時の
（ｍ−１＝５１）との比較結果であるＳの真理値表は図
６の様に表される。図６をもとに比較回路６を回路図に
表したものが図７であり、最大５段の論理段数で実現し
ている。丸め桁合わせ回路７は、指数部加算器３からの
出力である指数部加算結果Ｄと仮数部加算器２からの出
力である仮数部加算結果Ｃと比較回路６からの出力であ
るスティッキービットＳを用いて、スティッキービット
Ｓを制御信号として指数部加算結果Ｄと仮数部加算結果
Ｃより乗算結果の出力Ｉを出力する。

【０００９】以上の様に仮数部を入力とする零計数手段
４と、零計数手段４の出力を入力とする加算器５と、加
算器５の出力を入力として定数と比較を行うことにより
スティッキービットを生成する比較回路６を設けたこと
により、仮数部の有効桁ｍ＝５２ビット時のスティッキ
ービット生成に要する工程は零計数手段４（論理段数７
段）＋加算器５（６ビット加算器）＋比較回路６（論理
段数５段）となり、これは、乗算アレイ１（論理積１段
＋全加算器２＊５段）＋仮数部加算器２（１０３ビット
加算器）＋論理和回路８（論理段数４段）による構成よ
りもスティッキービット生成を高速に実現することがで
きる。

【００１０】本発明の他の実施例について図面を参照し
て詳細に説明する。図１０を参照すると、仮数部加算器
２の出力Ｊを入力とする論理和回路８と、論理和回路８
の出力Ｓ’と比較回路６の出力Ｓを入力とするチェック
回路９が設けられている。仮数部加算器２の加算結果の
切り捨てられる下位（ｍ−１）ビットＪを論理和回路８
へ出力し、論理和回路８にてＪの総論理和Ｓ’を得る。
Ｓ’は従来の方式にて求められるスティッキービットで
あるため、このＳ’と比較回路６の出力であるスティッ
キービットＳとをチェック回路９にて比較することによ
り、仮数部より求めたスティッキービットＳが、乗算ア
レイ及び仮数部加算器を通過した仮数部乗算結果から求
めたスティッキービットＳ’と合致していることを確認
することができる。この実施例は、乗算アレイや仮数部
加算器等のハードウェア量の大きな回路を二重化せず
に、少ないハードウェア量でスティッキービットをチェ
ックできるという新たな効果を有する。

【００１１】

【発明の効果】以上説明したように、本発明によれば次
のような効果が期待できる。すなわち最大の効果は、浮
動小数点乗算器全体としての演算速度を高速化できると
いうことである。その理由は、乗算アレイと、乗算アレ
イの２つの出力を入力とする仮数部加算器とは別に、仮
数部を入力とする零計数手段と、零計数手段の出力を入
力とする加算器と、加算器の出力を入力として定数と比
較を行うことによりスティッキービットを生成する比較
回路を設けたことにより、切り捨てられた仮数部乗算結
果の下位ビットの総論理和を求めなくともスティッキー
ビットを得られるからである。

【図面の簡単な説明】

【図１】 本発明の浮動小数点乗算器の構成を示すブロ
ック図である。

【図２】 従来の浮動小数点乗算器の１実施例の構成を
示すブロック図である。

【図３】 従来のスティッキービット生成手段の１実施
例の構成を示すブロック図である。

【図４】 本発明の浮動小数点乗算器の零計数手段の構
成を示すブロック図である（浮動小数点データの仮数部
ビット桁数は５２）。

【図５】 本発明の零計数手段を構成する零計数回路の
回路図である。

【図６】 スティッキービットＳの真理値表である。

【図７】 スティッキービットＳの真理値表に基づく比
較回路の回路図である。

【図８】 ５桁の被乗数と５桁の乗数の乗算を筆算形式
に並べた図である。

【図９】 乗算アレイ用として、全加算器で構成される
加算回路のブロック図である。

【図１０】 本発明の浮動小数点乗算器の他の実施例の
構成を示すブロック図である。

【符号の説明】

１…乗算アレイ ２…仮数
部加算器 ３…指数部加算器 ４…零計
数手段 ５…加算器 ６…比較
回路 ７…丸め桁合わせ回路 ８…論理
和回路 １００…乗算アレイ １０１…
加算器 １０２…シフタ １０３…
零計数手段 １０４…演算手段 １０５…
論理和回路 ２０…零計数回路 ２１…セ
レクタ ２２…セレクタ ９…チェ
ック回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 浮動小数点データの仮数部データの乗算
   動作に並行して、仮数部データからスティッキービット
   を直に生成することにより、丸め桁合わせ処理を行う浮
   動小数点乗算器において、上記のスティッキービット生
   成手段は、 被乗数仮数部データと乗数仮数部データとを入力して、
   それぞれの最下位ビットから１が現れるまでの０の個数
   をカウントする２個の零計数手段と、 上記２個の零計数手段の零計数を加算する加算器と、 上記加算器の加算結果と定数とを比較し、加算器の加算
   結果より定数の方が大きければスティッキービット＝１
   を出力し、加算器の加算結果より定数の方が小さい、ま
   たは等しければスティッキービット＝０を出力する比較
   回路と、 を具備することを特徴とする浮動小数点乗算器。
2. 【請求項２】 上記被乗数仮数部データの桁数をｍ、上
   記乗数仮数部データの桁数をｍに設定したとき、上記比
   較回路で比較される定数をｍ−１とすることを特徴とす
   る請求項１に記載の浮動小数点乗算器。
3. 【請求項３】 被乗数仮数部データおよび乗数仮数部デ
   ータのそれぞれの最下位ビットから１が現れるまでの０
   の個数をカウントする２個の零計数手段と、 上記２個の零計数手段の零計数を加算する加算器と、 上記加算器の加算結果と定数とを比較し、加算器の加算
   結果より定数の方が大きければスティッキービット＝１
   を出力し、加算器の加算結果より定数の方が小さい、ま
   たは等しければスティッキービット＝０を出力する比較
   回路と、 を具備するスティッキービット生成手段と、 被乗数仮数部データと乗数仮数部データとを入力して、
   両者の乗算により部分積を算出し、複数の部分積を加算
   して２出力の部分積を出力する乗算アレイと、 上記２出力部分積を加算し、仮数部加算結果を出力する
   仮数部加算器と、 上記仮数部加算器の出力のうち、切り捨てられる下位ビ
   ットの総論理和を算出する論理和回路と、 を具備するスティッキービット生成手段の両手段により
   生成されるスティッキービットを比較するチェック回路
   を有することを特徴とする浮動小数点乗算器。