JPH10256503A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH10256503A
JPH10256503A JP9060800A JP6080097A JPH10256503A JP H10256503 A JPH10256503 A JP H10256503A JP 9060800 A JP9060800 A JP 9060800A JP 6080097 A JP6080097 A JP 6080097A JP H10256503 A JPH10256503 A JP H10256503A
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layer
electrode
semiconductor device
film
conductive film
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JP9060800A
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English (en)
Inventor
Makoto Matsushita
誠 松下
Yasushi Fujita
靖 藤田
Hiroaki Taki
浩章 瀧
Keiichirou Kashiwabara
慶一朗 柏原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Semiconductor Engineering Corp
Mitsubishi Electric Corp
Original Assignee
Renesas Semiconductor Engineering Corp
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 従来の半導体装置においては、キャパシタの
Ｐｔからなる上部電極に接続されるＡｌ配線を形成後、
熱処理を加えることでＡｌ配線と上部電極を構成するＰ
ｔとが反応し、キャパシタ及び金属配線の電気特性が劣
化するという問題があった。 【解決手段】 キャパシタの下部電極上にバリア層、ス
トッパ層、密着層を積層した構造とすることで、キャパ
シタの上部電極と、その上に形成される金属配線とが、
熱処理を加えた場合においても互いに反応しないよう
に、十分にバリア性を持たせる。また、Ａｌ配線を埋め
込みコンタクトを形成するためのコンタクトホールの開
口時にもオーエッチングを抑制でき、さらに、キャパシ
タの上部電極と、その上に積層される層間絶縁膜との密
着性を確保できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置内に
構成されるキャパシタと、このキャパシタの一方の電極
に接続されるプラグ（コンタクト）との接続状態を良好
にするための技術に関するものであり、良好な電気特性
を有する半導体装置の構造と、その半導体装置を得るた
めの製造方法に関するものである。
【０００２】
【従来の技術】次に、従来の技術である特開平５−９０
６０６号公報に開示された発明の概要について説明す
る。
【０００３】図１０は、特開平５−９０６０６号公報の
発明による半導体装置の断面図を示すものであり、半導
体基板１０１上の活性領域となる領域上にＭＯＳトラン
ジスタが形成され、半導体基板１０１上の不活性領域と
なる領域（ＬＯＣＯＳ（LOCal Oxidation of Silicon）
分離膜１０２が形成された領域）上には所定の絶縁膜を
介して、キャパシタが形成されている。このＭＯＳトラ
ンジスタは、半導体基板１０１の表面にチャネルとなる
領域を挟んでソース／ドレイン領域１０３ａ、１０３ｂ
を形成しており、チャネルとなる領域上にはゲート絶縁
膜１０４を介してゲート電極１０５が形成された状態と
なっている。
【０００４】またＬＯＣＯＳ分離膜１０２上には層間絶
縁膜１０６を介してキャパシタの下部電極１０７が形成
され、この下部電極１０７を覆うように強誘電体膜１０
８が積層されている。この強誘電体膜１０８の表面上
の、下部電極１０７に対向する位置に上部電極１０９が
形成され、この上部電極１０９上にはＴｉ、ＴｉＮから
なる金属膜１１０が成膜されている。また下部電極１０
７と上部電極１０９はいずれもＰｔにより構成されてい
る。
【０００５】金属膜１１０上を含む半導体基板１０１の
全面に積層された層間絶縁膜１１１の上にはソース／ド
レイン領域１０３ａ、１０３ｂに、それぞれと電気的に
接続されたＡｌ配線１１２、１１３が形成されている。
このＡｌ配線１１３は、層間絶縁膜１１１内に形成され
たコンタクト１１３ａを介して金属膜１１０の一方に接
続され、キャパシタの上部電極１０９とＭＯＳトランジ
スタのソース／ドレイン領域１０３ｂとを接続してい
る。
【０００６】このように形成された半導体装置において
は、キャパシタを構成する上部電極１０９とＡｌ配線１
１３との間にＴｉＮまたはＴｉからなる金属膜１１０を
設けたことにより、Ａｌ配線１１３を形成後に５００℃
程度の高温で熱処理を行っても、上部電極１０９を構成
するＰｔとＡｌ配線１１３のＡｌとが反応して、上部電
極１０９の膜質を劣化させることなく、信頼性の高い半
導体装置を得ることができた。
【０００７】しかし、従来の技術による半導体装置で
は、ソース／ドレイン領域１０３ｂとキャパシタの上部
電極１０９とを接続するためのＡｌ配線１１３を第二層
目の層間絶縁膜１１１上に積層する配置としているた
め、必然的にＡｌ配線１１３の配線抵抗が大きくなり、
さらに縦方向への半導体装置の寸法が大きくなっていた
ため、素子の微細化という面でも問題があった。またＭ
ＯＳトランジスタとキャパシタとをそれぞれ半導体基板
１０１表面の異なる位置に配置しなくてはならないた
め、横方向（半導体基板の一主面に対する水平方向）の
寸法の微細化にも限界があり、問題となっていた。
【０００８】
【発明が解決しようとする課題】この発明は上記のよう
な問題を解決するためになされたものであり、素子の微
細化に適応した構造を得、キャパシタの一方の電極に接
続される金属配線とＰｔ電極との熱処理時の反応を抑制
し、良好な電気特性の半導体装置を得ること、さらにそ
の製造方法を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明の請求項１に記
載の半導体装置は、半導体基板上に形成され、Ｐｔを主
成分とする物質からなる対向電極間に、高誘電体膜若し
くは強誘電体膜を配置したキャパシタを有し、少なくと
も上記対向電極のうち一方の電極と上記一方の電極に対
し電気的に接続されるＡｌ配線との間に、バリア層、ス
トッパ層、密着層が順次積層されてなる導電膜が配置形
成された半導体装置において、上記バリア層は、Ｔｉ
系、ＴｉＳｉx系、Ｔａ系、ＴａＳｉx系、Ｗ系、ＷＳｉ
x系の単体及び窒化物、酸化物、酸化窒化物若しくはＲ
ｕＯx（０≦ｘ≦２）のうちのいずれかから構成され、
上記ストッパ層は、Ｐｔ、Ｓｉ、Ｐｔ(1-x)Ｓｉx（０＜
ｘ＜１）、ＲｕＯx（０≦ｘ≦２）のうちから選ばれる
一つの物質からなる単層若しくは上記物質のうちから選
ばれる少なくとも二つの上記物質の積層から構成され、
上記密着層は、Ｔｉ系、ＴｉＳｉx系、Ｔａ系、ＴａＳ
ｉx系、Ｗ系、ＷＳｉx系の単体及び窒化物、Ｓｉ単体の
いずれかから構成されるものである。
【００１０】また、この発明の請求項２に記載の半導体
装置は、半導体基板上に形成され、Ｐｔを主成分とする
物質からなる対向電極間に、高誘電体膜若しくは強誘電
体膜を配置したキャパシタを有し、少なくとも上記対向
電極のうち一方の電極と上記一方の電極に対し電気的に
接続されるＡｌ配線との間に、バリア層、ストッパ層が
順次積層されてなる導電膜が配置形成された半導体装置
において、上記バリア層は、Ｔｉ系、ＴｉＳｉx系、Ｔ
ａ系、ＴａＳｉx系、Ｗ系、ＷＳｉx系の単体及び窒化
物、酸化物、酸化窒化物若しくはＲｕＯx（０≦ｘ≦
２）のうちのいずれかから構成され、上記ストッパ層
は、Ｓｉ、Ｐｔ(1-x)Ｓｉx（０＜ｘ＜１）のうちのいず
れかの単層の物質、若しくは上記物質のうちから選ばれ
る少なくとも２つの上記物質の積層で構成されるもので
ある。
【００１１】さらに、この発明の請求項３に記載の半導
体装置は、半導体基板上に形成され、Ｐｔを主成分とす
る物質からなる対向電極間に、高誘電体膜若しくは強誘
電体膜を配置したキャパシタを有し、少なくとも上記対
向電極のうち、他方の電極よりも広い平行面積を有する
一方の電極と上記一方の電極に対し電気的に接続される
Ａｌ配線との間に、Ｔｉ系、ＴｉＳｉx系、Ｔａ系、Ｔ
ａＳｉx系、Ｗ系、ＷＳｉx系の単体及び窒化物、酸化
物、酸化窒化物若しくはＲｕＯx（０≦ｘ≦２）のうち
のいずれかから構成されるバリア層を配置するものであ
る。
【００１２】また、この発明の請求項４に記載の半導体
装置は、半導体基板上に形成され、Ｐｔを主成分とする
物質からなる対向電極間に、高誘電体膜若しくは強誘電
体膜を配置したキャパシタを有し、少なくとも上記対向
電極のうち一方の電極と上記一方の電極に対し電気的に
接続されるＡｌ配線との間に、Ｓｉ単体からなる密着層
を配置するものである。
【００１３】さらに、この発明の請求項５に記載の半導
体装置は、半導体基板上に形成され、Ｐｔを主成分とす
る物質からなる対向電極間に、高誘電体膜若しくは強誘
電体膜を配置したキャパシタを有し、少なくとも上記対
向電極のうち一方の電極と上記一方の電極に対し電気的
に接続されるＡｌ配線との間に、ストッパ層、密着層が
順次積層されてなる導電膜が配置形成された半導体装置
において、上記ストッパ層は、ＲｕＯx（０≦ｘ≦２）
から構成され、上記密着層は、Ｔｉ系、ＴｉＳｉx系、
Ｔａ系、ＴａＳｉx系、Ｗ系、ＷＳｉx系の単体及び窒化
物、Ｓｉ単体のいずれかから構成されるものである。
【００１４】また、この発明の請求項６に記載の半導体
装置は、上記の請求項１、２、５に対応の手段に加え、
導電膜は、ＤＲＡＭ（Dynamic Random Access Memory）
メモリセルを構成するキャパシタの一方の電極と、上記
一方の電極に電気的に接続され、ＧＮＤ電位が供給され
るＡｌ配線との接続部に介在させるものである。
【００１５】さらに、この発明の請求項７に記載の半導
体装置は、上記の請求項１、２、５に対応の手段に加
え、導電膜は、ＤＲＡＭメモリセルを構成するキャパシ
タの一方の電極と、上記メモリセルを構成するＭＯＳ
（Metal Oxide Semiconductor）トランジスタの一方の
ソース／ドレイン電極の電位が供給されるＡｌ配線との
接続部に介在させるものである。
【００１６】また、この発明の請求項８に記載の半導体
装置は、上記の請求項１、２に対応の手段に加え、導電
膜を構成するストッパ層及び密着層がそれぞれＰｔ及び
Ｓｉにより構成される場合、若しくは上記ストッパ層が
Ｐｔ上にＳｉが積層された複数層から構成される場合、
上記Ｐｔ上に上記Ｓｉを成膜後、加えられる熱処理によ
って、上記Ｐｔと上記Ｓｉの一部若しくは全部が反応し
Ｐｔ(1-x)Ｓｉx（０＜ｘ＜１）となり、上記導電膜は上
記Ｐｔ(1-x)Ｓｉx（０＜ｘ＜１）を含む膜となるもので
ある。
【００１７】さらに、この発明の請求項９に記載の半導
体装置の製造方法は、半導体基板上に形成されＰｔを主
成分とする物質からなるキャパシタの一方の電極上に、
バリア層、ストッパ層、密着層が順次積層されてなる導
電膜を積層する工程、上記導電膜上に積層された層間絶
縁膜に対し、選択的に異方性エッチングを行い、少なく
とも上記導電膜の一部が露出する状態のコンタクトホー
ルを形成する工程、少なくとも上記コンタクトホール内
壁にバリアメタル層を介してＡｌを充填してコンタクト
を形成する工程、上記コンタクトの形成時に上記層間絶
縁膜上に積層されたＡｌに対してパターニングを行い、
上記一方の電極に電気的に接続するＡｌ配線を形成する
工程を含み、上記導電膜を構成する上記バリア層はＴｉ
系、ＴｉＳｉx系、Ｔａ系、ＴａＳｉx系、Ｗ系、ＷＳｉ
x系の単体及び窒化物、酸化物、酸化窒化物若しくはＲ
ｕＯx（０≦ｘ≦２）のうちのいずれかから構成し、上
記ストッパ層はＰｔ、Ｓｉ、Ｐｔ(1-x)Ｓｉx（０＜ｘ＜
１）、ＲｕＯx（０≦ｘ≦２）のうちから選ばれる一つ
の物質からなる単層若しくは上記物質のうちから選ばれ
る少なくとも２つの上記物質の積層で構成され、上記密
着層はＴｉ系、ＴｉＳｉx系、Ｔａ系、ＴａＳｉx系、Ｗ
系、ＷＳｉx系の単体及び窒化物、Ｓｉ単体のいずれか
から構成するものである。
【００１８】また、この発明の請求項１０に記載の半導
体装置の製造方法は、半導体基板上に形成されＰｔを主
成分とする物質からなるキャパシタの一方の電極上に、
ストッパ層、密着層が順次積層されてなる導電膜を積層
する工程、上記導電膜上に積層された層間絶縁膜に対
し、選択的に異方性エッチングを行い、少なくとも上記
導電膜の一部が露出する状態のコンタクトホールを形成
する工程、少なくとも上記コンタクトホール内壁にバリ
アメタル層を介してＡｌを充填してコンタクトを形成す
る工程、上記コンタクトの形成時に上記層間絶縁膜上に
積層されたＡｌに対してパターニングを行い、上記一方
の電極に対して電気的に接続されたＡｌ配線を形成する
工程を含み、上記導電膜のうち上記ストッパ層はＲｕＯ
x（０≦ｘ≦２）から構成し、上記密着層はＴｉ系、Ｔ
ｉＳｉx系、Ｔａ系、ＴａＳｉx系、Ｗ系、ＷＳｉx系の
単体及び窒化物、Ｓｉ単体のいずれかから構成するもの
である。
【００１９】さらに、この発明の請求項１１に記載の半
導体装置の製造方法は、半導体基板上に形成されＰｔを
主成分とする物質からなるキャパシタの一方の電極上
に、バリア層、ストッパ層が順次積層されてなる導電膜
を積層する工程、上記導電膜上に積層された層間絶縁膜
に対し、選択的に異方性エッチングを行い、少なくとも
上記導電膜の一部が露出する状態のコンタクトホールを
形成する工程、少なくとも上記コンタクトホール内壁に
バリアメタル層を介してＡｌを充填してコンタクトを形
成する工程、上記コンタクトの形成時に上記層間絶縁膜
上に積層されたＡｌに対してパターニングを行い、上記
一方の電極に対して電気的に接続されたＡｌ配線を形成
する工程を含み、上記導電膜のうち上記バリア層はＴｉ
系、ＴｉＳｉx系、Ｔａ系、ＴａＳｉx系、Ｗ系、ＷＳｉ
x系の単体及び窒化物、酸化物、酸化窒化物若しくはＲ
ｕＯx（０≦ｘ≦２）のうちのいずれかから構成し、上
記ストッパ層はＳｉ、Ｐｔ(1-x)Ｓｉx（０＜ｘ＜１）の
うちから選ばれる一つの物質からなる単層、若しくは上
記物質のうちから選ばれる少なくとも２つの上記物質の
積層で構成されるものである。
【００２０】また、この発明の半導体装置の製造方法
は、請求項９、１１に対応の手段に加え、導電膜を構成
するストッパ層及び密着層がそれぞれＰｔ及びＳｉによ
り構成される場合、若しくは上記ストッパ層がＰｔ上に
Ｓｉが積層された複数層から構成される場合、上記Ｐｔ
上に上記Ｓｉを成膜後、加えられる熱処理によって、上
記Ｐｔと上記Ｓｉの一部若しくは全部が反応しＰｔ
(1-x)Ｓｉx（０＜ｘ＜１）となり、上記導電膜は上記Ｐ
ｔ(1-x)Ｓｉx（０＜ｘ＜１）を含む膜となるものであ
る。
【００２１】
【発明の実施の形態】
実施の形態１．この発明の実施の形態１について説明す
る。図１（ａ）はこの発明による半導体装置の一断面を
示すものである。この半導体装置は、例えばＤＲＡＭの
メモリセル部分に適応する発明であり、このメモリセル
を構成するキャパシタの一方の電極と、これに接するＧ
ＮＤ電位に接続されたＡｌ配線との接合部において、後
の熱処理の際の加熱によっても互いに反応し、キャパシ
タ若しくは配線を構成する構成要素が劣化しないように
することを主な目的とするものである。
【００２２】図１（ａ）において符号１は半導体基板、
２は半導体基板１の表面に積層された層間絶縁膜、３は
半導体基板１の表面に選択的に形成された不純物領域で
あり、この不純物領域３は、例えばＭＯＳトランジスタ
のソース／ドレイン領域に相当する。さらに、４は層間
絶縁膜２内に、不純物領域３に当接するように形成され
たコンタクト、５は層間絶縁膜２上に、コンタクト４の
上部に接するように積層された拡散防止膜、６はキャパ
シタの構成要素であり、拡散防止膜５の上面に接して形
成されＰｔを主成分とする物質からなる下部電極、７は
下部電極６及び拡散防止膜５の断面に付着形成された絶
縁物質からなるサイドウォールを示している。
【００２３】また、８は下部電極６の表面を含む層間絶
縁膜２上に選択的に積層されたキャパシタを構成する強
誘電体若しくは高誘電体膜のいずれかからなる誘電体
膜、９はキャパシタの構成要素であり誘電体膜８の表面
上に積層されるＰｔを主成分とする物質からなる上部電
極を示している。さらに、この上部電極９の表面には、
この発明の特徴となる導電膜１０が積層された状態とな
っている。
【００２４】さらに、１１は導電膜１０の表面上を含む
層間絶縁膜２の表面上に積層された層間絶縁膜、１２は
層間絶縁膜１１上に形成されるＡｌ配線１４の一部で構
成され、層間絶縁膜１１内に、導電膜１０に接する状態
に形成されたＡｌコンタクトを示しており、少なくとも
導電膜１０に接する部分にはバリアメタル層１３が形成
されている。
【００２５】図１（ａ）内のＡｌコンタクト１２とキャ
パシタの上層配線９上に形成された導電膜１０との接合
部Ａの拡大図を図１（ｂ）に示す。図１（ｂ）に示すよ
うに、導電膜１０は３層構造からなる膜であり、その内
の１０ａはＡｌ配線１４と上部電極９との熱処理時の反
応を抑制するバリア層、１０ｂは熱処理時にＡｌ配線１
４と上部電極９とが反応した際の犠牲反応膜及びオーバ
ーエッチングストッパーの役割を果たすストッパ膜、１
０ｃはこの導電膜１０と層間絶縁膜２２との密着性を向
上させる密着層をそれぞれ示している。
【００２６】また、バリア層１０ａは、Ｔｉ系、ＴｉＳ
ｉx系、Ｔａ系、ＴａＳｉx系、Ｗ系、ＷＳｉx系の単体
及び窒化物、酸化物、酸化窒化物若しくはＲｕＯx（０
≦ｘ≦２）のうちのいずれかから構成されるものであ
り、さらにストッパ層１０ｂは、Ｐｔ、Ｓｉ、Ｐｔ
(1-x)Ｓｉx（０＜ｘ＜１）、ＰｔＳｉx（０≦ｘ≦
２）、ＲｕＯx（０≦ｘ≦２）（いずれの物質について
もｘは他の層との相互関係によって決まる数値であ
る。）のうちのいずれかから構成されるものであり、ま
た密着層１０ｃは、Ｔｉ系、ＴｉＳｉx系、Ｔａ系、Ｔ
ａＳｉx系、Ｗ系、ＷＳｉx系の単体及び窒化物、Ｓｉ単
体のいずれかから構成されるものである。
【００２７】その他、Ａｌコンタクト１２を構成するバ
リアメタル層１３は、ＴｉＮ／Ｔｉ（積層構造）膜、ま
たはＴｉＳｉxＮy（ｘ、ｙはいずれも他の層との相互関
係によって決まる数値である。）のうちのいずれかから
構成するものである。
【００２８】また、図１（ａ）は、半導体装置の１つの
メモリセルのうちの一部の断面図を示すものであるが、
キャパシタの上部電極９は水平方向に広がった構造とな
っており、複数個のキャパシタの下部電極に対して１つ
の上部電極が形成された状態となる。よって、上部電極
１０に接するように形成するＡｌ配線１４ａは、少なく
とも１つ形成しておくことで、この上部電極９を構成要
素とする複数のキャパシタの一方の電極をＧＮＤ電位と
することが可能であり、Ａｌコンタクト１２は、上部電
極９のどの部分に接続することも可能である。
【００２９】図１（ｃ）は、図１（ａ）のキャパシタと
Ａｌ配線との接続部が、メモリセルのどの部分に適応す
るかを示した図である。図１（ｃ）に示すように、ＤＲ
ＡＭのメモリセルは、ゲート電極とワード線（ＷＬ）と
が接続され、一方のソース／ドレイン電極にビット線
（ＢＬ）が接続されたの１つのＭＯＳトランジスタ１５
ａと、一方の電極がＧＮＤ電位点に接続され、対向電極
がＭＯＳトランジスタ１５ａの他方のソース／ドレイン
電極に接続されている。この構造のうち、キャパシタ１
５ｂのＧＮＤ電位側の電極とＡｌ配線との接続部（発明
適応箇所）に、この発明の技術を適用することで良好な
電気特性が得られる。
【００３０】次に、図１（ａ）、（ｂ）に示す半導体装
置の製造方法を図２（ａ）〜（ｄ）を参照して説明す
る。まず、図２（ａ）に示すように、半導体基板１の表
面のメモリセルとなる領域上に選択的にイオン注入若し
くは拡散によって不純物を注入若しくは拡散させ、不純
物領域３を形成する。次に、層間絶縁膜２となるＳｉＯ
2を被処理基板（半導体装置の未完成の状態のものを以
下、被処理基板と称する。）上に４０００Å程度の膜厚
となるように積層する。
【００３１】さらに、不純物領域３上の層間絶縁膜２に
対し、選択的にエッチングを行い、不純物領域３が少な
くとも一部露出するようにコンタクトホールを形成し、
このコンタクトホール内に導電物質を埋設することでコ
ンタクト４を形成する。次に、コンタクト４の表面に接
し、かつ層間絶縁膜２の表面上に拡散防止膜５となるＴ
ｉＮ系の物質を用いたバリアメタルを５００〜１０００
Å程度の膜厚となるように積層し、さらにこの拡散防止
膜５の表面上にキャパシタの下部電極６となるＰｔ単体
若しくはＰｔを主成分とする導電膜をスパッタリング法
を用いて５００〜２０００Å程度の厚さとなるように積
層する。
【００３２】次に、下部電極６となるＰｔを主成分とす
る導電膜及び拡散防止膜５となる導電膜のうち、コンタ
クト４上に位置する部分を含んだ所定の領域を残し、他
をエッチング除去する。その後、サイドウォール７とな
る絶縁膜を所定の膜厚となるように全面にＣＶＤ法によ
って積層し、次に異方性エッチングを行うことで上部電
極６及び拡散防止膜５の断面に付着した部分のみを残し
てサイドウォール７を形成する。
【００３３】次に、図２（ｂ）に示すように、キャパシ
タの下部電極６、サイドウォール７及び層間絶縁膜２の
表面に対し、例えばＢＳＴ（（Ba(1-x),Srx）TiO3）、
ＢａＴｉＯ3、ＳｒＴｉＯ3からなる高誘電体膜、ＰＺＴ
（Pb(Zr(1-x),Tix)O3）、ＰＬＴ（(Pb(1-x),Lax)Ti
O3）、ＰＬＺＴ（(Pb(1-x),Lax)(Zr(1-y),Tiy)O3）、Ｐ
ｂＴｉＯ3からなる強誘電体膜、またはＹ1系（Ｂｉ層
状）強誘電体膜、Ｔａ2Ｏ5（これらの構造式中のＸ、Ｙ
は適当な数値が当てはまる）のいずれかからなる誘電体
膜８を５００〜１０００Å程度の厚さとなるように積層
し、さらに上部電極９となるＰｔを主成分とする導電膜
を２００〜４００Å好ましくは３７０Å程度の厚さとな
るように積層する。
【００３４】その後、バリア層１０ａ、ストッパ層１０
ｂ、密着層１０ｃの３層構造である導電膜１０を順次積
層する。このバリア層１０ａとしては、例えばＴｉＳｉ
Ｎを１００Åの膜厚となるようにスパッタリング法によ
って積層し、またストッパ層１０ｂとしては、例えばＰ
ｔを２００〜４００Å好ましくは３００Åの膜厚となる
ようにスパッタリング法によって積層し、さらに、密着
層１０ｃとしては、例えばＴｉＮを５０〜１５０Å好ま
しくは７５Åの膜厚となるようにスパッタリング法によ
って積層する。
【００３５】次に、図２（ｃ）に示すように、導電膜１
０上に、所定の形状（パターニング後の上部電極９の形
状）のレジストパターンを形成し、これをエッチングマ
スクとして導電膜１０及び上部電極９、誘電体膜８に対
して順次異方性エッチングを行い、所定の形状の上部電
極９を得る。このとき、上部電極９の表面全面には導電
膜１０が積層された状態となる。次に、ここで用いたエ
ッチングマスクを除去する。その後、半導体基板１の全
面にＣＶＤ法等によってＳｉＯ2からなる層間絶縁膜１
１を４０００Å程度の厚さとなるように積層する。
【００３６】次に、図２（ｄ）に示すように、上部電極
９の上部であり、下部電極６上ではない領域上に位置す
るように、層間絶縁膜１１内にコンタクトホールを形成
し、このコンタクトホールの内壁及び層間絶縁膜１１の
表面上に、バリアメタル層１３及びＡｌ配線１４を順次
積層し、所定の形状にパターニングを行う。
【００３７】このバリアメタル層１３は、スパッタリン
グ法若しくはＣＶＤ法によって積層された、ＴｉＮ／Ｔ
ｉまたはＴｉＳｉxＮyからなる５００〜１０００Å程度
の膜厚の層であり、さらに、バリアメタル層１３の表面
上に積層されるＡｌ配線１４は、Ａｌをスパッタリング
法若しくはＣＶＤ法によって、コンタクトホール径が１
μｍ程度の場合に４０００〜６０００Å程度の膜厚とな
るように積層し、所定の形状となるように、写真製版と
異方性エッチングの処理を順次行い、パターニングする
ことで得られる。以上のような工程を経ることで図１
（ａ）、（ｂ）に示すような半導体装置を得ることが可
能となる。
【００３８】上記の半導体装置の製造過程における、コ
ンタクトホール形成時の図１（ａ）に示した領域Ａの拡
大図を図３に示す。この図３に示すように、コンタクト
ホール１２ａを形成する場合は、層間絶縁膜１１に対し
て異方性エッチングを行うと、エッチングストッパーと
なる導電膜１０のうち、密着層１０ｃ及びストッパ層１
０ｂの一部にまでエッチングされる場合がある。また、
導電膜１０として、例示した物質以外の物質の組み合わ
せを用いた場合では、密着層１０ｃの一部のみがエッチ
ングされ、他のストッパ層１０ｂ及びバリア層１０ａに
はエッチングが全く及ばない場合など、様々な場合があ
るが、複数の層からなる導電膜１０を形成したことによ
り、このコンタクトホール１２ａの開口の際にキャパシ
タを構成する上部電極９にまでエッチングが及ぶことを
抑制できる上、キャパシタ電極の膜厚が減少することを
抑制でき、また電極の膜質の劣化を抑制することも可能
である。
【００３９】また、上記の例では導電膜１０を構成する
バリア層１０ａとしてＴｉＳｉＮを積層した例を示した
が、膜厚７５ÅのＴｉＮを４５０℃で酸素雰囲気中にお
いて２０分程度の処理を行って得られるＴｉ(Ｏ)Ｎ膜
（一部が酸化されたチタンナイトライド膜であり、Ｔｉ
系の窒化酸化物に相当する膜）で構成することによって
も、上記の例のものと同様の効果を奏する図１（ａ）、
（ｂ）に示すような半導体装置を得ることが可能とな
る。
【００４０】さらに、この発明による半導体装置の例と
して、図１のように、キャパシタの下部電極６とＡｌコ
ンタクト１２が互いに重畳しないように配置された場合
を示したが、また別の例として、図４（ａ）に示すよう
に、キャパシタに接続するＡｌ配線１４ａ及びバリアメ
タル層１３ａから構成されるコンタクト１２ｂを、コン
タクト４の上部、また下部電極６の上部に配置すること
も可能であり、このように配置することによって、メモ
リセルが占める垂直方向の寸法を変化させることなく水
平方向の寸法の微細化が可能であり、より微細化された
半導体装置を得ることが可能である。
【００４１】また別の例として、図４（ｂ）に示すよう
な構造をとることも可能である。図４（ｂ）において、
符号３ａ、３ｂはＭＯＳトランジスタを構成するソース
／ドレイン領域、１４ｃはソース／ドレイン領域３ｂに
接続されたＡｌ配線、１６は半導体基板１の表面の不活
性領域に形成されたＬＯＣＯＳ分離膜、１７はソース／
ドレイン領域３ａ、３ｂ間に挟まれたチャネル領域上に
積層されたゲート絶縁膜、１８はゲート絶縁膜１７上に
形成されたゲート電極をそれぞれ示している。この図４
（ｂ）に示すように、ＭＯＳトランジスタの一方のソー
ス／ドレイン領域３ａに接続されたＡｌ配線１４ｂとキ
ャパシタの上部電極９との接続部にこの発明を適用し、
導電膜１０を介在させることも可能であり、同様の効果
を奏することは言うまでもない。
【００４２】また、図５に示すように、導電膜１０を成
膜しているため、コンタクトホール１２ａの開口と同時
に、メモリセル形成領域以外の領域に、層間絶縁膜１１
の表面から半導体基板１の表面までの深さのコンタクト
ホール１２ｃを開口する場合も、コンタクトホール１２
ａの底面部をオーバーエッチングすることなく、上部電
極９の膜厚を減少させず、良好な電気特性のキャパシタ
を得ることが可能である。
【００４３】また、この発明による半導体装置のうち、
不純物領域３とキャパシタの下部電極６とをコンタクト
４を介することで接続した構造をとっているものについ
ては、半導体基板１の表面に形成された不純物領域３と
下部電極６との電気的接続に必要となるのはコンタクト
４のみの短い配線である。これに対し、従来の技術とし
て例示した半導体装置の構造は、半導体基板の表面のソ
ース／ドレイン領域（不純物領域）とキャパシタの上部
電極を接続しているため、これらを接続する配線も発明
のものよりも長くなり配線抵抗が増大する上、その配線
の配置場所を確保しなくてはならないため、素子の高集
積化に適した構造になっていない。このことからも、こ
の発明による半導体装置の構造の方がより効率的な構造
であることが分かる。
【００４４】実施の形態２．次に、この発明の実施の形
態２について説明する。実施の形態１において説明した
半導体装置は、Ａｌコンタクト１２とキャパシタの上部
電極９との間に、バリア層１０ａ、ストッパ層１０ｂ、
密着層１０ｃからなる３層構造の導電膜１０を介在させ
ていた。しかし、この実施の形態２において説明する半
導体装置の導電膜１０はバリア層１０ａと、Ｓｉを含ん
だ物質からなるストッパ層１０ｂとの２層構造からなる
ことを特徴としている。
【００４５】図６に、実施の形態２の半導体装置の構造
の、Ａｌコンタクト１２と上部電極との接続部を含む領
域Ａの断面図を示す。この図６と、図１（ｂ）との相違
点は、上述した通り、導電膜１０に密着層１０ｃが含ま
れていないという点であり、また、ストッパ層１０ｂ
は、Ｓｉ、Ｐｔ(1-x)Ｓｉx（０＜ｘ＜１）（ｘは他の層
との相互関係によって決まる数値である。）から構成さ
れ、必ずＳｉを含んだ物質とするものである。
【００４６】図６の構造を含む半導体装置の他の構造は
実施の形態の図１（ａ）に示したもと導電膜１０の構成
以外は同様であり、その変形例である図４（ａ）、図４
（ｂ）に示したような構造をとることも可能である。ま
た、その製造方法は、実施の形態１において示した製造
方法と類似しており、実施の形態１において示した製造
方法のうちの密着層１０ｃの形成工程を含まず、例えば
ストッパ層１０ｂとしてＳｉを含むＰｔ(1-x)Ｓｉx（０
＜ｘ＜１）又はＳｉ単層からなる膜を成膜する方法に等
しい。
【００４７】この実施の形態２による半導体装置は、密
着層１０ｂがＳｉを含んだ膜から構成されているため
に、密着層１０ｃを形成していなくても、その上層の層
間絶縁膜１１との密着性を十分に確保できる。さらに、
ストッパ層１０ｂの本来の機能である、コンタクトホー
ル１２ａ開口時のエッチングストッパーとしての役割
と、熱処理時における犠牲反応膜としての役割、さら
に、バリア層１０ａの本来の役割である、Ａｌコンタク
ト１２とＰｔからなる上部電極９との、熱処理時におけ
る反応を抑制することが可能であり、良好な電気特性の
キャパシタを得ることが可能である。
【００４８】なお、上記の説明においては、実施の形態
１の場合と同様に、一例としてＤＲＡＭメモリセルを構
成するキャパシタとＧＮＤ電位点に接続されるＡｌ配線
との接続部である、ＡｌとＰｔとの間に導電膜１０を配
置したが、例えば、従来の技術にあるように、ＭＯＳト
ランジスタの一方の電極に接続されたＡｌ配線とキャパ
シタの一方の電極との接続部にこの発明を用いることも
可能であることは言うまでもない。
【００４９】実施の形態３．次に、この発明の実施の形
態３について説明する。実施の形態１では導電層１０は
３層構造の膜として、また実施の形態２では導電層１０
は２層構造の膜として形成していた。ここで説明する実
施の形態３の半導体装置の導電層１０は、バリア層１０
ａのみから構成されることを特徴としている。
【００５０】図７（ａ）と、この図７（ａ）中の領域Ａ
の拡大図である図７（ｂ）に実施の形態３の半導体装置
の断面図を示す。図において、既に用いた符号は同一符
号、若しくは相当部分を示しており、バリア層１０ａは
実施の形態１及び実施の形態２において構成要素として
用いられるバリア層１０ａと同じ物質であり、Ｔｉ系、
ＴｉＳｉx系、Ｔａ系、ＴａＳｉx系、Ｗ系、ＷＳｉx系
の単体、及び窒化物、酸化物、酸化窒化物若しくはＲｕ
Ｏx（０≦ｘ≦２）のうちのいずれかから構成されてい
る。
【００５１】上記のような構成の半導体装置の製造方法
は、実施の形態１において示した製造方法の、密着層１
０ｃ及びストッパ層１０ｂを形成しない製造方法に等し
い。
【００５２】この実施の形態３による半導体装置におい
ては、導電膜１０として、Ａｌコンタクト１２と、Ｐｔ
からなる上部電極９との間にバリア層１０ａを介在さ
せ、高温の熱処理を加えられた場合においても、Ａｌと
Ｐｔとの反応を抑制し、キャパシタを構成する電極の膜
質を劣化させることがない。従って良好な電気特性のキ
ャパシタを形成することが可能となる。
【００５３】また、この半導体装置は、上部電極９とＡ
ｌ配線１４との接続部のみではなく、上部電極９の全面
にバリア層１０ａを積層しているため、その表面に積層
される層間絶縁膜１１との密着性が向上している。バリ
ア層１０ａを構成する物質は、既に他の実施の形態にお
いて説明した密着層１０ｃを構成する物質と類似、若し
くは同一の性質を有しており、十分に密着層１０ｃとし
ての役割を兼ね備えた膜質を持つものである。
【００５４】この発明による半導体装置は、従来の技術
に示したメモリセルの構造と異なり、ＭＯＳトランジス
タのソース／ドレイン領域となる不純物領域３とキャパ
シタの下部電極６とが接続され、キャパシタの上部電極
９がＧＮＤ電位を供給するＡｌ配線１４と接続されてい
る構造をとることで、下部電極６と比較して広い面積を
持つ一続きの上部電極９を複数の下部電極６の対向電極
としている。従って、従来の構造では問題とされなかっ
た上部電極と、その上部に積層された層間絶縁膜１１と
の密着性を十分に確保することが必要となる。
【００５５】そこで、層間絶縁膜１１との密着性を向上
させるバリア層１０ａを設けることで、はがれの生じな
い良好な形状の半導体装置を得ることが可能になる。ま
た、上記のような構造のメモリセルとすることで、高集
積化も可能になっており、従来の技術に示された半導体
装置の構造と比較して、この発明に開示された技術の方
が半導体技術の進歩により適した構造であると言える。
【００５６】また、バリア層１０ａを設けたことで、熱
処理時においてもＡｌ配線１４を構成するＡｌと上部電
極９を構成するＰｔとの反応を抑制でき、キャパシタ電
極の膜質の劣化を抑制でき、良好な電気特性のキャパシ
タを得られるということは言うまでもない。
【００５７】実施の形態４．次に、この発明の実施の形
態４について説明する。既に説明した実施の形態３の半
導体装置の構造では、Ａｌコンタクト１２と上部電極９
との間に介在させてバリア層１０ａを設ける技術につい
て説明した。この実施の形態４では、既に説明した実施
の形態１において、密着層１０ｃとして例示したＳｉ単
体のみからなる導電膜１０をＡｌコンタクト１２と上部
電極９との間に介在させる技術について説明する。
【００５８】実施の形態４による半導体装置の構造は図
８に示す通りであり、図において、既に用いた符号のう
ち既に用いた符号と同一符号は同一、若しくは相当部分
を示しており、この実施の形態４においては、密着層１
０ｃは、Ｓｉ単体から構成されている。
【００５９】図８のように構成された半導体装置におい
ては、上部電極９と層間絶縁膜１１との間に密着層１０
ｃを介在させたことで両者の密着性を向上させることが
可能であり、さらに、この密着層１０ｃを設けること
で、Ａｌコンタクト１２とＰｔからなる上部電極９とを
直に接触させることがないため、熱処理時における両者
の反応を抑制でき、キャパシタ電極の膜質を良好に保つ
ことが可能となるという効果がある。
【００６０】なお、実施の形態１においては密着層１０
ｃとしてＳｉ単体の他に、Ｔｉ系、ＴｉＳｉx系、Ｔａ
系、ＴａＳｉx系、Ｗ系、ＷＳｉx系の単体及び窒化物を
開示したが、それらの物質については、実施の形態３に
おいて示したバリア層１０ａを構成する物質と全く同じ
物質であるため、この実施の形態４に適応する密着層１
０ｃの構成物質としてはＳｉ単体のみを示している。
【００６１】実施の形態５．次に、実施の形態５につい
て説明する。この実施の形態５の半導体装置と、実施の
形態１の半導体装置の図１（ａ）に示した断面構造とは
類似しており、この実施の形態５の半導体装置との相違
点は導電膜１０が、ＲｕＯx（０≦ｘ≦２）からなるス
トッパ膜１０ｄを含むという点にある。図１（ａ）に示
す半導体装置のＡｌコンタクト１２と上部電極９との接
続領域Ａの拡大図を図９（ａ）に示す。図９（ａ）にお
いて、既に説明した符号と同一符号は同一、若しくは相
当部分であり、３層構造の導電膜１０を構成する１つの
層であるストッパ膜１０ｄがＲｕＯx（０≦ｘ≦２）か
ら構成されている点に特徴がある。
【００６２】図９（ａ）に示す構造の半導体装置を得る
方法は、ストッパ膜１０ｄとしてＲｕＯxをスパッタリ
ング法若しくはＣＶＤ法によって成膜する工程以外は、
実施の形態１に示した製造工程と同様である。ＲｕＯx
（０≦ｘ≦２）からなるストッパ膜１０ｄは、Ａｌコン
タクト１２を形成するためのコンタクトホール開口時の
エッチングストッパーとして、またＡｌコンタクト１２
を形成後の高温（５００℃程度の温度）熱処理の際に、
Ａｌ配線１４を構成するＡｌと上部電極のＰｔとを反応
させないための犠牲反応膜としての役割を果たす性質を
持っている。
【００６３】この実施の形態５による半導体装置は、Ａ
ｌ配線１４を構成要素とするＡｌコンタクト１２とキャ
パシタのＰｔからなる上部電極９との間に、バリア膜１
０ａ、ＲｕＯx（０≦ｘ≦２）からなるストッパ膜１０
ｄ、密着層１０ｃを形成しているため、Ａｌ配線１４を
形成した後に高温熱処理を加えた場合においても、Ａｌ
とＰｔとの反応を抑制し、キャパシタ電極の膜質を劣化
させることなく、良好な電気特性の半導体装置を得るこ
とが可能となる。
【００６４】さらに、また上記の半導体装置の変形例と
して、図９（ｂ）に示すような半導体装置を形成するこ
とも有効である。この図９（ｂ）の構造は導電膜１０と
してストッパ膜１０ｄと密着層１０ｃを積層したもので
ある。このように、導電膜１０をストッパ層１０ｄと密
着層１０ｃにより形成した場合でも、ストッパ層１０ｄ
であるＲｕＯx（０≦ｘ≦２）が、バリア層としての性
質も兼ね備えているため、高温熱処理時においてもＡｌ
とＰｔとの反応を抑制し、キャパシタ電極の膜質が劣化
することはない。従って、ストッパ層１０ｄと密着層１
０ｃの２層構造の導電膜１０を構成する場合も、良好な
電気特性の半導体装置を得ることが可能である。
【００６５】また、上記の説明においては、キャパシタ
の上部電極９とＧＮＤ電位点に接続されたＡｌ配線１４
とが電気的に接続された構造の半導体装置について説明
したが、例えば、従来の技術に開示されたように、半導
体基板の表面に形成された不純物領域（ソース／ドレイ
ン領域）の電位が供給されるＡｌ配線とキャパシタの上
部電極とが接続された半導体装置の、Ａｌ配線と上部電
極との接続領域に、ＲｕＯx（０≦ｘ≦２）をストッパ
層として含む導電膜を介在させ、良好な電気特性の半導
体装置を得ることも可能である。
【００６６】実施の形態５の発明についても、キャパシ
タを構成する下部電極６とＡｌコンタクト１２が互いに
重畳していない状態の断面図を用いて説明を行ったが、
下部電極６上にＡｌコンタクト１２が配置されたような
構造の半導体装置を形成した場合、また不純物領域３と
キャパシタの上部電極とを接続するような構造の半導体
装置として形成した場合も同様の効果が得られることは
言うまでもない。
【００６７】実施の形態６．次に、この発明の実施の形
態６について説明する。既に説明した実施の形態１にお
いては導電膜１０を構成するストッパ層１０ｂがいずれ
も単層である例を示したが、この実施の形態６では、ス
トッパ層を複数層で構成する場合を示す。この実施の形
態６の半導体装置の構成は図１に示すものに類似してお
り、ストッパ層の構成のみが異なっている。
【００６８】導電膜１０の形成直後の図を図１０（ａ）
に示す。図１０（ａ）において、符号１２ｄはコンタク
ト（Ａｌコンタクト）形成位置を示しており、また符号
１９はＰｔ層１９ａとＳｉ層１９ｂを含むストッパ層を
それぞれ示している。このＰｔ層１９ａは２００〜４０
０Å好ましくは３００Å程度の膜厚に、Ｓｉ層１９ｂは
５００〜１０００Å好ましくは６００Å程度の膜厚とな
るように形成されている。この図に示すように、ストッ
パ層１９を積層後、高温熱処理を加えていない段階では
ストッパ層１９はＰｔ層１９ａとＳｉ層１９ｂの２層か
ら構成される。
【００６９】また上部電極９は２００〜４００Å好まし
くは３７０Å程度の膜厚のＰｔにより構成し、バリア層
１０ａは５０〜２００Å好ましくは７５Å程度の膜厚の
Ｔｉ(Ｏ)Ｎによって構成し、また密着層１０ｃは５０〜
１５０Å好ましくは７５Å程度の膜厚のＴｉＮにより構
成する。
【００７０】導電膜１０を形成後、Ａｌコンタクト１２
を形成した段階での、図１０（ａ）の領域Ｂの拡大図を
図１０（ｂ）〜（ｅ）に示す。コンタクトホール１２ａ
内にＡｌコンタクト１２を形成し、その上部にＡｌ配線
（図示せず）をパターニングするまでには少なくとも１
度は加えられる高温熱処理の際にＰｔ層１９ａとＳｉ層
１９ｂの接合面において両者が反応し、Ｐｔ(1 -x)Ｓｉx
層２０（０＜ｘ＜１）が形成され、ストッパ層１９はＰ
ｔ(1-x)Ｓｉx層２０を含む膜となる。
【００７１】このＰｔ(1-x)Ｓｉx層２０がとりうる配置
は４通りあり、半導体装置が完成した時にいずれの構造
となるかは半導体装置の他の構成、その製造方法に依存
し、微妙に変化する。Ｐｔ(1-x)Ｓｉx層２０の配置は、
図１０（ｂ）に示すように、Ｐｔ層１９ａの一部とＳｉ
層１９ｂの一部が反応し、未反応のＰｔ層１９ａ、Ｓｉ
層１９ｂに挟まれた状態にＰｔ(1-x)Ｓｉx層２０が形成
されるパターン、図１０（ｃ）に示すように、Ｐｔ層１
９ａ全部とＳｉ層１９ｂの一部が反応し、未反応のＳｉ
層１９ｂがＰｔ(1-x)Ｓｉx層２０上に残るパターン、図
１０（ｄ）に示すように、Ｐｔ層１９ａの一部とＳｉ層
１９ｂ全部が反応し、未反応のＰｔ層１９ａ上にＰｔ
(1-x)Ｓｉx層２０が配置されるパターン、図１０（ｅ）
に示すように、Ｐｔ層１９ａとＳｉ層１９ｂの全てが反
応し、Ｐｔ(1-x)Ｓｉx層２０のみがストッパ層として形
成されるパターンのうち、いずれかとなる。
【００７２】最終的に得られる構造が図１０（ｂ）〜
（ｅ）のいずれのものとなる場合も、その半導体装置の
製造過程において、実施の形態１の場合と同様にＡｌコ
ンタクト１２を良好な状態に形成することが可能であ
り、コンタクトホールの開口の際にキャパシタを構成す
る上部電極９にまでエッチングが及ぶことを抑制できる
上、キャパシタ電極の膜厚が減少することを抑制でき、
また電極の膜質の劣化を抑制することも可能であり、ス
トッパ層１９が最終的にＰｔ(1-x)Ｓｉx層２０を含む構
造となることによる不都合は全くないことが分かる。
【００７３】また、図１０においては、導電層１０の最
上層に密着層１０ｃを形成した例を示したが、密着層１
０ｃを形成せずに、導電膜１０をバリア層１０ａとスト
ッパ層１９のみから導電膜１０を構成することも可能で
ある。ストッパ層１９の表面は、図１０において示した
ように、Ｓｉ層１９ｂ若しくはＰｔ(1-x)Ｓｉx層２０に
より構成されるため、少なくともＳｉを含んでおり、上
層に積層されるシリコン酸化膜からなる絶縁膜との密着
性を十分に確保できるためである。
【００７４】実施の形態７．次に、この発明の実施の形
態７について説明する。実施の形態７による半導体装置
は、キャパシタを構成する一方の電極と、この電極に電
気的に接続されるＡｌ配線との間に介在させる導電膜１
０の最も良好な組み合わせの一例を示すものであり、半
導体装置の全体的な構造は図１に示すものと類似してい
る。図１１（ａ）は図１中の領域Ａの拡大図に相当して
おり、形成直後の高温熱処理を加えていない段階では、
導電膜１０はＴｉＳｉＮからなるバリア層１０ａと、そ
の上に積層されたＰｔからなるストッパ層１０ｂと、さ
らに上層に積層されたＳｉからなる密着層１０ｃの積層
構造をとっている。
【００７５】また導電膜１０を構成するそれぞれの構成
要素の膜厚は、バリア層１０ａが１００Å、ストッパ層
１０ｂが３００Å、密着層１０ｃが６００Å程度の膜厚
となるようにし、また導電膜１０の下層に配置される上
部電極はＰｔにより構成し、膜厚３７０Å程度膜厚とす
る。
【００７６】図１１（ａ）のような導電膜１０を形成し
た後、Ａｌコンタクト１２を形成するまでに、少なくと
も１度の高温熱処理が加えられ、このときストッパ層１
０ｂを構成するＰｔと、密着層１０ｃを構成するＳｉと
が反応し、それらの膜の一部若しくは全部がＰｔ(1-x)
Ｓｉx層２０となる。
【００７７】図１１（ａ）中の領域Ｂの半導体装置完成
時の（高温熱処理後の）構造は図１１（ｂ）〜（ｅ）に
示すパターンのいずれかとなる。まず図１１（ｂ）の場
合は、Ｐｔの一部とＳｉの一部が反応し、未反応のＰ
ｔ、Ｓｉに挟まれた状態にＰｔ(1-x)Ｓｉx層２０が配置
され、図１１（ｃ）の場合は、Ｐｔ全部とＳｉの一部が
反応し、未反応のＳｉがＰｔ(1-x)Ｓｉx層２０上に残る
状態となり、図１１（ｄ）の場合は、Ｐｔの一部とＳｉ
全部が反応し、未反応のＰｔ上にＰｔ(1-x)Ｓｉx層２０
が配置され、図１１（ｅ）の場合は、ＰｔとＳｉの全て
が反応し、Ｐｔ(1-x)Ｓｉx層２０のみがストッパ層１０
ｂ及び密着層１０ｃに対応する層として形成された状態
となる。
【００７８】なお、上記の４通りの構造のうち、最終的
にどの構造となるかは、導電膜１０を成膜後、どのよう
な構造を形成して、どのような処理が加えられるかによ
って微妙に変化する。以上、示したように、導電膜１０
のバリア層１０ａを１０００Åの厚さのＴｉＳｉＮで、
ストッパ層１０ｂを３００Åの厚さのＰｔで、密着層１
０ｃを６００Åの厚さのＳｉにより構成することで、コ
ンタクトホールの開口の際にキャパシタを構成する上部
電極９にまでエッチングが及ぶことを抑制できる上、キ
ャパシタ電極の膜厚が減少することを抑制でき、また電
極の膜質の劣化を抑制することも可能であり、最も良好
な電気特性の半導体装置を得ることが可能である。
【００７９】
【発明の効果】以下に、この発明の各請求項の効果につ
いて記載する。この発明の請求項１による半導体装置
は、Ａｌ配線とＰｔからなるキャパシタ電極との間にバ
リア層、ストッパ層、密着層からなる導電膜を配置する
ことによって、Ａｌ配線形成のためのコンタクトホール
開口の際のオーバーエッチングによるキャパシタ電極の
膜厚減少を抑制することができ、また、コンタクトホー
ル内にＡｌを埋め込んだ後の熱処理の際もＡｌとＰｔと
の反応を抑制することができ、良好な電気特性のキャパ
シタを得ることが可能となる。
【００８０】また、この発明の請求項２による半導体装
置は、Ａｌ配線とＰｔからなるキャパシタ電極との間に
バリア層、ストッパ層からなる導電膜を配置し、ストッ
パ層として、その上層に積層される層間絶縁膜との密着
性が高いＳｉを含む導電物質を用いたことによって、層
間絶縁膜との密着性を十分に保った状態とできる。また
Ａｌ配線形成のためのコンタクトホール開口の際のオー
バーエッチングによってキャパシタ電極の膜厚減少を抑
制し、コンタクトホール内にＡｌを埋め込んだ後の熱処
理の際のＡｌとＰｔとの反応を抑制することができ、良
好な電気特性のキャパシタを得ることが可能となる。
【００８１】さらに、この発明の請求項３による半導体
装置は、Ａｌ配線とＰｔからなるキャパシタ電極との間
にバリア層を配置することで、Ａｌ配線形成のためのコ
ンタクトホール開口の際のオーバーエッチングによって
キャパシタ電極の膜厚が減少することを抑制でき、ま
た、コンタクトホール内にＡｌを埋め込んだ後の熱処理
の際もＡｌとＰｔとの反応を抑制することができ、良好
な電気特性のキャパシタを得ることが可能となり、さら
に、バリア層を構成する物質は密着層と類似若しくは同
じ物質であるため、層間絶縁膜との密着性も十分に確保
できる。
【００８２】また、この発明の請求項４による半導体装
置は、Ａｌ配線とＰｔからなるキャパシタ電極との間に
Ｓｉ単体からなる密着層を配置することで、その上に積
層される層間絶縁膜との密着性を十分に確保することが
可能であり、ＡｌとＰｔとを直接密着させることがない
ため、熱処理時におけるＡｌとＰｔとの反応を抑制で
き、良好な電気特性のキャパシタを得ることが可能であ
る。
【００８３】さらに、この発明の請求項５による半導体
装置は、Ａｌ配線とＰｔからなるキャパシタ電極との間
に、バリア層とエッチングストッパ層及び犠牲反応膜と
しての性質を備えたＲｕＯx（０≦ｘ≦２）からなるス
トッパ層、密着層を順次積層した２層構造の導電膜を配
置したため、バリア層を形成することなく良好な電気特
性のキャパシタ電極を得ることが可能である。
【００８４】また、この発明の請求項６の発明による半
導体装置は、ＤＲＡＭメモリセルを構成するキャパシタ
のＧＮＤ電位を給電される側のＰｔからなる電極（上部
電極）と、この上部電極の上部に接続されるＧＮＤ電位
のＡｌ配線との接続部に導電膜を介在させることで、熱
処理を加えた場合もＰｔとＡｌが互いに反応することな
く、良好な電気特性のキャパシタを得ることが可能であ
り、また、ＧＮＤ電位点に接続される電極を上部電極と
するように配置することで、メモリセルの高集積化が可
能となる。
【００８５】さらに、この発明の請求項７の発明による
半導体装置は、ＤＲＡＭメモリセルを構成するキャパシ
タの一方のソース／ドレイン領域の電位を給電される側
のＰｔからなる電極（上部電極）と、この上部電極の上
部に接続される一方のソース／ドレイン領域の電位のＡ
ｌ配線との接続部に導電膜を介在させることで、熱処理
を加えた場合もＰｔとＡｌが互いに反応することなく、
良好な電気特性のキャパシタを得ることが可能である。
【００８６】また、この発明の請求項８の発明による半
導体装置は、形成直後の導電膜の構成にＰｔとＳｉの積
層構造を含む場合、半導体装置完成までに加えられる熱
処理によってＰｔとＳｉが反応し、Ｐｔ(1-x)Ｓｉxを形
成しても導電膜としての膜質は劣化することなく、Ａｌ
配線形成のためのコンタクトホール開口の際のオーバー
エッチングによるキャパシタ電極の膜厚減少を抑制する
ことができ、また、コンタクトホール内にＡｌを埋め込
んだ後の熱処理の際もＡｌとＰｔとの反応を抑制するこ
とができ、良好な電気特性のキャパシタを得ることが可
能となる。
【００８７】さらに、この発明の請求項９の発明による
半導体装置の製造方法によれば、キャパシタの上部電極
を形成後、バリア層、ストッパ層、密着層を順次積層し
て導電膜を形成するため、この導電膜上に積層された層
間絶縁膜内にコンタクトホールを形成する際に導電膜が
エッチングストッパーとなり、コンタクトホールの底面
下には少なくともバリア層が残る。よってコンタクトホ
ール内にＡｌを充填後、熱処理を行った場合でもＡｌと
Ｐｔとの間に介在するバリア層のため、両者が反応する
ことがなく、良好な電気特性のキャパシタを得ることが
可能となる。
【００８８】また、この発明の請求項１０による半導体
装置の製造方法によれば、キャパシタの上部電極を形成
後、ＲｕＯx（０≦ｘ≦２）からなるストッパ層、密着
層を順次積層して導電膜を形成し、次に、この導電膜上
に積層された層間絶縁膜内にコンタクトホールを形成す
る際に導電膜がエッチングストッパーとなり、コンタク
トホールの底面下には少なくともストッパ層が残る状態
となる。ＲｕＯxからなるストッパ層はバリア性を有し
ており、コンタクトホール内にＡｌを充填後、熱処理を
行った場合でもＡｌと上部電極を構成するＰｔとが反応
することがなく、良好な電気特性のキャパシタを得るこ
とが可能となる。
【００８９】さらに、この発明の請求項１１の発明によ
る半導体装置の製造方法によれば、キャパシタの上部電
極を形成後、バリア層、Ｓｉを含むストッパ層を順次積
層して導電膜を形成し、次に、この導電膜上に積層され
た層間絶縁膜内にコンタクトホールを形成する際に導電
膜がエッチングストッパーとなり、コンタクトホールの
底面下には少なくともバリア層が残る状態となるため、
コンタクトホール内にＡｌを充填後、熱処理を行った場
合でもＡｌと上部電極を構成するＰｔとが反応すること
がなく、良好な電気特性のキャパシタを得ることが可能
となり、またストッパ層がＳｉを含んだ物質から構成さ
れるため、上層のＳｉＯ2から構成される層間絶縁膜と
の密着性も十分に確保することが可能となる。
【００９０】また、この発明の請求項１２の発明による
半導体装置の製造方法によれば、形成直後の導電膜の構
成にＰｔとＳｉの積層構造を含む場合、半導体装置完成
までに加えられる熱処理によってＰｔとＳｉが反応し、
Ｐｔ(1-x)Ｓｉxを形成しても導電膜としての膜質は劣化
することなく、Ａｌ配線形成のためのコンタクトホール
開口の際のオーバーエッチングによるキャパシタ電極の
膜厚減少を抑制することができ、また、コンタクトホー
ル内にＡｌを埋め込んだ後の熱処理の際もＡｌとＰｔと
の反応を抑制することができ、良好な電気特性のキャパ
シタを得ることが可能となる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１の半導体装置を示す
ものである。
【図２】 この発明の実施の形態１の製造フローを示す
ものである。
【図３】 この発明の実施の形態１の半導体装置を示す
ものである。
【図４】 この発明の実施の形態１の半導体装置を示す
ものである。
【図５】 この発明の実施の形態１の半導体装置を示す
ものである。
【図６】 この発明の実施の形態２の半導体装置を示す
ものである。
【図７】 この発明の実施の形態３の半導体装置を示す
ものである。
【図８】 この発明の実施の形態４の半導体装置を示す
ものである。
【図９】 この発明の実施の形態５の半導体装置を示す
ものである。
【図１０】 この発明の実施の形態６の半導体装置を示
すものである。
【図１１】 この発明の実施の形態７の半導体装置を示
すものである。
【図１２】 従来の技術を示す図である。
【符号の説明】
１．半導体基板 ２、１１．層間絶縁膜 ３．不純物領域 ４、１２ｂ．コンタクト ５．拡散防止膜 ６．下部電極 ７．サイドウォール ８．誘電体膜 ９．上部電極 １０．導電膜 １０ａ．バリア層 １０ｂ、１０ｄ、１９．ストッパ層 １０ｃ．密着層 １２．Ａｌコンタクト １２ａ、１２ｃ．コンタクトホール １２ｄ．コンタクト形成領域 １３、１３ａ．バリアメタル層 １４、１４ａ．Ａｌ配線 １５ａ．ＭＯＳトランジスタ １５ｂ．キャパシタ １６．ＬＯＣＯＳ分離膜 １７．ゲート絶縁膜 １８．ゲート電極 １９ａ．Ｐｔ層 １９ｂ．Ｓｉ層 ２０．Ｐｔ(1-x)Ｓｉx層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/10 ６２１Ｂ 21/822 (72)発明者 藤田 靖 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 (72)発明者 瀧 浩章 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 (72)発明者 柏原 慶一朗 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成され、Ｐｔを主成分
    とする物質からなる対向電極間に、高誘電体膜若しくは
    強誘電体膜を配置したキャパシタを有し、少なくとも上
    記対向電極のうち一方の電極と上記一方の電極に対し電
    気的に接続されるＡｌ配線との間に、バリア層、ストッ
    パ層、密着層が順次積層されてなる導電膜が配置形成さ
    れた半導体装置において、上記バリア層は、Ｔｉ系、Ｔ
    ｉＳｉx系、Ｔａ系、ＴａＳｉx系、Ｗ系、ＷＳｉx系の
    単体及び窒化物、酸化物、酸化窒化物若しくはＲｕＯx
    （０≦ｘ≦２）のうちのいずれかから構成され、上記ス
    トッパ層は、Ｐｔ、Ｓｉ、Ｐｔ(1-x)Ｓｉx（０＜ｘ＜
    １）、ＲｕＯx（０≦ｘ≦２）のうちから選ばれる一つ
    の物質からなる単層若しくは上記物質のうちから選ばれ
    る少なくとも二つの上記物質の積層から構成され、上記
    密着層は、Ｔｉ系、ＴｉＳｉx系、Ｔａ系、ＴａＳｉ
    x系、Ｗ系、ＷＳｉx系の単体及び窒化物、Ｓｉ単体のい
    ずれかから構成されることを特徴とする半導体装置。
  2. 【請求項２】 半導体基板上に形成され、Ｐｔを主成分
    とする物質からなる対向電極間に、高誘電体膜若しくは
    強誘電体膜を配置したキャパシタを有し、少なくとも上
    記対向電極のうち一方の電極と上記一方の電極に対し電
    気的に接続されるＡｌ配線との間に、バリア層、ストッ
    パ層が順次積層されてなる導電膜が配置形成された半導
    体装置において、上記バリア層は、Ｔｉ系、ＴｉＳｉx
    系、Ｔａ系、ＴａＳｉx系、Ｗ系、ＷＳｉx系の単体及び
    窒化物、酸化物、酸化窒化物若しくはＲｕＯx（０≦ｘ
    ≦２）のうちのいずれかから構成され、上記ストッパ層
    は、Ｓｉ、Ｐｔ(1-x)Ｓｉx（０＜ｘ＜１）のうちのいず
    れかの単層の物質、若しくは上記物質のうちから選ばれ
    る少なくとも２つの上記物質の積層で構成されることを
    特徴とする半導体装置。
  3. 【請求項３】 半導体基板上に形成され、Ｐｔを主成分
    とする物質からなる対向電極間に、高誘電体膜若しくは
    強誘電体膜を配置したキャパシタを有し、少なくとも上
    記対向電極のうち、他方の電極よりも広い平行面積を有
    する一方の電極と上記一方の電極に対し電気的に接続さ
    れるＡｌ配線との間に、Ｔｉ系、ＴｉＳｉx系、Ｔａ
    系、ＴａＳｉx系、Ｗ系、ＷＳｉx系の単体及び窒化物、
    酸化物、酸化窒化物若しくはＲｕＯx（０≦ｘ≦２）の
    うちのいずれかから構成されるバリア層を配置すること
    を特徴とする半導体装置。
  4. 【請求項４】 半導体基板上に形成され、Ｐｔを主成分
    とする物質からなる対向電極間に、高誘電体膜若しくは
    強誘電体膜を配置したキャパシタを有し、少なくとも上
    記対向電極のうち一方の電極と上記一方の電極に対し電
    気的に接続されるＡｌ配線との間に、Ｓｉ単体からなる
    密着層を配置することを特徴とする半導体装置。
  5. 【請求項５】 半導体基板上に形成され、Ｐｔを主成分
    とする物質からなる対向電極間に、高誘電体膜若しくは
    強誘電体膜を配置したキャパシタを有し、少なくとも上
    記対向電極のうち一方の電極と上記一方の電極に対し電
    気的に接続されるＡｌ配線との間に、ストッパ層、密着
    層が順次積層されてなる導電膜が配置形成された半導体
    装置において、上記ストッパ層は、ＲｕＯx（０≦ｘ≦
    ２）から構成され、上記密着層は、Ｔｉ系、ＴｉＳｉx
    系、Ｔａ系、ＴａＳｉx系、Ｗ系、ＷＳｉx系の単体及び
    窒化物、Ｓｉ単体のいずれかから構成されることを特徴
    とする半導体装置。
  6. 【請求項６】 導電膜は、ＤＲＡＭ（Dynamic Random A
    ccess Memory）メモリセルを構成するキャパシタの一方
    の電極と、上記一方の電極に電気的に接続され、ＧＮＤ
    電位が供給されるＡｌ配線との接続部に介在させること
    を特徴とする請求項１、２、５のいずれか一項記載の半
    導体装置。
  7. 【請求項７】 導電膜は、ＤＲＡＭメモリセルを構成す
    るキャパシタの一方の電極と、上記メモリセルを構成す
    るＭＯＳ（Metal Oxide Semiconductor）トランジスタ
    の一方のソース／ドレイン電極の電位が供給されるＡｌ
    配線との接続部に介在させることを特徴とする請求項
    １、２、５のいずれか一項記載の半導体装置。
  8. 【請求項８】 導電膜を構成するストッパ層及び密着層
    がそれぞれＰｔ及びＳｉにより構成される場合、若しく
    は上記ストッパ層がＰｔ上にＳｉが積層された複数層か
    ら構成される場合、上記Ｐｔ上に上記Ｓｉを成膜後、加
    えられる熱処理によって、上記Ｐｔと上記Ｓｉの一部若
    しくは全部が反応しＰｔ(1-x)Ｓｉx（０＜ｘ＜１）とな
    り、上記導電膜は上記Ｐｔ(1-x)Ｓｉx（０＜ｘ＜１）を
    含む膜となることを特徴とする請求項１、２のいずれか
    一項記載の半導体装置。
  9. 【請求項９】 半導体基板上に形成されＰｔを主成分と
    する物質からなるキャパシタの一方の電極上に、バリア
    層、ストッパ層、密着層が順次積層されてなる導電膜を
    積層する工程、上記導電膜上に積層された層間絶縁膜に
    対し、選択的に異方性エッチングを行い、少なくとも上
    記導電膜の一部が露出する状態のコンタクトホールを形
    成する工程、少なくとも上記コンタクトホール内壁にバ
    リアメタル層を介してＡｌを充填してコンタクトを形成
    する工程、上記コンタクトの形成時に上記層間絶縁膜上
    に積層されたＡｌに対してパターニングを行い、上記一
    方の電極に電気的に接続するＡｌ配線を形成する工程を
    含み、上記導電膜を構成する上記バリア層はＴｉ系、Ｔ
    ｉＳｉx系、Ｔａ系、ＴａＳｉx系、Ｗ系、ＷＳｉx系の
    単体及び窒化物、酸化物、酸化窒化物若しくはＲｕＯx
    （０≦ｘ≦２）のうちのいずれかから構成し、上記スト
    ッパ層はＰｔ、Ｓｉ、Ｐｔ(1-x)Ｓｉx（０＜ｘ＜１）、
    ＲｕＯx（０≦ｘ≦２）のうちから選ばれる一つの物質
    からなる単層若しくは上記物質のうちから選ばれる少な
    くとも２つの上記物質の積層で構成され、上記密着層は
    Ｔｉ系、ＴｉＳｉx系、Ｔａ系、ＴａＳｉx系、Ｗ系、Ｗ
    Ｓｉx系の単体及び窒化物、Ｓｉ単体のいずれかから構
    成することを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 半導体基板上に形成されＰｔを主成分
    とする物質からなるキャパシタの一方の電極上に、スト
    ッパ層、密着層が順次積層されてなる導電膜を積層する
    工程、上記導電膜上に積層された層間絶縁膜に対し、選
    択的に異方性エッチングを行い、少なくとも上記導電膜
    の一部が露出する状態のコンタクトホールを形成する工
    程、少なくとも上記コンタクトホール内壁にバリアメタ
    ル層を介してＡｌを充填してコンタクトを形成する工
    程、上記コンタクトの形成時に上記層間絶縁膜上に積層
    されたＡｌに対してパターニングを行い、上記一方の電
    極に対して電気的に接続されたＡｌ配線を形成する工程
    を含み、上記導電膜のうち上記ストッパ層はＲｕＯ
    x（０≦ｘ≦２）から構成し、上記密着層はＴｉ系、Ｔ
    ｉＳｉx系、Ｔａ系、ＴａＳｉx系、Ｗ系、ＷＳｉx系の
    単体及び窒化物、Ｓｉ単体のいずれかから構成すること
    を特徴とする半導体装置の製造方法。
  11. 【請求項１１】 半導体基板上に形成されＰｔを主成分
    とする物質からなるキャパシタの一方の電極上に、バリ
    ア層、ストッパ層が順次積層されてなる導電膜を積層す
    る工程、上記導電膜上に積層された層間絶縁膜に対し、
    選択的に異方性エッチングを行い、少なくとも上記導電
    膜の一部が露出する状態のコンタクトホールを形成する
    工程、少なくとも上記コンタクトホール内壁にバリアメ
    タル層を介してＡｌを充填してコンタクトを形成する工
    程、上記コンタクトの形成時に上記層間絶縁膜上に積層
    されたＡｌに対してパターニングを行い、上記一方の電
    極に対して電気的に接続されたＡｌ配線を形成する工程
    を含み、上記導電膜のうち上記バリア層はＴｉ系、Ｔｉ
    Ｓｉx系、Ｔａ系、ＴａＳｉx系、Ｗ系、ＷＳｉx系の単
    体及び窒化物、酸化物、酸化窒化物若しくはＲｕＯ
    x（０≦ｘ≦２）のうちのいずれかから構成し、上記ス
    トッパ層はＳｉ、Ｐｔ(1-x)Ｓｉx（０＜ｘ＜１）のうち
    から選ばれる一つの物質からなる単層、若しくは上記物
    質のうちから選ばれる少なくとも２つの上記物質の積層
    で構成されることを特徴とする半導体装置の製造方法。
  12. 【請求項１２】 導電膜を構成するストッパ層及び密着
    層がそれぞれＰｔ及びＳｉにより構成される場合、若し
    くは上記ストッパ層がＰｔ上にＳｉが積層された複数層
    から構成される場合、上記Ｐｔ上に上記Ｓｉを成膜後、
    加えられる熱処理によって、上記Ｐｔと上記Ｓｉの一部
    若しくは全部が反応しＰｔ(1-x)Ｓｉx（０＜ｘ＜１）と
    なり、上記導電膜は上記Ｐｔ(1-x)Ｓｉx（０＜ｘ＜１）
    を含む膜となることを特徴とする請求項９、１１のいず
    れか一項記載の半導体装置の製造方法。
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