JPH0870106A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 電気的信頼性に優れた半導体装置を簡略な工
程で製造する。 【構成】 層間絶縁層２９に設けられたコンタクトホー
ル３１を通じてシリコン基板２１の表面に形成されたソ
ース／ドレイン領域１５に接するように、かつ層間絶縁
層２９の上部表面に延在するように第１の導電層１ａが
形成される。層間絶縁層２９の露出した表面および第１
の導電層１ａの端面を覆い、かつ第１の導電層１ａの中
央部を露出する孔３３ａを有するように被覆層３３が形
成される。孔３３ａの内壁に接し、かつ第１の導電層１
ａの端面より内側に接するように第２の導電層１ｂが形
成される。被覆層３３が除去される。下部電極層１の表
面を覆うようにキャパシタ誘電体層３および上部電極層
５が順次形成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、より特定的には、微細化に適したキャ
パシタ構造を有する半導体装置およびその製造方法に関
するものである。

【０００２】

【従来の技術】近年、コンピュータなどの情報機器のめ
ざましい普及によって、半導体装置の需要が急速に拡大
している。また機能的には、大規模な記憶容量を有し、
かつ高速動作が可能なものが要求されている。これに伴
って、半導体装置への高集積化および高速応答性あるい
は高信頼性に関する技術開発が進められている。

【０００３】半導体装置の中で記憶情報のランダムな入
出力が可能なものとしてＤＲＡＭ（Dynamic Random Acc
ess Memory）が一般的に知られている。このＤＲＡＭの
メモリセル領域を構成するメモリセルは、一般に１個の
ＭＯＳ（Metal Oxide Semiconductor)トランジスタとこ
れに接続された１個のキャパシタとから構成される、い
わゆる１トランジスタ１キャパシタ型のメモリセルであ
る。このタイプのメモリセルは、構造が簡単なためメモ
リ領域の集積度を容易に向上でき、それゆえ大容量のＤ
ＲＡＭに広く用いられている。

【０００４】以下、従来のＤＲＡＭのメモリ領域を構成
するメモリセルの構造について説明する。

【０００５】図９は、従来のメモリセル構造を示す概略
断面図である。図９を参照して、メモリセルは、１つの
ＭＯＳトランジスタ２０と、１つのキャパシタ１１０と
を有している。

【０００６】ＭＯＳトランジスタ２０は、１対のソース
／ドレイン領域１５と、ゲート酸化膜１１と、ゲート電
極層１３とを有している。１対のソース／ドレイン領域
１５は、シリコン基板２１の素子分離酸化膜２５および
チャネルカット領域２３によって分離された領域に所定
の距離を隔てて形成されている。この１対のソース／ド
レイン領域１５は、比較的低濃度の不純物領域１５ａ
と、比較的高濃度の不純物領域１５ｂとからなるＬＤＤ
（Lightly Doped Drain ）構造を有している。この１対
のソース／ドレイン領域１５に挟まれる領域上にゲート
酸化膜１１を介在してゲート電極層（ワード線）１３が
形成されている。このゲート電極層１３の表面を覆うよ
うに絶縁層１７が形成されている。

【０００７】また１対のソース／ドレイン領域１５の一
方にはビット線となる導電層２７が、絶縁層１７上に乗
り上げるように形成されている。これらＭＯＳトランジ
スタ２０と、導電層２７とを覆うように層間絶縁層２９
が形成されている。なお導電層２７は、層間絶縁層２９
によって埋込まれることにより、埋込みビット線となっ
ている。また層間絶縁層２９は、その上部表面が平坦化
処理によって実質的に平坦とされている。この層間絶縁
層２９には、１対のソース／ドレイン領域１５の他方に
達するコンタクトホール３１が形成されている。このコ
ンタクトホール３１を通じて１対のソース／ドレイン領
域１５の他方に接するようにキャパシタ１１０が形成さ
れている。

【０００８】キャパシタ１１０は、下部電極層（ストレ
ージノード）１０１と、キャパシタ誘電体層１０３と、
上部電極層（セルプレート）１０５とを有している。下
部電極層１０１は、第１および第２の導電層１０１ａ、
１０１ｂを有している。第１の導電層１０１ａは、コン
タクトホール３１を通じてソース／ドレイン領域１５に
接し、かつ層間絶縁層２９の上部表面上をその表面に沿
って延在している。また第２の導電層１０１ｂは、第１
の導電層１０１ａの延在部の端面に接し、かつその端面
から上方へ延びる筒形状を有している。この下部電極層
１０１の表面を覆うようにキャパシタ誘電体層１０３が
形成されている。このキャパシタ誘電体層１０３を介在
して下部電極層１０１と対向するように上部電極層１０
５が形成されている。

【０００９】次に、従来の半導体装置の製造方法につい
て説明する。図１０〜図１９は、従来の半導体装置の製
造方法を工程順に示す概略断面図である。まず図１０を
参照して、シリコン基板２１の表面を分離するように通
常のＬＯＣＯＳ（(Local Oxidation of Silicon)法など
により素子分離酸化膜２５が形成される。またこの際、
同時に素子分離酸化膜２５の下側領域にチャネルカット
領域２３が形成される。

【００１０】そしてシリコン基板２１の表面上にゲート
酸化膜１１を介在してゲート電極層１３が形成される。
このゲート電極層１３などをマスクとしてイオン注入を
施すことにより比較的低濃度の不純物領域１５ａが形成
される。ゲート電極層１３を覆うように絶縁層１７が形
成される。この絶縁層１７などをマスクとしてイオン注
入を施すことにより比較的高濃度の不純物領域１５ｂが
形成される。これにより低濃度および高濃度の不純物領
域１５ａ、１５ｂにより、ＬＤＤ構造のソース／ドレイ
ン領域１５が形成される。このように、ＭＯＳトランジ
スタ２０が形成される。

【００１１】１対のソース／ドレイン領域１５のいずれ
か一方と接するように埋込みビット線となる導電層２７
が絶縁層１７上に形成される。この導電層２７とＭＯＳ
トランジスタ２０とを覆うように絶縁層２９ａが形成さ
れる。この絶縁層２９ａの表面上に、表面の平坦化のた
めＳＯＧ（Spin On Glass)膜２９ｂが形成される。この
後、レジスト膜２９ｂおよび絶縁層２９ａが点線で示す
位置までエッチバックされる。

【００１２】図１１を参照して、このエッチバックによ
り、その表面がほぼ平坦な層間絶縁層２９が得られる。

【００１３】図１２を参照して、層間絶縁層２９の表面
全面にフォトレジスト４０ａが塗布され、露光・現像処
理により所望の形状を有するレジストパターン４０ａが
形成される。このレジストパターン４０ａをマスクとし
て層間絶縁層２９に異方性エッチングが施される。この
エッチングにより、層間絶縁層２９には、ソース／ドレ
イン領域１５の一部表面に達するコンタクトホール３１
が形成される。この後、レジストパターン４０ａが除去
される。

【００１４】図１３を参照して、コンタクトホール３１
を通じてソース／ドレイン領域１５に接するように層間
絶縁層２９の表面全面に、不純物が導入された多結晶シ
リコン層（以下、ドープト多結晶シリコン層とする）１
０１ｃが形成される。

【００１５】図１４を参照して、ドープト多結晶シリコ
ン層１０１ｃ上に絶縁層１３３が形成される。絶縁層１
３３の表面上にレジストパターン１４０ｂが形成され
る。このレジストパターン１４０ｂをマスクとして絶縁
層１３３がエッチングされ、引続き、ドープト多結晶シ
リコン層１０１ｃがエッチングされる。このエッチング
により、ドープト多結晶シリコン層１０１ｃは、コンタ
クトホール３１を通じてソース／ドレイン領域１５に接
し、かつ層間絶縁層２９の上部表面上を延在する第１の
導電層１０１ａとなる。この後、レジストパターン１４
０ｂが除去される。

【００１６】図１５を参照して、絶縁層１３３、第１の
導電層１０１ａおよび層間絶縁層２９の表面全面を覆う
ようにドープト多結晶シリコン層１０１ｄが形成され
る。この後、このドープト多結晶シリコン層１０１ｄ
に、少なくとも絶縁層１３３および層間絶縁層２９の上
部表面が露出するまで異方性エッチングが施される。

【００１７】図１６を参照して、このエッチングによ
り、第１の導電層１０１ａの延在部の端面および絶縁層
１３３の側壁面に接し、円筒形状を有する第２の導電層
１０１ｂが形成される。この第１および第２の導電層１
０１ａ、１０１ｂにより下部電極層１０１が構成され
る。

【００１８】図１７を参照して、絶縁層１３３の除去時
に層間絶縁層２９の表面がエッチングされることを防止
するため、層間絶縁層２９の露出した表面を覆うように
フォトレジスト１３５が形成される。またこの後、図２
０に示すようにメモリセル領域ＭＣ以外の周辺回路領域
ＰＣ上を覆うようにレジスト１３７が露光・現像処理に
よって所望の形状に形成される。この状態で、絶縁層１
３３がエッチング除去される。

【００１９】図１８を参照して、これにより、下部電極
層１０１の円筒内において第１および第２の導電層１０
１ａ、１０１ｂの表面が露出する。この後、酸素プラズ
マによるアッシングを用いてフォトレジスト１３５およ
び周辺回路領域上を覆うフォトレジスト（図示せず）が
アッシングされる。

【００２０】図１９を参照して、このアッシングによっ
て、層間絶縁層２９の上部表面が露出する。なお、この
アッシングによっては、層間絶縁層２９の上部表面はほ
とんど除去されない。この後、キャパシタ誘電体層とド
ープト多結晶シリコン層よりなる上部電極層とが順次形
成されて図９に示す半導体装置が得られる。

【００２１】

【発明が解決しようとする課題】従来技術では、図１
７、図２０に示すようにフォトレジスト１３５、１３７
を設けたことにより、絶縁層１３３除去時に層間絶縁層
２９がエッチングされることを防止している。

【００２２】一般に絶縁層１３３をエッチング除去する
ときには、絶縁層１３３の膜厚Ｔ_B1分およびオーバエッ
チング量Ｔ_B2分のエッチングがなされる。このため、図
１６に示す状態からフォトレジストを設けないで絶縁層
１３３を除去すると、図２１に示すように層間絶縁層２
７の露出部は、絶縁層１３３の膜厚Ｔ_B1およびオーバエ
ッチング量Ｔ_B2分（膜厚Ｔ_B ＝Ｔ_B1＋Ｔ_B2）エッチング
される。このように層間絶縁層２９が大幅にエッチング
されると、埋込みビット線２７が露出し、半導体装置の
電気的信頼性が低下する原因となる。これを防止すべ
く、図１７に示す工程でレジスト１３５が形成されるの
である。

【００２３】しかしながら、レジスト１３５、１３７を
設けることとしたため、レジストの形成、レジストのパ
ターニングおよびレジストの除去といった工程が必要と
なり、工程数の増大とともに工程の複雑化という問題点
が生じた。

【００２４】それゆえ本発明の一の目的は、電気的信頼
性に優れた半導体装置を提供することである。

【００２５】また本発明の他の目的は、電気的信頼性に
優れた半導体装置を簡略な工程で製造することである。

【００２６】

【課題を解決するための手段】請求項１に記載の半導体
装置の製造方法は、以下の工程を備えている。

【００２７】まず半導体基板の主表面に不純物領域が形
成される。そして上部表面を有し、その上部表面から不
純物領域の表面に達する第１の孔を有する絶縁層が半導
体基板の主表面上に形成される。そして絶縁層の上部表
面上において端面とその端面に取囲まれる中央部表面と
を有するように、かつ第１の孔を通じて不純物領域と電
気的に接続するように第１の導電層が形成され、絶縁層
の上部表面の一部が第１の導電層から選択的に露出され
る。露出した絶縁層の上部表面上と第１の導電層の端面
上とを覆い、かつ第１の導電層の中央部表面に達する第
２の孔を有する被覆層が形成される。そして第２の孔内
において被覆層の側壁面に接し、かつ端面よりも中央部
表面側で第１の導電層と電気的に接続される筒形状の第
２の導電層が形成される。そして被覆層が、少なくとも
第１の導電層の端面が露出するまでエッチングされる。
そして第１および第２の導電層を覆うようにキャパシタ
誘電体層が形成される。そしてキャパシタ誘電体層を介
在して第１および第２の導電層と対向するように上部電
極層が形成される。

【００２８】請求項２に記載の半導体装置の製造方法で
は、被覆層をエッチング除去する工程は、被覆層のエッ
チング速度が絶縁層のエッチング速度よりも大きくなる
条件でエッチングする工程を含むことが望ましい。

【００２９】請求項３に記載の半導体装置の製造方法
は、不純物領域がＭＯＳトランジスタの１対のソース／
ドレイン領域の一方であり、ソース／ドレイン領域の他
方に接するビット線を形成する工程をさらに備えてい
る。このビット線がソース／ドレイン領域の他方に接す
るように半導体基板の主表面上に形成された後に、ビッ
ト線を覆うように絶縁層が形成される。

【００３０】請求項４に記載の半導体装置は、半導体基
板と、不純物領域と、絶縁層と、第１の導電層と、第２
の導電層と、キャパシタ誘電体層と、上部電極層とを備
えている。半導体基板は主表面を有している。不純物領
域は、半導体基板の主表面に形成されている。絶縁層
は、実質的に平坦な上部表面を有し、その上部表面から
不純物領域の表面に達する孔を有するように半導体基板
の主表面上に形成されている。第１の導電層は、孔を通
じて不純物領域と電気的に接続され、かつ絶縁層の上部
表面上に形成された延在部を有している。この延在部
は、その端面とその端面に取囲まれた中央部表面とを有
するように形成されている。第２の導電層は、端面より
も中央部表面側で中央部表面を包囲するように第１の導
電層に接し、かつ上方へ延びる筒形状を有している。キ
ャパシタ誘電体層は、第１および第２の導電層を覆って
いる。上部電極層は、キャパシタ誘電体層を介在して第
１および第２の誘電体層に対向している。

【００３１】

【作用】請求項１に記載の半導体装置の製造方法では、
被覆層が露出した絶縁層の上部表面と第１の導電層の端
面上とを覆うように形成される。このため、下部電極層
の円筒部となる第２の導電層が形成された後に被覆層に
エッチングが施されても、層間絶縁層は被覆層によって
保護されているため直接エッチングされることは防止で
きる。つまり層間絶縁層は被覆層が完全に除去されるま
でエッチングされない。それゆえ、層間絶縁層には、被
覆層のオーバエッチング量分のエッチングしか行なわれ
ない。したがって、層間絶縁層に被覆層の膜厚およびオ
ーバエッチング量分のエッチングが行なわれる従来例に
比較して、本発明の方法では層間絶縁層のエッチング量
が少なくて済む。

【００３２】また、被覆層により層間絶縁層を保護する
こととしたため、従来例のように層間絶縁層を保護する
ためのフォトレジストは不要となる。このため、フォト
レジストの形成、写真製版、除去の工程を削除できるた
め、工程の簡略化を図ることができる。

【００３３】請求項２に記載の半導体装置の製造方法で
は、被覆層のエッチング条件は、被覆層のエッチング速
度が、絶縁層のエッチング速度よりも大きくなるように
設定される。このため、被覆層除去時に被覆層のオーバ
エッチングが層間絶縁層に施されても、層間絶縁層はほ
とんどエッチングされず、実質的に平坦な上部表面を維
持することができる。

【００３４】請求項３に記載の半導体装置の製造方法で
は、ビット線が層間絶縁層に埋込まれ、キャパシタの下
層に形成される。ビット線をキャパシタの上層に形成す
ると、ビット線をソース／ドレイン領域に接続するため
のコンタクトホールによって、キャパシタの平面占有面
積が減少する。これに対して、ビット線をキャパシタの
下層に形成すれば、ビット線とソース／ドレイン領域と
を接続するためのコンタクトホールがキャパシタ形成領
域を制約することはない。よって、キャパシタの平面占
有面積は拡大され、より大きなキャパシタ容量を得るこ
とができる。

【００３５】上記の方法により製造される請求項１に記
載の半導体装置では、層間絶縁層の上部表面が実質的に
平坦なまま維持される。このため、仮に層間絶縁層の下
層にビット線などの導電層が設けられていても、このビ
ット線が層間絶縁層から露出することはない。したがっ
て、電気的信頼性に優れた半導体装置が得られる。

【００３６】

【実施例】以下、本発明の実施例について図面に基づい
て説明する。

【００３７】図１は、本発明の実施例における半導体装
置の構成を概略的に示す断面図である。図１を参照し
て、シリコン基板２１の表面には、各素子を電気的に分
離するための素子分離酸化膜２５が形成されている。ま
た素子分離酸化膜２５の下側領域には、チャネルカット
領域２３が形成されている。このように分離酸化膜２５
とチャネルカット領域２３とにより電気的に分離された
シリコン基板２１の表面にＤＲＡＭのメモリセルが形成
されている。このメモリセルは、１つのＭＯＳトランジ
スタ２０と、１つのキャパシタ１０とを有している。

【００３８】ＭＯＳトランジスタ２０は、ゲート酸化膜
１１と、ゲート電極層１３と、ソース／ドレイン領域１
５とを有している。シリコン基板２１の表面には、互い
に所定の間隔を介して１対のソース／ドレイン領域１５
が形成されている。このソース／ドレイン領域１５は、
比較的低濃度の不純物領域１５ａと、比較的高濃度の不
純物領域１５ｂとの２層構造よりなるＬＤＤ構造を有し
ている。この１対のソース／ドレイン領域１５に挟まれ
る領域上には、ゲート酸化膜１１を介在してゲート電極
層１３が形成されている。このゲート電極層１３の表面
を覆うように絶縁層１７が形成されている。

【００３９】１対のソース／ドレイン領域１５の一方に
接し、かつ絶縁層１７上に乗り上げるようにビット線を
なす導電層２７が形成されている。この導電層２７およ
びゲート電極層１３は、たとえばタングステンシリサイ
ド構造を有している。この導電層２７とＭＯＳトランジ
スタ２０とを覆うように層間絶縁層２９が、たとえばＴ
ＥＯＳ（Tetra Ethoxy Silane ）により形成されてい
る。また層間絶縁層２９の上部表面は、平坦化処理によ
り実質的に平坦にされている。また層間絶縁層２９に
は、１対のソース／ドレイン領域１５の他方に達するコ
ンタクトホール３１が形成されている。このコンタクト
ホール３１を通じて１対のソース／ドレイン領域１５に
電気的に接続されるようにキャパシタ１０が形成されて
いる。

【００４０】キャパシタ１０は、下部電極層１と、キャ
パシタ誘電体層３と、上部電極層５とを有している。下
部電極層１は、第１の導電層１ａと、第２の導電層１ｂ
とを有している。第１の導電層１ａは、コンタクトホー
ル３１を通じてソース／ドレイン領域１５に接し、かつ
層間絶縁層２９の上部表面上に延在している。第２の導
電層１ｂは、第１の導電層１ａの延在部の端面１ａｂよ
りも中央部側で第１の導電層１ａに接し、かつその接触
部から上方へ延びる筒形状を有している。この第１およ
び第２の導電層１ａ，１ｂは、たとえばドープト多結晶
シリコンよりなっている。この第１および第２の導電層
１ａ、１ｂを覆うようにキャパシタ誘電体層３が形成さ
れている。またキャパシタ誘電体層３を介在して下部電
極層１と対向するように上部電極層５が形成されてい
る。この上部電極５は、たとえばドープト多結晶シリコ
ン層により形成されている。

【００４１】次に、本発明の実施例における半導体装置
の製造方法について説明する。図２〜図７は、本発明の
実施例における半導体装置の製造方法を工程順に示す概
略断面図である。まず図２を参照して、シリコン基板２
１に素子分離酸化膜２５、チャネルカット領域２３、Ｍ
ＯＳトランジスタ２０、ビット線２７、層間絶縁層２９
およびコンタクトホール３１を形成する工程は、図１０
〜図１２に示す従来の製造方法とほぼ同様であるためそ
の説明は省略する。

【００４２】コンタクトホール３１を通じてソース／ド
レイン領域１５の他方と接するように層間絶縁層２９の
平坦な上部表面全面にドープト多結晶シリコン層１ｃが
たとえばＣＶＤ（Chemical Vapor Deposition ）法によ
り形成される。

【００４３】図３を参照して、ドープト多結晶シリコン
層１ｃの表面全面にフォトレジスト４０ｂが塗布され
る。このフォトレジスト４０ｂが露光・現像などされ、
所望の形状を有するレジストパターン４０ｂが形成され
る。このレジストパターン４０ｂをマスクとして層間絶
縁層２９の一部表面が露出するまで異方性エッチングが
施される。このエッチングにより、コンタクトホール３
１を通じてソース／ドレイン領域１５に電気的に接続さ
れ、かつ層間絶縁層２９の上部表面上に所定の形状で延
在する第１の導電層１ａが形成される。この後、レジス
トパターン４０ｂが除去される。

【００４４】図４を参照して、露出した層間絶縁層２９
の表面および第１の導電層１ａの端面１ａｂ上を覆うよ
うに、かつ第１の導電層１ａの中央部表面を露出する孔
３３ａを有するように被覆層３３が形成される。この被
覆層３３は、たとえばシリコン酸化膜よりなる。

【００４５】図５を参照して、孔３３ａを通じて第１の
導電層１ａの表面に接するように被覆層３３の表面全面
にドープト多結晶シリコン層１ｄがＣＶＤ法により形成
される。この後、ドープト多結晶シリコン層１ｄに被覆
層３３の上部表面が少なくとも露出するまで異方性エッ
チングが施される。

【００４６】図６を参照して、この異方性エッチングに
より、孔３３ａの側壁面に接するようにドープト多結晶
シリコン層１ｂが残存する。このようにして、第１の導
電層１ｂが、第１の導電層１ａの端面より中央部表面側
で中央部表面を包囲するように第１の導電層１ａに接
し、かつ上方へ延びる筒形状を有するように形成され
る。この後、被覆層３３が少なくとも層間絶縁層２９の
上部表面が露出するまでエッチングされる。

【００４７】図７を参照して、これにより、層間絶縁層
２９の上部表面が露出する。この後、キャパシタ誘電体
層およびドープト多結晶シリコン層よりなる上部電極層
とが各々ＣＶＤ法により形成されることにより、図１に
示す半導体装置が得られる。

【００４８】なお、上記の実施例においては、図６に示
すように被覆層３３と層間絶縁層２９とが同じシリコン
酸化膜により形成されている。しかし、この層間絶縁層
２９と被覆層３３との材質は、これに限られず、互いに
エッチング特性の異なる絶縁材料であればよい。

【００４９】具体的には、層間絶縁層２９がＴＥＯＳ膜
であり、被覆層３３がＮＳＧであればよい。この場合
に、被覆層３３をフッ酸（ＨＦ）でエッチング除去する
場合、層間絶縁層２９に対する被覆層３３のエッチング
選択比は約１００程度である。このため、被覆層３３に
エッチングを施しても、層間絶縁層２９はほとんどエッ
チングされない。

【００５０】本実施例では、図４に示すように被覆層３
３が露出した層間絶縁層２９の上部表面と第１の導電層
１ａの端面上とを覆うように形成される。このため、図
６のプロセスにおいて被覆層３３にエッチングが施され
ても、層間絶縁層２９は被覆層３３に保護されているた
め直接エッチングされない。つまり層間絶縁層２９は被
覆層３３が完全に除去されるまではエッチングされな
い。それゆえ、層間絶縁層２９には、図８に示すように
被覆層３３のオーバエッチング量Ｔ_A 分のエッチングし
か行なわれない。したがって、層間絶縁層２９に被覆層
３３の膜厚分およびオーバエッチング量分のエッチング
が行なわれる従来例に比較して、本発明の方法では層間
絶縁層２９のエッチングによるえぐれ量を少なくするこ
とができる。

【００５１】また被覆層３３により層間絶縁層２９を保
護することとしたため、図１７に示す従来例のように層
間絶縁層２９を保護するためのフォトレジスト１３５お
よび１３７は不要となる。このため、フォトレジスト１
３５、１３７の形成、写真製版、除去の工程を削除する
ことができるため、工程の簡略化を図ることができる。

【００５２】また、図６に示す層間絶縁層２９と被覆層
３３とを被エッチング特性の異なる材料により構成する
こともできる。この場合、被覆層３３除去時に被覆層３
３のオーバエッチングが層間絶縁層２９に施されても、
層間絶縁層２９はほとんどエッチングされず、実質的に
平坦な上部表面を維持することが可能となる。

【００５３】また本実施例では、ビット線２７が層間絶
縁層２９に埋込まれキャパシタ１０の下層に形成されて
いる。ビット線２７をキャパシタ１０の上層に形成した
場合、ビット線２７とソース／ドレイン領域１５とを接
続するためのコンタクトホールによって、キャパシタの
平面占有面積が減少してしまう。これに対して、本実施
例のようにビット線２７をキャパシタ１０の下層に形成
すれば、ビット線２７とソース／ドレイン領域１５とを
接続するためのコンタクトホールがキャパシタ１０の形
成領域を制約することはなくなる。よって、キャパシタ
１０の平面占有面積は拡大され、より大きなキャパシタ
容量を得ることが可能となる。

【００５４】また本実施例では、上述のような製造方法
により半導体装置を製造するため、層間絶縁層２９の上
部表面を実質的に平坦に維持することができる。このた
め、図１に示すように層間絶縁層２９の下層にビット線
２７などの導電層が設けられていても、このビット線２
７などが層間絶縁層２９から露出することは防止され
る。したがって、電気的信頼性に優れた半導体装置を得
ることが可能となる。

【００５５】

【発明の効果】請求項１に記載の半導体装置の製造方法
では、被覆層が露出した絶縁層の上部表面と第１の導電
層の端面上とを覆うように形成される。このため、層間
絶縁層は被覆層が完全に除去されるまでエッチングされ
ない。したがって、被覆層のエッチング時において、層
間絶縁層には被覆層のオーバエッチング分のエッチング
のみ施される。このため、層間絶縁層のえぐれは従来例
に比較して少なくなる。

【００５６】また、層間絶縁層上に被覆層を設けて被覆
層により層間絶縁層を保護することとしているため、従
来例のように層間絶縁層を保護するためのフォトレジス
トは不要となる。したがって、フォトレジストの形成、
写真製版、除去の工程を削除することができ、工程の簡
略化を図ることができる。

【００５７】請求項２に記載の半導体装置の製造方法で
は、被覆層のエッチング条件では、被覆層のエッチング
速度は絶縁層のエッチング速度よりも十分に大きくな
る。このため、被覆層除去時に被覆層のオーバエッチン
グが層間絶縁層に施されても、層間絶縁層はほとんどエ
ッチングされず、実質的に平坦な上部表面を維持するこ
とができる。

【００５８】請求項３に記載の半導体装置の製造方法で
は、ビット線が層間絶縁層に埋込まれ、キャパシタの下
層に形成される。このため、ビット線とソース／ドレイ
ン領域とを接続するためのコンタクトホールがキャパシ
タ形成領域を縮小することはない。したがって、キャパ
シタの平面占有面積は拡大され、より大きなキャパシタ
容量を得ることが可能となる。

【００５９】上記の方法により製造される請求項１に記
載の半導体装置では、層間絶縁層の上部表面が実質的に
平坦なまま維持される。このため、層間絶縁層下の導電
層が層間絶縁層から露出することは防止され、電気的信
頼性に優れた半導体装置を得ることが可能となる。

【図面の簡単な説明】

【図１】 本発明の実施例における半導体装置の構成を
概略的に示す断面図である。

【図２】 本発明の実施例における半導体装置の製造方
法の第１工程を示す概略断面図である。

【図３】 本発明の実施例における半導体装置の製造方
法の第２工程を示す概略断面図である。

【図４】 本発明の実施例における半導体装置の製造方
法の第３工程を示す概略断面図である。

【図５】 本発明の実施例における半導体装置の製造方
法の第４工程を示す概略断面図である。

【図６】 本発明の実施例における半導体装置の製造方
法の第５工程を示す概略断面図である。

【図７】 本発明の実施例における半導体装置の製造方
法の第６工程を示す概略断面図である。

【図８】 本発明の実施例において、被覆層のエッチン
グ時において層間絶縁層がエッチングされる量を示す概
略断面図である。

【図９】 従来の半導体装置の構成を概略的に示す断面
図である。

【図１０】 従来の半導体装置の製造方法の第１工程を
示す概略断面図である。

【図１１】 従来の半導体装置の製造方法の第２工程を
示す概略断面図である。

【図１２】 従来の半導体装置の製造方法の第３工程を
示す概略断面図である。

【図１３】 従来の半導体装置の製造方法の第４工程を
示す概略断面図である。

【図１４】 従来の半導体装置の製造方法の第５工程を
示す概略断面図である。

【図１５】 従来の半導体装置の製造方法の第６工程を
示す概略断面図である。

【図１６】 従来の半導体装置の製造方法の第７工程を
示す概略断面図である。

【図１７】 従来の半導体装置の製造方法の第８工程を
示す概略断面図である。

【図１８】 従来の半導体装置の製造方法の第９工程を
示す概略断面図である。

【図１９】 従来の半導体装置の製造方法の第１０工程
を示す概略断面図である。

【図２０】 被覆層除去前に形成されるフォトレジスト
の様子を示す概略断面図である。

【図２１】 従来の半導体装置の製造方法において、被
覆層の除去時に層間絶縁層がエッチングされる量を示す
概略断面図である。

【符号の説明】

１ 下部電極層、２ キャパシタ誘電体層、５ 上部電
極層、１０ キャパシタ、１５ ソース／ドレイン領
域、２０ ＭＯＳトランジスタ、２１ シリコン基板、
２９ 層間絶縁層、３１ コンタクトホール、３３ 被
覆層。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主表面に不純物領域を形成
   する工程と、 上部表面を有し、その上部表面から前記不純物領域の表
   面に達する第１の孔を有する絶縁層を前記半導体基板の
   主表面上に形成する工程と、 前記絶縁層の上部表面上において端面とその端面に取囲
   まれる中央部表面とを有するように、かつ前記第１の孔
   を通じて前記不純物領域と電気的に接続するように第１
   の導電層を形成し、前記絶縁層の上部表面の一部を前記
   第１の導電層から選択的に露出させる工程と、 露出した前記絶縁層の上部表面上と前記第１の導電層の
   端面上とを覆い、かつ前記第１の導電層の中央部表面に
   達する第２の孔を有する被覆層を形成する工程と、 前記第２の孔内において前記被覆層の側壁面に接し、か
   つ前記端面よりも前記中央部表面側で前記第１の導電層
   と電気的に接続される筒形状の第２の導電層を形成する
   工程と、 前記被覆層を、少なくとも前記第１の導電層の端面が露
   出するまでエッチング除去する工程と、 前記第１および第２の導電層を覆うようにキャパシタ誘
   電体層を形成する工程と、 前記キャパシタ誘電体層を介在して前記第１および第２
   の導電層と対向するように上部電極層を形成する工程と
   を備えた、半導体装置の製造方法。
2. 【請求項２】 前記被覆層をエッチング除去する工程
   は、前記被覆層のエッチング速度が前記絶縁層のエッチ
   ング速度よりも大きくなる条件でエッチングする工程を
   含む、請求項１に記載の半導体装置の製造方法。
3. 【請求項３】 前記不純物領域は、ＭＯＳトランジスタ
   の１対のソース／ドレイン領域の一方であり、前記ソー
   ス／ドレイン領域の他方に接するビット線を形成する工
   程をさらに備え、 前記ビット線が、前記ソース／ドレイン領域の他方に接
   するように前記半導体基板の主表面上に形成された後に
   前記ビット線を覆うように前記絶縁層が形成される、請
   求項１に記載の半導体装置の製造方法。
4. 【請求項４】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成される不純物領域と、 実質的に平坦な上部表面を有し、その上部表面から前記
   不純物領域の表面に達する孔を有するように前記半導体
   基板の主表面上に形成された絶縁層と、 前記孔を通じて前記不純物領域と電気的に接続され、か
   つ前記絶縁層の上部表面上に形成された延在部を有し、
   前記延在部が端面とその端面に取囲まれた中央部表面と
   を有するように形成された第１の導電層と、 前記端面よりも前記中央部表面側で前記中央部表面を包
   囲するように前記第１の導電層に接し、かつ上方へ延び
   る筒形状の第２の導電層と、 前記第１および第２の導電層を覆うキャパシタ誘電体層
   と、 前記キャパシタ誘電体層を介在して前記第１および第２
   の誘電体層に対向する上部電極層とを備えた、半導体装
   置。