JPH0870106A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0870106A JPH0870106A JP6204951A JP20495194A JPH0870106A JP H0870106 A JPH0870106 A JP H0870106A JP 6204951 A JP6204951 A JP 6204951A JP 20495194 A JP20495194 A JP 20495194A JP H0870106 A JPH0870106 A JP H0870106A
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- insulating layer
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Abstract
(57)【要約】
【目的】 電気的信頼性に優れた半導体装置を簡略な工
程で製造する。 【構成】 層間絶縁層29に設けられたコンタクトホー
ル31を通じてシリコン基板21の表面に形成されたソ
ース/ドレイン領域15に接するように、かつ層間絶縁
層29の上部表面に延在するように第1の導電層1aが
形成される。層間絶縁層29の露出した表面および第1
の導電層1aの端面を覆い、かつ第1の導電層1aの中
央部を露出する孔33aを有するように被覆層33が形
成される。孔33aの内壁に接し、かつ第1の導電層1
aの端面より内側に接するように第2の導電層1bが形
成される。被覆層33が除去される。下部電極層1の表
面を覆うようにキャパシタ誘電体層3および上部電極層
5が順次形成される。
程で製造する。 【構成】 層間絶縁層29に設けられたコンタクトホー
ル31を通じてシリコン基板21の表面に形成されたソ
ース/ドレイン領域15に接するように、かつ層間絶縁
層29の上部表面に延在するように第1の導電層1aが
形成される。層間絶縁層29の露出した表面および第1
の導電層1aの端面を覆い、かつ第1の導電層1aの中
央部を露出する孔33aを有するように被覆層33が形
成される。孔33aの内壁に接し、かつ第1の導電層1
aの端面より内側に接するように第2の導電層1bが形
成される。被覆層33が除去される。下部電極層1の表
面を覆うようにキャパシタ誘電体層3および上部電極層
5が順次形成される。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、より特定的には、微細化に適したキャ
パシタ構造を有する半導体装置およびその製造方法に関
するものである。
製造方法に関し、より特定的には、微細化に適したキャ
パシタ構造を有する半導体装置およびその製造方法に関
するものである。
【0002】
【従来の技術】近年、コンピュータなどの情報機器のめ
ざましい普及によって、半導体装置の需要が急速に拡大
している。また機能的には、大規模な記憶容量を有し、
かつ高速動作が可能なものが要求されている。これに伴
って、半導体装置への高集積化および高速応答性あるい
は高信頼性に関する技術開発が進められている。
ざましい普及によって、半導体装置の需要が急速に拡大
している。また機能的には、大規模な記憶容量を有し、
かつ高速動作が可能なものが要求されている。これに伴
って、半導体装置への高集積化および高速応答性あるい
は高信頼性に関する技術開発が進められている。
【0003】半導体装置の中で記憶情報のランダムな入
出力が可能なものとしてDRAM(Dynamic Random Acc
ess Memory)が一般的に知られている。このDRAMの
メモリセル領域を構成するメモリセルは、一般に1個の
MOS(Metal Oxide Semiconductor)トランジスタとこ
れに接続された1個のキャパシタとから構成される、い
わゆる1トランジスタ1キャパシタ型のメモリセルであ
る。このタイプのメモリセルは、構造が簡単なためメモ
リ領域の集積度を容易に向上でき、それゆえ大容量のD
RAMに広く用いられている。
出力が可能なものとしてDRAM(Dynamic Random Acc
ess Memory)が一般的に知られている。このDRAMの
メモリセル領域を構成するメモリセルは、一般に1個の
MOS(Metal Oxide Semiconductor)トランジスタとこ
れに接続された1個のキャパシタとから構成される、い
わゆる1トランジスタ1キャパシタ型のメモリセルであ
る。このタイプのメモリセルは、構造が簡単なためメモ
リ領域の集積度を容易に向上でき、それゆえ大容量のD
RAMに広く用いられている。
【0004】以下、従来のDRAMのメモリ領域を構成
するメモリセルの構造について説明する。
するメモリセルの構造について説明する。
【0005】図9は、従来のメモリセル構造を示す概略
断面図である。図9を参照して、メモリセルは、1つの
MOSトランジスタ20と、1つのキャパシタ110と
を有している。
断面図である。図9を参照して、メモリセルは、1つの
MOSトランジスタ20と、1つのキャパシタ110と
を有している。
【0006】MOSトランジスタ20は、1対のソース
/ドレイン領域15と、ゲート酸化膜11と、ゲート電
極層13とを有している。1対のソース/ドレイン領域
15は、シリコン基板21の素子分離酸化膜25および
チャネルカット領域23によって分離された領域に所定
の距離を隔てて形成されている。この1対のソース/ド
レイン領域15は、比較的低濃度の不純物領域15a
と、比較的高濃度の不純物領域15bとからなるLDD
(Lightly Doped Drain )構造を有している。この1対
のソース/ドレイン領域15に挟まれる領域上にゲート
酸化膜11を介在してゲート電極層(ワード線)13が
形成されている。このゲート電極層13の表面を覆うよ
うに絶縁層17が形成されている。
/ドレイン領域15と、ゲート酸化膜11と、ゲート電
極層13とを有している。1対のソース/ドレイン領域
15は、シリコン基板21の素子分離酸化膜25および
チャネルカット領域23によって分離された領域に所定
の距離を隔てて形成されている。この1対のソース/ド
レイン領域15は、比較的低濃度の不純物領域15a
と、比較的高濃度の不純物領域15bとからなるLDD
(Lightly Doped Drain )構造を有している。この1対
のソース/ドレイン領域15に挟まれる領域上にゲート
酸化膜11を介在してゲート電極層(ワード線)13が
形成されている。このゲート電極層13の表面を覆うよ
うに絶縁層17が形成されている。
【0007】また1対のソース/ドレイン領域15の一
方にはビット線となる導電層27が、絶縁層17上に乗
り上げるように形成されている。これらMOSトランジ
スタ20と、導電層27とを覆うように層間絶縁層29
が形成されている。なお導電層27は、層間絶縁層29
によって埋込まれることにより、埋込みビット線となっ
ている。また層間絶縁層29は、その上部表面が平坦化
処理によって実質的に平坦とされている。この層間絶縁
層29には、1対のソース/ドレイン領域15の他方に
達するコンタクトホール31が形成されている。このコ
ンタクトホール31を通じて1対のソース/ドレイン領
域15の他方に接するようにキャパシタ110が形成さ
れている。
方にはビット線となる導電層27が、絶縁層17上に乗
り上げるように形成されている。これらMOSトランジ
スタ20と、導電層27とを覆うように層間絶縁層29
が形成されている。なお導電層27は、層間絶縁層29
によって埋込まれることにより、埋込みビット線となっ
ている。また層間絶縁層29は、その上部表面が平坦化
処理によって実質的に平坦とされている。この層間絶縁
層29には、1対のソース/ドレイン領域15の他方に
達するコンタクトホール31が形成されている。このコ
ンタクトホール31を通じて1対のソース/ドレイン領
域15の他方に接するようにキャパシタ110が形成さ
れている。
【0008】キャパシタ110は、下部電極層(ストレ
ージノード)101と、キャパシタ誘電体層103と、
上部電極層(セルプレート)105とを有している。下
部電極層101は、第1および第2の導電層101a、
101bを有している。第1の導電層101aは、コン
タクトホール31を通じてソース/ドレイン領域15に
接し、かつ層間絶縁層29の上部表面上をその表面に沿
って延在している。また第2の導電層101bは、第1
の導電層101aの延在部の端面に接し、かつその端面
から上方へ延びる筒形状を有している。この下部電極層
101の表面を覆うようにキャパシタ誘電体層103が
形成されている。このキャパシタ誘電体層103を介在
して下部電極層101と対向するように上部電極層10
5が形成されている。
ージノード)101と、キャパシタ誘電体層103と、
上部電極層(セルプレート)105とを有している。下
部電極層101は、第1および第2の導電層101a、
101bを有している。第1の導電層101aは、コン
タクトホール31を通じてソース/ドレイン領域15に
接し、かつ層間絶縁層29の上部表面上をその表面に沿
って延在している。また第2の導電層101bは、第1
の導電層101aの延在部の端面に接し、かつその端面
から上方へ延びる筒形状を有している。この下部電極層
101の表面を覆うようにキャパシタ誘電体層103が
形成されている。このキャパシタ誘電体層103を介在
して下部電極層101と対向するように上部電極層10
5が形成されている。
【0009】次に、従来の半導体装置の製造方法につい
て説明する。図10〜図19は、従来の半導体装置の製
造方法を工程順に示す概略断面図である。まず図10を
参照して、シリコン基板21の表面を分離するように通
常のLOCOS((Local Oxidation of Silicon)法など
により素子分離酸化膜25が形成される。またこの際、
同時に素子分離酸化膜25の下側領域にチャネルカット
領域23が形成される。
て説明する。図10〜図19は、従来の半導体装置の製
造方法を工程順に示す概略断面図である。まず図10を
参照して、シリコン基板21の表面を分離するように通
常のLOCOS((Local Oxidation of Silicon)法など
により素子分離酸化膜25が形成される。またこの際、
同時に素子分離酸化膜25の下側領域にチャネルカット
領域23が形成される。
【0010】そしてシリコン基板21の表面上にゲート
酸化膜11を介在してゲート電極層13が形成される。
このゲート電極層13などをマスクとしてイオン注入を
施すことにより比較的低濃度の不純物領域15aが形成
される。ゲート電極層13を覆うように絶縁層17が形
成される。この絶縁層17などをマスクとしてイオン注
入を施すことにより比較的高濃度の不純物領域15bが
形成される。これにより低濃度および高濃度の不純物領
域15a、15bにより、LDD構造のソース/ドレイ
ン領域15が形成される。このように、MOSトランジ
スタ20が形成される。
酸化膜11を介在してゲート電極層13が形成される。
このゲート電極層13などをマスクとしてイオン注入を
施すことにより比較的低濃度の不純物領域15aが形成
される。ゲート電極層13を覆うように絶縁層17が形
成される。この絶縁層17などをマスクとしてイオン注
入を施すことにより比較的高濃度の不純物領域15bが
形成される。これにより低濃度および高濃度の不純物領
域15a、15bにより、LDD構造のソース/ドレイ
ン領域15が形成される。このように、MOSトランジ
スタ20が形成される。
【0011】1対のソース/ドレイン領域15のいずれ
か一方と接するように埋込みビット線となる導電層27
が絶縁層17上に形成される。この導電層27とMOS
トランジスタ20とを覆うように絶縁層29aが形成さ
れる。この絶縁層29aの表面上に、表面の平坦化のた
めSOG(Spin On Glass)膜29bが形成される。この
後、レジスト膜29bおよび絶縁層29aが点線で示す
位置までエッチバックされる。
か一方と接するように埋込みビット線となる導電層27
が絶縁層17上に形成される。この導電層27とMOS
トランジスタ20とを覆うように絶縁層29aが形成さ
れる。この絶縁層29aの表面上に、表面の平坦化のた
めSOG(Spin On Glass)膜29bが形成される。この
後、レジスト膜29bおよび絶縁層29aが点線で示す
位置までエッチバックされる。
【0012】図11を参照して、このエッチバックによ
り、その表面がほぼ平坦な層間絶縁層29が得られる。
り、その表面がほぼ平坦な層間絶縁層29が得られる。
【0013】図12を参照して、層間絶縁層29の表面
全面にフォトレジスト40aが塗布され、露光・現像処
理により所望の形状を有するレジストパターン40aが
形成される。このレジストパターン40aをマスクとし
て層間絶縁層29に異方性エッチングが施される。この
エッチングにより、層間絶縁層29には、ソース/ドレ
イン領域15の一部表面に達するコンタクトホール31
が形成される。この後、レジストパターン40aが除去
される。
全面にフォトレジスト40aが塗布され、露光・現像処
理により所望の形状を有するレジストパターン40aが
形成される。このレジストパターン40aをマスクとし
て層間絶縁層29に異方性エッチングが施される。この
エッチングにより、層間絶縁層29には、ソース/ドレ
イン領域15の一部表面に達するコンタクトホール31
が形成される。この後、レジストパターン40aが除去
される。
【0014】図13を参照して、コンタクトホール31
を通じてソース/ドレイン領域15に接するように層間
絶縁層29の表面全面に、不純物が導入された多結晶シ
リコン層(以下、ドープト多結晶シリコン層とする)1
01cが形成される。
を通じてソース/ドレイン領域15に接するように層間
絶縁層29の表面全面に、不純物が導入された多結晶シ
リコン層(以下、ドープト多結晶シリコン層とする)1
01cが形成される。
【0015】図14を参照して、ドープト多結晶シリコ
ン層101c上に絶縁層133が形成される。絶縁層1
33の表面上にレジストパターン140bが形成され
る。このレジストパターン140bをマスクとして絶縁
層133がエッチングされ、引続き、ドープト多結晶シ
リコン層101cがエッチングされる。このエッチング
により、ドープト多結晶シリコン層101cは、コンタ
クトホール31を通じてソース/ドレイン領域15に接
し、かつ層間絶縁層29の上部表面上を延在する第1の
導電層101aとなる。この後、レジストパターン14
0bが除去される。
ン層101c上に絶縁層133が形成される。絶縁層1
33の表面上にレジストパターン140bが形成され
る。このレジストパターン140bをマスクとして絶縁
層133がエッチングされ、引続き、ドープト多結晶シ
リコン層101cがエッチングされる。このエッチング
により、ドープト多結晶シリコン層101cは、コンタ
クトホール31を通じてソース/ドレイン領域15に接
し、かつ層間絶縁層29の上部表面上を延在する第1の
導電層101aとなる。この後、レジストパターン14
0bが除去される。
【0016】図15を参照して、絶縁層133、第1の
導電層101aおよび層間絶縁層29の表面全面を覆う
ようにドープト多結晶シリコン層101dが形成され
る。この後、このドープト多結晶シリコン層101d
に、少なくとも絶縁層133および層間絶縁層29の上
部表面が露出するまで異方性エッチングが施される。
導電層101aおよび層間絶縁層29の表面全面を覆う
ようにドープト多結晶シリコン層101dが形成され
る。この後、このドープト多結晶シリコン層101d
に、少なくとも絶縁層133および層間絶縁層29の上
部表面が露出するまで異方性エッチングが施される。
【0017】図16を参照して、このエッチングによ
り、第1の導電層101aの延在部の端面および絶縁層
133の側壁面に接し、円筒形状を有する第2の導電層
101bが形成される。この第1および第2の導電層1
01a、101bにより下部電極層101が構成され
る。
り、第1の導電層101aの延在部の端面および絶縁層
133の側壁面に接し、円筒形状を有する第2の導電層
101bが形成される。この第1および第2の導電層1
01a、101bにより下部電極層101が構成され
る。
【0018】図17を参照して、絶縁層133の除去時
に層間絶縁層29の表面がエッチングされることを防止
するため、層間絶縁層29の露出した表面を覆うように
フォトレジスト135が形成される。またこの後、図2
0に示すようにメモリセル領域MC以外の周辺回路領域
PC上を覆うようにレジスト137が露光・現像処理に
よって所望の形状に形成される。この状態で、絶縁層1
33がエッチング除去される。
に層間絶縁層29の表面がエッチングされることを防止
するため、層間絶縁層29の露出した表面を覆うように
フォトレジスト135が形成される。またこの後、図2
0に示すようにメモリセル領域MC以外の周辺回路領域
PC上を覆うようにレジスト137が露光・現像処理に
よって所望の形状に形成される。この状態で、絶縁層1
33がエッチング除去される。
【0019】図18を参照して、これにより、下部電極
層101の円筒内において第1および第2の導電層10
1a、101bの表面が露出する。この後、酸素プラズ
マによるアッシングを用いてフォトレジスト135およ
び周辺回路領域上を覆うフォトレジスト(図示せず)が
アッシングされる。
層101の円筒内において第1および第2の導電層10
1a、101bの表面が露出する。この後、酸素プラズ
マによるアッシングを用いてフォトレジスト135およ
び周辺回路領域上を覆うフォトレジスト(図示せず)が
アッシングされる。
【0020】図19を参照して、このアッシングによっ
て、層間絶縁層29の上部表面が露出する。なお、この
アッシングによっては、層間絶縁層29の上部表面はほ
とんど除去されない。この後、キャパシタ誘電体層とド
ープト多結晶シリコン層よりなる上部電極層とが順次形
成されて図9に示す半導体装置が得られる。
て、層間絶縁層29の上部表面が露出する。なお、この
アッシングによっては、層間絶縁層29の上部表面はほ
とんど除去されない。この後、キャパシタ誘電体層とド
ープト多結晶シリコン層よりなる上部電極層とが順次形
成されて図9に示す半導体装置が得られる。
【0021】
【発明が解決しようとする課題】従来技術では、図1
7、図20に示すようにフォトレジスト135、137
を設けたことにより、絶縁層133除去時に層間絶縁層
29がエッチングされることを防止している。
7、図20に示すようにフォトレジスト135、137
を設けたことにより、絶縁層133除去時に層間絶縁層
29がエッチングされることを防止している。
【0022】一般に絶縁層133をエッチング除去する
ときには、絶縁層133の膜厚TB1分およびオーバエッ
チング量TB2分のエッチングがなされる。このため、図
16に示す状態からフォトレジストを設けないで絶縁層
133を除去すると、図21に示すように層間絶縁層2
7の露出部は、絶縁層133の膜厚TB1およびオーバエ
ッチング量TB2分(膜厚TB =TB1+TB2)エッチング
される。このように層間絶縁層29が大幅にエッチング
されると、埋込みビット線27が露出し、半導体装置の
電気的信頼性が低下する原因となる。これを防止すべ
く、図17に示す工程でレジスト135が形成されるの
である。
ときには、絶縁層133の膜厚TB1分およびオーバエッ
チング量TB2分のエッチングがなされる。このため、図
16に示す状態からフォトレジストを設けないで絶縁層
133を除去すると、図21に示すように層間絶縁層2
7の露出部は、絶縁層133の膜厚TB1およびオーバエ
ッチング量TB2分(膜厚TB =TB1+TB2)エッチング
される。このように層間絶縁層29が大幅にエッチング
されると、埋込みビット線27が露出し、半導体装置の
電気的信頼性が低下する原因となる。これを防止すべ
く、図17に示す工程でレジスト135が形成されるの
である。
【0023】しかしながら、レジスト135、137を
設けることとしたため、レジストの形成、レジストのパ
ターニングおよびレジストの除去といった工程が必要と
なり、工程数の増大とともに工程の複雑化という問題点
が生じた。
設けることとしたため、レジストの形成、レジストのパ
ターニングおよびレジストの除去といった工程が必要と
なり、工程数の増大とともに工程の複雑化という問題点
が生じた。
【0024】それゆえ本発明の一の目的は、電気的信頼
性に優れた半導体装置を提供することである。
性に優れた半導体装置を提供することである。
【0025】また本発明の他の目的は、電気的信頼性に
優れた半導体装置を簡略な工程で製造することである。
優れた半導体装置を簡略な工程で製造することである。
【0026】
【課題を解決するための手段】請求項1に記載の半導体
装置の製造方法は、以下の工程を備えている。
装置の製造方法は、以下の工程を備えている。
【0027】まず半導体基板の主表面に不純物領域が形
成される。そして上部表面を有し、その上部表面から不
純物領域の表面に達する第1の孔を有する絶縁層が半導
体基板の主表面上に形成される。そして絶縁層の上部表
面上において端面とその端面に取囲まれる中央部表面と
を有するように、かつ第1の孔を通じて不純物領域と電
気的に接続するように第1の導電層が形成され、絶縁層
の上部表面の一部が第1の導電層から選択的に露出され
る。露出した絶縁層の上部表面上と第1の導電層の端面
上とを覆い、かつ第1の導電層の中央部表面に達する第
2の孔を有する被覆層が形成される。そして第2の孔内
において被覆層の側壁面に接し、かつ端面よりも中央部
表面側で第1の導電層と電気的に接続される筒形状の第
2の導電層が形成される。そして被覆層が、少なくとも
第1の導電層の端面が露出するまでエッチングされる。
そして第1および第2の導電層を覆うようにキャパシタ
誘電体層が形成される。そしてキャパシタ誘電体層を介
在して第1および第2の導電層と対向するように上部電
極層が形成される。
成される。そして上部表面を有し、その上部表面から不
純物領域の表面に達する第1の孔を有する絶縁層が半導
体基板の主表面上に形成される。そして絶縁層の上部表
面上において端面とその端面に取囲まれる中央部表面と
を有するように、かつ第1の孔を通じて不純物領域と電
気的に接続するように第1の導電層が形成され、絶縁層
の上部表面の一部が第1の導電層から選択的に露出され
る。露出した絶縁層の上部表面上と第1の導電層の端面
上とを覆い、かつ第1の導電層の中央部表面に達する第
2の孔を有する被覆層が形成される。そして第2の孔内
において被覆層の側壁面に接し、かつ端面よりも中央部
表面側で第1の導電層と電気的に接続される筒形状の第
2の導電層が形成される。そして被覆層が、少なくとも
第1の導電層の端面が露出するまでエッチングされる。
そして第1および第2の導電層を覆うようにキャパシタ
誘電体層が形成される。そしてキャパシタ誘電体層を介
在して第1および第2の導電層と対向するように上部電
極層が形成される。
【0028】請求項2に記載の半導体装置の製造方法で
は、被覆層をエッチング除去する工程は、被覆層のエッ
チング速度が絶縁層のエッチング速度よりも大きくなる
条件でエッチングする工程を含むことが望ましい。
は、被覆層をエッチング除去する工程は、被覆層のエッ
チング速度が絶縁層のエッチング速度よりも大きくなる
条件でエッチングする工程を含むことが望ましい。
【0029】請求項3に記載の半導体装置の製造方法
は、不純物領域がMOSトランジスタの1対のソース/
ドレイン領域の一方であり、ソース/ドレイン領域の他
方に接するビット線を形成する工程をさらに備えてい
る。このビット線がソース/ドレイン領域の他方に接す
るように半導体基板の主表面上に形成された後に、ビッ
ト線を覆うように絶縁層が形成される。
は、不純物領域がMOSトランジスタの1対のソース/
ドレイン領域の一方であり、ソース/ドレイン領域の他
方に接するビット線を形成する工程をさらに備えてい
る。このビット線がソース/ドレイン領域の他方に接す
るように半導体基板の主表面上に形成された後に、ビッ
ト線を覆うように絶縁層が形成される。
【0030】請求項4に記載の半導体装置は、半導体基
板と、不純物領域と、絶縁層と、第1の導電層と、第2
の導電層と、キャパシタ誘電体層と、上部電極層とを備
えている。半導体基板は主表面を有している。不純物領
域は、半導体基板の主表面に形成されている。絶縁層
は、実質的に平坦な上部表面を有し、その上部表面から
不純物領域の表面に達する孔を有するように半導体基板
の主表面上に形成されている。第1の導電層は、孔を通
じて不純物領域と電気的に接続され、かつ絶縁層の上部
表面上に形成された延在部を有している。この延在部
は、その端面とその端面に取囲まれた中央部表面とを有
するように形成されている。第2の導電層は、端面より
も中央部表面側で中央部表面を包囲するように第1の導
電層に接し、かつ上方へ延びる筒形状を有している。キ
ャパシタ誘電体層は、第1および第2の導電層を覆って
いる。上部電極層は、キャパシタ誘電体層を介在して第
1および第2の誘電体層に対向している。
板と、不純物領域と、絶縁層と、第1の導電層と、第2
の導電層と、キャパシタ誘電体層と、上部電極層とを備
えている。半導体基板は主表面を有している。不純物領
域は、半導体基板の主表面に形成されている。絶縁層
は、実質的に平坦な上部表面を有し、その上部表面から
不純物領域の表面に達する孔を有するように半導体基板
の主表面上に形成されている。第1の導電層は、孔を通
じて不純物領域と電気的に接続され、かつ絶縁層の上部
表面上に形成された延在部を有している。この延在部
は、その端面とその端面に取囲まれた中央部表面とを有
するように形成されている。第2の導電層は、端面より
も中央部表面側で中央部表面を包囲するように第1の導
電層に接し、かつ上方へ延びる筒形状を有している。キ
ャパシタ誘電体層は、第1および第2の導電層を覆って
いる。上部電極層は、キャパシタ誘電体層を介在して第
1および第2の誘電体層に対向している。
【0031】
【作用】請求項1に記載の半導体装置の製造方法では、
被覆層が露出した絶縁層の上部表面と第1の導電層の端
面上とを覆うように形成される。このため、下部電極層
の円筒部となる第2の導電層が形成された後に被覆層に
エッチングが施されても、層間絶縁層は被覆層によって
保護されているため直接エッチングされることは防止で
きる。つまり層間絶縁層は被覆層が完全に除去されるま
でエッチングされない。それゆえ、層間絶縁層には、被
覆層のオーバエッチング量分のエッチングしか行なわれ
ない。したがって、層間絶縁層に被覆層の膜厚およびオ
ーバエッチング量分のエッチングが行なわれる従来例に
比較して、本発明の方法では層間絶縁層のエッチング量
が少なくて済む。
被覆層が露出した絶縁層の上部表面と第1の導電層の端
面上とを覆うように形成される。このため、下部電極層
の円筒部となる第2の導電層が形成された後に被覆層に
エッチングが施されても、層間絶縁層は被覆層によって
保護されているため直接エッチングされることは防止で
きる。つまり層間絶縁層は被覆層が完全に除去されるま
でエッチングされない。それゆえ、層間絶縁層には、被
覆層のオーバエッチング量分のエッチングしか行なわれ
ない。したがって、層間絶縁層に被覆層の膜厚およびオ
ーバエッチング量分のエッチングが行なわれる従来例に
比較して、本発明の方法では層間絶縁層のエッチング量
が少なくて済む。
【0032】また、被覆層により層間絶縁層を保護する
こととしたため、従来例のように層間絶縁層を保護する
ためのフォトレジストは不要となる。このため、フォト
レジストの形成、写真製版、除去の工程を削除できるた
め、工程の簡略化を図ることができる。
こととしたため、従来例のように層間絶縁層を保護する
ためのフォトレジストは不要となる。このため、フォト
レジストの形成、写真製版、除去の工程を削除できるた
め、工程の簡略化を図ることができる。
【0033】請求項2に記載の半導体装置の製造方法で
は、被覆層のエッチング条件は、被覆層のエッチング速
度が、絶縁層のエッチング速度よりも大きくなるように
設定される。このため、被覆層除去時に被覆層のオーバ
エッチングが層間絶縁層に施されても、層間絶縁層はほ
とんどエッチングされず、実質的に平坦な上部表面を維
持することができる。
は、被覆層のエッチング条件は、被覆層のエッチング速
度が、絶縁層のエッチング速度よりも大きくなるように
設定される。このため、被覆層除去時に被覆層のオーバ
エッチングが層間絶縁層に施されても、層間絶縁層はほ
とんどエッチングされず、実質的に平坦な上部表面を維
持することができる。
【0034】請求項3に記載の半導体装置の製造方法で
は、ビット線が層間絶縁層に埋込まれ、キャパシタの下
層に形成される。ビット線をキャパシタの上層に形成す
ると、ビット線をソース/ドレイン領域に接続するため
のコンタクトホールによって、キャパシタの平面占有面
積が減少する。これに対して、ビット線をキャパシタの
下層に形成すれば、ビット線とソース/ドレイン領域と
を接続するためのコンタクトホールがキャパシタ形成領
域を制約することはない。よって、キャパシタの平面占
有面積は拡大され、より大きなキャパシタ容量を得るこ
とができる。
は、ビット線が層間絶縁層に埋込まれ、キャパシタの下
層に形成される。ビット線をキャパシタの上層に形成す
ると、ビット線をソース/ドレイン領域に接続するため
のコンタクトホールによって、キャパシタの平面占有面
積が減少する。これに対して、ビット線をキャパシタの
下層に形成すれば、ビット線とソース/ドレイン領域と
を接続するためのコンタクトホールがキャパシタ形成領
域を制約することはない。よって、キャパシタの平面占
有面積は拡大され、より大きなキャパシタ容量を得るこ
とができる。
【0035】上記の方法により製造される請求項1に記
載の半導体装置では、層間絶縁層の上部表面が実質的に
平坦なまま維持される。このため、仮に層間絶縁層の下
層にビット線などの導電層が設けられていても、このビ
ット線が層間絶縁層から露出することはない。したがっ
て、電気的信頼性に優れた半導体装置が得られる。
載の半導体装置では、層間絶縁層の上部表面が実質的に
平坦なまま維持される。このため、仮に層間絶縁層の下
層にビット線などの導電層が設けられていても、このビ
ット線が層間絶縁層から露出することはない。したがっ
て、電気的信頼性に優れた半導体装置が得られる。
【0036】
【実施例】以下、本発明の実施例について図面に基づい
て説明する。
て説明する。
【0037】図1は、本発明の実施例における半導体装
置の構成を概略的に示す断面図である。図1を参照し
て、シリコン基板21の表面には、各素子を電気的に分
離するための素子分離酸化膜25が形成されている。ま
た素子分離酸化膜25の下側領域には、チャネルカット
領域23が形成されている。このように分離酸化膜25
とチャネルカット領域23とにより電気的に分離された
シリコン基板21の表面にDRAMのメモリセルが形成
されている。このメモリセルは、1つのMOSトランジ
スタ20と、1つのキャパシタ10とを有している。
置の構成を概略的に示す断面図である。図1を参照し
て、シリコン基板21の表面には、各素子を電気的に分
離するための素子分離酸化膜25が形成されている。ま
た素子分離酸化膜25の下側領域には、チャネルカット
領域23が形成されている。このように分離酸化膜25
とチャネルカット領域23とにより電気的に分離された
シリコン基板21の表面にDRAMのメモリセルが形成
されている。このメモリセルは、1つのMOSトランジ
スタ20と、1つのキャパシタ10とを有している。
【0038】MOSトランジスタ20は、ゲート酸化膜
11と、ゲート電極層13と、ソース/ドレイン領域1
5とを有している。シリコン基板21の表面には、互い
に所定の間隔を介して1対のソース/ドレイン領域15
が形成されている。このソース/ドレイン領域15は、
比較的低濃度の不純物領域15aと、比較的高濃度の不
純物領域15bとの2層構造よりなるLDD構造を有し
ている。この1対のソース/ドレイン領域15に挟まれ
る領域上には、ゲート酸化膜11を介在してゲート電極
層13が形成されている。このゲート電極層13の表面
を覆うように絶縁層17が形成されている。
11と、ゲート電極層13と、ソース/ドレイン領域1
5とを有している。シリコン基板21の表面には、互い
に所定の間隔を介して1対のソース/ドレイン領域15
が形成されている。このソース/ドレイン領域15は、
比較的低濃度の不純物領域15aと、比較的高濃度の不
純物領域15bとの2層構造よりなるLDD構造を有し
ている。この1対のソース/ドレイン領域15に挟まれ
る領域上には、ゲート酸化膜11を介在してゲート電極
層13が形成されている。このゲート電極層13の表面
を覆うように絶縁層17が形成されている。
【0039】1対のソース/ドレイン領域15の一方に
接し、かつ絶縁層17上に乗り上げるようにビット線を
なす導電層27が形成されている。この導電層27およ
びゲート電極層13は、たとえばタングステンシリサイ
ド構造を有している。この導電層27とMOSトランジ
スタ20とを覆うように層間絶縁層29が、たとえばT
EOS(Tetra Ethoxy Silane )により形成されてい
る。また層間絶縁層29の上部表面は、平坦化処理によ
り実質的に平坦にされている。また層間絶縁層29に
は、1対のソース/ドレイン領域15の他方に達するコ
ンタクトホール31が形成されている。このコンタクト
ホール31を通じて1対のソース/ドレイン領域15に
電気的に接続されるようにキャパシタ10が形成されて
いる。
接し、かつ絶縁層17上に乗り上げるようにビット線を
なす導電層27が形成されている。この導電層27およ
びゲート電極層13は、たとえばタングステンシリサイ
ド構造を有している。この導電層27とMOSトランジ
スタ20とを覆うように層間絶縁層29が、たとえばT
EOS(Tetra Ethoxy Silane )により形成されてい
る。また層間絶縁層29の上部表面は、平坦化処理によ
り実質的に平坦にされている。また層間絶縁層29に
は、1対のソース/ドレイン領域15の他方に達するコ
ンタクトホール31が形成されている。このコンタクト
ホール31を通じて1対のソース/ドレイン領域15に
電気的に接続されるようにキャパシタ10が形成されて
いる。
【0040】キャパシタ10は、下部電極層1と、キャ
パシタ誘電体層3と、上部電極層5とを有している。下
部電極層1は、第1の導電層1aと、第2の導電層1b
とを有している。第1の導電層1aは、コンタクトホー
ル31を通じてソース/ドレイン領域15に接し、かつ
層間絶縁層29の上部表面上に延在している。第2の導
電層1bは、第1の導電層1aの延在部の端面1abよ
りも中央部側で第1の導電層1aに接し、かつその接触
部から上方へ延びる筒形状を有している。この第1およ
び第2の導電層1a,1bは、たとえばドープト多結晶
シリコンよりなっている。この第1および第2の導電層
1a、1bを覆うようにキャパシタ誘電体層3が形成さ
れている。またキャパシタ誘電体層3を介在して下部電
極層1と対向するように上部電極層5が形成されてい
る。この上部電極5は、たとえばドープト多結晶シリコ
ン層により形成されている。
パシタ誘電体層3と、上部電極層5とを有している。下
部電極層1は、第1の導電層1aと、第2の導電層1b
とを有している。第1の導電層1aは、コンタクトホー
ル31を通じてソース/ドレイン領域15に接し、かつ
層間絶縁層29の上部表面上に延在している。第2の導
電層1bは、第1の導電層1aの延在部の端面1abよ
りも中央部側で第1の導電層1aに接し、かつその接触
部から上方へ延びる筒形状を有している。この第1およ
び第2の導電層1a,1bは、たとえばドープト多結晶
シリコンよりなっている。この第1および第2の導電層
1a、1bを覆うようにキャパシタ誘電体層3が形成さ
れている。またキャパシタ誘電体層3を介在して下部電
極層1と対向するように上部電極層5が形成されてい
る。この上部電極5は、たとえばドープト多結晶シリコ
ン層により形成されている。
【0041】次に、本発明の実施例における半導体装置
の製造方法について説明する。図2〜図7は、本発明の
実施例における半導体装置の製造方法を工程順に示す概
略断面図である。まず図2を参照して、シリコン基板2
1に素子分離酸化膜25、チャネルカット領域23、M
OSトランジスタ20、ビット線27、層間絶縁層29
およびコンタクトホール31を形成する工程は、図10
〜図12に示す従来の製造方法とほぼ同様であるためそ
の説明は省略する。
の製造方法について説明する。図2〜図7は、本発明の
実施例における半導体装置の製造方法を工程順に示す概
略断面図である。まず図2を参照して、シリコン基板2
1に素子分離酸化膜25、チャネルカット領域23、M
OSトランジスタ20、ビット線27、層間絶縁層29
およびコンタクトホール31を形成する工程は、図10
〜図12に示す従来の製造方法とほぼ同様であるためそ
の説明は省略する。
【0042】コンタクトホール31を通じてソース/ド
レイン領域15の他方と接するように層間絶縁層29の
平坦な上部表面全面にドープト多結晶シリコン層1cが
たとえばCVD(Chemical Vapor Deposition )法によ
り形成される。
レイン領域15の他方と接するように層間絶縁層29の
平坦な上部表面全面にドープト多結晶シリコン層1cが
たとえばCVD(Chemical Vapor Deposition )法によ
り形成される。
【0043】図3を参照して、ドープト多結晶シリコン
層1cの表面全面にフォトレジスト40bが塗布され
る。このフォトレジスト40bが露光・現像などされ、
所望の形状を有するレジストパターン40bが形成され
る。このレジストパターン40bをマスクとして層間絶
縁層29の一部表面が露出するまで異方性エッチングが
施される。このエッチングにより、コンタクトホール3
1を通じてソース/ドレイン領域15に電気的に接続さ
れ、かつ層間絶縁層29の上部表面上に所定の形状で延
在する第1の導電層1aが形成される。この後、レジス
トパターン40bが除去される。
層1cの表面全面にフォトレジスト40bが塗布され
る。このフォトレジスト40bが露光・現像などされ、
所望の形状を有するレジストパターン40bが形成され
る。このレジストパターン40bをマスクとして層間絶
縁層29の一部表面が露出するまで異方性エッチングが
施される。このエッチングにより、コンタクトホール3
1を通じてソース/ドレイン領域15に電気的に接続さ
れ、かつ層間絶縁層29の上部表面上に所定の形状で延
在する第1の導電層1aが形成される。この後、レジス
トパターン40bが除去される。
【0044】図4を参照して、露出した層間絶縁層29
の表面および第1の導電層1aの端面1ab上を覆うよ
うに、かつ第1の導電層1aの中央部表面を露出する孔
33aを有するように被覆層33が形成される。この被
覆層33は、たとえばシリコン酸化膜よりなる。
の表面および第1の導電層1aの端面1ab上を覆うよ
うに、かつ第1の導電層1aの中央部表面を露出する孔
33aを有するように被覆層33が形成される。この被
覆層33は、たとえばシリコン酸化膜よりなる。
【0045】図5を参照して、孔33aを通じて第1の
導電層1aの表面に接するように被覆層33の表面全面
にドープト多結晶シリコン層1dがCVD法により形成
される。この後、ドープト多結晶シリコン層1dに被覆
層33の上部表面が少なくとも露出するまで異方性エッ
チングが施される。
導電層1aの表面に接するように被覆層33の表面全面
にドープト多結晶シリコン層1dがCVD法により形成
される。この後、ドープト多結晶シリコン層1dに被覆
層33の上部表面が少なくとも露出するまで異方性エッ
チングが施される。
【0046】図6を参照して、この異方性エッチングに
より、孔33aの側壁面に接するようにドープト多結晶
シリコン層1bが残存する。このようにして、第1の導
電層1bが、第1の導電層1aの端面より中央部表面側
で中央部表面を包囲するように第1の導電層1aに接
し、かつ上方へ延びる筒形状を有するように形成され
る。この後、被覆層33が少なくとも層間絶縁層29の
上部表面が露出するまでエッチングされる。
より、孔33aの側壁面に接するようにドープト多結晶
シリコン層1bが残存する。このようにして、第1の導
電層1bが、第1の導電層1aの端面より中央部表面側
で中央部表面を包囲するように第1の導電層1aに接
し、かつ上方へ延びる筒形状を有するように形成され
る。この後、被覆層33が少なくとも層間絶縁層29の
上部表面が露出するまでエッチングされる。
【0047】図7を参照して、これにより、層間絶縁層
29の上部表面が露出する。この後、キャパシタ誘電体
層およびドープト多結晶シリコン層よりなる上部電極層
とが各々CVD法により形成されることにより、図1に
示す半導体装置が得られる。
29の上部表面が露出する。この後、キャパシタ誘電体
層およびドープト多結晶シリコン層よりなる上部電極層
とが各々CVD法により形成されることにより、図1に
示す半導体装置が得られる。
【0048】なお、上記の実施例においては、図6に示
すように被覆層33と層間絶縁層29とが同じシリコン
酸化膜により形成されている。しかし、この層間絶縁層
29と被覆層33との材質は、これに限られず、互いに
エッチング特性の異なる絶縁材料であればよい。
すように被覆層33と層間絶縁層29とが同じシリコン
酸化膜により形成されている。しかし、この層間絶縁層
29と被覆層33との材質は、これに限られず、互いに
エッチング特性の異なる絶縁材料であればよい。
【0049】具体的には、層間絶縁層29がTEOS膜
であり、被覆層33がNSGであればよい。この場合
に、被覆層33をフッ酸(HF)でエッチング除去する
場合、層間絶縁層29に対する被覆層33のエッチング
選択比は約100程度である。このため、被覆層33に
エッチングを施しても、層間絶縁層29はほとんどエッ
チングされない。
であり、被覆層33がNSGであればよい。この場合
に、被覆層33をフッ酸(HF)でエッチング除去する
場合、層間絶縁層29に対する被覆層33のエッチング
選択比は約100程度である。このため、被覆層33に
エッチングを施しても、層間絶縁層29はほとんどエッ
チングされない。
【0050】本実施例では、図4に示すように被覆層3
3が露出した層間絶縁層29の上部表面と第1の導電層
1aの端面上とを覆うように形成される。このため、図
6のプロセスにおいて被覆層33にエッチングが施され
ても、層間絶縁層29は被覆層33に保護されているた
め直接エッチングされない。つまり層間絶縁層29は被
覆層33が完全に除去されるまではエッチングされな
い。それゆえ、層間絶縁層29には、図8に示すように
被覆層33のオーバエッチング量TA 分のエッチングし
か行なわれない。したがって、層間絶縁層29に被覆層
33の膜厚分およびオーバエッチング量分のエッチング
が行なわれる従来例に比較して、本発明の方法では層間
絶縁層29のエッチングによるえぐれ量を少なくするこ
とができる。
3が露出した層間絶縁層29の上部表面と第1の導電層
1aの端面上とを覆うように形成される。このため、図
6のプロセスにおいて被覆層33にエッチングが施され
ても、層間絶縁層29は被覆層33に保護されているた
め直接エッチングされない。つまり層間絶縁層29は被
覆層33が完全に除去されるまではエッチングされな
い。それゆえ、層間絶縁層29には、図8に示すように
被覆層33のオーバエッチング量TA 分のエッチングし
か行なわれない。したがって、層間絶縁層29に被覆層
33の膜厚分およびオーバエッチング量分のエッチング
が行なわれる従来例に比較して、本発明の方法では層間
絶縁層29のエッチングによるえぐれ量を少なくするこ
とができる。
【0051】また被覆層33により層間絶縁層29を保
護することとしたため、図17に示す従来例のように層
間絶縁層29を保護するためのフォトレジスト135お
よび137は不要となる。このため、フォトレジスト1
35、137の形成、写真製版、除去の工程を削除する
ことができるため、工程の簡略化を図ることができる。
護することとしたため、図17に示す従来例のように層
間絶縁層29を保護するためのフォトレジスト135お
よび137は不要となる。このため、フォトレジスト1
35、137の形成、写真製版、除去の工程を削除する
ことができるため、工程の簡略化を図ることができる。
【0052】また、図6に示す層間絶縁層29と被覆層
33とを被エッチング特性の異なる材料により構成する
こともできる。この場合、被覆層33除去時に被覆層3
3のオーバエッチングが層間絶縁層29に施されても、
層間絶縁層29はほとんどエッチングされず、実質的に
平坦な上部表面を維持することが可能となる。
33とを被エッチング特性の異なる材料により構成する
こともできる。この場合、被覆層33除去時に被覆層3
3のオーバエッチングが層間絶縁層29に施されても、
層間絶縁層29はほとんどエッチングされず、実質的に
平坦な上部表面を維持することが可能となる。
【0053】また本実施例では、ビット線27が層間絶
縁層29に埋込まれキャパシタ10の下層に形成されて
いる。ビット線27をキャパシタ10の上層に形成した
場合、ビット線27とソース/ドレイン領域15とを接
続するためのコンタクトホールによって、キャパシタの
平面占有面積が減少してしまう。これに対して、本実施
例のようにビット線27をキャパシタ10の下層に形成
すれば、ビット線27とソース/ドレイン領域15とを
接続するためのコンタクトホールがキャパシタ10の形
成領域を制約することはなくなる。よって、キャパシタ
10の平面占有面積は拡大され、より大きなキャパシタ
容量を得ることが可能となる。
縁層29に埋込まれキャパシタ10の下層に形成されて
いる。ビット線27をキャパシタ10の上層に形成した
場合、ビット線27とソース/ドレイン領域15とを接
続するためのコンタクトホールによって、キャパシタの
平面占有面積が減少してしまう。これに対して、本実施
例のようにビット線27をキャパシタ10の下層に形成
すれば、ビット線27とソース/ドレイン領域15とを
接続するためのコンタクトホールがキャパシタ10の形
成領域を制約することはなくなる。よって、キャパシタ
10の平面占有面積は拡大され、より大きなキャパシタ
容量を得ることが可能となる。
【0054】また本実施例では、上述のような製造方法
により半導体装置を製造するため、層間絶縁層29の上
部表面を実質的に平坦に維持することができる。このた
め、図1に示すように層間絶縁層29の下層にビット線
27などの導電層が設けられていても、このビット線2
7などが層間絶縁層29から露出することは防止され
る。したがって、電気的信頼性に優れた半導体装置を得
ることが可能となる。
により半導体装置を製造するため、層間絶縁層29の上
部表面を実質的に平坦に維持することができる。このた
め、図1に示すように層間絶縁層29の下層にビット線
27などの導電層が設けられていても、このビット線2
7などが層間絶縁層29から露出することは防止され
る。したがって、電気的信頼性に優れた半導体装置を得
ることが可能となる。
【0055】
【発明の効果】請求項1に記載の半導体装置の製造方法
では、被覆層が露出した絶縁層の上部表面と第1の導電
層の端面上とを覆うように形成される。このため、層間
絶縁層は被覆層が完全に除去されるまでエッチングされ
ない。したがって、被覆層のエッチング時において、層
間絶縁層には被覆層のオーバエッチング分のエッチング
のみ施される。このため、層間絶縁層のえぐれは従来例
に比較して少なくなる。
では、被覆層が露出した絶縁層の上部表面と第1の導電
層の端面上とを覆うように形成される。このため、層間
絶縁層は被覆層が完全に除去されるまでエッチングされ
ない。したがって、被覆層のエッチング時において、層
間絶縁層には被覆層のオーバエッチング分のエッチング
のみ施される。このため、層間絶縁層のえぐれは従来例
に比較して少なくなる。
【0056】また、層間絶縁層上に被覆層を設けて被覆
層により層間絶縁層を保護することとしているため、従
来例のように層間絶縁層を保護するためのフォトレジス
トは不要となる。したがって、フォトレジストの形成、
写真製版、除去の工程を削除することができ、工程の簡
略化を図ることができる。
層により層間絶縁層を保護することとしているため、従
来例のように層間絶縁層を保護するためのフォトレジス
トは不要となる。したがって、フォトレジストの形成、
写真製版、除去の工程を削除することができ、工程の簡
略化を図ることができる。
【0057】請求項2に記載の半導体装置の製造方法で
は、被覆層のエッチング条件では、被覆層のエッチング
速度は絶縁層のエッチング速度よりも十分に大きくな
る。このため、被覆層除去時に被覆層のオーバエッチン
グが層間絶縁層に施されても、層間絶縁層はほとんどエ
ッチングされず、実質的に平坦な上部表面を維持するこ
とができる。
は、被覆層のエッチング条件では、被覆層のエッチング
速度は絶縁層のエッチング速度よりも十分に大きくな
る。このため、被覆層除去時に被覆層のオーバエッチン
グが層間絶縁層に施されても、層間絶縁層はほとんどエ
ッチングされず、実質的に平坦な上部表面を維持するこ
とができる。
【0058】請求項3に記載の半導体装置の製造方法で
は、ビット線が層間絶縁層に埋込まれ、キャパシタの下
層に形成される。このため、ビット線とソース/ドレイ
ン領域とを接続するためのコンタクトホールがキャパシ
タ形成領域を縮小することはない。したがって、キャパ
シタの平面占有面積は拡大され、より大きなキャパシタ
容量を得ることが可能となる。
は、ビット線が層間絶縁層に埋込まれ、キャパシタの下
層に形成される。このため、ビット線とソース/ドレイ
ン領域とを接続するためのコンタクトホールがキャパシ
タ形成領域を縮小することはない。したがって、キャパ
シタの平面占有面積は拡大され、より大きなキャパシタ
容量を得ることが可能となる。
【0059】上記の方法により製造される請求項1に記
載の半導体装置では、層間絶縁層の上部表面が実質的に
平坦なまま維持される。このため、層間絶縁層下の導電
層が層間絶縁層から露出することは防止され、電気的信
頼性に優れた半導体装置を得ることが可能となる。
載の半導体装置では、層間絶縁層の上部表面が実質的に
平坦なまま維持される。このため、層間絶縁層下の導電
層が層間絶縁層から露出することは防止され、電気的信
頼性に優れた半導体装置を得ることが可能となる。
【図1】 本発明の実施例における半導体装置の構成を
概略的に示す断面図である。
概略的に示す断面図である。
【図2】 本発明の実施例における半導体装置の製造方
法の第1工程を示す概略断面図である。
法の第1工程を示す概略断面図である。
【図3】 本発明の実施例における半導体装置の製造方
法の第2工程を示す概略断面図である。
法の第2工程を示す概略断面図である。
【図4】 本発明の実施例における半導体装置の製造方
法の第3工程を示す概略断面図である。
法の第3工程を示す概略断面図である。
【図5】 本発明の実施例における半導体装置の製造方
法の第4工程を示す概略断面図である。
法の第4工程を示す概略断面図である。
【図6】 本発明の実施例における半導体装置の製造方
法の第5工程を示す概略断面図である。
法の第5工程を示す概略断面図である。
【図7】 本発明の実施例における半導体装置の製造方
法の第6工程を示す概略断面図である。
法の第6工程を示す概略断面図である。
【図8】 本発明の実施例において、被覆層のエッチン
グ時において層間絶縁層がエッチングされる量を示す概
略断面図である。
グ時において層間絶縁層がエッチングされる量を示す概
略断面図である。
【図9】 従来の半導体装置の構成を概略的に示す断面
図である。
図である。
【図10】 従来の半導体装置の製造方法の第1工程を
示す概略断面図である。
示す概略断面図である。
【図11】 従来の半導体装置の製造方法の第2工程を
示す概略断面図である。
示す概略断面図である。
【図12】 従来の半導体装置の製造方法の第3工程を
示す概略断面図である。
示す概略断面図である。
【図13】 従来の半導体装置の製造方法の第4工程を
示す概略断面図である。
示す概略断面図である。
【図14】 従来の半導体装置の製造方法の第5工程を
示す概略断面図である。
示す概略断面図である。
【図15】 従来の半導体装置の製造方法の第6工程を
示す概略断面図である。
示す概略断面図である。
【図16】 従来の半導体装置の製造方法の第7工程を
示す概略断面図である。
示す概略断面図である。
【図17】 従来の半導体装置の製造方法の第8工程を
示す概略断面図である。
示す概略断面図である。
【図18】 従来の半導体装置の製造方法の第9工程を
示す概略断面図である。
示す概略断面図である。
【図19】 従来の半導体装置の製造方法の第10工程
を示す概略断面図である。
を示す概略断面図である。
【図20】 被覆層除去前に形成されるフォトレジスト
の様子を示す概略断面図である。
の様子を示す概略断面図である。
【図21】 従来の半導体装置の製造方法において、被
覆層の除去時に層間絶縁層がエッチングされる量を示す
概略断面図である。
覆層の除去時に層間絶縁層がエッチングされる量を示す
概略断面図である。
1 下部電極層、2 キャパシタ誘電体層、5 上部電
極層、10 キャパシタ、15 ソース/ドレイン領
域、20 MOSトランジスタ、21 シリコン基板、
29 層間絶縁層、31 コンタクトホール、33 被
覆層。
極層、10 キャパシタ、15 ソース/ドレイン領
域、20 MOSトランジスタ、21 シリコン基板、
29 層間絶縁層、31 コンタクトホール、33 被
覆層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/822
Claims (4)
- 【請求項1】 半導体基板の主表面に不純物領域を形成
する工程と、 上部表面を有し、その上部表面から前記不純物領域の表
面に達する第1の孔を有する絶縁層を前記半導体基板の
主表面上に形成する工程と、 前記絶縁層の上部表面上において端面とその端面に取囲
まれる中央部表面とを有するように、かつ前記第1の孔
を通じて前記不純物領域と電気的に接続するように第1
の導電層を形成し、前記絶縁層の上部表面の一部を前記
第1の導電層から選択的に露出させる工程と、 露出した前記絶縁層の上部表面上と前記第1の導電層の
端面上とを覆い、かつ前記第1の導電層の中央部表面に
達する第2の孔を有する被覆層を形成する工程と、 前記第2の孔内において前記被覆層の側壁面に接し、か
つ前記端面よりも前記中央部表面側で前記第1の導電層
と電気的に接続される筒形状の第2の導電層を形成する
工程と、 前記被覆層を、少なくとも前記第1の導電層の端面が露
出するまでエッチング除去する工程と、 前記第1および第2の導電層を覆うようにキャパシタ誘
電体層を形成する工程と、 前記キャパシタ誘電体層を介在して前記第1および第2
の導電層と対向するように上部電極層を形成する工程と
を備えた、半導体装置の製造方法。 - 【請求項2】 前記被覆層をエッチング除去する工程
は、前記被覆層のエッチング速度が前記絶縁層のエッチ
ング速度よりも大きくなる条件でエッチングする工程を
含む、請求項1に記載の半導体装置の製造方法。 - 【請求項3】 前記不純物領域は、MOSトランジスタ
の1対のソース/ドレイン領域の一方であり、前記ソー
ス/ドレイン領域の他方に接するビット線を形成する工
程をさらに備え、 前記ビット線が、前記ソース/ドレイン領域の他方に接
するように前記半導体基板の主表面上に形成された後に
前記ビット線を覆うように前記絶縁層が形成される、請
求項1に記載の半導体装置の製造方法。 - 【請求項4】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成される不純物領域と、 実質的に平坦な上部表面を有し、その上部表面から前記
不純物領域の表面に達する孔を有するように前記半導体
基板の主表面上に形成された絶縁層と、 前記孔を通じて前記不純物領域と電気的に接続され、か
つ前記絶縁層の上部表面上に形成された延在部を有し、
前記延在部が端面とその端面に取囲まれた中央部表面と
を有するように形成された第1の導電層と、 前記端面よりも前記中央部表面側で前記中央部表面を包
囲するように前記第1の導電層に接し、かつ上方へ延び
る筒形状の第2の導電層と、 前記第1および第2の導電層を覆うキャパシタ誘電体層
と、 前記キャパシタ誘電体層を介在して前記第1および第2
の誘電体層に対向する上部電極層とを備えた、半導体装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6204951A JPH0870106A (ja) | 1994-08-30 | 1994-08-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6204951A JPH0870106A (ja) | 1994-08-30 | 1994-08-30 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0870106A true JPH0870106A (ja) | 1996-03-12 |
Family
ID=16499024
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6204951A Withdrawn JPH0870106A (ja) | 1994-08-30 | 1994-08-30 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0870106A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6372617B1 (en) | 1997-12-17 | 2002-04-16 | Nec Corporation | Method of manufacturing non-volatile memory |
KR100346450B1 (ko) * | 1999-12-30 | 2002-07-27 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
US7778812B2 (en) | 2005-01-07 | 2010-08-17 | Micron Technology, Inc. | Selecting data to verify in hardware device model simulation test generation |
-
1994
- 1994-08-30 JP JP6204951A patent/JPH0870106A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6372617B1 (en) | 1997-12-17 | 2002-04-16 | Nec Corporation | Method of manufacturing non-volatile memory |
KR100346450B1 (ko) * | 1999-12-30 | 2002-07-27 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
US7778812B2 (en) | 2005-01-07 | 2010-08-17 | Micron Technology, Inc. | Selecting data to verify in hardware device model simulation test generation |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |