JPH11186388A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11186388A JPH11186388A JP35352497A JP35352497A JPH11186388A JP H11186388 A JPH11186388 A JP H11186388A JP 35352497 A JP35352497 A JP 35352497A JP 35352497 A JP35352497 A JP 35352497A JP H11186388 A JPH11186388 A JP H11186388A
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Abstract
さらされることがなく、かつ、少なくとも一酸化炭素を
含むガスにはシリコン基板が直接さらされないような半
導体装置の製造方法を提供することを課題(目的)とす
る。 【解決手段】 シリコン基板10上にシリコン窒化膜31を
薄く形成してからシリコン酸化膜32を堆積しておき、コ
ンタクトホール形成時のエッチングを2段階とし、一酸
化炭素を含む、あるいは含まないガス系でシリコン窒化
膜31をストッパーとする条件で第1段階のエッチングを
行い、一酸化炭素を含まないガス系でシリコン窒化膜31
を除去する条件で第2段階のエッチングを行う。
Description
板工程、および配線工程における製造方法に関し、特
に、コンタクトホールの形成技術に関する。
は、装置の小型化、高集積度化に伴い、パターンルール
が縮小の一途をたどっている。これに伴い、基板あるい
はトランスファゲート等と配線層とを結ぶためのコンタ
クトホールにも小径でアスペクト比が高い構造が要求さ
れている。
置の製造方法を図7および図8に基づいて説明する。図
7はダイナミックランダムアクセスメモリ(DRAM)の
製造工程中の基板工程の一部、図8はその配線工程の一
部をそれぞれ段階的に示す拡大断面図である。DRAM
は一般にCMOS回路を基本とする素子であり、nチャ
ンネルMOSFET(nMOS)とpチャンネルMOSF
ET(pMOS)とを配線で接続して構成される。
10にはウェルイオンの注入によりn形領域(nウェル)11
とp形領域(pウェル)12とが形成されると共に、選択酸
化により素子分離領域13,14が形成されている。また、
シリコン基板10上には、多数のトランスファゲート20が
形成されている。トランスファゲート20は、シリコン基
板10側から順に、ゲート酸化膜21とゲートポリシリコン
膜22とシリコン酸化膜23とを積層して構成されている。
なお、この明細書では、トランスファゲート20を構成す
るシリコン酸化膜23を、トランスファゲート20の上面を
実際の導通層であるゲートポリシリコン膜22に対して変
位(オフセット)させるという意味で、「オフセットシリ
コン酸化膜」と呼ぶこととする。これら3層を一面に堆
積した後、通常のフォトリソグラフィ工程によりエッチ
ングしてトランスファゲート20を形成する。
積度が相対的に低い周辺回路領域Rp、右側の領域は、
集積度が相対的に高いメモリセル領域Rmである。両領
域のnウェル11をレジストによりマスクし、pウェル12
の部分にn形不純物を図中に矢印で示したようにイオン
注入法により注入してnMOSのソース・ドレインとな
るn-拡散層15を形成する。なお、イオン注入時のレジ
ストパターンは図示していない。
学的気相成長(CVD)法により堆積し、これを異方的に
エッチングすることにより図7(B)に示されるようなサ
イドウォール30をトランスファゲート20の側面に形成す
る。ここで形成されるサイドウォール30の幅は、周辺回
路領域RpのMOSのソース・ドレインとなる拡散層を
形成する際のマスクとして必要とされる値になるよう定
められる。
ォトリソグラフィプロセスにより他の領域をマスクして
周辺回路領域Rpのpウェルにn形の不純物、nウェル
にp形の不純物を順にイオン注入法により注入し、p+
拡散層16、n+拡散層17を周辺回路領域RpのMOSのソ
ース・ドレインとして形成する。メモリセル領域Rmの
MOSはON/OFF動作をするのみであるため、p+拡散層
やn+拡散層が必要ないが、周辺回路領域RpのMOSは
増幅動作等をするため、これらの拡散層が必要となる。
サイドウォール30はイオン注入の位置、すなわち各拡散
層16,17とトランスファゲート20との位置関係を制御し
ており、これによりMOSFETの特性が決定される。
なお、図7(C)においても、イオン注入時のレジストパ
ターンは図示していない。
成後、シリコン酸化膜32を堆積し、表面を化学機械研磨
(CMP)により研磨して、図8(A)に示すように平坦化
する。配線工程では、シリコン酸化膜32の上にポリシリ
コン膜33を堆積し、シリコン基板10およびトランスファ
ゲート20に達するコンタクトホールを形成するため、通
常のフォトリソグラフィプロセスによりレジスト膜によ
るマスクパターン40を形成し、これをマスクとしてシリ
コン酸化膜32をストッパーとする条件でポリシリコン膜
33を異方的にエッチングして開口33aを形成する。
後、さらにポリシリコンを堆積し、異方的にエッチバッ
クすることにより、図8(B)に示すように開口33aの内
側にサイドウォール33bを形成する。そして、ポリシリ
コン膜33をマスクとしてシリコン酸化膜32をドライエッ
チングすることにより、図8(C)に示されるようにシリ
コン基板10に達するコンタクトホール41、およびトラン
スファゲート20に達するコンタクトホール42を形成す
る。上記のようにサイドウォール33bを利用して開口33a
の径を小さくすることにより、フォトリソグラフィプロ
セスにより形成されたマスクパターン40をそのまま利用
するよりも径の小さいコンタクトホールを形成すること
ができる。
埋めてエッチバックによりパッドを形成してビット線に
接続した後、キャパシタ電極の形成等の処理が行われ、
DRAMのウェーハプロセス(前工程)が終了する。前工
程が終了すると、動作確認のテストが実行され、パッケ
ージング(後工程)を経て半導体装置として完成する。
た従来の半導体装置の製造方法では、コンタクトホール
形成のためのエッチング時にシリコン基板10がエッチン
グ用のガスに長時間さらされて損傷を受ける可能性があ
り、半導体装置の性能の劣化や製造歩留まりの低下をも
たらすという問題がある。すなわち、コンタクトホール
41,42の形成時には、エッチングされるシリコン酸化膜3
2の膜厚のばらつきを考慮に入れて、全てのコンタクト
ホール41が確実にシリコン基板10に達するように最も膜
厚が大きい部分に合わせてエッチング時間が決められ
る。このため、比較的シリコン酸化膜32の膜厚が薄い部
分では、コンタクトホール41が開口した後、エッチング
が終了するまでの間のガスにさらされる時間が長くな
り、損傷を受けやすくなる。
場合にはシリコン基板が受けるダメージが大きい。コン
タクトホールの径を設計通りに保つためには、ポリシリ
コン膜33に形成されたサイドウォール33bがエッチング
により削られないようにする必要がある。そのため、ポ
リシリコン膜33に対する選択比が高い一酸化炭素を含む
ガス系、例えばCHF3/CO、Ar/C4F8/CO/O2等のガス系が用
いられている。しかしながら、一酸化炭素が添加された
ガスにシリコン基板10がされされると、基板内の少数キ
ャリアのライフタイムが短くなり、これを回復されるこ
とが困難であること、そしてコンタクト抵抗が上昇する
ことが1995 DRY PROCESS SYMPOSIUMの201〜212ページで
報告されている。これらの現象はいずれも半導体装置の
性能を劣化させる。
鑑みてなされたものであり、エッチング用のガスにシリ
コン基板が長時間さらされることがなく、かつ、少なく
とも一酸化炭素を含むガスにはシリコン基板が直接さら
されないような半導体装置の製造方法を提供することを
目的とする。
装置の製造方法は、シリコン基板上にシリコン窒化膜を
薄く形成してからシリコン酸化膜を堆積しておき、コン
タクトホール形成時のエッチングを2段階とし、シリコ
ン窒化膜をストッパーとする条件で第1段階のエッチン
グを行い、一酸化炭素を含まないガス系でシリコン窒化
膜を除去する条件で第2段階のエッチングを行うように
したことを特徴とする。第1のエッチング段階では、シ
リコン酸化膜の膜厚のばらつきを考慮してエッチング時
間を長めに設定するが、この段階ではシリコン基板がガ
スにさらされることがない。また、第2のエッチング段
階では、シリコン窒化膜の膜厚のばらつきが小さいため
にエッチング時間に余裕を持たせる必要がなく、シリコ
ン基板がガスにさらされる時間は短い。しかも、第2の
エッチング段階で使用されるガス系は一酸化炭素を含ま
ないため、シリコン基板に与えるダメージも小さい。
造方法は、シリコン基板上の全面にシリコン窒化膜を堆
積する段階と、シリコン基板の全面において、シリコン
窒化膜上にシリコン酸化膜を堆積する段階と、シリコン
酸化膜上に、シリコン酸化膜とシリコン窒化膜とに対す
るエッチング時の選択性を有し、かつ、シリコン酸化膜
をストッパーとしてエッチング可能な選択膜を形成する
段階と、コンタクトホール形成用のマスクをフォトリソ
グラフィプロセスにより上選択膜上に形成する段階と、
マスクを用い、シリコン酸化膜をストッパーとする条件
で選択膜をエッチングして開口を形成する段階と、選択
膜上に、該選択膜と同一の物質をさらに堆積した後、異
方的にエッチバックすることにより開口の内側にサイド
ウォールを形成する段階と、選択膜をマスクとし、シリ
コン窒化膜をストッパーとし、かつ、選択膜に対して十
分な選択比が確保できる条件で、ホールがシリコン窒化
膜に達するまでドライエッチングするコンタクトホール
形成の第1段階と、選択膜をマスクとし、シリコン基板
に与える影響が小さく、かつ、選択膜に対して選択比が
確保できる条件で、シリコン窒化膜を除去するまで一酸
化炭素を含まないガス系を用いてドライエッチングする
コンタクトホール形成の第2段階とを含み、これらの段
階が順に実行されることを特徴とする。
とができる。また、シリコン窒化膜の形成段階の前に、
シリコン基板上にトランスファゲートを形成する段階を
含ませることができる。この場合、シリコン窒化膜の堆
積段階では、トランスファゲート間にコンタクトホール
の径より広い間隔を残すような膜厚でシリコン窒化膜が
堆積される。さらに、トランスファゲートの形成段階と
シリコン窒化膜の堆積段階との間に、シリコン基板の全
面に保護膜として第1のシリコン酸化膜を形成する段階
と、保護膜上に異種膜を堆積する段階と、異種膜を異方
的にエッチングすることにより、トランスファゲートの
側面にサイドウォールを形成する段階と、トランスファ
ゲートの周囲にサイドウォールをマスクとして、それぞ
れn形、p形の不純物をドーピングする段階と、保護膜
をストッパーとして異種膜をエッチングにより除去する
段階とをさらに含ませてもよい。異種膜は、ポリシリコ
ン膜、あるいはシリコン窒化膜により形成することがで
きる。
と、このポリシリコン膜上に形成されたシリコン酸化膜
とを有するように形成してもよい。この場合、トランス
ファゲート上ではシリコン窒化膜の下にシリコン酸化膜
が形成されているため、トランスファゲートにコンタク
トするためのコンタクトホールはシリコン酸化膜、シリ
コン窒化膜、シリコン酸化膜の順にエッチングして形成
される必要がある。そこで、シリコン窒化膜の膜厚は、
トランスファゲート上ではコンタクトホール形成の第1
段階でのストッパーとして機能せず、トランスファゲー
ト以外の部分ではストッパーとして機能するよう定めら
れる。これにより、トランスファゲート以外の部分で
は、第1段階でシリコン酸化膜がエッチングされ、第2
段階でシリコン窒化膜がエッチングされるのに対し、ト
ランスファゲート上では第1段階でシリコン窒化膜がエ
ッチングされ、第2段階でシリコン酸化膜がエッチング
される。なお、コンタクトホール形成の第1段階では、
一酸化炭素を含むガス系を用い、層あるいは、一酸化炭
素を含まないガス系を用いることができる。
置の製造方法をダイナミックランダムアクセスメモリ
(DRAM)の製造工程に適用した実施形態を2例、図1
〜図4に基づいて説明する。
る半導体装置の製造方法を示し、図1はDRAMの製造
工程中の基板工程の一部、図2はその配線工程の一部を
それぞれ段階的に示す拡大断面図である。DRAMは一
般にCMOS回路を基本とする素子であり、nチャンネ
ルMOSFET(nMOS)とpチャンネルMOSFET
(pMOS)とを配線で接続して構成されている。図1
(A)に示されるように、シリコン基板10にはウェルイオ
ンの注入によりn形領域(nウェル)11とp形領域(pウ
ェル)12とが形成されると共に、選択酸化により素子分
離領域13,14が形成されている。素子分離領域13より図
中左側の領域は、トランジスタの集積度が相対的に低い
低集積度領域である周辺回路領域Rp、右側の領域は、
集積度が相対的に高い高集積度領域であるメモリセル領
域Rmである。
板10上にトランスファゲート20を形成する第1段階(図
1(A))、保護膜として第1のシリコン酸化膜35を形成
する第2段階(図1(B))、第1のシリコン酸化膜35上に
異種膜としてポリシリコン膜36を堆積する第3段階(図
1(B))、トランスファゲート20の側面にサイドウォー
ル36aを形成する第4段階(図1(C))、周辺回路領域Rp
のトランスファゲート20の周囲にn形、p形の不純物を
ドーピングする第5段階(図1(C))、第1のシリコン酸
化膜35をストッパーとしてポリシリコン膜36を除去する
第6段階(図1(C)〜(D))、ストッパーとして機能する
シリコン窒化膜31をシリコン基板10の全面に形成する第
7段階(図1(D))、シリコン基板10の全面にトランスフ
ァゲート20を覆う膜厚の第2のシリコン酸化膜32を堆積
する第8段階(図2(A))、第2のシリコン酸化膜32の表
面を平坦化する第9段階(図2(A))、第2のシリコン酸
化膜32上に選択膜であるポリシリコン膜33を形成する第
10段階(図2(A))、コンタクトホール形成用のマスク
40をフォトリソグラフィプロセスによりポリシリコン膜
33上に形成する第11段階(図2(A))、第2のシリコン
酸化膜32をストッパーとする条件でポリシリコン膜33を
エッチングして開口33aを形成する第12段階(図2
(A))、開口33aの内側にサイドウォール33bを形成する
第13段階(図2(B))、ポリシリコン膜33をマスクとし
て第2のシリコン酸化膜32をエッチングする第14段階
(図2(C))、そして、ポリシリコン膜33をマスクとして
シリコン窒化膜31と第1のシリコン酸化膜35とをエッチ
ングする第15段階(図2(C))とを含む。以下、各段階
について順に説明する。
れるように、シリコン基板10側から順に、ゲート酸化膜
21とゲートポリシリコン膜22とを積層して構成されてい
る。基板工程の第1段階では、これら2層をシリコン基
板10の全面に堆積した後、通常のフォトリソグラフィ工
程によりトランスファゲート20の形成部分にレジスト膜
を残し、レジスト膜をマスクとしてゲートポリシリコン
膜22とゲートシリコン酸化膜21とを同時にドライエッチ
ングしてトランスファゲート20を形成する。
回路領域Rpとメモリセル領域Rmとのnウェル11をレジ
ストによりマスクし、pウェル12の部分にn形不純物を
図中に矢印で示したようにイオン注入法(イオンインプ
ランテーション)によりドーピングしてnMOSのソー
ス・ドレインとなるn-拡散層15を形成する。なお、イ
オン注入時のレジストパターンは図示していない。
ように、シリコン基板の全面に保護膜として第1のシリ
コン酸化膜35をCVD法により堆積した後、異種膜とし
てポリシリコン膜36をCVD法により堆積する。第4段
階では、ポリシリコン膜36を異方的にエッチングするこ
とにより、図1(C)に示されるように、トランスファゲ
ート20の側面にサイドウォール36aを形成する。第4段
階でのエッチング条件は、例えば、放電周波数2.45GHz
のECRプラズマエッチング装置を用い、圧力5mTorrで
Cl2ガスを流量100cc/minで供給し、マイクロ波パワーを
300W、RFパワーを20W、電極温度を20℃に設定する。こ
のとき、第1のシリコン酸化膜35の膜厚とサイドウォー
ル36aの厚さとの合計が、周辺回路領域RpのMOSのソ
ース・ドレインとなる拡散層を形成する際のマスクとし
て必要な幅となるようにエッチング時間を調整する。ま
た、第1のシリコン酸化膜35の膜厚は、第6段階でサイ
ドウォール36aが除去された後にも第1のシリコン酸化
膜35が残存するような厚さに定められる。
プロセスにより他の領域をマスクして周辺回路領域Rp
のpウェルにn形の不純物、nウェルにp形の不純物を
図1(C)に矢印で示すように順にイオン注入法によりド
ーピングし、p+拡散層16、n +拡散層17を周辺回路領域
RpのMOSのソース・ドレインとして形成する。サイ
ドウォール36aはイオン注入の位置、すなわち各拡散層1
6,17とトランスファゲート20との位置関係を制御してお
り、これによりMOSFETの特性が決定される。な
お、図1(C)においても、イオン注入時のレジストパタ
ーンは図示していない。
対して十分な選択比を確保できる条件でポリシリコン膜
36で構成されるサイドウォール36aを等方的にエッチン
グして除去する。第6段階でのエッチング条件は、例え
ば、放電周波数2.45GHzのマイクロ波ダウンフローエッ
チング装置を用い、圧力40PaでCF4, O2, Cl2の各ガスを
それぞれ流量175cc/min、125cc/min、50cc/minで供給
し、マイクロ波パワーを500W、電極温度を25℃に設定す
る。
に、メモリセル領域Rmの隣接するトランスファゲート2
0の間にコンタクトホールの径より広い間隙dを残すよ
うに、かつ、第14段階のエッチング時のストッパーと
して機能するのに十分な膜厚のシリコン窒化膜31をCV
D法により全面に形成する。
リコン基板10の全面にトランスファゲート20を覆う膜厚
の第2のシリコン酸化膜32を堆積し、第9段階で第2の
シリコン酸化膜32の表面をCMPにより研磨して平坦化
する。この第9段階までが基板工程である。
は、図2(A)に示されるように、コンタクトホール形成
時のマスクとして利用される選択膜としてのポリシリコ
ン膜33が、平坦化された第2のシリコン酸化膜32上に堆
積される。選択膜としては、シリコン酸化膜、およびシ
リコン窒化膜に対するエッチング時の選択性を有し、か
つ、シリコン酸化膜をストッパーとしてエッチング可能
であることが求められる。第11段階では、シリコン基
板10およびトランスファゲート20に達するコンタクトホ
ールを形成するため、通常のフォトリソグラフィプロセ
スによりレジスト膜によるマスクパターン40を形成し、
第12段階ではこれをマスクとしてシリコン酸化膜32を
ストッパーとする条件でポリシリコン膜33を異方的にエ
ッチングして図2(A)に示されるような開口33aを形成
する。第12段階でのエッチング条件は、例えば、平行
平板型反応性イオンエッチング装置を用い、圧力20mTor
rでSF6, HBrの各ガスをそれぞれ流量36cc/min、8cc/min
で供給し、RFパワーを300W、冷却He圧力を4Torrに設
定する。
ストを灰化した後、さらにポリシリコンを堆積し、異方
的にエッチバックすることにより開口33aの内側に図2
(B)に示されるようなサイドウォール33bを形成する。
第13段階でのエッチング条件は、例えば、放電周波数
2.45GHzのECRプラズマエッチング装置を用い、圧力5
mTorrでCl2ガスを流量100cc/minで供給し、マイクロ波
パワーを300W、RFパワーを20W、電極温度を20℃に設定
する。
に形成されたポリシリコン膜33をマスクとしてエッチン
グすることによりコンタクトホールを形成する。サイド
ウォール33bを利用して開口33aの径を小さくすることに
より、フォトリソグラフィプロセスにより形成されたマ
スクパターン40をそのまま利用するよりも径の小さいコ
ンタクトホールを形成することができる。
1段階であり、ここではトランスファゲート20以外の部
分に堆積されたシリコン窒化膜31をストッパーとし、か
つ、ポリシリコン膜33に対して十分な選択比が確保でき
る条件でドライエッチングが行われ、ホールがシリコン
窒化膜31に達するまで第2のシリコン酸化膜32がエッチ
ングされる。第14段階でのエッチング条件は、例え
ば、マグネトロンエッチング装置を用い、圧力30mTorr
でAr, CO, C4F8, O2の各ガスを流量200cc/min, 50cc/mi
n, 12cc/min, 6cc/minで供給し、RFパワーを1500W、冷
却He背圧を3/70Torr(センター/エッジ)、電極温度を20
℃に設定する。第14段階では、ポリシリコン膜33に対
する選択比を高くするために一酸化炭素を含むガスが用
いられており、第2のシリコン酸化膜32の膜厚のばらつ
きを考慮してエッチング時間は長めに設定される。
2段階であり、ここではポリシリコン膜33をマスクと
し、シリコン基板10に与える影響が小さく、かつ、ポリ
シリコン膜に対して選択比が確保できる条件で、シリコ
ン窒化膜を除去されるまで一酸化炭素を含まないガス系
を用いてドライエッチングが行われる。これにより、シ
リコン窒化膜31と第1のシリコン酸化膜35とがエッチン
グされ、図2(C)に示されるようにコンタクトホール4
1,42が形成される。第15段階でのエッチング条件は、
例えば、マグネトロンエッチング装置を用い、圧力40mT
orrでAr, CHF8, O 2の各ガスを流量100cc/min, 28cc/mi
n, 12cc/minで供給し、RFパワーを400W、冷却He背圧を3
/70Torr(センター/エッジ)、電極温度を20℃に設定す
る。第15段階でエッチングされる膜は薄く膜厚のばら
つきの絶対量が小さいため、エッチング時間は余裕を持
たせずに設定される。
埋めてエッチバックによりパッドを形成してビット線に
接続した後、キャパシタ電極の形成等の処理が行われ、
DRAMのウェーハプロセス(前工程)が終了する。前工
程が終了すると、動作確認のテストが実行され、パッケ
ージング(後工程)を経て半導体装置として完成する。
段階ではシリコン窒化膜31をストッパーとすることによ
りシリコン基板10が一酸化炭素を含むガスに触れるのを
防ぐことができ、第15段階ではエッチング時間に余裕
を持たせずに設定することによりシリコン基板10がガス
にさらされる時間を最小限に抑えることが可能である。
しかも、第15段階で用いられるガスは一酸化炭素を含
まないため、シリコン基板10に与えるダメージを小さく
抑えることができる。したがって、半導体装置の性能劣
化や歩留まりの低下を防ぐことができる。
る半導体装置の製造方法を示す工程図である。シリコン
基板10上の各ウェル11,12、素子分離領域13,14、トラン
スファゲート20の配置、そして周辺回路領域Rpとメモ
リセル領域Rmとの分離は第1の実施形態と同一であ
る。
板10上にトランスファゲート20を形成する第1段階(図
3(A))、保護膜として第1のシリコン酸化膜35を形成
する第2段階(図3(B))、第1のシリコン酸化膜35上に
異種膜としてシリコン窒化膜37を堆積する第3段階(図
3(B))、トランスファゲート20の側面にサイドウォー
ル37aを形成する第4段階(図3(C))、周辺回路領域Rp
のトランスファゲート20の周囲にn形、p形の不純物を
ドーピングする第5段階(図3(C))、第1のシリコン酸
化膜35をストッパーとしてシリコン窒化膜37を除去する
第6段階(図3(C)〜(D))、ストッパーとして機能する
シリコン窒化膜31をシリコン基板10の全面に形成する第
7段階(図3(D))、シリコン基板10の全面にトランスフ
ァゲート20を覆う膜厚の第2のシリコン酸化膜32を堆積
する第8段階(図4(A))、第2のシリコン酸化膜32の表
面を平坦化する第9段階(図4(A))、第2のシリコン酸
化膜32上にポリシリコン膜33を形成する第10段階(図
4(A))、コンタクトホール形成用のマスク40をフォト
リソグラフィプロセスによりポリシリコン膜33上に形成
する第11段階(図4(A))、第2のシリコン酸化膜32を
ストッパーとする条件でポリシリコン膜33をエッチング
して開口33aを形成する第12段階(図4(A))、開口33a
の内側にサイドウォール33bを形成する第13段階(図4
(B))、ポリシリコン膜33をマスクとして第2のシリコ
ン酸化膜32をエッチングする第14段階(図4(C))、そ
して、ポリシリコン膜33をマスクとしてシリコン窒化膜
31と第1のシリコン酸化膜35とをエッチングする第15
段階(図4(C))とを含む。
態の製造方法との違いは、第3段階で形成される異種膜
が第1の実施形態ではポリシリコン膜であるのに対して
第2の実施形態ではシリコン窒化膜37であること、その
結果、第4段階ではこのシリコン窒化膜37をエッチング
してサイドウォール37aが形成され、第6段階ではサイ
ドウォール37aを形成するシリコン窒化膜37がエッチン
グにより除去される。第1段階は第1の実施形態の対応
する段階と同一であるため、以下、第2段階〜第6段階
について説明する。
ように、シリコン基板10の全面に保護膜として第1のシ
リコン酸化膜35をCVD法により堆積した後、異種膜と
してシリコン窒化膜37をCVD法により堆積する。第4
段階では、シリコン窒化膜37を異方的にエッチングする
ことにより、図4(C)に示されるように、トランスファ
ゲート20の側面にサイドウォール37aを形成する。第4
段階でのエッチング条件は、例えば、放電周波数13.56M
Hzの平行平板型反応性イオンエッチング装置を用い、圧
力40mTorrでCHF3, O2ガスをそれぞれ流量67cc/min, 13c
c/minで供給し、下部電極に印加されるRFパワーを350
W、電極間隔を35mm、電極温度を40℃に設定してメイン
エッチングをした後、圧力325mTorrでCHF3, SF6ガスを
それぞれ流量10cc/min, 100cc/minで供給し、下部電極
に印加されるRFパワーを140W、電極間隔を20mm、電極温
度を40℃に設定してオーバーエッチングする。このと
き、第1のシリコン酸化膜35の膜厚とサイドウォール37
aの厚さとの合計が、周辺回路領域RpのMOSのソース
・ドレインとなる拡散層を形成する際のマスクとして必
要な幅となるようにエッチング時間を調整する。また、
第1のシリコン酸化膜35の膜厚は、第6段階でサイドウ
ォール37aが除去された後にも第1のシリコン酸化膜35
が残存するような厚さに定められる。
プロセスにより他の領域をマスクして周辺回路領域Rp
のpウェルにn形の不純物、nウェルにp形の不純物を
図3(C)に矢印で示すように順にイオン注入法によりド
ーピングし、p++拡散層16、n++拡散層17を周辺回路領
域RpのMOSのソース・ドレインとして形成する。サ
イドウォール37aはイオン注入の位置、すなわち各拡散
層16,17とトランスファゲート20との位置関係を制御し
ており、これによりMOSFETの特性が決定される。
対して十分な選択比を確保できる条件でシリコン窒化膜
37で構成されるサイドウォール37aを等方的にエッチン
グして除去する。このときのエッチング条件は、例え
ば、放電周波数2.45GHzのマイクロ波ダウンフローエッ
チング装置を用い、圧力80PaでCF4, O2, N2, Cl2の各ガ
スをそれぞれ流量270cc/min、270cc/min、80cc/min、17
0cc/minで供給し、マイクロ波パワーを600W、電極温度
を25℃に設定する。
に、メモリセル領域Rmの隣接するトランスファゲート2
0の間にコンタクトホールの径より広い間隙dを残すよ
うに、かつ、第14段階のエッチング時のストッパーと
して機能するのに十分な膜厚のシリコン窒化膜31をCV
D法により全面に形成する。この第7段階以降の処理は
第1の実施形態と同一であるため、説明は省略する。
の実施形態と同様に、シリコン基板がエッチング用のガ
スにさらされる時間を最小限にすると共に、一酸化炭素
を含むガスがシリコン基板10に触れないようにすること
ができ、半導体装置の性能劣化や歩留まりの低下を防ぐ
ことができる。
る半導体装置の製造方法を示す工程図である。シリコン
基板10上の各ウェル11,12、素子分離領域13,14、トラン
スファゲート20の配置、そして周辺回路領域Rpとメモ
リセル領域Rmとの分離は第1の実施形態と同一であ
る。
板10上にトランスファゲート20を形成する第1段階(図
5(A))、保護膜として第1のシリコン酸化膜35を形成
する第2段階(図5(B))、第1のシリコン酸化膜35上に
異種膜としてポリシリコン膜36を堆積する第3段階(図
5(B))、トランスファゲート20の側面にサイドウォー
ル36aを形成する第4段階(図5(C))、周辺回路領域Rp
のトランスファゲート20の周囲にn形、p形の不純物を
ドーピングする第5段階(図5(C))、第1のシリコン酸
化膜35をストッパーとしてポリシリコン膜36を除去する
第6段階(図5(C)〜(D))、ストッパーとして機能する
シリコン窒化膜31をシリコン基板10の全面に形成する第
7段階(図5(D))、シリコン基板10の全面にトランスフ
ァゲート20を覆う膜厚の第2のシリコン酸化膜32を堆積
する第8段階(図6(A))、第2のシリコン酸化膜32の表
面を平坦化する第9段階(図6(A))、第2のシリコン酸
化膜32上に選択膜であるポリシリコン膜33を形成する第
10段階(図6(A))、コンタクトホール形成用のマスク
40をフォトリソグラフィプロセスによりポリシリコン膜
33上に形成する第11段階(図6(A))、第2のシリコン
酸化膜32をストッパーとする条件でポリシリコン膜33を
エッチングして開口33aを形成する第12段階(図6
(A))、開口33aの内側にサイドウォール33bを形成する
第13段階(図6(B))、ポリシリコン膜33をマスクとし
て第2のシリコン酸化膜32とシリコン窒化膜31のトラン
スファゲート20上の部分とをエッチングする第14段階
(図6(C))、そして、ポリシリコン膜33をマスクとして
シリコン窒化膜31と第1のシリコン酸化膜35とトランス
ファゲート20のオフセットシリコン酸化膜23とをエッチ
ングする第15段階(図6(C))とを含む。
態の製造方法との違いは、第3の実施形態ではトランス
ファゲート20がオフセットシリコン酸化膜23を含む3層
で形成されている点、そしてシリコン窒化膜31の膜厚が
トランスファゲート20上では第14段階でのエッチング
のストッパーとして機能せず、トランスファゲート20以
外の部分ではストッパーとして機能するよう定められる
点である。第2段階〜第6段階と第8段階〜第13段階
は第1の実施形態の対応する段階と同一であるため、以
下、第1段階、第7段階、第14段階、第15段階につ
いて説明する。
れるように、シリコン基板10側から順に、ゲート酸化膜
21とゲートポリシリコン膜22、そしてオフセットシリコ
ン酸化膜23とを積層して構成されている。基板工程の第
1段階では、これら3層をシリコン基板10の全面に堆積
した後、通常のフォトリソグラフィ工程によりトランス
ファゲート20の形成部分にレジスト膜を残し、ゲートポ
リシリコン膜22をストッパーとしてオフセットシリコン
酸化膜23をドライエッチングする。レジストを灰化した
後、オフセットシリコン酸化膜23をマスクとしてゲート
ポリシリコン膜22とゲートシリコン酸化膜21とを同時に
ドライエッチングしてトランスファゲート20を形成す
る。
クとして利用するのは、薄いレジスト層を用いてトラン
スファゲート20のような大きな段差をエッチングするこ
とにより、レジスト層が欠損するのを避けるためであ
る。露光装置により現像できるレジスト層の厚さは、露
光装置の焦点深度に依存しているが、フォトリソグラフ
ィで形成されるパターンが微細化するほど、露光装置の
解像度を上げるために開口数(NA)を小さくしなければ
ならず、これにより焦点深度が浅くなる。このように、
微細化が進むほど現像できるレジスト層の厚さは薄くな
るため、段差の大きいエッチングが必要な場合には、上
記のオフセットシリコン酸化膜23のようなマスクが必要
となる。
に、メモリセル領域Rmの隣接するトランスファゲート2
0の間にコンタクトホールの径より広い間隙dを残すよ
うにシリコン窒化膜31をCVD法により全面に形成す
る。第3の実施形態では、トランスファゲート20上では
シリコン窒化膜31の下にオフセットシリコン酸化膜23が
形成されているため、トランスファゲート20のゲートポ
リシリコン膜22にコンタクトするためのコンタクトホー
ルはシリコン酸化膜32、シリコン窒化膜31、オフセット
シリコン酸化膜23をエッチングして形成される必要があ
る。ここで、シリコン窒化膜31が全ての領域で第14段
階のエッチングのストッパーとなるような膜厚である
と、第15段階のエッチング時にシリコン基板10に達す
るコンタクトホール41が開口する時間内にオフセットシ
リコン酸化膜23をエッチングできない可能性がある。そ
こで、第7段階で堆積されるシリコン窒化膜の厚さは、
トランスファゲート20上では第14段階でのエッチング
のストッパーとして機能せず、トランスファゲート20以
外の部分ではストッパーとして機能する膜厚に定められ
ている。
外の部分に堆積されたシリコン窒化膜31をストッパーと
し、かつ、ポリシリコン膜33に対して十分な選択比が確
保できる条件でドライエッチングが行われ、トランスフ
ァゲート20以外の部分では第2のシリコン酸化膜32がエ
ッチングされ、トランスファゲート20上では第2のシリ
コン酸化膜32とシリコン窒化膜31とがエッチングされ
る。エッチング条件は第1の実施形態と同一である。第
2のシリコン酸化膜32の厚さは、トランスファゲート20
上の方が薄いため、トランスファゲート20上ではそれ以
外の部分におけるより早い段階からシリコン窒化膜31に
対するエッチングが開始される。したがって、トランス
ファゲート20上のシリコン窒化膜31がエッチングされて
除去された段階でも、それ以外の部分ではシリコン窒化
膜31の少なくとも一部は残存している。
クとし、シリコン窒化膜を除去する条件で一酸化炭素を
含まないガス系を用いてドライエッチングが行われ、ト
ランスファゲート20以外の部分ではシリコン窒化膜31と
第1のシリコン酸化膜35とがエッチングされ、トランス
ファゲート20上では第1のシリコン酸化膜35とオフセッ
トシリコン酸化膜23とがエッチングされて図6(C)に示
されるようにコンタクトホール41,42が形成される。
の実施形態と同様に、シリコン基板がエッチング用のガ
スにさらされる時間を最小限にすると共に、一酸化炭素
を含むガスがシリコン基板10に触れないようにすること
ができ、半導体装置の性能劣化や歩留まりの低下を防ぐ
ことができる。また、オフセットシリコン酸化膜23をマ
スクにすることにより、微細なトランスファゲート20を
形成することができる。しかも、ストッパーとして機能
するシリコン窒化膜31の膜厚を適宜設定することによ
り、オフセットシリコン酸化膜23を含まない他の実施例
と同様にトランスファゲート20に達するコンタクトホー
ル42とシリコン基板に達するコンタクトホール41とを同
時に形成することができる。
ホール形成の第1段階である第14段階では一酸化炭素
を含むガスを使用しているが、電極を冷却する等の手段
を講じることにより、一酸化炭素を含まないガスでもポ
リシリコン膜33に対する選択比が高い条件でエッチング
することが可能である。例えば、第1の実施形態の第1
4段階で、マグネトロンエッチング装置を用い、圧力30
mTorr、Ar, C4F8, O2の各ガスをそれぞれ流量500sccm,
12sccm, 8sccmで供給し、RFパワーを1500W、冷却He背圧
を3/70Torr(センター/エッジ)、電極温度を20℃に設定
し、第15段階では、続けて圧力40mTorr、Ar, CHF3, O
2の各ガスをそれぞれ流量100cc/min,28cc/min, 12cc/mi
nで供給し、RFパワーを400W、冷却He背圧を3/70Torr(セ
ンター/エッジ)、電極温度を20℃に設定する。
により、一酸化炭素を添加したガスを用いる第1の実施
形態とほぼ同様に、ポリシリコン膜33に対するエッチン
グの進行を抑えつつ、コンタクトホール41,42を形成す
ることが可能である。この場合には、有毒な一酸化炭素
ガスに対する除外設備や警報機などが不要となり、製造
設備にかかるコストを抑えることができる。
ば、コンタクトホール形成時のストッパーとしてシリコ
ン基板上にシリコン窒化膜を形成してからシリコン酸化
膜を堆積するようにし、コンタクトホールのエッチング
をシリコン窒化膜までの層を削る第1段階と、シリコン
窒化膜を削る第2段階とに分離したことにより、シリコ
ン基板がガスにさらされる時間を最小限にすることがで
き、しかも、第2段階で使用されるガスには一酸化炭素
が含まれないため、シリコン基板に与えるダメージを小
さく抑えることができる。したがって、製造される半導
体装置の性能を良好に保ち、歩留まりを高く保つことが
できる。
法の工程中の基板工程の一部を段階的に示す半導体装置
の拡大断面図。
法の工程中の配線工程の一部を段階的に示す半導体装置
の拡大断面図。
法の工程中の基板工程の一部を段階的に示す半導体装置
の拡大断面図。
法の工程中の配線工程の一部を段階的に示す半導体装置
の拡大断面図。
法の工程中の基板工程の一部を段階的に示す半導体装置
の拡大断面図。
法の工程中の配線工程の一部を段階的に示す半導体装置
の拡大断面図。
工程の一部を段階的に示す半導体装置の拡大断面図。
工程の一部を段階的に示す半導体装置の拡大断面図。
Claims (10)
- 【請求項1】 シリコン基板上の全面にシリコン窒化膜
を堆積する段階と、前記シリコン基板の全面において、
前記シリコン窒化膜上にシリコン酸化膜を堆積する段階
と、 前記シリコン酸化膜上に、シリコン酸化膜とシリコン窒
化膜とに対するエッチング時の選択性を有し、かつ、シ
リコン酸化膜をストッパーとしてエッチング可能な選択
膜を形成する段階と、 コンタクトホール形成用のマスクをフォトリソグラフィ
プロセスにより前記上選択膜上に形成する段階と、 前記マスクを用い、前記シリコン酸化膜をストッパーと
する条件で前記選択膜をエッチングして開口を形成する
段階と、 前記選択膜上に、該選択膜と同一の物質をさらに堆積し
た後、異方的にエッチバックすることにより前記開口の
内側にサイドウォールを形成する段階と、 前記選択膜をマスクとし、前記シリコン窒化膜をストッ
パーとし、かつ、前記選択膜に対して十分な選択比が確
保できる条件で、ホールが前記シリコン窒化膜に達する
までドライエッチングするコンタクトホール形成の第1
段階と、 前記選択膜をマスクとし、前記シリコン基板に与える影
響が小さく、かつ、前記選択膜に対して選択比が確保で
きる条件で、前記シリコン窒化膜を除去するまで一酸化
炭素を含まないガス系を用いてドライエッチングするコ
ンタクトホール形成の第2段階とを含み、これらの段階
が順に実行されることを特徴とする半導体装置の製造方
法。 - 【請求項2】 前記選択膜は、ポリシリコンにより形成
されていることを特徴とする請求項1に記載の半導体装
置の製造方法。 - 【請求項3】 前記シリコン窒化膜の形成段階の前に、
前記シリコン基板上にトランスファゲートを形成する段
階を含み、前記シリコン窒化膜の堆積段階では、前記ト
ランスファゲート間に前記コンタクトホールの径より広
い間隔を残すような膜厚で前記シリコン窒化膜が堆積さ
れることを特徴とする請求項1または2のいずれかに記
載の半導体装置の製造方法。 - 【請求項4】 前記トランスファゲートの形成段階と前
記シリコン窒化膜の堆積段階との間に、前記シリコン基
板の全面に保護膜として第1のシリコン酸化膜を形成す
る段階と、前記保護膜上に該保護膜に対してエッチング
時の選択性を有する異種膜を堆積する段階と、前記異種
膜を異方的にエッチングすることにより、前記トランス
ファゲートの側面にサイドウォールを形成する段階と、
前記トランスファゲートの周囲に前記サイドウォールを
マスクとして不純物をドーピングする段階と、前記保護
膜をストッパーとして前記マスク層をエッチングにより
除去する段階とをさらに含むことを特徴とする請求項3
に記載の半導体装置の製造方法。 - 【請求項5】 前記異種膜は、ポリシリコン膜により形
成されることを特徴とする請求項4に記載の半導体装置
の製造方法。 - 【請求項6】 前記異種膜は、シリコン窒化膜により形
成されることを特徴とする請求項4に記載の半導体装置
の製造方法。 - 【請求項7】 前記トランスファゲートは、ポリシリコ
ン膜と該ポリシリコン膜上に形成されたシリコン酸化膜
とを有することを特徴とする請求項3に記載の半導体装
置の製造方法。 - 【請求項8】 前記シリコン窒化膜の膜厚は、前記トラ
ンスファゲート上では前記コンタクトホール形成の第1
段階でのストッパーとして機能せず、前記トランスファ
ゲート以外の部分ではストッパーとして機能するよう定
められていることを特徴とする請求項7に記載の半導体
装置の製造方法。 - 【請求項9】 前記コンタクトホール形成の第1段階で
は、一酸化炭素を含むガス系を用いてドライエッチング
することを特徴とする請求項1〜8のいずれかに記載の
半導体装置の製造方法。 - 【請求項10】 前記コンタクトホール形成の第1段階
では、一酸化炭素を含まないガス系を用いてドライエッ
チングすることを特徴とする請求項1〜6のいずれかに
記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35352497A JP3486331B2 (ja) | 1997-12-22 | 1997-12-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
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JP35352497A JP3486331B2 (ja) | 1997-12-22 | 1997-12-22 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
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JPH11186388A true JPH11186388A (ja) | 1999-07-09 |
JP3486331B2 JP3486331B2 (ja) | 2004-01-13 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002261171A (ja) * | 2001-03-02 | 2002-09-13 | Mitsubishi Electric Corp | 半導体装置の製造方法、および半導体装置 |
KR100400302B1 (ko) * | 2000-06-30 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
JP2012142599A (ja) * | 1999-10-13 | 2012-07-26 | Sony Corp | 半導体装置およびその製造方法 |
-
1997
- 1997-12-22 JP JP35352497A patent/JP3486331B2/ja not_active Expired - Fee Related
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JP2012142599A (ja) * | 1999-10-13 | 2012-07-26 | Sony Corp | 半導体装置およびその製造方法 |
KR100400302B1 (ko) * | 2000-06-30 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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