KR100349433B1 - 반도체 기억장치 - Google Patents

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Abstract

본 발명은 반도체 기억 장치, 특히 플래시 EEPROM에 관한 것으로, 복수의 메모리 셀, 상기 각 메모리 셀에 인가되는 전압을 제어하여 상기 각 메모리 셀에 대해 데이타를 기록하는 기록 제어 유닛, 및 상기 기록 제어 유닛에 접속되며, 상기 각 메모리 셀에 흐르는 셀 전류(Id)를 검출하고 이 검출된 셀 전류의 값을 사용하여 상기 각 메모리 셀에 소망의 데이타가 기록된 상태가 될 때까지의 사이에, 상기 각 메모리 셀의 기록 동작을 허용하도록 상기 기록 제어 유닛을 제어하기 위한 전류 검출 회로를 구비하는 구성을 취하고 있다.

Description

반도체 기억 장치{Semiconductor Memory Device}
본 발명은 반도체 기억 장치, 특히 불휘발성 반도체 기억 장치에 관한 것이다. 특히 본 발명은 플래시 EEPROM (electrical erasable and programmable read only memory)에 관한 것이다.
최근, 강유전성 메모리 (Ferro-electric Random Access Memory), EPROM, EEPROM 등의 불휘발성 반도체 기억 장치가 주목되고 있다. EPROM이나 EEPROM에서의 데이타 기억은 전하를 축적하기 위한 플로팅 게이트와 전하의 유무에 따라 임계치 전압의 변화를 검출하기 위한 제어 게이트를 이용한다. EEPROM은 모든 메모리 기억 영역에 대한 데이타 소거, 혹은 복수의 블럭 기억 영역의 각각에 대한 부분적인 데이타 소거가 가능한 플래시 EEPROM을 포함한다. 플래시 EEPROM 내의 복수의 메모리 셀에는 스플릿 게이트형과 스택 게이트형이 존재한다. 국제 출원 공개 WO92/18980호는 스플릿 게이트형의 플래시 EEPROM을 개시하고 있다.
플래시 EEPROM에서 소비 전력의 절감을 위해 저전원 전압 동작이나 다치 기억 동작을 행하게 하는 시도가 이루어지고 있다. 다치 기억 동작에서는 소거 상태와 기록 상태의 2치, 즉 1비트의 데이타를 1개의 메모리 셀에 기억시킬 뿐만 아니라 3치 이상의 데이타의 기억이 가능하다.
이러한 플래시 EEPROM의 기록 동작시 메모리 셀의 플로팅 게이트 전압을 정밀하게 제어하는 것은 정확한 데이타 기록을 얻는 데 중요하다. 바꿔 말하면, 기록후 원하는 값의 플로팅 게이트 전위가 얻어질 수 있도록 그 게이트에 인가되는 전압을 고정밀도로 제어하는 것이 중요하다.
플로팅 게이트 전압의 고정밀도 제어를 위해 특개평4-57294호는 다치 기억 동작시의 검증 기록 방식을 개시하고 있다. 검증 기록 방식에서는 처음에 메모리 셀에 대하여 일정 시간(수백 nsec 내지 수 μsec) 기록 동작이 행해지고, 다음에 검증을 위한 검증 판독 동작이 행해진다. 그리고, 기록된 데이타 값과 판독된 데이타 값이 비교된다. 양 데이타 값이 일치하지 않을 경우에 기록 동작이 다시 일정시간 만큼 행해진다. 이와 같이 하여 기록 동작, 검증 판독 동작 및 비교 동작이 양 데이타 값이 일치할 때까지 반복 행해진다. 그러나, 검증 기록 방식은 다음과 같은 점에서 데이타의 고속 기록에는 불리하다.
(1) 메모리 셀에 대한 데이타의 기록에 직접 기여하지 않는 검증 판독 동작 및 비교 동작에 시간이 걸린다. 상세하게는 기록 모드로부터 검증 판독 모드로의 이행에 따라 기록 검증 조건으로부터 판독 바이어스 조건으로 전환하기 위해 소정 시간(수μsec)이 필요하다. 아울러, 검증 판독 동작이나 비교 동작을 행하기 위해 합계 약 100 ∼ 300 nsec가 필요하다.
(2) 플로팅 게이트 전위의 보다 정밀한 제어를 위해 사이클(기록 동작, 검증 판독 동작 및 비교 동작)의 반복 회수가 증가하여 기록 동작에 필요한 전체적인 시간이 증대한다. 보다 정밀한 제어는 1회의 기록 동작에서의 플로팅 게이트 전위의 변화량을 작게 억제함으로써 달성된다. 이를 위해서는 1회의 기록 동작에 걸리는 시간을 짧게 하여 상기 사이클을 반복할 필요가 있다.
(3) 상기 사이클에서의 각 동작을 전환하기 위한 타이밍 제어는 세밀하며 복잡하기 때문에 반도체 기억 장치의 제어 회로에 큰 부담이 걸린다.
본 발명은 메모리 셀의 기록 동작을 정확하게 제어하며 메모리 셀에 데이타를 고속으로 기록할 수 있는 반도체 기억 장치에 관한 것이다.
본 발명의 다른 측면 및 장점은 도면을 참조하는 다음의 설명으로부터 명백할 것이다
도 1은 종래예의 스플릿 게이트형 메모리 셀을 개략적으로 도해하는 단면도.
도 2는 종래예의 플래시 EEPROM을 도시하는 블럭도.
도 3은 종래예의 플래시 EEPROM의 각 동작 모드에서 워드선, 비트선 및 공통 소스선 및 기판에 인가되는 전압을 도시하는 도면.
도 4는 다른 종래예의 스플릿 게이트형 메모리 셀을 개략적으로 도해하는 단면도.
도 5는 다른 종래예의 플래시 EEPROM을 도해하는 블럭도.
도 6은 다른 종래예의 플래시 EEPROM의 각 동작 모드에서 워드선, 비트선 및 공통 소스선 및 기판에 인가되는 전압을 도시하는 도면.
도 7은 종래예의 스플릿 게이트형 메모리 셀에서의 플로팅 게이트의 전위와 메모리 셀 전류값의 관계를 나타내는 특성 그래프.
도 8은 본 발명에 따른 제1 실시예의 플래시 EEPROM을 도해하는 블럭도.
도 9는 도 8의 플래시 EEPROM 내의 셀 전류 검출 회로를 도해하는 블럭도.
도 10은 도 9의 셀 전류 검출 회로의 동작을 설명하기 위한 신호파형도.
도 11은 본 발명에 따른 제2 실시예의 플래시 EEPROM을 도해하는 블럭도.
도 12는 도 11의 플래시 EEPROM 내의 셀 전류 검출 회로를 도해하는 블럭도.
도 13은 본 발명에 따른 제3 실시예의 플래시 EEPROM을 도해하는 블럭도.
도 14는 도 13의 플래시 EEPROM 내의 소스 전압 검출 회로를 도해하는 블럭도.
도 15는 도 14의 소스 전압 검출 회로의 동작을 설명하기 위한 신호파형도.
도 16은 본 발명에 따른 제4 실시예의 플래시 EEPROM을 도해하는 블럭도.
도 17은 도 16의 플래시 EEPROM 내의 드레인 전압 검출 회로를 도해하는 블럭도.
〈도면의 주요 부분에 대한 부호의 설명〉
101 : 스플릿 게이트형 메모리 셀
102 : 실리콘 기판
103, 104 : 절연막
105 : 선택 게이트
123 : 행 디코더
124 : 열 디코더
125 : 어드레스 핀
126 : 어드레스 버퍼
127 : 어드레스 래치
128 : 데이타 핀
본 발명에 따른 한 실시예의 반도체 기억 장치를 도면을 참조하여 설명한다. 도 1은 국제 출원 공개 WO92/18980에 개시된 종래 예의 스플릿 게이트형 메모리 셀(101)을 도시한 개략적인 단면도이다. 스플릿 게이트형 메모리 셀(101)은 P형의 도전성을 갖는 단결정 실리콘 기판(102) 상에 정의된 N형의 도전성을 갖는 소스 S 및 N형의 도전성을 갖는 드레인 D, 소스 S와 드레인 D 사이의 채널 CH 상에 제1 절연막(103)을 통해 배치된 플로팅 게이트 FG, 및 플로팅 게이트 FC 상에 제2 절연막(104)을 통해 배치된 제어 게이트 CG를 구비하고 있다. 제어 게이트 CG는 그 일부가 선택 게이트(105)로서 제1 절연막(103)을 통해 채널 CH 상에 배치되고, 나머지의 일부가 제2 절연막(104)을 통해 플로팅 게이트 FG 상에 배치되어 있다.
도 2는 복수의 스플릿 게이트형 메모리 셀(101)을 갖는 종래 예의 플래시 EEPROM(121)을 도시한 블럭도이다. 플래시 EEPROM(121)은 메모리 셀 어레이(122), 행 디코더(123), 열 디코더(124), 어드레스 핀(125), 어드레스 버퍼(126), 어드레스 래치(127), 데이타 핀(128), 입력 버퍼(129), 센스 앰프군(130), 출력 버퍼(131), 소스 전압 제어 회로(132), 드레인 전압 제어 회로(133), 게이트 전압제어 회로(134) 및 제어 코어 회로(140)를 구비하고 있다.
메모리 셀 어레이(122)는 매트릭스형으로 배치된 복수의 스플릿 게이트형 메모리 셀(101), 행 방향으로 배열된 각 메모리 셀(101)의 제어 게이트 CG에 각각 공통적으로 접속된 복수의 워드선 WLa 내지 WLz, 열 방향으로 배열된 각 메모리 셀(101)의 드레인 D에 각각 공통적으로 접속된 복수의 비트선 BLa 내지 BLz, 홀수행 및 짝수행의 각 메모리 셀(101a, 101b)의 공유 소스 S에 접속된 소스선 RSLa 내지 RSLm을 갖고 있다. 각 소스선 RSLa 내지 RSLm은 공통 소스선 SL에 접속되어 있다. 각 워드선 WLa 내지 WLz는 행 디코더(123)에 접속되고, 각 비트선 BLa 내지 BLz는 열 디코더(124)에 접속되어 있다. 공통 소스선 SL은 소스 전압 제어 회로(132)에 접속되어 있다.
어드레스 핀(125)은 외부 장치(도시하지 않음)로부터 공급된 행 어드레스 및 열 어드레스를 받아들이고, 이들 어드레스를 어드레스 버퍼(126)에 공급한다. 어드레스 버퍼(126)는 그 행 어드레스 및 열 어드레스를 어드레스 래치(127)로 전송한다. 어드레스 래치(127)는 각 어드레스를 래치하여 행 어드레스를 행 디코더(123)로 전송하고 열 어드레스를 열 디코더(124)로 전송한다. 행 디코더(123)는 행 어드레스에 따라 1개의 워드선을 선택하고, 그 선택된 워드선과 게이트 전압 제어 회로(134)를 접속한다. 열 디코더(124)는 열 어드레스애 따라 1개의 비트선을 선택하고, 그 선택된 비트선과 드레인 전압 제어 회로(133)를 접속한다.
게이트 전압 제어 회로(134)는 선택된 워드선 WLm에 인가되는 전압을 도 7에 도시한 각 동작 모드에 따라 제어한다. 드레인 전압 제어 회로(133)는 선택된 비트선에 인가되는 전압을 각 동작 모드에 따라 제어한다. 소스 전압 제어 회로(132)는 공통 소스선 SL을 통해 각 소스선 RSLa 내지 RSLm에 인가되는 전압을 각 동작 모드에 따라서 제어한다.
데이타 핀(128)은 외부 장치(도시하지 않음)로부터 공급된 데이타를 받아들이고, 이들 데이타를 입력 버퍼(129)에 공급한다. 입력 버퍼(129)는 데이타를 열 디코더(124)로 전송한다. 열 디코더(124)는 선택된 비트선 BLa 내지 BLz에 인가되는 전압을 그 데이타에 따라 제어한다.
임의의 메모리 셀(101)로부터 판독된 데이타는 선택된 비트선으로분터 열 디코더(124)를 통해 센스 앰프군(130)으로 전송된다. 센스 앰프군(130)은 복수의 센스앰프(도시 생략)를 포함한다. 열 디코더(124)는 선택된 비트선과 각 센스 앰프를 접속하도록 동작한다. 센스 앰프군(130)은 데이타를 판별하여 이것을 출력 버퍼(131)에 공급한다. 출력 버퍼(131)는 데이타를 데이타 핀(128)애 공급한다. 이렇게 해서 판독된 데이타가 데이타 핀(128)으로부터 외부 장치에 공급된다.
임의의 메모리 셀(101)로부터 판독된 데이타는 비트선 BLa 내지 BLz으로부터 열 디코더(124)를 통해 센스 앰프군(130)으로 전송된다. 센스 앰프군(130)은 수개의 센스 앰프(도시 생략)로 구성되어 있다. 열 디코더(124)는 선택한 비트선 BLm과 각 센스 앰프를 접속한다. 후술하는 바와 같이 센스 앰프군(130)애서 판별된 데이타는 출력 버퍼(131)로부터 데이타 핀(128)을 통해 외부로 출력된다. 제어 코어 회로(140)는 행 디코더(123), 열 디코더(124), 어드레스 핀(125), 어드레스 버퍼(126), 어드레스 래치(127), 데이타 핀(128), 입력 버퍼(129), 센스앰프군(130), 출력 버퍼(131), 소스 전압 제어 회로(132), 드레인 전압 제어 회로(133) 및 게이트 전압 제어 회로(134)의 각 동작을 제어한다.
다음에, 플래시 EEPROM(121)의 각 동작 모드(소거 모드, 기록 모드, 판독 모드)에 대해 도 3을 참조하면서 설명한다.
(a) 소거 모드
소거 모드에 있어서, 모든 소스선 RSLa ∼ RSLm 및 모든 비트선 BLa ∼ BLz에는 그라운드 레벨(= OV)의 전압이 인가된다. 선택된 1개의 워드선 WLm에는 +14 ∼ 15V가 인가되고 그 이외의 비선택 워드선 WLa ∼ WL1, WLn ∼ WLz에는 그라운드 레벨의 전압이 인가된다. 이 때문에 선택된 워드선 WLm에 접속되어 있는 모든 메모리 셀(101a)에 기억된 데이타는 제어 게이트 CG의 전위가 +14 ∼ 15V까지 상승됨으로써 소거된다.
즉, 제어 게이트 CG가 +14 ∼ 15V, 드레인이 OV인 경우, 제어 게이트 CG와 플로팅 게이트 FG 사이에 고전계가 생겨서 이들 사이에 파울러-노드하임 터널 전류(FN 터널 전류)가 흐른다. 그 결과, 플로팅 게이트 FG 중의 전자가 제어 게이트 CG 쪽으로 이끌려서 데이타가 소거된다. 상기 소거 동작은 소스 S 및 기판(102)과 플로팅 게이트 FG 사이의 정전 용량이 제어 게이트 CG와 플로팅 게이트 FG 사이의 정전 용량보다도 압도적으로 큰 것에 기초한다. 복수의 워드선 WLa ∼ WLz의 동시 선택은 선택된 각 워드선에 접속된 모든 메모리 셀(101)에 대한 소거 동작을 가능하게 한다. 이러한 소거 동작은 블럭 소거라 한다.
(b) 기록 모드
기록 모드에 있어서, 선택된 비트선 BLm에는 그라운드 레벨을 갖는 전압이 인가되고, 그 이외의 비트선 BLa ∼ BLl, BLn ∼ BLz에는 선택된 워드선 WLm에 인가되는 전압 이상의 전압(이 경우, +2V)이 인가된다. 선택된 메모리 셀(101)의 제어 게이트 CG에 접속된 워드선 WLm에는 +2V가 인가되고 그 이외의 비선택 워드선 WLa ∼ WLl, WLn ∼ WLz에는 그라운드 레벨을 갖는 전압이 인가된다. 공통 소스선 SL에는 +12V가 인가된다.
그러면, 소스 S와 플로팅 게이트 FG 사이의 용량이 커플링에 의해 플로팅 게이트 FG의 전위가 상승되어 제어 게이트 CG와 플로팅 게이트 FG 사이에 고전계가 생긴다. 그리고, 채널 CH 중의 전자가 가속되어 열전자가 되어 플로팅 게이트 FG로 주입되고 플로팅 게이트 FG로부터 기판(102)을 향해서 기록 전류 Ifg(도 4 참조)가 흐른다. 그 결과, 메모리 셀(101)의 플로팅 게이트 FG에는 전하가 축적되고, 1비트의 데이타가 기록되어 기억된다.
여기서, 메모리 셀(101)은 +0.5V의 임계치 전압 Vth를 가지며, 제어 게이트 CG, 소스 S 및 드레인 D로 이루어지는 트랜지스터를 포함한다. 따라서, 드레인 D중의 전자는 반전 상태의 채널 CH 중으로 이동하고, 소스 S로부터 드레인 D를 향해서 셀 전류 Id(도4 참조)가 흐른다.
(C) 판독 모드
판독 모드에서, 선택된 워드선 WLm에는 +4V가 인가되고, 비선택의 워드선 WLa 내지 WL1, WLn 내지 WLz에는 그라운드 레벨의 전압이 인가된다. 선택된 비트선 BLm에는 +2V가 인가되고, 비선택의 비트선 BLa 내지 BL1, BLn 내지 BLz에는 그라운드 레벨의 전압이 인가된다. 그렇게 하면, 소거 상태의 메모리 셀(101)에서 드레인 D로부터 소스 S를 향해서 흐르는 셀 전류 Id는 기록 상태의 메모리 셀(101)보다도 커진다. 그 이유는 소거 상태에 있는 메모리 셀에서 플로팅 게이트 FG 바로 아래의 채널 CH는 온하고 있고 기록 상태에 있는 메모리 셀(101)에서 플로팅 게이트 FG 바로 아래의 채널 CH는 오프하고 있기 때문이다.
상세하게는 소거 상태에 있는 메모리 셀에서, 플로팅 게이트 FG는 전자가 방출됨에 따라 플러스로 대전하고 있으므로 채널 CH는 온된다. 기록 상태에 있는 메모리 셀에서, 플로팅 게이트 FG는 전자가 주입됨에 따라 마이너스로 대전하고 있으므로 채널 CH는 오프된다. 센스 앰프군(130) 내의 각 센스 앰프는 관련되는 메모리 셀 간의 셀 전류의 크기를 소거 데이타 「1」, 기록 데이타 「0」으로서 판독한다. 이렇게 해서, 각 메모리 셀에 소거 상태를 도시한 데이타 값 「1」과, 기록상태를 도시한 데이타 값 「0」의 2치 데이타의 기억이 가능해진다.
USP 제5,029,130호는 스플릿 게이트형 메모리 셀(101)에서 소스 S를 드레인이라고 칭하고, 드레인 D를 소스라 칭하는 플래시 EEPROM을 개시하고 있다. 도 4는 USP 제5,029,130호에 개시된 스플릿 게이트형 메모리 셀(201)을 도시한 개략적인 단면도이다. 도 5는 이러한 스플릿 게이트형 메모리 셀(201)을 갖는 플래시 EEPROM(202)을 도시한 블럭도이다. 도 6은 플래시 EEPROM(202)의 각 동작 모드에서 워드선, 비트선 및 공통 소스선 및 기판에 인가되는 전압을 도시한 도면이다. 플래시 EEPROM(202)에서, 공통 소스선 SL이 접지되어 있는 점에서 플래시 EEPROM(121)과 다르다. 어느 한쪽의 동작 모드에서도 공통 소스선 SL을 통해 각 소스선 RSLa내지 RSLm에는 그라운드 레벨의 전압이 인가된다.
기록 모드에서, 선택된 비트선 BLm에는 +12V가 인가되고, 비선택의 비트선 BLa 내지 BL1, BLn 내지 BLz에는 그라운드 레벨의 전압이 인가된다. 그렇게 하면, 제어 게이트 CG와 플로팅 게이트 FG 사이에 고전계가 발생되어 플로팅 게이트 FG에 열전자가 주입되고, 플로팅 게이트 FG로부터 기판(102)에 기록 전류 Ifg가 흐른다. 그 결과, 선택된 메모리 셀(201)에 1비트의 데이타가 기록되어 기억된다. 이 메모리 셀(201)에서 드레인 D로부터 소스 S를 향해 셀 전류가 흐른다.
플래시 EEPROM(121)에서, 소스 전압 제어 회로(132)를 대신하여 셀 전류치 Id를 일정치로 제어하기 위한 소스 전류 제어 회로가 이용되어도 된다. 이 경우, 각 동작 모드에 따라 각 소스선 RSLa 내지 RSLm에 인가되는 전압이 도 3에 도시한 바와 같이 제어된다. 플래시 EEPROM(121) 또는 플래시 EEPROM(202)에서, 드레인 전압 제어 회로(133)를 대신하여 셀 전류치 Id를 일정치로 제어하기 위한 드레인 전류 제어 회로가 이용되어도 된다. 이 경우는 각 동작 모드에 따라서 1개의 비트선에 인가되는 전압이 도 3 또는 도 6에 도시한 바와 같이 제어된다. 플래시 EEPROM(121)에서, 열 어드레스에 따라 1개의 소스선을 선택하고, 그 선택된 소스선과 소스 전압 제어 회로(132)를 접속하기 위한 소스선 디코더가 설치되어도 된다.
이 플래시 EEPROM(121, 202)에서는 메모리 셀(101, 201)에 흐르는 셀 전류치 Id를 조절함으로써 그 메모리 셀(101, 201)에 다치 데이터를 기억시킬 수 있다. 도 7은 스플릿 게이트형 메모리 셀(101, 201)에서의 플로팅 게이트 FG의 전위 Vfg와 셀 전류치 Id의 관계를 도시한 특성 그래프이다. 여기서, 플로팅 게이트 전위 Vfg는 메모리 셀(101)의 드레인 D[메모리 셀(201)의 소스 S]에 대한 플로팅 게이트 FG의 전위로서 파악되어 이하의 식으로 나타낸다.
Vfg = Vfgw + Vfgc
여기서, Vfgw는 기록 모드에서 플로팅 게이트 FG에 축적된 전하에 의해서 발생되는 전위이고, Vfgc는 메모리 셀(101)의 소스 S[메모리 셀(201)의 드레인 D]와의 용량 커플링에 의해서 발생되는 전위이다. 판독 모드에서, 전위 Vfgc는 일정하기 때문에 셀 전류치 Id는 전위 Vfgw에 의해서 일률적으로 결정된다. 기록 모드에서, 플로팅 게이트 FG의 전하량, 즉 전위 Vfgw의 제어는 기록 동작 시간을 조정함으로써 가능해진다. 이 플로팅 게이트 전위 Vfg의 제어는 판독 모드에서의 셀 전류치 Id의 임의의 설정을 허용한다.
예를 들면, 40μA 미만의 셀 전류치 Id의 영역에 데이타 값 「00」, 40μA 이상 80μA 미만의 영역에 데이타 값「01」, 80μA 이상 120μA 미만의 영역에 데이타 값 「10」, 120μA 이상의 영역에 데이타 값 「11」이 각각 대응되어 있도록 한다. 이 경우, 기록 모드에서 각 셀전류치 Id(40, 80, 120 μA)에 대응하는 각 플로팅 게이트 전위 Va, Vb, Vc가 얻어지도록 기록 동작 시간이 조정된다.
플로팅 게이트 전위 Vfg가 Vc(= +2.5V) 이상일 때, 플로팅 게이트 FG 내로 부터 전자가 방출되고 있는 바의 소거 메모리 셀에는 데이타 값 「11」이 기억되어 있게 된다. 그 소거 메모리 셀에 대한 기록 동작에서 플로팅 게이트 FG에 전하가 축적됨에 따라 플로팅 게이트 전위 Vfg는 저하해 간다.
플로팅 게이트 전위 Vfg가 Vb(= +1.5V) 이상 Vc(= +2.5V) 미만이 된 시점에서 기록 동작이 정지되면, 메모리 셀에 데이타 값「10」이 기록된다. 플로팅 게이트 전위 Vfg가 Va(= +1.0V) 이상 Vb 미만이 된 시점에서 기록 동작이 정지되면, 메모리 셀에 데이타값「01」이 기록된다. 또, 플로팅 게이트 전위 Vfg가 Va 미만으로 된 시점에 기록 동작이 정지되면, 메모리 셀에 데이타값 「00」이 기록된다. 그래서, 1개의 메모리 셀에 4치(= 2비트)의 데이타를 기억시킬 수 있다.
판독 모드에 있어서, 플로팅 게이트 FG와 소스 S 및 드레인 D로 이루어지는 트랜지스터의 임계치 전압 Vth(= +0.5V)보다도 플로팅 게이트 전위 Vfg가 작은 경우, 셀 전류치 Id는 0이다. 플로팅 게이트 전위 Vfg가 임계치 전압 Vth를 초과하면 셀 전류치 Id는 우견(右肩)형 상승 곡선으로 증가한다. 플로팅 게이트 전위 Vfg가 +3.5V를 넘었을 때 제어 게이트 CG의 바로 아래의 채널 CH의 일정 저항에 의해 셀 전류치 Id는 포화한다. 즉, 제어 게이트 CG에는 일정 전압(= +4V)이 인가되어 있으므로 채널 CH는 일정 저항으로 기능한다. 따라서, 메모리 셀 내에 트랜지스터와 채널 CH로 이루어지는 일정 저항이 직렬 접속된 구성이 존재한다. 이와 같이 플로팅 게이트 전위 Vfg가 일정값(= +3.5V) 미만일 경우 트랜지스터의 특성에 따라 셀 전류치 Id가 변화한다.
다음에, 본 발명에 따른 제1 실시예의 스플릿 게이트형 플래시 EEPROM을 도면을 참조하면서 설명한다. 중복 설명을 방지하기 위해 종래 기술과 대응하는 구성 요소에는 동일 또는 유사한 참조 부호를 붙인다.
도 8에 도시한 바와 같이 제1 실시예의 플래시 EEPROM(110)은 종래의 구성[메모리 셀 어레이(122), 행 디코더(123), 열 디코더(124), 어드레스 핀(125), 어드레스 버퍼(126), 어드레스 래치(127), 데이타 핀(128), 입력 버퍼(129), 센스 앰프군(130), 출력 버퍼(131), 소스 전압 제어 회로(132), 드레인 전압 제어 회로(133), 게이트 전압 제어 회로(134) 및 제오 코어 회로(140)]에 더해 셀 전류 검출 회로(200)를 포함한다.
셀 전류 검출 회로(200)는 소스 전압 제어 회로(132)와 공통 소스선 SL 사이에 접속되며, 각 메모리 셀(101)의 셀 전류값을 검출하고 그 검출된 셀 전류값에 따라 소정 레벨을 갖는 검출 신호 W를 생성한다. 소스, 드레인 및 게이트 전압 제어 회로(132 ∼ 134)는 셀 전류 검출 회로(200)로부터의 검출 신호 W에 따라 동작한다. 각 전압 제어 회로(132 ∼ 134)는 행(L) 레벨을 갖는 검출 신호 W에 따라 공통 소스선 SL, 비트선 및 워드선에 인가되는 전압을 종래예와 마찬가지로 제어한다. 각 전압 제어 회로(132 ∼ 134)는 또 하이(H) 레벨을 갖는 검출 신호 W에 따라 각 선에 인가되는 전압을 그라운드 레벨로 세트한다.
도 9에 도시한 바와 같이, 셀 전류 검출 회로(200)는 2개의 PMOS 트랜지스터(114, 115)로 이루어지는 커런트 미러 회로(111), 2개의 인버터(112) 및 NMOS 트랜지스터(113)를 포함한다.
커런트 미러 회로(111)는 공통 소스선 SL에 접속된 입력측의 노드 N1과 NMOS 트랜지스티(113)를 통해 그라운드에 접속된 출력측의 노드 N2를 구비한다. 노드 N1은 또 커런트 미러 회로(111)의 2개의 PMOS 트랜지스터(114, 115)의 양쪽게이트에도 접속되어 있다. 노드 N2는 또 2개가 직렬 접속된 인버터(112)를 통해 소스, 드레인 및 게이트 전압 제어 회로(132, 133 및 134)에 접속되어 있다.
NMOS 트랜지스터(113)는 정전압 Vr이 인가된 게에트를 구비하며, 그 결과 NMOS 트랜지스터(113)는 일정한 온 저항치를 갖는 저항으로서 기능한다. 커런트 미러 회로(111)의 PMOS 트랜지스터(114)로부터 NMOS 트랜지스터(113)를 통해 그 라운드로 흐르는 전류치 Ic는 각 트랜지스터(114, 115)의 사이즈가 서로 동일한 경우에 전류치 Id와 실질적으로 같아진다. 그 이유는 전류치 Ic는 각 트랜지스터(114, 115)의 사이즈 비에 셀 전류치 Id를 곱함으로써 얻어지기 때문이다. 즉, Ic = 트랜지스터(114)의 사이즈 ÷트랜지스터(115)의 사이즈 * Id가 된다. 그리고, 인버터(112)로부터 각 전압 제어 회로(132 ∼ 134)에 셀 전류 검출 회로(200)의 검출 신호 W가 공급된다.
도 10은 기록 동작시 각 노드 N1, N2의 전압, 셀 전류치 Id, 전류치 Ic 및 검출 신호 W의 파형을 도시한다. Vpp는 플래시 EEPROM(110)의 내부 전원의 전압을 도시한다.
기록 동작의 개시전에, 노드 N2의 전압은 그라운드 레벨이므로 인버터(112)로부터 L 레벨을 갖는 검출 신호 W가 출력된다. 각 전압 제어 회로(132 ∼ 134)는 그 L 레벨을 갖는 검출 신호 W에 따라 공통 소스선 SL, 비트선 BLm 및 워드선 WLm에 인가되는 전압을 종래예와 마찬가지로 제어하고, 이로써 기록 동작이 개시된다. 이 때, 노드 N1의 전압은 소스 및 드레인 전압 제어 회로(132, 133)에 의해 일정값으로 제어된다.
기록 개시후에, 플로팅 게이트 FG에 전하가 축적됨에 따라 플로팅 게이트 전위 및 셀 전류치 Id가 감소한다. 그러면, 셀 전류치 Id에 비례하여 전류치 Ic도 감소하고 역으로 노드 N2의 전압은 상승한다. N2의 전압이 인버터(112)의 입력 임계치 전압 Vthi 이상으로 상승하였을 때 H 레벨을 갖는 검출 신호 W가 출력된다. 이렇게 하여 각 전압 제어 회로(132 ∼ 134)는 H 레벨을 갖는 검출 신호 W에 따라 공통 소스선 SL, 비트선 BLm 및 워드선 WLm에 인가되는 전압을 그라운드 레벨로 설정한다. 그 결과, 기록 동작이 정지된다.
이와 같이, 제1 실시예에서는 플로팅 게이트 전위 Vfg와 관련이 있는 셀 전류치 Id를 검출함으로써 플로팅 게이트 전위를 제어할 수 있다. 환언하면, 셀 전류치 Id가 소정값이 된 시점에 기록 동작을 정지함으로써 플로팅 게이트 전위, 즉 플로팅 게이트에 축적되는 전하를 정밀하게 제어할 수 있다. 바꿔 말하면, 메모리 셀의 기록 상태를 정확하게 제어할 수 있다. 따라서, 검증 기록 방식을 이용하지 않고 메모리 셀의 플로팅 게이트 전위를 정밀하게 제어하며 고속으로 기록할 수 있는 것이다. 이것은 저전원 전압 동작이나 다치 기억 동작의 실현을 용이하게 한다.
소정의 셀 전류치 Id는 플로팅 게이트 전위가 소망 값에 도달하였는 지의 여부를 판정하기 위한 기준이 되는 값으로 정전압 Vr, 즉 NMOS 트랜지스터(113)의 온 저항을 조절함으로써 간단히 변경 가능하다. 다치 기억 동작에서, 정전압 Vr을 변경하면서 셀 전류치 Id를 검출하는 것은 메모리 셀(101)에 다치 데이타를 정확하게 기록하는 것을 가능하게 한다.
도 7에 도시한 바와 같이, 소거 상태에 있는 메모리 셀의 셀 전류치 Id는 120μA 이상이다. 이 메모리 셀에 데이타값「10」을 기록하기 위해 기록 동작은 셀 전류치 Id가 80 μA 이상 120 μA 미만이 된 시점에 정지된다. 메모리 셀에 데이타값「01」을 기록하기 위해 기록 동작은 셀 전류치 Id가 40 μA 이상 80 μA 미만이 된 시점에 정지된다. 메모리 셀에 데이타값 「00」을 기록하기 위해 기록 동작은 셀 전류치 Id가 40 μA 미만이 된 시점에 정지된다. 이와 같이 정전압 Vr을 각 셀 전류치 Id(40, 80, 120 μA)에 따라 변경하는 것은 플로팅 게이트 전위를 각 데이타 값에 대응하는 전위 Va ∼ Vc로 정확하게 제어하는 것을 가능하게 한다. 환원하면, 소정의 셀 전류치 Id와 관련되는 정전압 Vr을 변경함으로써 메모리 셀에 4치의 데이타를 정확하며 용이하게 기록할 수 있다.
제1 실시예에서, 기록 동작을 정지하기 위해 게이트 전압 제어 회로(134)에만 검출 신호 W가 공급되어도 된다. 검출 신호 W가 L 레벨로부터 H 레벨로 변화하였을 때 공통 소스선 SL 및 비트선 BLm에 인가되는 전압은 기록 동작 상태로 유지되며 워드선 WLm에만 그라운드 레벨의 전압이 인가된다.
또, 기록 동작을 정지하기 위해 소스 전압 제어 회로(132)에만 검출 신호 W가 공급되어도 된다. 소스 전압 제어 회로(132)는 L 레벨을 갖는 검출 신호 W에 따라 공통 소스선 SL에 인가되는 전압을 종래예와 마찬가지로 제어한다. 소스 전압 제어 회로(132)는 또 H 레벨을 갖는 검출 신호 W에 따라 공통 소스선 SL에 인가되는 전압을 +5V 이하로 세트한다.
다음에, 본 발명에 따른 제2 실시예의 플래시 EEPROM을 도면을 참조하면서 설명한다. 중복 설명을 방지하기 위해 제1 실시예와 대응하는 구성 요소에는 동일 또는 유사한 참조 부호를 붙인다.
도 11은 제2 실시예의 플래시 EEPROM(210)을 도시하는 블럭도이다. 제2 실시예의 플래시 EEPROM(210)은 제1 실시예의 플래시 EEPROM(1)과 달리 드레인 전압 제어 회로(133)와 열 디코더(124) 사이에 셀 전류 검출 회로(220)가 접속되어 있다. 셀 전류 검출 회로(220)는 메모리 셀(101)의 셀 전류치 Id를 검출하고 그 검출된 셀 전류치 Id에 따라 검출 신호 W를 생성한다. 소스, 드레인 및 게이트 전압 제어 회로(132 ∼ 134)는 셀 전류 검출 회로(220)로부터의 검출 신호 W에 따라 동작한다.
도 12에 도시한 바와 같이, 셀 전류 검출 회로(220)는 2개의 NMOS 트랜지스터(25, 26)로 이루어지는 커런트 미러 회로(23), 인버터(12) 및 PMOS 트랜지스터(24)를 포함한다.
커런트 미러 회로(23)는 열 디코더(124)(도시되지 않음)를 통해 비트선 BLm에 접속된 입력측의 노드 N1과 PMOS 트랜지스터(24)를 통해 플래시 EEPROM(21)의 내부 전원 Vpp에 접속된 출력측의 노드 N2를 구비한다. 노드 N1은 커런트 미러 회로(23)의 NMOS 트랜지스터(25, 26)의 양쪽 게이트에도 접속되어 있다. 노드 N2는 2개가 직렬 접속된 인버터(12)를 통해 소스, 드레인 및 게이트 전압 제어 회로(132 ∼ 134)에 접속되어 있다. PMOS 트랜지스터(24)는 정전압 Vr이 인가되는 게이트를 구비하며, 그 결과 일정한 온 저항치를 갖는 저항으로서 기능한다.
제2 실시예에서, 셀 전류치 Id에 비례하는 전류치 Ic는 내부 전원 Vpp로부터 PMOS 트랜지스터(24)를 통해 커런트 미러 회로(23)의 NMOS 트랜지스터(25)로 흐르는 전류에 의해 주어진다. 이 전류치 Ic는 각 트랜지스터(25, 26)의 사이즈 비에 셀 전류치 Id를 곱함으로써 얻어진다. 즉, Ic = 트랜지스터(25)의 사이즈 ÷ 트랜지스터(26)의 사이즈 * Id가 된다. 그리고, 인버터(12)로부터 셀 전류 검출 회로(220)의 검출 신호 W가 각 전압 제어 회로(132 ∼ 134)에 공급된다.
제2 실시예의 셀 전류 검출 회로(220)는 메모리 셀(101)의 드레인 D측에서 셀 전류치 Id를 검출한다. 반면, 제1 실시예의 셀 전류 검출 회로(200)는 메모리 셀(101)의 소스 S측에서 셀 전류치 Id를 검출한다. 따라서, 제2 실시예에서는 제1 실시예와 동일한 작용 및 효과를 얻을 수 있다.
다음에, 본 발명에 따른 제3 실시예의 플래시 EEPROM을 도면을 참조하면서 설명한다. 중복 설명을 방지하기 위해 제1 실시예와 대응하는 구성 요소에는 동일 또는 유사한 참조 부호를 붙인다.
도 13은 제3 실시예의 플래시 EEPROM(310)을 도시하는 블럭도이다. 제3 실시예의 플래시 EEPROM(310)은 다음의 점에서 제1 실시예의 플래시 EEPROM(110)과 상이하다.
(1) 소스 전압 제어 회로(132)를 대신하여 소스 전류 제어 회로(320)가 설치되어 있다. 소스 전류 제어 회로(320)는 셀 전류치 Id를 일정값으로 제어하고 이로써 공통 소스선 SL에 인가되는 전압이 도 3에 도시하는 각 동작 모드에 따라 제어된다. 제어 코어 회로(140)는 소스 전류 제어 회로(320)의 동작을 제어한다.
(2) 소스 전류 제어 회로(320)와 공통 소스선 SL 사이에 소스 전압 검출 회로(33)가 접속되어 있다. 소스 전압 검출 회로(33)는 메모리 셀(101)의 소스 S, 즉 공통 소스선 SL에 인가되는 전압을 검출하고 그 검출된 전압에 따라 검출 신호 W를 생성한다. 소스 전류, 드레인 및 게이트 전압 제어 회로(32, 133, 134)는 기록 동작에서 소스 전압 검출 회로(33)로부터의 소정 레벨을 갖는 검출 신호 W에 따라 동작한다. 각 제어 회로(320, 133, 134)는 L 레벨을 갖는 검출 신호 W에 따라 공통 소스선 SL, 비트선 BLm, 워드선 WLm에 인가되는 전압을 종래예와 마찬가지로 제어한다. 각 제어 회로(320, 133, 134)는 H 레벨을 갖는 검출 신호 W에 따라 각 선에 인가되는 전압을 그라운드 레벨로 세트한다.
도 14에 도시한 바와 같이, 소스 전압 검출 회로(33)는 차동 앰프(34) 및 인버터(112)를 포함한다. 차동 앰프(34)는 PMOS 트랜지스터(35, 36), 커런트 미러형 부하(37), 정전류원(38)을 포함한다.
커런트 미러형 부하(37)는 NMOS 트랜지스터(39, 40)로 이루어진다. 차동 앰프(34)는 노드 N11에서 공통 소스선 SL에 접속된 제1 입력 단자(PMOS 트랜지스터(36)의 게이트)와 정전압 Vr이 인가되는 제2 입력 단자(PMOS 트랜지스터(35)의 게이트)와 노드 N13에서 2개가 직렬 접속된 인버터(112)에 접속된 출력 단자를 구비한다. 차동 앰프(34)는 제1 입력 단자(노드 N11)에 인가된 전압을 증폭하고 증폭된 전압을 출력 단자(노드 N13)로부터 출력한다.
상세하게는 PMOS 트랜지스터(35)는 정전압 Vr이 인가되는 게이트와 인버터(112) 및 NMOS 트랜지스터(39)의 드레인에 접속된 드레인과 정전류원(38)을 통해 내부 전원 Vpp에 접속된 소스를 구비한다. PMOS 트랜지스터(36)는 노드 N11에서 공통 소스선 SL에 접속된 게이트와 NMOS 트랜지스터(40)의 드레인에 접속된 드레인과 정전류원(38)을 통해 내부 전원 Vpp에 접속된 소스를 구비한다. NMOS 트랜지스터(39, 40)의 게이트는 상호 접속되고, 양 트랜지스터(39, 40)의 소스는 그라운드에 접속되어 있다. NMOS 트랜지스터(40)의 드레인은 NMOS 트랜지스터(39, 40)의 게이트에 접속되어 있다.
제3 실시예에서는 트랜지스터(35)의 사이즈는 트랜지스터(36)의 사이즈에 비해 커지도록 설계되어 있다. 또, 트랜지스터(39)의 사이즈는 트랜지스터(40)의 사이즈에 비해 커지도록 설계되어 있다. 따라서, 작동 앰프(34)의 증폭률은 트랜지스터(35, 36)의 사이즈 비 및 트랜지스터(39, 40)의 사이즈 비에 의해 결정된다. 트랜지스터(35)와 트랜지스터(36)와 트랜지스터(39)와 트랜지스터(40) 각각 동일 사이즈가 되도록 설계되어도 된다. 이 경우, 차동 앰프(34)의 증폭률은 1배가 된다. 그리고, 인버터(112)로부터 소스 전압 검출 회로(33)의 검출 신호 W가 각 제어 회로(320, 133, 134)로 공급된다.
도 15는 기록 동작시의 노드 N11 ∼ N13의 전압, 셀 전류치 Id, 검출 신호 W의 파형을 나타낸다.
기록 동작의 개시전에, 노드 N13의 전압은 그라운드 레벨이므로 인버터(112)로부터 L 레벨을 갖는 검출 신호 W가 출력된다. 각 제어 회로(320, 133, 134)는 그 L 레벨을 갖는 검출 신호 W에 따라 공통 소스선 SL, 비트선 BLm, 워드선 WLm에 인가되는 전압을 종래예와 마찬가지로 제어하고 이로써 기록 동작이 개시된다. 이때, 셀 전류치 Id는 소스 전류 제어 회로(32)에 의해 일정값으로 제어된다.
기록 개시후에, 플로팅 게이트 FG에 전하가 축적됨에 따라 플로팅 게이트 전위 및 셀 전류치 Id가 감소한다. 그러면, 셀 전류치 Id를 일정값으로 제어하는 소스전류 제어 회로(32)의 동작에 의해 공통 소스선 SL(노드 N11)의 전압이 상승한다. 그 노드 N11의 전압 상승에 따라 노드 N13의 전압도 상승한다. 노드 N13의 전압이 인버터(112)의 입력 임계치 전압 Vthi 이상으로 상승하였을 때 H 레벨을 갖는 검출 신호 W가 출력된다. 이렇게 하여 각 전압 제어 회로(320, 133, 134)는 H 레벨을 갖는 검출 신호 W에 따라 공통 소스선 SL, 비트선 BLm, 워드선 WLm에 인가되는 전압을 그라운드 레벨로 세트한다. 그 결과, 기록 동작이 정지된다.
이와 같이, 제3 실시예에서는 노드 N11(메모리 셀의 소스 S)의 전압이 소정값이 된 시점에 검출 신호 W가 L 레벨로부터 H 레벨로 전환하여 기록 동작이 정지된다. 노드 N11의 전압은 기록 동작에 의한 셀 전류치 Id의 감소를 부정하도록 상승하므로 노드 N11과 셀 전류치 Id는 관련되어 있다. 또, 셀 전류치 Id는 플로팅 게이트 전위와도 관련되어 있다. 따라서, 노드 N11의 전압과 플로팅 게이트 전위는 관련되어 있다. 그 결과, 노드 N11, 즉 소스의 전압값을 검출함으로써 플로팅 게이트 전위를 제어할 수 있다. 이렇게 하여 제3 실시예에서는 셀 전류치 Id를 검출하는 제1 실시예와 마찬가지로 플로팅 게이트 전위를 정밀하게 제어할 수 있다. 환언하면, 메모리 셀의 기록 상태를 정확하게 제어할 수 있는 것이다.
노드 N11에서의 소정의 전압값은 정전압 Vr을 조절함으로써 간단하게 변경가능하다. 다치 기억 동작에서는 정전압 Vr을 변경하면서 노드 N11의 전압을 검출하는 것은 메모리 셀(101)에 다치 데이타를 정확하게 기록하는 것을 가능하게 한다. 상세하게는 노드 N11의 전압이 각 셀 전류치 Id(= 40, 80, 120 μA)에 따라 변경되도록 정전압 Vr을 변경하는 것은 플로팅 게이트 전위를 각 데이타 값에 대응하는 전위 Va ∼ Vc로 정확하게 제어하는 것을 가능하게 한다. 환언하면, 소정 소스 S의전압과 관련되는 정전압 Vr을 변경함으로써 메모리 셀에 대해 4치의 데이타를 정확하며 용이하게 기록할 수 있다.
제3 실시예에서, 기록 동작을 정지하기 위해 게이트 전압 제어 회로(134)에만 검출 신호 W가 출력되어도 된다. 또, 소스 전류 제어 회로(32)에만 검출 신호 W가 출력되어도 된다. 이 경우, 소스 전류 제어 회로(32)는 H 레벨을 갖는 검출 신호 W에 따라 공통 소스선 SL에 인가되는 전압을 +5V 이하로 세트한다.
다음에, 본 발명에 따른 제4 실시예의 플래시 EEPROM을 도면을 참조하면서 설명한다. 중복 설명을 방지하기 위해 제1 및 제3 실시예와 대응하는 구성 요소에는 동일 또는 유사한 참조 부호를 붙인다.
도 16은 제4 실시예의 플래시 EEPROM(510)을 도시하는 블럭도이다. 제4 실시예의 플래시 EEPROM(510)은 이하의 점에서 제1 및 제3 실시예의 플래시 EEPROM(110, 310)과 상이하다.
(1) 드레인 전압 제어 회로(133)를 대신하여 드레인 전류 제어 회로(52)가 설치되어 있다. 드레인 전류 제어 회로(52)는 셀 전류치 Id를 일정값으로 제어하고 이로써 비트선에 인가되는 전압이 도 3에 도시하는 각 동작 모드에 따라 제어된다. 제어 코어 회로(140)는 드레인 전류 제어 회로(52)의 동작을 제어한다.
(2) 드레인 전류 제어 회로(52)와 열 디코더(124) 사이에 드레인 전압 검출회로(53)가 접속되어 있다. 드레인 전압 검출 회로(53)는 메모리 셀(101)의 드레인 D, 즉 비트선에 인가되는 전압을 검출하고 그 검출된 전압에 따라 검출 신호 W를 생성한다. 소스 전압, 드레인 전류 및 게이트 전압 제어 회로(132, 52, 134)는 드레인 전압 검출 회로(53)로부터의 소정 레벨을 갖는 검출 신호 W에 따라 동작한다. 각 제어 회로(132, 52, 134)는 L 레벨을 갖는 검출 신호 W에 따라 공통 소스선 SL, 비트선 BLm, 워드선 WLm에 인가되는 전압을 종래예와 마찬가지로 제어한다. 각 제어 회로(132, 52, 134)는 또 H 레벨을 갖는 검출 신호 W에 따라 각 선에 인가되는 전압을 그라운드 레벨로 세트한다.
도 17에 도시한 바와 같이, 드레인 전압 검출 회로(53)는 차동 앰프(54) 및 인버터(112)를 포함한다. 차동 앰프(54)는 NMOS 트랜지스터(55, 56), 커런트 미러형 부하(57), 정전류원(38)을 포함한다. 커런트 미러형 부하(57)는 PMOS 트랜지스터(58, 50)로 구성되어 있다. 차동 앰프(54)는 노드 N11에서 열 디코더(124)(도시되지 않음)를 통해 비트선에 접속된 제1 입력 단자(NMOS 트랜지스터(56)의 게이트)와 정전압 Vr이 인가되는 제2 입력 단자(NMOS 트랜지스터(55)의 게이트)와 노드 N13에서 2개가 직렬 접속된 인버터(12) 및 PMOS 트랜지스터(58)의 드레인에 접속된 출력 단자(NMOS 트랜지스터(55)의 드레인)를 구비한다.
또, 노드 N12에서 NMOS 트랜지스터(56)의 드레인은 각 트랜지스터(58, 59)의 게이트 및 PMOS 트랜지스터(59)의 드레인에 접속되어 있다. 각 트랜지스터(55, 56)의 소스는 정전류원(38)을 통해 그라운드에 접속되어 있다. 각 트랜지스터(58, 59)의 소스는 내부 전원 Vpp에 접속되어 있다. 트랜지스티(55)의 사이즈는 트랜지스터(56)의 사이즈에 비해 커지도록 설계되고, 트랜지스터(58)의 사이즈는 트랜지스터(59)의 사이즈에 비해 커지도록 설계되어 있다. 트랜지스터(55)와 트랜지스터(56), 트랜지스터(58)와 트랜지스터(59)가 각각 동일 사이즈가 되도록 설계되어도 된다. 이 경우, 차동 앰프(54)의 증폭률은 1배가 된다. 그리고, 인버터(112)로부터 드레인 전압 검출 회로(53)의 검출 신호 W가 각 제어 회로(132, 52, 134)로 공급된다.
제4 실시예의 드레인 전압 검출 회로(53)는 메모리 셀(101)의 트레인 D, 즉 비트선의 전압을 검출한다. 반면, 제3 실시예의 소스 전압 검출 회로(33)는 메모리 셀(101)의 소스 S, 즉 공통 소스선 SL의 전압을 검출한다. 따라서, 제4 실시예에서는 제3 실시예와 동일한 작용 및 효과를 얻을 수 있다.
제4 실시예에서, 게이트 전압 제어 회로(134)에만 검출 신호 W가 공급되어도 된다. 또, 소스 전압 제어 회로(132)에만 검출 신호W가 공급되어도 된다. 이 경우, 소스 전압 제어 회로(132)는 H 레벨을 갖는 검출 신호 W에 따라 공통 소스선 SL에 인가되는 전압을 +5V 이하로 세트한다.
본 발명의 여러 실시예가 여기서 설명되었지만, 이것은 예시를 위한 것으로 이 분야의 기술자들은 본 발명의 정신 및 범위를 벗어남이 없이 다른 특정 형태를 실현할 수 있다. 특히, 본 발명은 다음의 형태로써 실시되어도 양호한 것으로 이해될 수 있다.
제1 ∼ 제4 실시예에서, 스플릿 게이트형 메모리 셀(101)을 대신해서 도 4에 도시한 스플릿 게이트형 메모리 셀(201)이 이용되어도 된다. 이 경우는 소스 전압 제어 회로(132) 또는 소스 전류 제어 회로(32)가 생략되며 공통 소스선 SL이 그라운드와 접속된다.
제1 ∼ 제4 실시예에서, 플래시 EEPROM에 소스선 디코더가 설치되어도 된다.소스선 디코더는 행방향으로 배열된 각 메모리 셀 그룹에 각각 대응하는 복수의 소스선에 접속되며, 열 어드레스에 따라 그 중에서 하나의 소스선을 선택한다. 이로써 그 선택된 소스선과 소스 전압 제어 회로(132) 또는 소스 전류 제어 회로(32)가 접속된다.
본 발명은 스택 게이트형 플래시 EEPROM에 적용되어도 된다.
본 발명이 FRAM, EPROM, EEPROM 등의 불휘발성 반도체 기억 장치나 DRAM, SRAM 등의 반도체 기억 장치에 적용되어도 된다.
따라서, 본 실시예는 예시적이지 제한적이지는 않은 것으로 본 발명은 이들 상세한 설명으로 국한되지는 않으며, 후술되는 특허 청구의 범위의 정신 내에서 수정될 수 있다.

Claims (16)

  1. 반도체 기억 장치에 있어서,
    복수의 메모리 셀(101),
    상기 각 메모리 셀에 인가되는 전압을 제어하여 상기 각 메모리 셀에 대해 데이타를 기록하는 기록 제어 유닛(132 내지 134, 140), 및
    상기 기록 제어 유닛에 접속되며, 상기 각 메모리 셀에 흐르는 셀 전류(Id)를 검출하고 이 검출된 셀 전류의 값을 사용하여 상기 각 메모리 셀에 소망의 데이타가 기록된 상태가 될 때까지의 사이에, 상기 각 메모리 셀의 기록 동작을 허용하도록 상기 기록 제어 유닛을 제어하기 위한 전류 검출 회로(200, 220)
    를 구비한 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 전류 검출 회로는 상기 셀 전류값이 소정값 이하로 되었을 때 상기 각 메모리 셀에 대한 기록 동작을 정지하기 위해 상기 기록 제어 유닛을 제어하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 각 메모리 셀은 게이트(CG), 소스(S), 드레인(D)을 구비하며,
    상기 기록 제어 유닛은
    상기 각 메모리 셀의 상기 소스에 인가되는 전압을 제어하기 위한 소스 전압 제어 회로(132),
    상기 각 메모리 셀의 상기 드레인에 인가되는 전압을 제어하기 위한 드레인 전압 제어 회로(133), 및
    상기 각 메모리 셀의 상기 게이트에 인가되는 전압을 제어하기 위한 게이트 전압 제어 회로(134)를 포함하며,
    상기 전류 검출 회로는 상기 각 메모리 셀에 소망의 데이타가 기록된 상태로 될 때까지의 사이에 상기 소스 전압 제어 회로, 드레인 전압 제어 회로 및 상기 게이트 전압 제어 회로를 제어하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 각 메모리 셀은 게이트(CG), 소스(S), 드레인(D)을 구비하며,
    상기 기록 제어 유닛은
    상기 각 메모리 셀의 상기 소스에 인가되는 전압을 제어하기 위한 소스 전압 제어 회로(132),
    상기 각 메모리 셀의 상기 드레인에 인가되는 전압을 제어하기 위한 드레인 전압 제어 회로(133), 및
    상기 각 메모리 셀의 상기 게이트에 인가되는 전압을 제어하기 위한 게이트 전압 제어 회로(134)를 포함하며,
    상기 전류 검출 회로는 상기 셀 전류값이 소정값 이하로 되었을 때 상기 각메모리 셀에 대한 기록 동작을 정지하기 위해 상기 소스 전압 제어 회로, 드레인 전압 제어 회로 및 상기 게이트 전압 제어 회로 중 적어도 어느 하나를 제어하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서,
    다치 데이타에 각각 대응하는 복수의 메모리 셀의 기록 상태가 미리 설정되어 있으며, 상기 복수의 기록 상태에 대응하는 복수의 셀 전류값의 범위가 설정되어 있으며, 상기 전류 검출 회로는 검출된 셀 전류값이 소망 다치 데이타의 기록 상태에 대응하는 범위 내에 존재하였을 때 상기 각 메모리 셀에 대한 기록 동작을 정지하기 위해 상기 기록 제어 유닛을 제어하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 각 메모리 셀은 게이트(CG), 소스(S), 드레인(D)을 구비하며,
    상기 기록 제어 유닛은
    상기 각 메모리 셀의 상기 소스에 인가되는 전압을 제어하기 위한 소스 전압 제어 회로(132),
    상기 각 메모리 셀의 상기 드레인에 인가되는 전압을 제어하기 위한 드레인 전압 제어 회로(133), 및
    상기 각 메모리 셀의 상기 게이트에 인가되는 전압을 제어하기 위한 게이트전압 제어 회로(134)를 포함하며,
    상기 전류 검출 회로는 검출된 셀 전류값이 소망 다치 데이타의 기록 상태에 대응하는 범위 내에 존재하였을 때 상기 각 메모리 셀에 대한 기록 동작을 정지하기 위해 상기 소스 전압 제어 회로, 드레인 전압 제어 회로 및 상기 게이트 전압 제어 회로 중 적어도 어느 하나를 제어하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 반도체 기억 장치는 불휘발성 반도체 기억 장치이며, 상기 각 메모리 셀은 스플릿 게이트형 및 스택트 게이트형 중 어느 하나이며, 상기 각 메모리 셀의 게이트는 제어 게이트인 것을 특징으로 하는 반도체 기억 장치.
  8. 반도체 기억 장치에 있어서,
    각각이 소스 및 드레인을 포함하는 복수의 단자를 갖는 복수의 메모리 셀(101),
    상기 각 메모리 셀의 상기 복수의 단자에 인가되는 전압을 제어하여 상기 각 메모리 셀에 대해 데이타를 기록하는 기록 제어 유닛(132 내지 134, 140), 및
    상기 기록 제어 유닛에 접속되며, 상기 소스 및 드레인 중 어느 하나의 전압을 검출하고 이 검출된 전압의 값을 사용하여 상기 각 메모리 셀에 소망의 데이타가 기록된 상태가 될 때까지의 사이에, 상기 각 메모리 셀의 기록 동작을 허용하도록 상기 기록 제어 유닛을 제어하기 위한 전압 검출 회로(33, 53)
    를 구비한 것을 특징으로 하는 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 전압 검출 회로는 상기 검출된 전압값이 소정값 이하로 되었을 때 상기 각 메모리 셀에 대한 기록 동작을 정지하기 위해 상기 기록 제어 유닛을 제어하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제8항에 있어서,
    상기 각 메모리 셀은 게이트(CG), 소스(S), 드레인(D)을 구비하며,
    상기 기록 제어 유닛은
    상기 각 메모리 셀의 상기 소스에 인가되는 전압을 제어하기 위해 상기 각 메모리 셀의 소스에 흐르는 전류를 제어하기 위한 소스 전류 제어 회로(320),
    상기 각 메모리 셀의 상기 드레인에 인가되는 전압을 제어하기 위한 드레인 전압 제어 회로(133), 및
    상기 각 메모리 셀의 상기 게이트에 인가되는 전압을 제어하기 위한 게이트 전압 제어 회로(134)를 포함하며,
    상기 전압 검출 회로는 상기 각 메모리 셀의 상기 소스의 전압을 검출하고, 상기 각 메모리 셀에 소망의 데이타가 기록된 상태가 될 때까지의 사이에 상기 각 메모리 셀의 기록 동작을 허용하도록 상기 소스 전류 제어 회로, 드레인 전압 제어 회로 및 상기 게이트 전압 제어 회로를 제어하는 것을 특징으로 하는 반도체 기억장치.
  11. 제8항에 있어서,
    상기 각 메모리 셀은 게이트(CG), 소스(S), 드레인(D)을 구비하며,
    상기 기록 제어 유닛은
    상기 각 메모리 셀의 상기 소스에 인가되는 전압을 제어하기 위해 상기 각 메모리 셀의 소스에 흐르는 전류를 제어하기 위한 소스 전류 제어 회로(320),
    상기 각 메모리 셀의 상기 드레인에 인가되는 전압을 제어하기 위한 드레인 전압 제어 회로(133), 및
    상기 각 메모리 셀의 상기 게이트에 인가되는 전압을 제어하기 위한 게이트 전압 제어 회로(134)를 포함하며,
    상기 전압 검출 회로는 상기 각 메모리 셀의 상기 소스의 전압을 검출하고, 상기 검출된 상기 소스 전압값이 소정 값 이하로 되었을 때 상기 각 메모리 셀에 대한 기록 동작을 정지하기 위해 상기 소스 전류 제어 회로, 드레인 전압 제어 회로 및 상기 게이트 전압 제어 회로 중 적어도 어느 하나를 제어하는 것을 특징으로 하는 반도체 기억 장치.
  12. 제8항에 있어서,
    상기 각 메모리 셀은 게이트(CG), 소스(S), 드레인(D)을 구비하며,
    상기 기록 제어 유닛은
    상기 각 메모리 셀의 상기 소스에 인가되는 전압을 제어하기 위한 소스 전압 제어 회로(132),
    상기 각 메모리 셀의 상기 드레인에 인가되는 전압을 제어하기 위해 상기 각 메모리 셀의 드레인에 흐르는 전류를 제어하기 위한 드레인 전류 제어 회로(52), 및
    상기 각 메모리 셀의 상기 게이트에 인가되는 전압을 제어하기 위한 게이트 전압 제어 회로(134)를 포함하며,
    상기 전압 검출 회로는 상기 각 메모리 셀의 상기 드레인의 전압을 검출하고, 상기 검출된 상기 드레인 전압값이 소정 값 이하로 되었을 때 상기 각 메모리 셀에 대한 기록 동작을 정지하기 위해 상기 소스 전압 제어 회로, 드레인 전류 제어 회로 및 상기 게이트 전압 제어 회로 중 적어도 어느 하나를 제어하는 것을 특징으로 하는 반도체 기억 장치.
  13. 제8항에 있어서,
    다치 데이타에 각각 대응하는 복수의 메모리 셀의 기록 상태가 미리 설정되어 있으며, 상기 복수의 기록 상태에 대응하는 복수의 상기 드레인 및 소스 중 어느 하나의 전압값의 범위가 설정되어 있으며, 상기 전압 검출 회로는 검출된 전압값이 소망 다치 데이타의 기록 상태에 대응하는 범위 내에 존재하였을 때 상기 각 메모리 셀에 대한 기록 동작을 정지하기 위해 상기 기록 제어 유닛을 제어하는 것을 특징으로 하는 반도체 기억 장치.
  14. 제13항에 있어서,
    상기 각 메모리 셀은 게이트(CG), 소스(S), 드레인(D)을 구비하며,
    상기 기록 제어 유닛은
    상기 각 메모리 셀의 상기 소스에 인가되는 전압을 제어하기 위해 상기 각 메모리 셀의 소스에 흐르는 전류를 제어하기 위한 소스 전류 제어 회로(320),
    상기 각 메모리 셀의 상기 드레인에 인가되는 전압을 제어하기 위한 드레인 전압 제어 회로(133), 및
    상기 각 메모리 셀의 상기 게이트에 인가되는 전압을 제어하기 위한 게이트 전압 제어 회로(134)를 포함하며,
    상기 전압 검출 회로는 상기 각 메모리 셀의 상기 소스의 전압을 검출하고, 검출된 상기 소스 전압값이 소망 다치 데이타의 기록 상태에 대응하는 범위 내에 존재하였을 때 상기 각 메모리 셀에 대한 기록 동작을 정지하기 위해 상기 소스 전류 제어 회로, 드레인 전압 제어 회로 및 상기 게이트 전압 제어 회로 중 적어도 어느 하나를 제어하는 것을 특징으로 하는 반도체 기억 장치.
  15. 제13항에 있어서,
    상기 각 메모리 셀은 게이트(CG), 소스(S), 드레인(D)을 구비하며,
    상기 기록 제어 유닛은
    상기 각 메모리 셀의 상기 소스에 인가되는 전압을 제어하기 위한 소스 전압제어 회로(132),
    상기 각 메모리 셀의 상기 드레인에 인가되는 전압을 제어하기 위해 상기 각 메모리 셀의 드레인에 흐르는 전류를 제어하기 위한 드레인 전류 제어 회로(52), 및
    상기 각 메모리 셀의 상기 게이트에 인가되는 전압을 제어하기 위한 게이트 전압 제어 회로(134)를 포함하며,
    상기 전압 검출 회로는 상기 각 메모리 셀의 상기 드레인의 전압을 검출하고, 상기 검출된 상기 드레인 전압값이 소망 다치 데이타의 기록 상태에 대응하는 범위 내에 존재하였을 때 상기 각 메모리 셀에 대한 기록 동작을 정지하기 위해 상기 소스 전압 제어 회로, 드레인 전류 제어 회로 및 상기 게이트 전압 제어 회로 중 적어도 어느 하나를 제어하는 것을 특징으로 하는 반도체 기억 장치.
  16. 제8항에 있어서,
    상기 반도체 기억 장치는 불휘발성 반도체 기억 장치이며, 상기 각 메모리 셀은 스플릿 게이트형 및 스택트 게이트형 중 어느 하나이며, 상기 각 메모리 셀의 게이트는 제어 게이트인 것을 특징으로 하는 반도체 기억 장치.
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