JP2005515638A - 不揮発性２トランジスタ半導体メモリーセル、および、その製造方法 - Google Patents

Abstract

本発明は、不揮発性２トランジスタ半導体メモリーセル、および、その製造方法に関するものである。基板（１）には、選択トランジスタ（ＡＴ）およびメモリートランジスタ（ＳＴ）のソース・ドレイン領域（２）が形成されている。このメモリートランジスタ（ＳＴ）は、第１絶縁層（３）と、電荷蓄積層（４）と、第２絶縁層（５）と、メモリートランジスタ制御層（６）とを備えている。一方、選択トランジスタ（ＡＴ）は、第１絶縁層（３´）と、選択トランジスタ制御層（４^＊）とを備えている。電荷蓄積層（４）と選択トランジスタ制御層（４^＊）とに異なる材料を使用することにより、メモリーセルの電荷保持特性を改善でき、一方で、基板ドーピングを調整することにより電気特性を一定に保つことができる。

Description

発明の詳細な説明

本発明は、不揮発性２トランジスタ半導体メモリーセル、および、その製造方法に関するものであり、特に、メモリートランジスタとそれに接続された選択トランジスタとを備えた不揮発性半導体メモリーセルに関するものである。

図１に、このような従来の不揮発性２トランジスタ半導体メモリーセルの簡略化された断面図を示す。例えばｐ⁻にドープされた半導体基板１には、選択トランジスタＡＴおよびメモリートランジスタＳＴが形成されており、共通のソース／ドレイン領域２を介して互いに接続されている。

メモリートランジスタＳＴは、通常、絶縁性トンネル酸化層３と、導電性浮動ゲート層４と、絶縁性誘電層５と、導電性制御ゲート層６から形成されている。また、半導体基板１から浮動ゲート層４に電荷を注入することにより、情報を格納する。浮動ゲート層４への電荷の注入方法は、例えば、高温の荷電粒子の注入、および、ファウラー・ノルドハイム・トンネル効果である。

実際のメモリートランジスタＳＴを選択または駆動するために、２トランジスタ半導体メモリーセルは、さらに、電界効果トランジスタとして主にゲート酸化物層３´とその上に制御ゲート層４とを有する選択トランジスタＡＴを、備えている。メモリートランジスタの浮動ゲート層と、選択トランジスタの制御ゲート層とは、通常、例えばポリシリコン（例えばｎ^＋型にドープされた）等の同じ材料から形成されている。

このような不揮発性２トランジスタ半導体メモリーセルの場合、特に電荷保持特性が、使用および信頼性に対して大きく影響する。これらの電荷保持特性は、通常、漏れ現象に起因する（不規則な）電荷損失によって制限を受ける。この電荷損失は、例えば、トンネル酸化物３内のトラップまたは不完全部のゆえに生じ、トンネル効果のメカニズムは、この不完全部またはトラップによって促進される（トラップアシストトンネル効果（trap assisted tunneling））。このような漏れ電流を防止し、または、電荷保持特性を改善するために、通常、トンネル酸化物層３および／または誘電層５の層の厚さを厚くする。しかしながら結果として、メモリーセルの電気特性が悪化してしまい、特に、メモリーセルにおける読み出し、書き込み、および／または、消去を行う作動電圧を上げる必要がある。

したがって、本発明の目的は、電荷保持特性が改善された、不揮発性２トランジスタ半導体メモリーセルおよびその製造方法を、提示することにある。

本発明にしたがって、この目的を、メモリーセルについては特許請求項１の特徴部分によって、方法については特許請求項８の手段によって達成する。

特に、メモリートランジスタの電荷蓄積層と、選択トランジスタの選択トランジスタ制御層とに異なる性質をもたせて、それらの閾値電圧を独自に最適化することにより、メモリーセルの電気特性を悪化させずにメモリーセルトランジスタの電荷保持特性を改善できる。

また、選択トランジスタ制御層（４^＊）および電荷蓄積層（４）に、異なる材料を用いるか、または、特に半導体材料を同じにして、異なる不純物を添加する（unterschiedliche Dotierung）ことが好ましい。こうして、選択トランジスタの開始電圧、つまり閾値電圧をほとんど変えずに、メモリートランジスタの電界を適切に低減でき（Feldverringerung）、そうすることによって電荷保持を適切に改善できる。

また、特に、不純物添加量を増加させた半導体基板を使用し、選択トランジスタ制御層および電荷蓄積層は、異なる不純物を添加された半導体を有していることが好ましい。これにより、メモリートランジスタの電界が低減でき、したがって、トンネル効果（例えば不完全部（トラップ）により生じる）に起因する漏れ電流を低減できる。なぜなら、このトンネル効果電流は、電界に応じて指数関数的に変化するからである。他方では、結果として生じた開始電圧シフトを、逆の不純物添加によって、選択トランジスタ制御層における仕事関数のうちの１つを調整することにより補正する。これにより、選択トランジスタＡＴの絶対閾値電圧が下がり、したがって、全セルを介した読み出し電流が増加する。これにより、今度は、チップ上の評価回路を簡単にすることができる。

それに代わるものとして、基板における不純物濃度を上げるために、チャネル領域または基板の表面のみに、または、チャネル領域または基板の表面に補足的に、不純物をより多く添加してもよい。さらに、基板全体への不純物添加または表面への不純物添加に代えて、ウェルへの不純物添加を増やすことによって、閾値電圧を修正してもよい。

この方法については、選択トランジスタおよびメモリートランジスタ両方のために、第１絶縁層、導電性半導体層、第２絶縁層、および、さらなる導電層を形成し、半導体基板の中で、両方のトランジスタの間にソース／ドレイン領域が位置するように、それらの層をパターン化することが好ましい。ここでは、選択トランジスタの導電性半導体層にのみ、逆の不純物添加を、代替的にまたは補足的に行うことにより、閾値電圧を下げることができる。このようにして、電荷保持特性が改善された不揮発性２トランジスタ半導体メモリーセルを、コストをかけずに製造できる。

他の従属請求項については、本発明の他の有効な実施形態に示す。

次に、本発明を、図面を参照しながら実施例に基づいて詳述する。

図１は、従来の不揮発性２トランジスタ半導体メモリーセルを示す簡略化された断面図である。図２は、本発明の不揮発性２トランジスタ半導体メモリーセルを示す簡略化された断面図である。図３Ａ〜図３Ｄは、本発明の不揮発性２トランジスタ半導体メモリーセルの基本的な製造工程を示す、簡略化された断面図である。図４ａおよび図４Ｂは、電荷損失に起因する、閾値電圧の時間との関係を示す、簡略化されたグラフである。図５Ａ〜図５Ｃは、仕事関数の変化の、選択トランジスタとメモリートランジスタとの閾値電圧に対する影響を示す、簡略化されたグラフである。

図２に、本発明に係る不揮発性２トランジスタ半導体メモリーセルの簡略化された断面図を示す。ここでは、図１と同じ層または類似した層には、同じ参照符号をつけている。

図２では、例えばｐ型にドープされたシリコン半導体材料からなる基板に、選択トランジスタＡＴおよびメモリートランジスタＳＴを形成する。これらのトランジスタは、共通のソース／ドレイン領域２によって互いに接続されている。メモリートランジスタＳＴは、第１メモリートランジスタ絶縁層３を備えている。この絶縁層には、トンネル酸化物層ＴＯＸが含まれていることが好ましく、また、この層の厚さは約１０ｎｍである。例えば熱によって形成されたＳｉＯ_２層からなるこの第１メモリートランジスタ絶縁層３の表面に沿って、例えばｎ^＋にドープされたポリシリコン層を含んだ電化蓄積層４が配置されている。その上には、第２メモリートランジスタ絶縁層５が配置されており、この層は、電荷蓄積層４を上に配置されたメモリートランジスタ制御層６から絶縁させる。さらに、メモリートランジスタ制御層６は、例えばｎ^＋にドープされたポリシリコンを含んでいてもよく、基本的にメモリーセルのワード線を構成していてもよい。第２メモリートランジスタ絶縁層５は、インターポリ（Interpoly）誘電体とも呼ばれ、例えばＯＮＯ積層（酸化物−窒化物−酸化物）を含んでいてもよい。

他方、選択トランジスタＡＴは、基板１の表面、または、ソース／ドレイン領域２に位置するチャネル領域、に位置する第１選択トランジスタ絶縁層３´および選択トランジスタ制御層４^＊から構成されている。この選択トランジスタ絶縁層３´は、ゲート酸化物層ＧＯＸから構成されていることが好ましい。さらに、選択トランジスタ制御層４^＊は、導電層および例えばｐ^＋にドープされたポリシリコン層から形成されている。

本発明に係るメモリーセルの従来との明らかな相違点は、電荷蓄積層４と選択トランジスタ制御層４^＊とのために、異なる材料を、または異なる不純物を添加することを選択すると共に、基板の不純物添加を修正し、結果として元々の開始電圧を修正することにより生じている。電荷蓄積層４およびメモリートランジスタ制御層６に対する不純物の添加量が一定である場合、基板１への不純物の添加量がｐ⁻から例えばｐまたはｐ^＋に高めることにより、メモリートランジスタＳＴの閾値電圧が上昇する。後に詳述するように、メモリートランジスタＳＴの閾値電圧を調整することによって、電荷保持特性を最適化できる。他方、選択トランジスタＡＴにおいて、電荷メモリー層４とは逆の不純物を添加することによって、閾値電圧が低下する。正確に言うと、選択トランジスタ制御層４^＊にｐ^＋不純物を添加することにより、その閾値電圧の上昇を補正する。これにより、選択トランジスタの閾値電圧が基本的には低下し、したがって、メモリーセルを評価するための評価回路（図示せず）を簡単に実現できる。

また、本発明のコンセプトの本質は、基板、ウェル、および／または、チャネルに不純物を添加することによって、メモリートランジスタＳＴの閾値電圧を最適化して、電荷保持し、その結果、選択トランジスタに対して生じた不都合を電荷蓄積層とは逆の不純物を添加することによって補正できるという点にある。これにより、トンネル効果に影響を及ぼすメモリートランジスタの電界を低減でき、その結果、電荷保持特性が改善される。このとき、選択トランジスタＡＴにおいてこの閾値シフトを再び補正するので、外部回路におけるセルの電気特性は、変化しない。

上述した説明では、異なる性質（不純物添加）を持つ同じ材料（ポリシリコン）を用いているが、電荷蓄積メモリー４と選択トランジスタ制御層４^＊とを異なる材料（異なる金属・半導体・など）によって形成した場合も、同じ効果が得られる。

次に、上述の関係を以下に詳述するが、初めに、このような不揮発性２トランジスタ半導体メモリーセルの製造方法の一可能性について記載する。

図３Ａ〜図３Ｄは、本発明に係る不揮発性２トランジスタ半導体メモリーセルの基本的な製造工程を示す、簡略化された断面図である。ここでは、同じまたは類似した層には同じ参照符号をつけ、以下での記載の繰り返しを避ける。

図３Ａでは、初めに、例えばｐ型不純物の添加量を増やしたシリコン半導体基板を備えた基板１の上の、選択トランジスタ領域およびメモリートランジスタ領域に、第１絶縁層３を形成する。この第１絶縁層３または３´は、例えば熱によって形成された二酸化シリコンから構成されている。選択トランジスタ領域の、第１絶縁層またはゲート酸化物層３´が十分に厚いことにより、続く不純物添加により生じてしまう基板１への添加物透過（例えばホウ素の侵入）を防止するという、プラスの効果がある。

次に、第１絶縁層の表面に、導電性半導体層４または４^＊（例えばポリシリコン層）を形成する。この層には、例えばマスクを介して、メモリートランジスタＳＴの領域に基板１の不純物とは逆の不純物（例えばｎ^＋不純物）を添加する。また逆に、例えばマスクによって覆うことにより、基板１と同じ第１伝導型（Leitungstyp）の不純物（例えばｐ^＋不純物のような）を、導電性半導体層４^＊にドープする。このように、あらかじめ、異なる領域では上述の開始電圧、つまり閾値電圧が異なるように設定する。ここでは、選択トランジスタ領域の閾値電圧を、従来の不揮発性２トランジスタ半導体メモリーセルの選択トランジスタとの違いが生じないように設定することが好ましい。そうすることにより、例えばすでに存在している評価回路または評価コンセプトを、問題なく採用できる。

代わりに、不純物添加を重ね合わせてもよい。ここでは、例えば第１に、選択トランジスタ領域およびメモリートランジスタ領域に、ｎ型にドープされた導電層を堆積し（例えばインシチュードープ（insitu dotiert）して）、次に、マスクして注入すること（maskierten Implantation）によって、選択トランジスタ領域に逆のドープをする（Gegendotierung）。原理的には、、第１の全面不純物添加を、全面注入または他の不純物添加により注入してもよい。

異なるようにドープされたポリ層（Polyschichten）４および４^＊の製造は、従来のフォト技術および注入によって行うことが好ましい。ここでは、これらのうちの一方の不純物添加を全面に行うことができ、第２の不純物添加をは、例えばフォト技術によってマスクして行う。したがって、この不純物を添加する過程で、第１の不純物添加の過補正（Ueberkompenastion）が行われる。選択トランジスタ領域における導電性半導体層４^＊のｐ型不純物には、通常、ホウ素を使用する。一方、メモリートランジスタ領域におけるｎ型不純物には、通常、燐不純物またはヒ素不純物を添加する。

図３Ｂにしたがって、以下の工程では、導電性半導体層４または４^＊の表面に、第２絶縁層５を形成する。ここでは、この絶縁層を、少なくともメモリートランジスタ領域において形成する必要がある。この第２絶縁層５は、通常、インターポリ（Inter-Poly）誘電体と呼ばれ、例えばＯＮＯ積層を備えることができる。これにより、静電結合が良好な場合には、特によい絶縁特性を実現でき、特に、次に形成される他の導電層６へ漏れ電流が流れることを防止する。さらなる導電層６も同様に、例えば、従来の方法で堆積または成長するｎ^＋型にドープされたポリシリコン層からなる。

最後に、少なくとも、メモリートランジスタ領域ＳＴのさらなる導電層６の表面、および、選択トランジスタ領域ＡＴの導電性半導体層に、マスク層７を、形成し、パターン化する。ここでは、例えば、従来の硬質マスク層を使用することができる。

図３Ｃでは、パターン化されたマスク層７を用いて、初めにさらなる導電層６を部分的に除去する。これにより、初めにメモリートランジスタＳＴのワード線を実現する。さらに、導電性半導体層４または４^＊まで、層をさらに除去することにより、選択トランジスタの選択ゲートの配線も実現する。これらの層４または４^＊、５および６を除去するために、利用可能な標準的なエッチング方法を使用することができる。ここでは、特に、第１絶縁層３、３´およびマスク層７に対して選択的に作用する異方性エッチング方法が適している。

図３Ｄでは、最後の製造工程において、ソース／ドレイン領域２を実現するために、自己整合的な注入を行う。このとき、ＮＭＯＳトランジスタを製造するためには、例えば燐またはヒ素によるｎ^＋型不純物を添加する。２トランジスタ半導体メモリーセルの他の製造工程については、一般的に知られているので、以下に記載しない。

選択トランジスタＡＴに必要のない層５・６・７は、ここでは、接続されておらず、または、次の方法工程で除去される。こうして、特に簡単な方法で製造できる、電荷保持特性が改善された不揮発性２トランジスタ半導体メモリーセルを得る。

本発明に係るメモリーセルの駆動方法を示すために、図４Ａおよび図４Ｂを参照しながら、電荷保持特性に対するメモリートランジスタの閾値電圧の影響について記載する。

図４Ａは、メモリーセルが（不規則な）電荷損失効果を示す場合の、メモリーセルにおいて決定的な閾値電圧と、閾値電圧の時間への依存性を示すグラフである。

図４Ａに示すとおり、Ｖ_{ｔｈ，ＵＶ}は、（例えばＵＶ消去（UV-Loeschen）後の）電荷のない状態におけるメモリートランジスタＳＴの開始電圧、つまり閾値電圧を示す。支線Ｖ_{ｔｈ、ＳＴ}は、電荷のある状態におけるメモリートランジスタＳＴの閾値電圧と、電荷蓄積層４に電荷がまったく存在していないいわゆる電荷のない状態になるまでの、開始電圧の一時的な経過曲線（transienten Verlauf）を示している。この放電は、主に、例えば不完全部アシストトンネル効果（stoestellenunterstutzes Tunnel）によって引き起こされた漏れ電流から生じる。

また、Ｖ_ｔｈ、Ａは、メモリーセルに通常必要な評価回路の閾値電圧を示している。この閾値電圧は、多少、高かったり精密であったりする（fine）場合がある。しかしながら基本的には、この電圧Ｖ_ｔｈ、Ａが高い程、付属の評価回路を非常に簡単に、コストをかけずに製造できるということがいえる。他方では、図４Ａは、この閾値電圧Ｖ_ｔｈ、Ａが高い程、格納されたビットを評価回路が誤って（nur noch fehlerhaft）認識する時点ｔ_ｍａｘに、早く達することを示している。

本発明によって、例えば上述した基板、チャネル領域、および／または、ウェル、への不純物の添加量の増加によって電荷のない状態でのメモリートランジスタＳＴの開始電圧Ｖ_{ｔｈ、ＵＶ}の上昇と、それに関連する放電曲線Ｖ_{ｔｈ、ＳＴ}の上昇とが生じる。開始電圧Ｖ_{ｔｈ、ＵＶ}の上昇の結果として、図４Ｂに示した理想的な曲線が得られる。ここでは、評価回路の閾値電圧Ｖ_ｔｈ、Ａが、メモリートランジスタの閾値電圧Ｖ_{ｔｈ、ＵＶ}と一致するので、電荷保持特性が改善される。

図５Ａ〜図５Ｃは、基板への不純物の添加量の変更、または、選択トランジスタの逆のゲート不純物の添加（電荷蓄積層および選択トランジスタ制御層の性質が異なっている）に基づく、本発明に係る閾値変化をさらに示す、グラフである。

図５Ａは、選択トランジスタＡＴおよびメモリートランジスタＳＴの閾値電圧Ｖ_ｔｈを示すグラフである。ここでは、各領域における異なる絶縁層ＧＯＸおよびＴＯＸならびに層５の結合効果のゆえに、各閾値電圧に差が生じる。通常、同じ基板１に形成されたメモリートランジスタＳＴは、その選択トランジスタＡＴよりも高い閾値Ｖ_ｔｈを有している。

図５Ｂでは、基板への不純物の添加量が増加した場合の効果を示している。ここでは、基板１、ウェル、および／または、表面への不純物の添加量を増すことにより、両方の閾値電圧は同じ程度上昇する。すでに図４ＢのようにメモリートランジスタＳＴの電荷保持特性が改善されたが、メモリーセルの電気特性は、このように、特に、選択トランジスタの閾値電圧が高いために、著しく悪化する。

それゆえに、図５Ｃでは、選択トランジスタＡＴの閾値の上昇を修正する。この修正は、主に、例えば逆のｐ型不純物を添加することによって、制御層において電子の仕事関数を上げることにより、行われる。それゆえ、選択トランジスタＡＴの仕事関数のみを変えることにより、この領域における閾値電圧Ｖ_ｔｈを再び下げる（zurueckgedrueckt）。これにより、初期状態と似た閾値電圧となり、したがって、メモリーセルの電気特性が、初期状態のように改善される。このように、２トランジスタ半導体メモリーセルの電荷保持特性を、電気特性または必要な評価回路に影響を与えずに、著しく改善できる。

本発明は、上述したように、ＮＭＯＳメモリーセルに基づいて記載したものである。しかし、本発明は、これに限定されるものではなく、同じようにＰＭＯＳセルや、ＰＭＯＳセルとＮＭＯＳセルとを組み合わせたもの、または、トランジスタを含んでいる。同様に、本発明は、シリコン半導体材料に限定されず、電荷保持特性を改善するために閾値電圧を適切に変更できる他の全ての半導体材料が含まれる。同様に、電荷蓄積層と、メモリートランジスタ制御層と、選択トランジスタ制御層とに、半導体材料のみを用いるだけでなく、同様に、例えば金属のような代替材料を用いてもよい。

従来の不揮発性２トランジスタ半導体メモリーセルを示す簡略化された断面図である。 本発明の不揮発性２トランジスタ半導体メモリーセルを示す簡略化された断面図である。 本発明の不揮発性２トランジスタ半導体メモリーセルの基本的な製造工程を示す、簡略化された断面図である。 本発明の不揮発性２トランジスタ半導体メモリーセルの基本的な製造工程を示す、簡略化された断面図である。 本発明の不揮発性２トランジスタ半導体メモリーセルの基本的な製造工程を示す、簡略化された断面図である。 本発明の不揮発性２トランジスタ半導体メモリーセルの基本的な製造工程を示す、簡略化された断面図である。 電荷損失に起因する、閾値電圧の時間との関係を示す、簡略化されたグラフである。 電荷損失に起因する、閾値電圧の時間との関係を示す、簡略化されたグラフである。 選択トランジスタとメモリートランジスタとの閾値電圧に対する、仕事関数の変更の影響を示す、簡略化されたグラフである。 選択トランジスタとメモリートランジスタとの閾値電圧に対する、仕事関数の変更の影響を示す、簡略化されたグラフである。 選択トランジスタとメモリートランジスタとの閾値電圧に対する、仕事関数の変更の影響を示す、簡略化されたグラフである。

Claims (16)

1. メモリートランジスタ（ＳＴ）と選択トランジスタ（ＡＴ）とを備えた不揮発性２トランジスタ半導体メモリーセルであって、
   上記メモリートランジスタは、所定の閾値電圧を有し、基板（１）の中にソース／ドレイン領域（２）を備えており、
   このソース／ドレイン領域の間にはチャネル領域が備えられ、
   このチャネル領域の表面には、第１メモリートランジスタ絶縁層（３）と、電荷蓄積層（４）と、第２メモリートランジスタ絶縁層（５）と、メモリートランジスタ制御層（６）とが形成されており、
   上記選択トランジスタ（ＡＴ）は、所定の閾値電圧を有し、上記基板（１）の中にソース／ドレイン領域（２）を備えており、
   このソース／ドレイン領域の間にはチャネル領域が備えられ、
   このチャネル領域の表面には、第１選択トランジスタ絶縁層（３´）と、選択トランジスタ制御層（４^＊）とが形成されている、不揮発性２トランジスタ半導体メモリーセルにおいて、
   メモリートランジスタ（ＳＴ）と選択トランジスタ（ＡＴ）との閾値電圧（Ｖ_ｔｈ）をそれぞれ最適化するために、選択トランジスタ制御層（４^＊）が、電荷蓄積層（４）とは異なるように形成されていることを特徴とする、不揮発性２トランジスタ半導体メモリーセル。
2. 上記選択トランジスタ制御層（４^＊）と電荷蓄積層（４）とが異なる材料からなる、および／または、異なる不純物を添加をされていることを特徴とする、請求項１に記載の不揮発性２トランジスタ半導体メモリーセル。
3. 上記基板（１）が、第１伝導型（ｐ）の不純物を添加された半導体材料を有し、
   上記選択トランジスタ制御層（４^＊）が、第１伝導型（ｐ）の不純物を添加された半導体材料を有し、
   上記電荷蓄積層（４）が、第１伝導型とは逆の第２伝導型（ｎ）の不純物を添加された半導体材料を有していることを特徴とする、請求項１または２に記載の不揮発性２トランジスタ半導体メモリーセル。
4. 上記基板（１）、チャネル領域、または、ウェル領域での第１伝導型（ｐ）の不純物濃度が増加していることを特徴とする、請求項１〜３のいずれか１項に記載の不揮発性２トランジスタ半導体メモリーセル。
5. 上記第１メモリートランジスタ絶縁層（３）と第１選択トランジスタ絶縁層（３´）とが、ＳｉＯ_２層を備えていることを特徴とする、請求項１〜４のいずれか１項に記載の不揮発性２トランジスタ半導体メモリーセル。
6. 上記電荷蓄積層（４）と選択トランジスタ制御層（４^＊）とが、ポリシリコン層および／または金属層を備えていることを特徴とする、請求項１〜５のいずれか１項に記載の不揮発性２トランジスタ半導体メモリーセル。
7. 上記メモリートランジスタ（ＳＴ）と選択トランジスタ（ＡＴ）とが、ＮＭＯＳトランジスタおよび／またはＰＭＯＳトランジスタであることを特徴とする、請求項１〜６のいずれか１項に記載の不揮発性２トランジスタ半導体メモリーセル。
8. 不揮発性２トランジスタ半導体メモリーセルの製造方法であって、
   ａ）第１伝導型（ｐ）の不純物を添加された半導体基板（１）に、選択トランジスタ（ＡＴ）およびメモリートランジスタ（ＳＴ）用の第１絶縁層（３・３´）を形成する工程と、
   ｂ）上記選択トランジスタ（ＡＴ）の領域に第１伝導型（ｐ）の不純物を添加され、かつ、メモリートランジスタ（ＳＴ）の領域に第１伝導型とは逆の第２伝導型（ｎ）の不純物を添加された半導体層（４）を、第１絶縁層（３・３´）の表面に形成する工程と、
   ｃ）少なくともメモリートランジスタ（ＳＴ）の領域の導電性半導体層（４）の表面に、第２絶縁層（５）を形成する工程と、
   ｄ）少なくともメモリートランジスタ（ＳＴ）の領域の第２絶縁層（５）の表面に、さらなる導電層（６）を形成する工程と、
   ｅ）マスク層（７）を形成・パターン化する工程と、
   ｆ）上記パターン化されたマスク層（７）を用いて、選択トランジスタ（ＡＴ）およびメモリートランジスタ（ＳＴ）の領域に積層物を形成する工程と、
   ｇ）積層物をマスクとして用いて、第２伝導型（ｎ）の不純物を添加されたソース／ドレイン領域（２）を形成する工程と、を有することを特徴とする方法。
9. 工程ａ）において、第１伝導型（ｐ）の、基礎的な不純物添加、ウェルへの不純物添加、および／または、表面への不純物添加の添加量が増加している半導体基板（１）を使用することを特徴とする、請求項８に記載の方法。
10. 工程ａ）において、メモリートランジスタ（ＳＴ）の領域にはトンネル酸化物層（ＴＯＸ）を形成し、選択トランジスタ（ＡＴ）の領域にはゲート酸化物（ＧＯＸ）を形成することを特徴とする、請求項８または９に記載の方法。
11. 工程ｂ）において、ポリシリコン層を堆積し、マスクして注入することによって、選択トランジスタ（ＡＴ）およびメモリートランジスタ（ＳＴ）の領域に異なる不純物を添加することを特徴とする、請求項９または１０に記載の方法。
12. 工程ｃ）において、ＯＮＯ積層を形成することを特徴とする、請求項９〜１１のいずれか１項に記載の方法。
13. 工程ｄ）において、第２伝導型（ｎ）の不純物を添加されたさらなるポリシリコン層を堆積することを特徴とする、請求項９〜１２のいずれか１項に記載の方法。
14. 工程ｅ）において、硬質マスク層を形成することを特徴とする、請求項９〜１３のいずれか１項に記載の方法。
15. 工程ｆ）において、異方性エッチング方法を行うことを特徴とする、請求項９〜１４のいずれか１項に記載の方法。
16. 工程ｇ）において、イオン注入（Ｉ）を行うことを特徴とする、請求項９〜１５のいずれか１項に記載の方法。

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