JPH1079495A - 不揮発性半導体メモリおよびその製造方法 - Google Patents
不揮発性半導体メモリおよびその製造方法Info
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- JPH1079495A JPH1079495A JP8253797A JP25379796A JPH1079495A JP H1079495 A JPH1079495 A JP H1079495A JP 8253797 A JP8253797 A JP 8253797A JP 25379796 A JP25379796 A JP 25379796A JP H1079495 A JPH1079495 A JP H1079495A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】
【課題】 不揮発性半導体メモリのコンパクト化を図
る。 【解決手段】 ワード線１２間に該ワード線１２をマス
クの一部として自己整合的にソース線１３またはドレイ
ンコンタクトホール２６を形成することにより、ソース
線１３とワード線１２との間隔または該ワード線１２と
ドレインコンタクトホール２６との間隔をリソグラフィ
の許容誤差よりも小さくすることができ、これにより、
従来に比較して、不揮発性半導体メモリ１０、１０＊の
一層のコンパクト化を図ることが可能となる。
る。 【解決手段】 ワード線１２間に該ワード線１２をマス
クの一部として自己整合的にソース線１３またはドレイ
ンコンタクトホール２６を形成することにより、ソース
線１３とワード線１２との間隔または該ワード線１２と
ドレインコンタクトホール２６との間隔をリソグラフィ
の許容誤差よりも小さくすることができ、これにより、
従来に比較して、不揮発性半導体メモリ１０、１０＊の
一層のコンパクト化を図ることが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、浮遊ゲートおよび
制御ゲートを有する不揮発性半導体メモリおよびその製
造方法に関し、特に、集積度を高め得る不揮発性半導体
メモリおよびその製造方法に関する。
制御ゲートを有する不揮発性半導体メモリおよびその製
造方法に関し、特に、集積度を高め得る不揮発性半導体
メモリおよびその製造方法に関する。
【０００２】
【従来の技術】不揮発性半導体メモリは、一般的には、
浮遊ゲートおよび制御ゲートを有するメモリセルが半導
体基板上にマトリクス状に配列して形成されている。浮
遊ゲート、制御ゲートおよび絶縁層から成る積層体でそ
れぞれ複数のワード線が構成されており、各ワード線は
半導体基板上を一方向へ互いに平行に伸びる。また、半
導体基板上のワード線の両側には、ワード線の伸長方向
とは直角な配列方向へ、ソース領域およびドレイン領域
がそれぞれ交互に形成されている。
浮遊ゲートおよび制御ゲートを有するメモリセルが半導
体基板上にマトリクス状に配列して形成されている。浮
遊ゲート、制御ゲートおよび絶縁層から成る積層体でそ
れぞれ複数のワード線が構成されており、各ワード線は
半導体基板上を一方向へ互いに平行に伸びる。また、半
導体基板上のワード線の両側には、ワード線の伸長方向
とは直角な配列方向へ、ソース領域およびドレイン領域
がそれぞれ交互に形成されている。
【０００３】ソース領域は、ワード線間でそれそれワー
ド線と平行に伸びるソース線により行毎で相互に接続さ
れている。また、ドレイン領域は、このドレイン領域お
よびワード線を覆う層間絶縁膜を貫通するドレインコン
タクトホールを経て各ドレイン領域に接続されるビット
線を介して、列毎に相互に接続されている。
ド線と平行に伸びるソース線により行毎で相互に接続さ
れている。また、ドレイン領域は、このドレイン領域お
よびワード線を覆う層間絶縁膜を貫通するドレインコン
タクトホールを経て各ドレイン領域に接続されるビット
線を介して、列毎に相互に接続されている。
【０００４】このような半導体メモリは、例えば特開昭
６４−７７１６０号公報に示されているように、リソグ
ラフィを利用して形成されている。例えば、ワード線の
形成後のワード線に沿ったソース線の形成あるいはワー
ド線の形成後のドレインコンタクトホールの形成には、
ワード線をマスクとして利用することなくそれぞれにマ
スクを用いたリソグラフィで形成されている。そのた
め、これらソース線およびドレインコンタクトホールに
ついては、それぞれに使用されるマスクのアライメント
精度に関連した許容誤差を配慮して、パターン設計が行
われている。
６４−７７１６０号公報に示されているように、リソグ
ラフィを利用して形成されている。例えば、ワード線の
形成後のワード線に沿ったソース線の形成あるいはワー
ド線の形成後のドレインコンタクトホールの形成には、
ワード線をマスクとして利用することなくそれぞれにマ
スクを用いたリソグラフィで形成されている。そのた
め、これらソース線およびドレインコンタクトホールに
ついては、それぞれに使用されるマスクのアライメント
精度に関連した許容誤差を配慮して、パターン設計が行
われている。
【０００５】
【発明が解決しようとする課題】このため、従来の不揮
発性半導体メモリでは、そのソース線およびドレインコ
ンタクトホールの形成に、リソグラフィの許容誤差分の
合わせ余裕を見込む必要があり、ワード線とソース線あ
るいはドレインコンタクトホールとの間隔を許容誤差よ
りも小さくすることはできず、不揮発性半導体メモリの
コンパクト化を図る上で、障害となっていた。
発性半導体メモリでは、そのソース線およびドレインコ
ンタクトホールの形成に、リソグラフィの許容誤差分の
合わせ余裕を見込む必要があり、ワード線とソース線あ
るいはドレインコンタクトホールとの間隔を許容誤差よ
りも小さくすることはできず、不揮発性半導体メモリの
コンパクト化を図る上で、障害となっていた。
【０００６】
【課題を解決するための手段】本発明は、以上の点を解
決するために、基本的には、ワード線をマスクの一部と
する自己整合を利用して、ソース線あるいはドレインコ
ンタクトホールを形成すべく、次の構成を採用する。 〈構成〉本発明に係る不揮発性半導体メモリは、リソグ
ラフィ技術を利用して形成される不揮発性半導体メモリ
であって、マトリクス状に配置される各メモリの浮遊ゲ
ートおよび該浮遊ゲートを覆って伸長する制御ゲートが
絶縁膜を介して積層されて構成され、それぞれが互いに
間隔をおく少なくとも一対のワード線と、該ワード線間
に該ワード線をマスクとして自己整合的に形成され、メ
モリのソース領域に接続されたソース線とを含み、ソー
ス線と該ソース線の両側の一対のワード線との間隔がそ
れぞれリソグラフィの許容誤差よりも小さいことを特徴
とする（請求項１に対応）。
決するために、基本的には、ワード線をマスクの一部と
する自己整合を利用して、ソース線あるいはドレインコ
ンタクトホールを形成すべく、次の構成を採用する。 〈構成〉本発明に係る不揮発性半導体メモリは、リソグ
ラフィ技術を利用して形成される不揮発性半導体メモリ
であって、マトリクス状に配置される各メモリの浮遊ゲ
ートおよび該浮遊ゲートを覆って伸長する制御ゲートが
絶縁膜を介して積層されて構成され、それぞれが互いに
間隔をおく少なくとも一対のワード線と、該ワード線間
に該ワード線をマスクとして自己整合的に形成され、メ
モリのソース領域に接続されたソース線とを含み、ソー
ス線と該ソース線の両側の一対のワード線との間隔がそ
れぞれリソグラフィの許容誤差よりも小さいことを特徴
とする（請求項１に対応）。
【０００７】一対のワード線間に形成されるソース線が
その両側に位置するワード線をマスクとして、このマス
クの自己整合を利用して形成されていることから、従来
のようなワード線とソース線との間に許容誤差を見込む
必要はなく、両線間の間隔を許容誤差よりも小さくする
ことができることから、不揮発性半導体メモリのコンパ
クト化が図られる。
その両側に位置するワード線をマスクとして、このマス
クの自己整合を利用して形成されていることから、従来
のようなワード線とソース線との間に許容誤差を見込む
必要はなく、両線間の間隔を許容誤差よりも小さくする
ことができることから、不揮発性半導体メモリのコンパ
クト化が図られる。
【０００８】また、本発明に係る不揮発性半導体メモリ
は、リソグラフィ技術を利用して形成される不揮発性半
導体メモリであって、マトリクス状に配置される各メモ
リの浮遊ゲートおよび該浮遊ゲートを覆って伸長する制
御ゲートが絶縁膜を介して積層されて構成され、それぞ
れが互いに間隔をおく少なくとも一対のワード線と、該
ワード線間に該ワード線をマスクの一部として自己整合
的に形成されメモリのドレイン領域に開放するドレイン
コンタクトホールを経て、対応する各ドレイン領域に接
続されたビット線とを含み、ワード線とドレインコンタ
クトホールとの間隔がそれぞれリソグラフィの許容誤差
よりも小さいことを特徴とする（請求項２に対応）。
は、リソグラフィ技術を利用して形成される不揮発性半
導体メモリであって、マトリクス状に配置される各メモ
リの浮遊ゲートおよび該浮遊ゲートを覆って伸長する制
御ゲートが絶縁膜を介して積層されて構成され、それぞ
れが互いに間隔をおく少なくとも一対のワード線と、該
ワード線間に該ワード線をマスクの一部として自己整合
的に形成されメモリのドレイン領域に開放するドレイン
コンタクトホールを経て、対応する各ドレイン領域に接
続されたビット線とを含み、ワード線とドレインコンタ
クトホールとの間隔がそれぞれリソグラフィの許容誤差
よりも小さいことを特徴とする（請求項２に対応）。
【０００９】一対のワード線間に形成されるドレインコ
ンタクトホールがその両側に位置するワード線をマスク
の一部として、このマスクの自己整合を利用して形成さ
れていることから、従来のようなワード線とドレインコ
ンタクトホールとの間に許容誤差を見込む必要はなく、
両線間の間隔を耐圧性を考慮するのみで、必要とされる
耐圧性を満たすことができれば、許容誤差よりも小さく
することができることから、不揮発性半導体メモリのコ
ンパクト化が図られる。
ンタクトホールがその両側に位置するワード線をマスク
の一部として、このマスクの自己整合を利用して形成さ
れていることから、従来のようなワード線とドレインコ
ンタクトホールとの間に許容誤差を見込む必要はなく、
両線間の間隔を耐圧性を考慮するのみで、必要とされる
耐圧性を満たすことができれば、許容誤差よりも小さく
することができることから、不揮発性半導体メモリのコ
ンパクト化が図られる。
【００１０】請求項１に記載の不揮発性半導体メモリ
は、次のようにして形成することができる。すなわち、
半導体基板に素子分離領域で区画された活性領域を横切
る少なくとも一対のワード線を形成し、半導体基板の一
対のワード線の両外側における領域を保護膜で覆った状
態で一対のワード線をマスクとして、該ワード線間の素
子分離領域をエッチングにより除去し、エッチングを受
けた当該領域にワード線をマスクとして不純物をイオン
注入してソース領域を含むソース線を形成する（請求項
３に対応）。
は、次のようにして形成することができる。すなわち、
半導体基板に素子分離領域で区画された活性領域を横切
る少なくとも一対のワード線を形成し、半導体基板の一
対のワード線の両外側における領域を保護膜で覆った状
態で一対のワード線をマスクとして、該ワード線間の素
子分離領域をエッチングにより除去し、エッチングを受
けた当該領域にワード線をマスクとして不純物をイオン
注入してソース領域を含むソース線を形成する（請求項
３に対応）。
【００１１】この方法によれば、一対のワード線間に形
成されるソース線のマスクとして該ソース線の両側の一
対のワード線が利用されることから、ワード線の自己整
合作用により、ワード線とその間に形成されるソース線
との間隔がそれぞれリソグラフィの許容誤差よりも小さ
いことを特徴とする不揮発性半導体メモリを比較的容易
に形成することができる。
成されるソース線のマスクとして該ソース線の両側の一
対のワード線が利用されることから、ワード線の自己整
合作用により、ワード線とその間に形成されるソース線
との間隔がそれぞれリソグラフィの許容誤差よりも小さ
いことを特徴とする不揮発性半導体メモリを比較的容易
に形成することができる。
【００１２】また、従来では、素子分離領域により相互
に交差して区画される活性領域の角部は実質的に丸みを
与えられることから、ワード線とソース線との間隔のば
らつきにより、ワード線下のゲート有効面積が変化する
ことから、いわゆるカップリング比の変化により、閾値
のばらつきを招いていた。しかしながら、本発明の方法
によれば、活性領域を横切るワード線の形成後、このワ
ード線をマスクとしてソース線が形成されることから、
ワード線下のゲートの有効面積がワード線とソース線と
の間隔に応じて変化することはなく、閾値のばらつきを
招くことのない不揮発性半導体メモリを製造することが
可能となる。
に交差して区画される活性領域の角部は実質的に丸みを
与えられることから、ワード線とソース線との間隔のば
らつきにより、ワード線下のゲート有効面積が変化する
ことから、いわゆるカップリング比の変化により、閾値
のばらつきを招いていた。しかしながら、本発明の方法
によれば、活性領域を横切るワード線の形成後、このワ
ード線をマスクとしてソース線が形成されることから、
ワード線下のゲートの有効面積がワード線とソース線と
の間隔に応じて変化することはなく、閾値のばらつきを
招くことのない不揮発性半導体メモリを製造することが
可能となる。
【００１３】請求項２に記載の不揮発性半導体メモリ
は、次のようにして形成することができる。すなわち、
前記半導体基板に素子分離領域で区画された活性領域を
横切る少なくとも一対のワード線を形成し、一対のワー
ド線間および該ワード線の外側に不純物を注入してドレ
イン領域およびソース領域をそれぞれ形成し、ワード線
の側部に絶縁材料からなるサイドウオール部を形成して
ワード線の上面を覆う絶縁層と共にワード線を覆う絶縁
膜を形成する。さらに、この絶縁膜を覆うエッチングス
トッパ層を形成し、該エッチングストッパ層を覆う中間
絶縁層を形成し、該中間絶縁層上に形成された中間絶縁
層保護用マスクを用いるエッチングにより、エッチング
ストッパ層を部分的に露出させ、部分的に露出されたエ
ッチングストッパ層を除去し、ドレイン領域上で部分的
にサイドウオール部を露出させ、ワード線のドレイン領
域上で部分的に露出されたサイドウオール部をドレイン
領域上に開放するドレインコンタクトホールの壁面の一
部として、該コンタクトホールを経てドレイン領域に接
続されるビット線を形成する（請求項５に対応）。
は、次のようにして形成することができる。すなわち、
前記半導体基板に素子分離領域で区画された活性領域を
横切る少なくとも一対のワード線を形成し、一対のワー
ド線間および該ワード線の外側に不純物を注入してドレ
イン領域およびソース領域をそれぞれ形成し、ワード線
の側部に絶縁材料からなるサイドウオール部を形成して
ワード線の上面を覆う絶縁層と共にワード線を覆う絶縁
膜を形成する。さらに、この絶縁膜を覆うエッチングス
トッパ層を形成し、該エッチングストッパ層を覆う中間
絶縁層を形成し、該中間絶縁層上に形成された中間絶縁
層保護用マスクを用いるエッチングにより、エッチング
ストッパ層を部分的に露出させ、部分的に露出されたエ
ッチングストッパ層を除去し、ドレイン領域上で部分的
にサイドウオール部を露出させ、ワード線のドレイン領
域上で部分的に露出されたサイドウオール部をドレイン
領域上に開放するドレインコンタクトホールの壁面の一
部として、該コンタクトホールを経てドレイン領域に接
続されるビット線を形成する（請求項５に対応）。
【００１４】この方法によれば、一対のワード線間に形
成されるドレインコンタクトホールの壁面の一部とし
て、ワード線の側部を覆うサイドウオール部が利用され
ることから、ワード線の自己整合作用すなわちこれと一
体的に形成されたサイドウオール部の自己整合作用によ
り、ワード線とその間に形成されるドレインコンタクト
ホールとの間隔がリソグラフィの許容誤差よりも小さい
ことを特徴とする不揮発性半導体メモリを比較的容易に
形成することができる。
成されるドレインコンタクトホールの壁面の一部とし
て、ワード線の側部を覆うサイドウオール部が利用され
ることから、ワード線の自己整合作用すなわちこれと一
体的に形成されたサイドウオール部の自己整合作用によ
り、ワード線とその間に形成されるドレインコンタクト
ホールとの間隔がリソグラフィの許容誤差よりも小さい
ことを特徴とする不揮発性半導体メモリを比較的容易に
形成することができる。
【００１５】ワード線の上面を覆う絶縁層およびサイド
ウオール部で構成される、ワード線を覆う絶縁膜を中間
絶縁層よりも耐エッチング性に優れた例えばシリコン窒
化膜のようなエッチングストッパ層で構成することによ
り、請求項５に記載されたエッチングストッパ層を不要
とし、工程の簡素化を図ることができる。
ウオール部で構成される、ワード線を覆う絶縁膜を中間
絶縁層よりも耐エッチング性に優れた例えばシリコン窒
化膜のようなエッチングストッパ層で構成することによ
り、請求項５に記載されたエッチングストッパ層を不要
とし、工程の簡素化を図ることができる。
【００１６】すなわち、請求項６に記載の方法は、半導
体基板上にマトリクス状に配置される各メモリの浮遊ゲ
ートおよび該浮遊ゲートを覆って伸長する制御ゲートが
絶縁膜を介して積層されて構成され、それぞれが互いに
間隔をおく少なくとも一対のワード線と、該ワード線間
で前記メモリのドレイン領域に開放するドレインコンタ
クトホールを経て、対応する前記各ドレイン領域に接続
されたビット線とを含む不揮発性半導体メモリの製造方
法であって、半導体基板に素子分離領域で区画された活
性領域を横切る少なくとも一対のワード線を形成するこ
と、一対のワード線間および該ワード線の外側に不純物
を注入してドレイン領域およびソース領域をそれぞれ形
成すること、ワード線の側部を覆うサイドウオール部を
備え該ワード線を覆う絶縁膜からなるエッチングストッ
パ層を形成すること、エッチングストッパ層を覆う中間
絶縁層を形成し、該中間絶縁層上に形成された中間絶縁
層保護用マスクを用いるエッチングにより、エッチング
ストッパ層のサイドウオール部をドレイン領域上で部分
的に露出させること、ワード線のドレイン領域上で部分
的に露出されたサイドウオール部をドレイン領域上に開
放するドレインコンタクトホールの一部として、コンタ
クトホールを経てドレイン領域に接続されるビット線を
形成することとを特徴とする。
体基板上にマトリクス状に配置される各メモリの浮遊ゲ
ートおよび該浮遊ゲートを覆って伸長する制御ゲートが
絶縁膜を介して積層されて構成され、それぞれが互いに
間隔をおく少なくとも一対のワード線と、該ワード線間
で前記メモリのドレイン領域に開放するドレインコンタ
クトホールを経て、対応する前記各ドレイン領域に接続
されたビット線とを含む不揮発性半導体メモリの製造方
法であって、半導体基板に素子分離領域で区画された活
性領域を横切る少なくとも一対のワード線を形成するこ
と、一対のワード線間および該ワード線の外側に不純物
を注入してドレイン領域およびソース領域をそれぞれ形
成すること、ワード線の側部を覆うサイドウオール部を
備え該ワード線を覆う絶縁膜からなるエッチングストッ
パ層を形成すること、エッチングストッパ層を覆う中間
絶縁層を形成し、該中間絶縁層上に形成された中間絶縁
層保護用マスクを用いるエッチングにより、エッチング
ストッパ層のサイドウオール部をドレイン領域上で部分
的に露出させること、ワード線のドレイン領域上で部分
的に露出されたサイドウオール部をドレイン領域上に開
放するドレインコンタクトホールの一部として、コンタ
クトホールを経てドレイン領域に接続されるビット線を
形成することとを特徴とする。
【００１７】請求項６に記載の方法によれば、ワード線
を覆うサイドウオール部を備える絶縁膜がエッチングス
トッパ機能を有することから、この絶縁膜を覆う新たな
エッチングストッパ層を形成する必要はなく、これによ
り、ワード線とドレインコンタクトホールとの間隔がリ
ソグラフィの許容誤差よりも小さいことを特徴とする不
揮発性半導体メモリを、一層、容易に形成することがで
きる。
を覆うサイドウオール部を備える絶縁膜がエッチングス
トッパ機能を有することから、この絶縁膜を覆う新たな
エッチングストッパ層を形成する必要はなく、これによ
り、ワード線とドレインコンタクトホールとの間隔がリ
ソグラフィの許容誤差よりも小さいことを特徴とする不
揮発性半導体メモリを、一層、容易に形成することがで
きる。
【００１８】ソース線とワード線との間隔がリソグラフ
ィの許容誤差よりも小さくかつワード線とドレインコン
タクトホールとの間隔がリソグラフィの許容誤差よりも
小さい不揮発性半導体メモリは、次のようにして形成す
ることができる。すなわち、半導体基板のワード線間に
位置する領域をその配列方向に交互に露出させるよう
に、ワード線間の領域を一つおきに保護膜で覆った状態
で、ワード線をマスクとして、該ワード線間で保護膜か
ら露出する素子分離領域をエッチングにより除去し、エ
ッチングを受けた当該領域にワード線をマスクとして不
純物をイオン注入してソース領域を含むソース線を形成
する。次に、保護膜を除去して露出した半導体基板のワ
ード線間に不純物を注入してドレイン領域を形成し、ワ
ード線の側部に絶縁材料からなるサイドウオール部を形
成してワード線の上面を覆う絶縁層と共にワード線を覆
う絶縁膜を形成し、この絶縁膜を覆うエッチングストッ
パ層を形成する。さらに、このエッチングストッパ層を
覆う中間絶縁層を形成し、該中間絶縁層上に形成された
中間絶縁層保護用マスクを用いるエッチングにより、エ
ッチングストッパ層を部分的に露出させ、部分的に露出
されたエッチングストッパ層を除去し、ドレイン領域上
で部分的にサイドウオール部を露出させ、ワード線のド
レイン領域上で部分的に露出されたサイドウオール部を
ドレイン領域上に開放するドレインコンタクトホールの
壁面の一部とする。このコンタクトホールを経て、ドレ
イン領域に接続されるビット線が形成される（請求項１
５に対応）。
ィの許容誤差よりも小さくかつワード線とドレインコン
タクトホールとの間隔がリソグラフィの許容誤差よりも
小さい不揮発性半導体メモリは、次のようにして形成す
ることができる。すなわち、半導体基板のワード線間に
位置する領域をその配列方向に交互に露出させるよう
に、ワード線間の領域を一つおきに保護膜で覆った状態
で、ワード線をマスクとして、該ワード線間で保護膜か
ら露出する素子分離領域をエッチングにより除去し、エ
ッチングを受けた当該領域にワード線をマスクとして不
純物をイオン注入してソース領域を含むソース線を形成
する。次に、保護膜を除去して露出した半導体基板のワ
ード線間に不純物を注入してドレイン領域を形成し、ワ
ード線の側部に絶縁材料からなるサイドウオール部を形
成してワード線の上面を覆う絶縁層と共にワード線を覆
う絶縁膜を形成し、この絶縁膜を覆うエッチングストッ
パ層を形成する。さらに、このエッチングストッパ層を
覆う中間絶縁層を形成し、該中間絶縁層上に形成された
中間絶縁層保護用マスクを用いるエッチングにより、エ
ッチングストッパ層を部分的に露出させ、部分的に露出
されたエッチングストッパ層を除去し、ドレイン領域上
で部分的にサイドウオール部を露出させ、ワード線のド
レイン領域上で部分的に露出されたサイドウオール部を
ドレイン領域上に開放するドレインコンタクトホールの
壁面の一部とする。このコンタクトホールを経て、ドレ
イン領域に接続されるビット線が形成される（請求項１
５に対応）。
【００１９】請求項１５に記載の方法により、ソース線
とワード線との間隔および該ワード線とドレインコンタ
クトホールとの間隔がそれぞれをリソグラフィの許容誤
差よりも小さい、一層コンパクトな不揮発性半導体メモ
リを比較的容易に形成することが可能となる。
とワード線との間隔および該ワード線とドレインコンタ
クトホールとの間隔がそれぞれをリソグラフィの許容誤
差よりも小さい、一層コンパクトな不揮発性半導体メモ
リを比較的容易に形成することが可能となる。
【００２０】
【発明の実施の形態】以下、本発明を図示の実施の形態
について詳細に説明する。 〈具体例１〉図１は、本発明に係る不揮発性半導体メモ
リを部分的に示す平面図である。図１には、図面の簡素
化のために、不揮発性半導体メモリ１０がその最小単位
であるメモリセルで示されているが、多数のこれらメモ
リセルがマトリクス状に配列されるように、縦横方向に
整列して形成されている。図２は、図１に示された線II
−IIに沿って得られた縦断面図であり、これら図１およ
び図２に沿って、本発明に係る不揮発性半導体メモリ１
０について説明する。
について詳細に説明する。 〈具体例１〉図１は、本発明に係る不揮発性半導体メモ
リを部分的に示す平面図である。図１には、図面の簡素
化のために、不揮発性半導体メモリ１０がその最小単位
であるメモリセルで示されているが、多数のこれらメモ
リセルがマトリクス状に配列されるように、縦横方向に
整列して形成されている。図２は、図１に示された線II
−IIに沿って得られた縦断面図であり、これら図１およ
び図２に沿って、本発明に係る不揮発性半導体メモリ１
０について説明する。
【００２１】不揮発性半導体メモリ１０は、図１に示さ
れているように、例えばｐ型単結晶シリコンからなる基
板１１と、基板１１上に形成され、図中横方向に伸びる
ワード線１２と、ワード線１２の一側でワード線１２と
平行に伸びるソース線１３と、ワード線１２の上方でワ
ード線１２に直角に伸長して形成されるビット線１４と
を含む。
れているように、例えばｐ型単結晶シリコンからなる基
板１１と、基板１１上に形成され、図中横方向に伸びる
ワード線１２と、ワード線１２の一側でワード線１２と
平行に伸びるソース線１３と、ワード線１２の上方でワ
ード線１２に直角に伸長して形成されるビット線１４と
を含む。
【００２２】基板１１には、素子分離領域１５により活
性領域１６が区画されている。この活性領域１６上に
は、図２に示すように、ゲート酸化膜１７を介して浮遊
ゲート１８が配置されており、浮遊ゲート１８上には、
ゲート間絶縁膜１９を介して制御ゲート２０が配置され
ている。この制御ゲート２０は、その上に形成された絶
縁膜２１と共に複数の浮遊ゲート１８を覆うべく連続的
に伸長し、これら積層体は、ワード線１２を構成する。
また、ワード線１２上の絶縁膜２１には、ワード線１２
の側方をそれぞれ覆うサイドウオール部２２が形成され
ている。
性領域１６が区画されている。この活性領域１６上に
は、図２に示すように、ゲート酸化膜１７を介して浮遊
ゲート１８が配置されており、浮遊ゲート１８上には、
ゲート間絶縁膜１９を介して制御ゲート２０が配置され
ている。この制御ゲート２０は、その上に形成された絶
縁膜２１と共に複数の浮遊ゲート１８を覆うべく連続的
に伸長し、これら積層体は、ワード線１２を構成する。
また、ワード線１２上の絶縁膜２１には、ワード線１２
の側方をそれぞれ覆うサイドウオール部２２が形成され
ている。
【００２３】ワード線１２の両側には、従来の不揮発性
半導体メモリにおけると同様な例えばｎ型不純物のイオ
ン注入および熱処理により、ドレイン領域２３およびソ
ース領域２４が形成されている。これらドレイン領域２
３およびソース領域２４は、多数のワード線１２の伸長
方向と直角な多数のワード線１２の配列方向へ、交互に
位置するように、形成されている。
半導体メモリにおけると同様な例えばｎ型不純物のイオ
ン注入および熱処理により、ドレイン領域２３およびソ
ース領域２４が形成されている。これらドレイン領域２
３およびソース領域２４は、多数のワード線１２の伸長
方向と直角な多数のワード線１２の配列方向へ、交互に
位置するように、形成されている。
【００２４】ソース領域２４は、各ソース領域２４に連
続しかつ基板１１上をワード線１２に近接してワード線
１２と平行に伸長するソース線１３を介して、各行毎に
接続されている。各ソース線１３は、ソース領域２４の
形成におけると同様なイオン注入により形成することが
できる。このイオン注入に際し、両側に位置する一対の
ワード線１２（図１にはその一方のみが示されてい
る。）をマスクとするワード線１２による自己整合を利
用することができる。このワード線１２を利用した自己
整合作用により、図１に示されているように、ワード線
１２とソース線１３との間の間隔がほぼ零となるように
形成されている。図２では、ソース線１３の両側部が各
ワード線１２下に伸びているが、これはイオン注入後の
熱処理での拡散による。
続しかつ基板１１上をワード線１２に近接してワード線
１２と平行に伸長するソース線１３を介して、各行毎に
接続されている。各ソース線１３は、ソース領域２４の
形成におけると同様なイオン注入により形成することが
できる。このイオン注入に際し、両側に位置する一対の
ワード線１２（図１にはその一方のみが示されてい
る。）をマスクとするワード線１２による自己整合を利
用することができる。このワード線１２を利用した自己
整合作用により、図１に示されているように、ワード線
１２とソース線１３との間の間隔がほぼ零となるように
形成されている。図２では、ソース線１３の両側部が各
ワード線１２下に伸びているが、これはイオン注入後の
熱処理での拡散による。
【００２５】このソース線１３およびワード線１２を覆
って、中間絶縁層２５が形成されており、中間絶縁層２
５にはドレイン領域２３に開放するドレインコンタクト
ホール２６が形成されている。ドレインコンタクトホー
ル２６は、図示の例では、ワード線１２に沿った一対の
短辺２６ａを含む矩形開口である。ドレインコンタクト
ホール２６は、ワード線１２をマスクの一部として利用
したワード線１２の自己整合作用により、ワード線１２
の側部を覆うサイドウオール部２２を壁面として、形成
されている。中間絶縁層２５上には、各列毎にドレイン
コンタクトホール２６を経てドレイン領域２３に接続さ
れるビット線１４が、例えばアルミニゥムのような金属
材料のスパッタにより形成されている。
って、中間絶縁層２５が形成されており、中間絶縁層２
５にはドレイン領域２３に開放するドレインコンタクト
ホール２６が形成されている。ドレインコンタクトホー
ル２６は、図示の例では、ワード線１２に沿った一対の
短辺２６ａを含む矩形開口である。ドレインコンタクト
ホール２６は、ワード線１２をマスクの一部として利用
したワード線１２の自己整合作用により、ワード線１２
の側部を覆うサイドウオール部２２を壁面として、形成
されている。中間絶縁層２５上には、各列毎にドレイン
コンタクトホール２６を経てドレイン領域２３に接続さ
れるビット線１４が、例えばアルミニゥムのような金属
材料のスパッタにより形成されている。
【００２６】このビット線１４のドレイン領域２３への
接続を許すドレインコンタクトホール２６は、前記した
ように、ワード線１２をマスクの一部として、自己整合
的に形成されている。従って、ドレインコンタクトホー
ル２６のドレイン領域２３上における短辺２６ａとサイ
ドウオール部２２を除くワード線１２との間隔Ｗを零に
設定することができるが、ワード線１２とビット線１４
との間の耐圧性を考慮して、サイドウオール部２２の厚
さ寸法である例えば０．２μｍという比較的小さな値に
設定されている。この間隔Ｗは、必要とされるサイドウ
オール部２２の厚さ寸法に応じて、低減することができ
る。
接続を許すドレインコンタクトホール２６は、前記した
ように、ワード線１２をマスクの一部として、自己整合
的に形成されている。従って、ドレインコンタクトホー
ル２６のドレイン領域２３上における短辺２６ａとサイ
ドウオール部２２を除くワード線１２との間隔Ｗを零に
設定することができるが、ワード線１２とビット線１４
との間の耐圧性を考慮して、サイドウオール部２２の厚
さ寸法である例えば０．２μｍという比較的小さな値に
設定されている。この間隔Ｗは、必要とされるサイドウ
オール部２２の厚さ寸法に応じて、低減することができ
る。
【００２７】図１に示される不揮発性半導体メモリ１０
は、解像度についての限界精度がリソグラフィ技術上、
０．３５μｍであるいわゆる０．３５μｍデザインルー
ルを用いて設計されたメモリセルであり、ワード線１２
の幅寸法が０．５μｍ、ソース線１３の幅寸法の半値が
０．１８μｍ（メモリにおけるソース線１３の幅はその
２倍の３．３６μｍ）、ドレインコンタクトホール２６
が０．２８μｍ×０．２μｍ、ビット線１４の幅寸法が
０．６μｍ、ピッチが１．２μｍである。この不揮発性
半導体メモリ１０では、ワード線１２をマスクとして、
自己整合的に、ソース線１３およびドレインコンタクト
ホール２６が形成されていることから、ワード線１２と
ソース線１３との間およびワード線１２とドレインコン
タクトホール２６との間に、それぞれリソグラフィ技術
上必要とされる許容誤差寸法として、例えば０．２μｍ
を越える値を見込む必要はない。
は、解像度についての限界精度がリソグラフィ技術上、
０．３５μｍであるいわゆる０．３５μｍデザインルー
ルを用いて設計されたメモリセルであり、ワード線１２
の幅寸法が０．５μｍ、ソース線１３の幅寸法の半値が
０．１８μｍ（メモリにおけるソース線１３の幅はその
２倍の３．３６μｍ）、ドレインコンタクトホール２６
が０．２８μｍ×０．２μｍ、ビット線１４の幅寸法が
０．６μｍ、ピッチが１．２μｍである。この不揮発性
半導体メモリ１０では、ワード線１２をマスクとして、
自己整合的に、ソース線１３およびドレインコンタクト
ホール２６が形成されていることから、ワード線１２と
ソース線１３との間およびワード線１２とドレインコン
タクトホール２６との間に、それぞれリソグラフィ技術
上必要とされる許容誤差寸法として、例えば０．２μｍ
を越える値を見込む必要はない。
【００２８】従って、図１に示す不揮発性半導体メモリ
１０では、耐圧性の点から、ワード線１２と、ドレイン
コンタクトホール２６との間隔として０．２μｍを設定
しているが、図１に示す縦寸法で、ワード線１２とソー
ス線１３との間およびワード線１２とドレインコンタク
トホール２６との間を、従来に比較して、それぞれ０．
２μｍおよび０．３μｍ短縮することができた。この寸
法の短縮化により、１．２μｍ×１．４８μｍの従来の
セル面積が、１．２μｍ×０．９８μｍのセル面積に低
減することができ、メモリセルの６６％の縮小化が可能
となった。
１０では、耐圧性の点から、ワード線１２と、ドレイン
コンタクトホール２６との間隔として０．２μｍを設定
しているが、図１に示す縦寸法で、ワード線１２とソー
ス線１３との間およびワード線１２とドレインコンタク
トホール２６との間を、従来に比較して、それぞれ０．
２μｍおよび０．３μｍ短縮することができた。この寸
法の短縮化により、１．２μｍ×１．４８μｍの従来の
セル面積が、１．２μｍ×０．９８μｍのセル面積に低
減することができ、メモリセルの６６％の縮小化が可能
となった。
【００２９】不揮発性半導体メモリ１０では、従来よく
知られているように、選択されたワード線１２およびビ
ット線１４に読取り信号が入力すると、ワード線１２お
よびビット線１４の交点に位置するメモリセルの浮遊ゲ
ート１８の荷電状態に応じて、ソース領域２４からドレ
イン領域２３に流れる電流値が大きく変化する。基本的
には、浮遊ゲート１８に電荷が蓄えられていれば、ソー
ス線１３に電流が流れず、これとは逆に浮遊ゲート１８
に電荷が蓄えられていなければ、ソース線１３に電流が
流れる。従って、読取り信号を入力したときの該当する
ソース線１３の電流の有無を検出することにより、該当
するメモリセルの記憶内容を読み出すことができる。ま
た、選択された浮遊ゲート１８への電荷の注入により記
憶内容を書き込むことができ、また電気的あるいは光学
的に浮遊ゲート１８の電荷にエネルギーを与えることに
より、浮遊ゲート１８の電荷を一括的に放出させて、記
憶内容を消去することができる。
知られているように、選択されたワード線１２およびビ
ット線１４に読取り信号が入力すると、ワード線１２お
よびビット線１４の交点に位置するメモリセルの浮遊ゲ
ート１８の荷電状態に応じて、ソース領域２４からドレ
イン領域２３に流れる電流値が大きく変化する。基本的
には、浮遊ゲート１８に電荷が蓄えられていれば、ソー
ス線１３に電流が流れず、これとは逆に浮遊ゲート１８
に電荷が蓄えられていなければ、ソース線１３に電流が
流れる。従って、読取り信号を入力したときの該当する
ソース線１３の電流の有無を検出することにより、該当
するメモリセルの記憶内容を読み出すことができる。ま
た、選択された浮遊ゲート１８への電荷の注入により記
憶内容を書き込むことができ、また電気的あるいは光学
的に浮遊ゲート１８の電荷にエネルギーを与えることに
より、浮遊ゲート１８の電荷を一括的に放出させて、記
憶内容を消去することができる。
【００３０】〈具体例２〉次に、図１および２に示した
ようなワード線１２とソース線１３との間隔をリソグラ
フィの許容誤差以下に設定できる不揮発性半導体メモリ
の製造方法を説明する。図３および図４は、それぞれ本
発明に係る不揮発性半導体メモリ１０＊の製造方法を示
す工程図（その１およびその２）である。また、図５お
よび図６は、それぞれ図３（ｃ）に示された線Va−Va、
線VI−VIおよび図４（ｄ）に示された線Vb−Vbに沿って
得られた断面図である。
ようなワード線１２とソース線１３との間隔をリソグラ
フィの許容誤差以下に設定できる不揮発性半導体メモリ
の製造方法を説明する。図３および図４は、それぞれ本
発明に係る不揮発性半導体メモリ１０＊の製造方法を示
す工程図（その１およびその２）である。また、図５お
よび図６は、それぞれ図３（ｃ）に示された線Va−Va、
線VI−VIおよび図４（ｄ）に示された線Vb−Vbに沿って
得られた断面図である。
【００３１】図３（ａ）に示されているように、半導体
基板１１上には、例えば従来よく知られたＬＯＣＯＳ法
により、酸化シリコンからなる素子分離領域１５が形成
され、この素子分離領域１５により、互いに平行に伸び
る複数組の活性領域１６が区画される。図示の例では、
相互に間隔をおく平行な一対の活性領域１６が示されて
いるが、１つのメモリセル領域には、多数組の平行な活
性領域１６が形成され、これら活性領域１６は相互に交
差することはない。
基板１１上には、例えば従来よく知られたＬＯＣＯＳ法
により、酸化シリコンからなる素子分離領域１５が形成
され、この素子分離領域１５により、互いに平行に伸び
る複数組の活性領域１６が区画される。図示の例では、
相互に間隔をおく平行な一対の活性領域１６が示されて
いるが、１つのメモリセル領域には、多数組の平行な活
性領域１６が形成され、これら活性領域１６は相互に交
差することはない。
【００３２】図３（ｂ）に示されているように、活性領
域１６と直角に伸長する複数のワード線１２が従来よく
知られたリソグラフィ技術を用いて、形成される。図３
には、相互に間隔をおく一対のワード線１２が示されて
いるが、１つのメモリセル領域には、活性領域１６にお
けると同様に多数のワード線１２が相互に間隔をおいて
形成される。各ワード線１２は、後でその詳細を説明す
るが、図１および図２に示したと同様な従来よく知られ
たゲート酸化膜１７、浮遊ゲート１８、ゲート間絶縁膜
１９および制御ゲート２０からなる積層構造を有する。
域１６と直角に伸長する複数のワード線１２が従来よく
知られたリソグラフィ技術を用いて、形成される。図３
には、相互に間隔をおく一対のワード線１２が示されて
いるが、１つのメモリセル領域には、活性領域１６にお
けると同様に多数のワード線１２が相互に間隔をおいて
形成される。各ワード線１２は、後でその詳細を説明す
るが、図１および図２に示したと同様な従来よく知られ
たゲート酸化膜１７、浮遊ゲート１８、ゲート間絶縁膜
１９および制御ゲート２０からなる積層構造を有する。
【００３３】基板１１を一対のワード線１２間で露出さ
せ、この一対のワード線１２の外側に位置する基板部分
を覆うように、リソグラフィ技術を用いてレジストパタ
ーン２７が形成される。このレジストパターン２７によ
り、基板１１のワード線１２間の領域は、ワード線１２
の配列方向へ１つおきに露出され、この露出された領域
とレジストパターン２７で保護された領域とが交互に配
列されることとなる。
せ、この一対のワード線１２の外側に位置する基板部分
を覆うように、リソグラフィ技術を用いてレジストパタ
ーン２７が形成される。このレジストパターン２７によ
り、基板１１のワード線１２間の領域は、ワード線１２
の配列方向へ１つおきに露出され、この露出された領域
とレジストパターン２７で保護された領域とが交互に配
列されることとなる。
【００３４】図５（ａ）に示されているように、素子分
離領域１５を横切る断面では、基板１１上に素子分離領
域１５が現れ、素子分離領域１５上に制御ゲート２０が
積層されて現れるが、図６に示されているように、活性
領域１６を横切る断面では、基板１１上に素子分離領域
１５が現れることはなく、基板１１上に、ゲート酸化膜
１７、浮遊ゲート１８、ゲート間絶縁膜１９および制御
ゲート２０からなるワード線１２の積層構造が現れてい
る。図６以下の図面には、図面の簡素化のために、基板
１１と浮遊ゲート１８との間のゲート酸化膜１７が省略
されている。
離領域１５を横切る断面では、基板１１上に素子分離領
域１５が現れ、素子分離領域１５上に制御ゲート２０が
積層されて現れるが、図６に示されているように、活性
領域１６を横切る断面では、基板１１上に素子分離領域
１５が現れることはなく、基板１１上に、ゲート酸化膜
１７、浮遊ゲート１８、ゲート間絶縁膜１９および制御
ゲート２０からなるワード線１２の積層構造が現れてい
る。図６以下の図面には、図面の簡素化のために、基板
１１と浮遊ゲート１８との間のゲート酸化膜１７が省略
されている。
【００３５】図５（ａ）および図６から明らかなよう
に、レジストパターン２７が、ワード線１２をその幅方
向へ全域で覆うことなく、部分的に覆っている。これ
は、レジストパターン２７をマスクとして素子分離領域
１５のワード線１２間に露出する部分を除去するエッチ
ングに対し、ワード線１２がレジストパターン２７と同
等の耐エッチング性を示すためであり、必要に応じて、
ワード線１２の上面の全域をレジストパターン２７で覆
い、あるいはその全域を露出させることができる。ま
た、第３具体例として後で説明する例との組合せのため
に、図５および図６に仮想線で示すように制御ゲート２
０上に絶縁膜２１を形成しておくことができる。
に、レジストパターン２７が、ワード線１２をその幅方
向へ全域で覆うことなく、部分的に覆っている。これ
は、レジストパターン２７をマスクとして素子分離領域
１５のワード線１２間に露出する部分を除去するエッチ
ングに対し、ワード線１２がレジストパターン２７と同
等の耐エッチング性を示すためであり、必要に応じて、
ワード線１２の上面の全域をレジストパターン２７で覆
い、あるいはその全域を露出させることができる。ま
た、第３具体例として後で説明する例との組合せのため
に、図５および図６に仮想線で示すように制御ゲート２
０上に絶縁膜２１を形成しておくことができる。
【００３６】レジストパターン２７を施した状態で、従
来よく知られた酸化シリコンを除去するための乾式のエ
ッチング処理が施される。このエッチングにより、図４
（ｄ）および図５（ｂ）に示されているように、素子分
離領域１５は、一対のワード線１２間でレジストパター
ン２７から露出する部分が除去され、これにより、ワー
ド線１２に隣接してこれと平行に伸びるソース線領域１
３ａが形成される。図６に示す断面では、素子分離領域
１５が現れていないことから、このエッチングによる大
きな変化はない。
来よく知られた酸化シリコンを除去するための乾式のエ
ッチング処理が施される。このエッチングにより、図４
（ｄ）および図５（ｂ）に示されているように、素子分
離領域１５は、一対のワード線１２間でレジストパター
ン２７から露出する部分が除去され、これにより、ワー
ド線１２に隣接してこれと平行に伸びるソース線領域１
３ａが形成される。図６に示す断面では、素子分離領域
１５が現れていないことから、このエッチングによる大
きな変化はない。
【００３７】ソース線領域１３ａの形成後、レジストパ
ターン２７が除去され、これにより図４（ｅ）に示され
ているように、ワード線１２間には、このワード線１２
間に形成され、ワード線１２に隣接してこれと平行に連
続的に伸びるソース線領域１３ａと、不連続な活性領域
１６の露出部分１６ａとが、ワード線１２の配列方向へ
交互に形成されることとなる。
ターン２７が除去され、これにより図４（ｅ）に示され
ているように、ワード線１２間には、このワード線１２
間に形成され、ワード線１２に隣接してこれと平行に連
続的に伸びるソース線領域１３ａと、不連続な活性領域
１６の露出部分１６ａとが、ワード線１２の配列方向へ
交互に形成されることとなる。
【００３８】活性領域１６の露出部分１６ａおよびソー
ス線領域１３ａには、それぞれワード線１２をマスクと
して、ソース領域およびドレイン領域を形成するための
不純物がイオン注入法により注入され、その後、基板１
１は、熱処理を受ける。このイオン注入および熱処理に
より、露出部分１６ａには、ドレイン領域２３が形成さ
れる。また、ソース線領域１３ａには、ソース領域２４
を含むソース線１３が形成される。
ス線領域１３ａには、それぞれワード線１２をマスクと
して、ソース領域およびドレイン領域を形成するための
不純物がイオン注入法により注入され、その後、基板１
１は、熱処理を受ける。このイオン注入および熱処理に
より、露出部分１６ａには、ドレイン領域２３が形成さ
れる。また、ソース線領域１３ａには、ソース領域２４
を含むソース線１３が形成される。
【００３９】ドレイン領域２３と、ソース領域２４を含
むソース線１３の形成後、これらドレイン領域２３、ソ
ース線１３およびワード線１２を覆う図２に示したよう
な中間絶縁層２５が形成される。この中間絶縁層２５に
ドレイン領域２３に開放するドレインコンタクトホール
２６が形成され、ドレインコンタクトホール２６を経て
ドレイン領域２３に接続される図２に示したようなビッ
ト線１４が形成され、これにより、不揮発性半導体メモ
リ１０＊が得られる。ドレインコンタクトホール２６
は、具体例３で述べる本願方法を用いて形成することが
望ましいが、従来と同様な方法で形成することができ
る。
むソース線１３の形成後、これらドレイン領域２３、ソ
ース線１３およびワード線１２を覆う図２に示したよう
な中間絶縁層２５が形成される。この中間絶縁層２５に
ドレイン領域２３に開放するドレインコンタクトホール
２６が形成され、ドレインコンタクトホール２６を経て
ドレイン領域２３に接続される図２に示したようなビッ
ト線１４が形成され、これにより、不揮発性半導体メモ
リ１０＊が得られる。ドレインコンタクトホール２６
は、具体例３で述べる本願方法を用いて形成することが
望ましいが、従来と同様な方法で形成することができ
る。
【００４０】具体例２に示した本願方法では、前記した
ように、一対のワード線１２間に該ワード線をマスクと
する不純物のイオン注入によってソース線１３が形成さ
れ、このワード線１２による自己整合作用によってソー
ス線１３をリソグラフィの許容誤差以下に近接して形成
することができる。従って、ワード線１２とソース線１
３との間隔を従来よりも小さくすることができ、ワード
線１２とソース線１３との間隔が従来に比較して小さな
不揮発性半導体メモリ１０＊を比較的容易に形成するこ
とができる。
ように、一対のワード線１２間に該ワード線をマスクと
する不純物のイオン注入によってソース線１３が形成さ
れ、このワード線１２による自己整合作用によってソー
ス線１３をリソグラフィの許容誤差以下に近接して形成
することができる。従って、ワード線１２とソース線１
３との間隔を従来よりも小さくすることができ、ワード
線１２とソース線１３との間隔が従来に比較して小さな
不揮発性半導体メモリ１０＊を比較的容易に形成するこ
とができる。
【００４１】また、具体例２に示した方法では、予め活
性領域１６が交差して形成されることない。しかも、活
性領域１６に交差するソース線領域１３ａはエッチング
により形成され、このソース線領域へのワード線１２を
マスクとする不純物のイオン注入により形成されること
から、この領域に従来のような丸まった角部分が生じる
ことはなく、浮遊ゲート１８下におけるゲート有効面積
に従来のようなばらつきを与える要素を消去できる。従
って、閾値にばらつきのない安定したメモリを形成する
ことができる。
性領域１６が交差して形成されることない。しかも、活
性領域１６に交差するソース線領域１３ａはエッチング
により形成され、このソース線領域へのワード線１２を
マスクとする不純物のイオン注入により形成されること
から、この領域に従来のような丸まった角部分が生じる
ことはなく、浮遊ゲート１８下におけるゲート有効面積
に従来のようなばらつきを与える要素を消去できる。従
って、閾値にばらつきのない安定したメモリを形成する
ことができる。
【００４２】図４（ｄ）に沿って説明したソース線領域
１３ａの形成のために、ワード線１２間に露出する素子
分離領域１５を部分的に除去する乾式エッチングでは、
基本的には基板１１がエッチングを受けない。しかしな
がら、僅かな条件の変動等によって、基板１１が、図７
に符号２８＊で示すように、凹状に削られることがあ
る。この凹所２８＊には、その後のイオン注入により、
ソース領域２４＊が形成されるが、このような凹所２８
＊に形成されたソース領域２４＊は、熱処理によっても
充分にワード線１２下に拡散されない。そのため、ゲー
ト下に所定のチャンネルが形成されないことから、所定
の電気特性を得ることが困難になる。
１３ａの形成のために、ワード線１２間に露出する素子
分離領域１５を部分的に除去する乾式エッチングでは、
基本的には基板１１がエッチングを受けない。しかしな
がら、僅かな条件の変動等によって、基板１１が、図７
に符号２８＊で示すように、凹状に削られることがあ
る。この凹所２８＊には、その後のイオン注入により、
ソース領域２４＊が形成されるが、このような凹所２８
＊に形成されたソース領域２４＊は、熱処理によっても
充分にワード線１２下に拡散されない。そのため、ゲー
ト下に所定のチャンネルが形成されないことから、所定
の電気特性を得ることが困難になる。
【００４３】そこで、図７に示されているように、素子
分離領域１５の部分的なエッチングに際し、ソース領域
２４に、その両側のワード線１２に向けての立ち上がり
傾斜部２８を形成することが望ましい。この立ち上がり
傾斜部２８は、例えば、エッチングガス圧を高めあるい
はエッチングのためのプラズマ発生の高周波電力を低め
ることにより、またはエッチングガスの堆積作用により
重合膜を生成し易い炭素を含むガス分圧を高める等の手
段により、エッチングの異方性を低めることにより、比
較的容易に形成することができる。
分離領域１５の部分的なエッチングに際し、ソース領域
２４に、その両側のワード線１２に向けての立ち上がり
傾斜部２８を形成することが望ましい。この立ち上がり
傾斜部２８は、例えば、エッチングガス圧を高めあるい
はエッチングのためのプラズマ発生の高周波電力を低め
ることにより、またはエッチングガスの堆積作用により
重合膜を生成し易い炭素を含むガス分圧を高める等の手
段により、エッチングの異方性を低めることにより、比
較的容易に形成することができる。
【００４４】この立ち上がり傾斜部２８は、イオン注入
により立ち上がり傾斜部２８に注入されたイオンを、そ
の後の熱処理により、図８に示されているように、適正
にワード線１２下に拡散させることから、これにより、
ワード線１２下に伸びる適正なソース領域２４を形成す
ることができる。
により立ち上がり傾斜部２８に注入されたイオンを、そ
の後の熱処理により、図８に示されているように、適正
にワード線１２下に拡散させることから、これにより、
ワード線１２下に伸びる適正なソース領域２４を形成す
ることができる。
【００４５】〈具体例３〉次に、図１および２に示した
ようなワード線１２とドレインコンタクトホール２６と
の間隔をリソグラフィの許容誤差以下に設定できる不揮
発性半導体メモリの製造方法を説明する。図９は、本発
明に係る不揮発性半導体メモリ１０＊の他の製造方法を
示す工程図である。また、図１０〜図１２は、それぞれ
図９に示された線Xa−Xa、線Xb−Xb、線XIa-XIa 、線XI
b-XIb 、線XIc-XIc および線XII-XII に沿って得られた
断面図である。
ようなワード線１２とドレインコンタクトホール２６と
の間隔をリソグラフィの許容誤差以下に設定できる不揮
発性半導体メモリの製造方法を説明する。図９は、本発
明に係る不揮発性半導体メモリ１０＊の他の製造方法を
示す工程図である。また、図１０〜図１２は、それぞれ
図９に示された線Xa−Xa、線Xb−Xb、線XIa-XIa 、線XI
b-XIb 、線XIc-XIc および線XII-XII に沿って得られた
断面図である。
【００４６】図９に示す方法では、その図９（ａ）に示
されているように、従来におけると同様、基板１１上に
は、この基板１１上に形成された素子分離領域１５によ
り、相互に直角に交差する横方向に伸びる活性領域１６
ａと、縦方向に伸びる活性領域１６とが区画されてい
る。
されているように、従来におけると同様、基板１１上に
は、この基板１１上に形成された素子分離領域１５によ
り、相互に直角に交差する横方向に伸びる活性領域１６
ａと、縦方向に伸びる活性領域１６とが区画されてい
る。
【００４７】図９（ｂ）に示されているように、縦方向
に伸びる活性領域１６と直角に互いに間隔をおいて平行
に伸びる複数のワード線１２が、前記したと同様なリソ
グラフィにより、形成される。図９には、図３に示した
と同様に、４メモリセルが示されているに過ぎないが、
基板１１上のメモリセル領域には、多数の活性領域１
６、１６ａおよび多数のワード線１２が形成される。
に伸びる活性領域１６と直角に互いに間隔をおいて平行
に伸びる複数のワード線１２が、前記したと同様なリソ
グラフィにより、形成される。図９には、図３に示した
と同様に、４メモリセルが示されているに過ぎないが、
基板１１上のメモリセル領域には、多数の活性領域１
６、１６ａおよび多数のワード線１２が形成される。
【００４８】図１０（ａ）に示されているように、ワー
ド線１２は、浮遊ゲート１８、ゲート間絶縁膜１９およ
び制御ゲート２０を含み、さらにその上に積層された絶
縁膜２１を含む積層構造を有する。図１０以下の図面に
おいても図６および図７におけると同様に、ゲート酸化
膜１７が省略されている。
ド線１２は、浮遊ゲート１８、ゲート間絶縁膜１９およ
び制御ゲート２０を含み、さらにその上に積層された絶
縁膜２１を含む積層構造を有する。図１０以下の図面に
おいても図６および図７におけると同様に、ゲート酸化
膜１７が省略されている。
【００４９】図９（ｂ）および図１０（ｂ）に示されて
いるように、活性領域１６のワード線１２から露出する
部分には、それぞれドレインおよびソースを形成するた
めの不純物がイオン注入法により注入され、基板１１が
熱処理を受けることにより、それぞれワード線１２の両
側にドレイン領域２３およびソース領域２４が形成され
る。ドレイン領域２３およびソース領域２４は、ワード
線１２の配列方向へ、交互に位置するよう形成される。
いるように、活性領域１６のワード線１２から露出する
部分には、それぞれドレインおよびソースを形成するた
めの不純物がイオン注入法により注入され、基板１１が
熱処理を受けることにより、それぞれワード線１２の両
側にドレイン領域２３およびソース領域２４が形成され
る。ドレイン領域２３およびソース領域２４は、ワード
線１２の配列方向へ、交互に位置するよう形成される。
【００５０】ドレイン領域２３およびソース領域２４の
形成後、図９（ｃ）および図１１（ａ）に示されている
ように、絶縁膜２１を構成する材質と同質の例えば酸化
シリコンにより、ワード線１２の側部を覆うサイドウオ
ール部２２が形成される。サイドウオール部２２は、絶
縁膜２１と共同してワード線１２を電気絶縁的に保護す
る絶縁膜を構成し、後述するビット線１４と浮遊ゲート
１８および制御ゲート２０との短絡を防止する。このサ
イドウオール部２２および絶縁膜２１から成る絶縁膜
（２１および２２）を後述する中間絶縁層２５のエッチ
ング時にエッチングガスから保護するためのエッチング
ストッパ層２９が形成される。このエッチングストッパ
層２９を埋め込むようにこれを覆って、例えば酸化シリ
コンからなる中間絶縁層２５が形成される。
形成後、図９（ｃ）および図１１（ａ）に示されている
ように、絶縁膜２１を構成する材質と同質の例えば酸化
シリコンにより、ワード線１２の側部を覆うサイドウオ
ール部２２が形成される。サイドウオール部２２は、絶
縁膜２１と共同してワード線１２を電気絶縁的に保護す
る絶縁膜を構成し、後述するビット線１４と浮遊ゲート
１８および制御ゲート２０との短絡を防止する。このサ
イドウオール部２２および絶縁膜２１から成る絶縁膜
（２１および２２）を後述する中間絶縁層２５のエッチ
ング時にエッチングガスから保護するためのエッチング
ストッパ層２９が形成される。このエッチングストッパ
層２９を埋め込むようにこれを覆って、例えば酸化シリ
コンからなる中間絶縁層２５が形成される。
【００５１】エッチングストッパ層２９は、絶縁膜２１
およびサイドウオール部２２とは異なる材質から成り、
中間絶縁層２５のエッチング時に中間絶縁層２５よりも
遅いエッチング速度を示す、例えばシリコン窒化膜のよ
うな、耐エッチング特性を持つ材料で形成される。
およびサイドウオール部２２とは異なる材質から成り、
中間絶縁層２５のエッチング時に中間絶縁層２５よりも
遅いエッチング速度を示す、例えばシリコン窒化膜のよ
うな、耐エッチング特性を持つ材料で形成される。
【００５２】さらに、中間絶縁層２５上には、図１１
（ｂ）に示されているように、中間絶縁層２５を部分的
に除去してドレイン領域２３に開放するドレインコンタ
クトホール２６形成用のレジストマスク３０が形成され
る。レジストマスク３０を用いたエッチングにより、レ
ジストマスク３０の開口３０ａに沿って中間絶縁層２５
がエッチングを受けることにより、図１１（ｃ）に示さ
れているように、ドレイン領域２３上でエッチングスト
ッパ層２９のサイドウオール部２２を覆う部分が露出す
る。
（ｂ）に示されているように、中間絶縁層２５を部分的
に除去してドレイン領域２３に開放するドレインコンタ
クトホール２６形成用のレジストマスク３０が形成され
る。レジストマスク３０を用いたエッチングにより、レ
ジストマスク３０の開口３０ａに沿って中間絶縁層２５
がエッチングを受けることにより、図１１（ｃ）に示さ
れているように、ドレイン領域２３上でエッチングスト
ッパ層２９のサイドウオール部２２を覆う部分が露出す
る。
【００５３】その後、図９（ｄ）および図１２に示され
ているように、エッチングストッパ層２９のドレインコ
ンタクトホール２６に露出する部分がエッチングにより
除去されることにより、ドレイン領域２３上には、エッ
チングストッパ層２９により保護されていたサイドウオ
ール部２２が露出する。その後、レジストマスク３０が
除去される。
ているように、エッチングストッパ層２９のドレインコ
ンタクトホール２６に露出する部分がエッチングにより
除去されることにより、ドレイン領域２３上には、エッ
チングストッパ層２９により保護されていたサイドウオ
ール部２２が露出する。その後、レジストマスク３０が
除去される。
【００５４】このサイドウオール部２２は、ワード線１
２の側部にこれと一体的に形成されており、ドレイン領
域２３上に開放ドレインコンタクトホール２６の壁面の
一部を構成する。このサイドウオール部２２をドレイン
コンタクトホール２６の壁面の一部として、従来よく知
られた例えばスパッタ法により、アルミニゥムのような
金属材料で図１および図２に示したようなビット線１４
が形成される。
２の側部にこれと一体的に形成されており、ドレイン領
域２３上に開放ドレインコンタクトホール２６の壁面の
一部を構成する。このサイドウオール部２２をドレイン
コンタクトホール２６の壁面の一部として、従来よく知
られた例えばスパッタ法により、アルミニゥムのような
金属材料で図１および図２に示したようなビット線１４
が形成される。
【００５５】従って、サイドウオール部２２を壁面の一
部とするドレインコンタクトホール２６を経て、ドレイ
ン領域２３に接続するビット線１４は、ワード線１２に
一体化されたサイドウオール部２２に自己整合的に形成
される。そのため、リソグラフィでの許容誤差を考慮す
ることなく、耐電圧特性に関連して決められる厚さ寸法
を有するサイドウオール部２２に応じて、ワード線１２
とドレインコンタクトホール２６との間隔を決定するこ
とができることから、従来よりもその間隔を縮小するこ
とができ、コンパクト化を図ることができる。
部とするドレインコンタクトホール２６を経て、ドレイ
ン領域２３に接続するビット線１４は、ワード線１２に
一体化されたサイドウオール部２２に自己整合的に形成
される。そのため、リソグラフィでの許容誤差を考慮す
ることなく、耐電圧特性に関連して決められる厚さ寸法
を有するサイドウオール部２２に応じて、ワード線１２
とドレインコンタクトホール２６との間隔を決定するこ
とができることから、従来よりもその間隔を縮小するこ
とができ、コンパクト化を図ることができる。
【００５６】エッチングストッパ層２９として、シリコ
ン窒化膜のような絶縁材料に代えて、例えば、ポリシリ
コン、タングステンシリサイドあるいはタングステンの
ような導電材料を使用することができる。導電材料から
成るエッチングストッパ層２９は、ビット線１４とドレ
イン領域２３との電気的接続を遮断しないことから、こ
のエッチングストッパ層２９を除去する必要はなくな
る。そのため、エッチングストッパ層２９を導電材料で
形成することにより、このエッチングストッパ層２９の
除去工程を不要とし、製造工程の簡素化を図ることがで
きる。エッチングストッパ層２９に導電材料を使用する
場合、このエッチングストッパ層２９による各ドレイン
相互の短絡を防止するために、エッチングストッパ層２
９は、例えばパターニングにより、各ドレイン領域２３
を除く部分に選択的に形成される。
ン窒化膜のような絶縁材料に代えて、例えば、ポリシリ
コン、タングステンシリサイドあるいはタングステンの
ような導電材料を使用することができる。導電材料から
成るエッチングストッパ層２９は、ビット線１４とドレ
イン領域２３との電気的接続を遮断しないことから、こ
のエッチングストッパ層２９を除去する必要はなくな
る。そのため、エッチングストッパ層２９を導電材料で
形成することにより、このエッチングストッパ層２９の
除去工程を不要とし、製造工程の簡素化を図ることがで
きる。エッチングストッパ層２９に導電材料を使用する
場合、このエッチングストッパ層２９による各ドレイン
相互の短絡を防止するために、エッチングストッパ層２
９は、例えばパターニングにより、各ドレイン領域２３
を除く部分に選択的に形成される。
【００５７】具体例３に示した例では、図１２に示され
ているように、ソース領域２４側に位置するサイドウオ
ール部２２を覆うように、エッチングストッパ層２９が
残る。 このエッチングストッパ層２９がシリコン窒化
膜から成る場合、エッチングストッパ層２９の形成時に
このエッチングストッパ層２９に取り込まれた水素が、
浮遊ゲート１８下のゲート酸化膜１７と基板１１との界
面に侵入し、エッチングストッパ層２９によって封じ込
められることがある。この界面に封じ込められた水素は
閾値電圧のばらつき等の原因となり、メモリの電気特性
に悪影響を及ぼす。
ているように、ソース領域２４側に位置するサイドウオ
ール部２２を覆うように、エッチングストッパ層２９が
残る。 このエッチングストッパ層２９がシリコン窒化
膜から成る場合、エッチングストッパ層２９の形成時に
このエッチングストッパ層２９に取り込まれた水素が、
浮遊ゲート１８下のゲート酸化膜１７と基板１１との界
面に侵入し、エッチングストッパ層２９によって封じ込
められることがある。この界面に封じ込められた水素は
閾値電圧のばらつき等の原因となり、メモリの電気特性
に悪影響を及ぼす。
【００５８】そこで、エッチングストッパ層２９をシリ
コン窒化膜で形成するとき、次に示すとおり、エッチン
グストッパ層２９をドレイン領域２３と反対側に位置す
る部分を予め部分的に除去することが望ましい。図１３
は、図１１と同様な図面であり、図１３（ａ）に示され
ているように、基板１１上に形成された一対のワード線
１２は、その側部を覆う絶縁材料から成るサイドウオー
ル部２２と、制御ゲート２０の上面を覆う絶縁膜２１と
で覆われる。その後、図１３（ｂ）に示されているよう
に、これら絶縁膜２１および２２を覆う図１１に沿って
説明したと同様なエッチングストッパ層２９がシリコン
窒化膜により形成される。
コン窒化膜で形成するとき、次に示すとおり、エッチン
グストッパ層２９をドレイン領域２３と反対側に位置す
る部分を予め部分的に除去することが望ましい。図１３
は、図１１と同様な図面であり、図１３（ａ）に示され
ているように、基板１１上に形成された一対のワード線
１２は、その側部を覆う絶縁材料から成るサイドウオー
ル部２２と、制御ゲート２０の上面を覆う絶縁膜２１と
で覆われる。その後、図１３（ｂ）に示されているよう
に、これら絶縁膜２１および２２を覆う図１１に沿って
説明したと同様なエッチングストッパ層２９がシリコン
窒化膜により形成される。
【００５９】具体例３では、このエッチングストッパ層
２９の全てを残して中間絶縁層２５が形成されたが、本
方法では、中間絶縁層２５の形成に先立って、エッチン
グストッパ層２９の中央部分すなわちドレイン領域２３
側に形成された互いに対向する一対のサイドウオール部
２２を覆う中央部分２９ａを残すためのレジストパター
ン３１が形成される。レジストパターン３１を利用した
エッチングにより、レジストパターン３１からはみ出し
たエッチングストッパ層２９の両側部分が除去され、図
１３（ｄ）に示されているように、エッチングストッパ
層２９は、その中央部分２９ａのみが残される。
２９の全てを残して中間絶縁層２５が形成されたが、本
方法では、中間絶縁層２５の形成に先立って、エッチン
グストッパ層２９の中央部分すなわちドレイン領域２３
側に形成された互いに対向する一対のサイドウオール部
２２を覆う中央部分２９ａを残すためのレジストパター
ン３１が形成される。レジストパターン３１を利用した
エッチングにより、レジストパターン３１からはみ出し
たエッチングストッパ層２９の両側部分が除去され、図
１３（ｄ）に示されているように、エッチングストッパ
層２９は、その中央部分２９ａのみが残される。
【００６０】エッチングストッパ層２９をその中央部２
９ａを残して部分的に除去した後、図１３（ｅ）に示さ
れているように、中間絶縁層２５が形成され、レジスト
マスク３０が形成される。このレジストマスク３０を用
いた具体例３におけると同様なエッチングにより、ドレ
イン領域２３側でエッチングストッパ層２９ａが露出さ
れる。さらに、エッチングストッパ層２９ａの部分的な
除去によってドレイン領域２３側に位置するサイドウオ
ール部２２が露出され、この露出されたサイドウオール
部２２をドレインコンタクトホール２６の壁面の一部と
して、ビット線１４が形成される。
９ａを残して部分的に除去した後、図１３（ｅ）に示さ
れているように、中間絶縁層２５が形成され、レジスト
マスク３０が形成される。このレジストマスク３０を用
いた具体例３におけると同様なエッチングにより、ドレ
イン領域２３側でエッチングストッパ層２９ａが露出さ
れる。さらに、エッチングストッパ層２９ａの部分的な
除去によってドレイン領域２３側に位置するサイドウオ
ール部２２が露出され、この露出されたサイドウオール
部２２をドレインコンタクトホール２６の壁面の一部と
して、ビット線１４が形成される。
【００６１】このように、エッチングストッパ層２９の
ドレイン領域２３側に位置するサイドウオール部２２を
覆う部分は、このサイドウオール部２２を露出させるた
めに除去される。そのため、エッチングストッパ層２９
の形成時にドレイン領域２３側で酸化膜１７と基板１１
との界面に侵入した水素は、このサイドウオール部２２
の除去された部分から抜け出ることから、これが封じ込
められることはない。さらに、図１３に示した例では、
エッチングストッパ層２９の中央部分２９ａを除く両外
側部が除去された状態で中間絶縁層２５に覆われてい
る。そのため、ソース領域２４側で酸化膜１７と基板１
１との界面に侵入した水素は、エッチングストッパ層２
９ａによって封じ込められることはなく、この水素の封
じ込めによる電気特性のばらつきを効果的に防止するこ
とができる。
ドレイン領域２３側に位置するサイドウオール部２２を
覆う部分は、このサイドウオール部２２を露出させるた
めに除去される。そのため、エッチングストッパ層２９
の形成時にドレイン領域２３側で酸化膜１７と基板１１
との界面に侵入した水素は、このサイドウオール部２２
の除去された部分から抜け出ることから、これが封じ込
められることはない。さらに、図１３に示した例では、
エッチングストッパ層２９の中央部分２９ａを除く両外
側部が除去された状態で中間絶縁層２５に覆われてい
る。そのため、ソース領域２４側で酸化膜１７と基板１
１との界面に侵入した水素は、エッチングストッパ層２
９ａによって封じ込められることはなく、この水素の封
じ込めによる電気特性のばらつきを効果的に防止するこ
とができる。
【００６２】また、エッチングストッパ層２９による酸
化膜１７と基板１１との界面への水素の侵入を防止する
対策として、ゲート酸化膜１７を予め酸化窒素ガスを含
む雰囲気下で、熱処理を施すことができる。図１４は、
その熱処理手順の工程を示す図１０と同様な図面であ
る。基板１１に形成された素子分離領域１５により区画
された活性領域１６上にゲート酸化膜１７を形成した
後、ゲート酸化膜１７に、図１４（ａ）に示されている
ように、基板１１のゲート酸化膜１７にをＮＯあるいは
ＮＯ2 のような酸化窒素ガス雰囲気下で熱処理を施す。
この熱処理後、図１４（ｂ）に示されているように、ワ
ード線１２が形成され、以下、サイドウオール部２２お
よびエッチングストッパ層２９が、順次形成される。
化膜１７と基板１１との界面への水素の侵入を防止する
対策として、ゲート酸化膜１７を予め酸化窒素ガスを含
む雰囲気下で、熱処理を施すことができる。図１４は、
その熱処理手順の工程を示す図１０と同様な図面であ
る。基板１１に形成された素子分離領域１５により区画
された活性領域１６上にゲート酸化膜１７を形成した
後、ゲート酸化膜１７に、図１４（ａ）に示されている
ように、基板１１のゲート酸化膜１７にをＮＯあるいは
ＮＯ2 のような酸化窒素ガス雰囲気下で熱処理を施す。
この熱処理後、図１４（ｂ）に示されているように、ワ
ード線１２が形成され、以下、サイドウオール部２２お
よびエッチングストッパ層２９が、順次形成される。
【００６３】ゲート酸化膜１７への酸化窒素ガス下での
熱処理により、窒素が基板１１とゲート酸化膜１７との
界面に偏析し、この窒素が基板１１のシリコンの結合子
を終端する。そのため、シリコン窒化膜からなるエッチ
ングストッパ層２９の形成時にシリコンと水素との結合
が阻止されることから、ゲート酸化膜１７と基板１１と
の界面への水素の侵入を防止することができ、これによ
り水素の侵入による電気特性のばらつきを防止すること
ができる。
熱処理により、窒素が基板１１とゲート酸化膜１７との
界面に偏析し、この窒素が基板１１のシリコンの結合子
を終端する。そのため、シリコン窒化膜からなるエッチ
ングストッパ層２９の形成時にシリコンと水素との結合
が阻止されることから、ゲート酸化膜１７と基板１１と
の界面への水素の侵入を防止することができ、これによ
り水素の侵入による電気特性のばらつきを防止すること
ができる。
【００６４】先に述べたところでは、ワード線１２の制
御ゲート２０の上面を覆う絶縁膜２１およびサイドウオ
ール部２２でワード線１２を覆い、さらに、これら絶縁
膜２１および２２を覆うエッチングストッパ層２９を形
成した例について説明したが、絶縁膜２１およびサイド
ウオール部２２をエッチングストッパ層２９の材料であ
るシリコン窒化膜で形成することにより、エッチングス
トッパ層２９の形成工程を不要にすることができ、製造
工程の簡素化を図ることができる。
御ゲート２０の上面を覆う絶縁膜２１およびサイドウオ
ール部２２でワード線１２を覆い、さらに、これら絶縁
膜２１および２２を覆うエッチングストッパ層２９を形
成した例について説明したが、絶縁膜２１およびサイド
ウオール部２２をエッチングストッパ層２９の材料であ
るシリコン窒化膜で形成することにより、エッチングス
トッパ層２９の形成工程を不要にすることができ、製造
工程の簡素化を図ることができる。
【００６５】絶縁膜２１およびサイドウオール部２２を
シリコン窒化膜で形成する例は、エッチングストッパ層
２９による酸化膜１７と基板１１との界面への水素の侵
入を防止する対策として、ゲート酸化膜１７を予め酸化
窒素ガスを含む雰囲気下で、熱処理を施す工程と組み合
わせることが、電気特性のばらつきを防止し、製造工程
の簡素化を図る上で、極めて有効である。
シリコン窒化膜で形成する例は、エッチングストッパ層
２９による酸化膜１７と基板１１との界面への水素の侵
入を防止する対策として、ゲート酸化膜１７を予め酸化
窒素ガスを含む雰囲気下で、熱処理を施す工程と組み合
わせることが、電気特性のばらつきを防止し、製造工程
の簡素化を図る上で、極めて有効である。
【００６６】具体例２では、ワード線１２とソース線１
３との間隔をリソグラフィの許容誤差以下に設定できる
不揮発性半導体メモリの製造方法を示し、具体例３で
は、ワード線１２とドレインコンタクトホール２６との
間隔をリソグラフィの許容誤差以下に設定できる不揮発
性半導体メモリの製造方法を示したが、これらを組み合
わせることができる。
３との間隔をリソグラフィの許容誤差以下に設定できる
不揮発性半導体メモリの製造方法を示し、具体例３で
は、ワード線１２とドレインコンタクトホール２６との
間隔をリソグラフィの許容誤差以下に設定できる不揮発
性半導体メモリの製造方法を示したが、これらを組み合
わせることができる。
【００６７】〈具体例４〉この組合せ例の製造工程を図
１５に沿って説明する。図１５（ａ）には、基板１１上
に互いに間隔をおいて形成された複数のワード線１２が
示されている。各ワード線１２は、前記した例における
と同様、基板１１上のゲート酸化膜１７（図面の簡素化
のために省略されている。）、浮遊ゲート１８、ゲート
間絶縁膜１９、制御ゲート２０および絶縁膜２１からな
る積層構造を有する。
１５に沿って説明する。図１５（ａ）には、基板１１上
に互いに間隔をおいて形成された複数のワード線１２が
示されている。各ワード線１２は、前記した例における
と同様、基板１１上のゲート酸化膜１７（図面の簡素化
のために省略されている。）、浮遊ゲート１８、ゲート
間絶縁膜１９、制御ゲート２０および絶縁膜２１からな
る積層構造を有する。
【００６８】このワード線１２を形成するに先立ち、図
３（ａ）に示したように、基板１１に素子分離領域１５
で区画された相互に交差することのない活性領域１６が
形成され、図３（ｂ）に示したように、活性領域１６を
横切って図１５（ａ）に示した複数のワード線１２が形
成される。
３（ａ）に示したように、基板１１に素子分離領域１５
で区画された相互に交差することのない活性領域１６が
形成され、図３（ｂ）に示したように、活性領域１６を
横切って図１５（ａ）に示した複数のワード線１２が形
成される。
【００６９】図１５に示す例では、ワード線１２の制御
ゲート２０上の絶縁膜２１は、素子分離領域１５を構成
するシリコン酸化膜と同質のシリコン酸化膜からなる下
層部分２１ａと、素子分離領域１５よりも高い耐エッチ
ング特性を示す例えばシリコン窒化膜からなる上層部２
１ｂとを備える２層構造を呈する。
ゲート２０上の絶縁膜２１は、素子分離領域１５を構成
するシリコン酸化膜と同質のシリコン酸化膜からなる下
層部分２１ａと、素子分離領域１５よりも高い耐エッチ
ング特性を示す例えばシリコン窒化膜からなる上層部２
１ｂとを備える２層構造を呈する。
【００７０】相互に間隔をおいて形成されたワード線１
２に関連して、図１５（ｂ）に示されるように、半導体
基板１１のワード線１２間に位置する領域をその配列方
向に交互に露出させるように、ワード線１２間の領域を
一つおきに保護膜であるレジストパターン２７で覆う。
所定領域をレジストパターン２７で覆った状態で、ワー
ド線１２をマスクとして、図３（ｄ）に示したと同様
に、ワード線１２間でレジストパターン２７から露出す
る素子分離領域１５をエッチングにより除去する。
２に関連して、図１５（ｂ）に示されるように、半導体
基板１１のワード線１２間に位置する領域をその配列方
向に交互に露出させるように、ワード線１２間の領域を
一つおきに保護膜であるレジストパターン２７で覆う。
所定領域をレジストパターン２７で覆った状態で、ワー
ド線１２をマスクとして、図３（ｄ）に示したと同様
に、ワード線１２間でレジストパターン２７から露出す
る素子分離領域１５をエッチングにより除去する。
【００７１】この素子分離領域のエッチングに際し、絶
縁膜２１の上層部分２１ｂが素子分離領域１５よりも高
い耐エッチング特性を示すことから、絶縁膜２１のレジ
ストパターン２７から露出する部分がエッチングを受け
ることはなく、この絶縁膜２１下の制御ゲート２０をエ
ッチングから確実に保護することができる。
縁膜２１の上層部分２１ｂが素子分離領域１５よりも高
い耐エッチング特性を示すことから、絶縁膜２１のレジ
ストパターン２７から露出する部分がエッチングを受け
ることはなく、この絶縁膜２１下の制御ゲート２０をエ
ッチングから確実に保護することができる。
【００７２】絶縁膜２１がエッチングを受けると、その
下方の制御ゲート２０の部分的な露出により、制御ゲー
ト２０がエッチングを受けてその断面積が削減され、こ
の断面の削減によるワード線１２の望ましくない電気抵
抗の増大を招く。また、制御ゲート２０の部分的な露出
は、制御ゲート２０と後述するビット線との短絡を引き
起こす虞がある。
下方の制御ゲート２０の部分的な露出により、制御ゲー
ト２０がエッチングを受けてその断面積が削減され、こ
の断面の削減によるワード線１２の望ましくない電気抵
抗の増大を招く。また、制御ゲート２０の部分的な露出
は、制御ゲート２０と後述するビット線との短絡を引き
起こす虞がある。
【００７３】しかしながら、絶縁膜２１の上層部分２１
ｂに前記したような耐エッチング特性に優れた材質を適
用することにより、ワード線１２の電気抵抗の増大およ
び制御ゲート２０の短絡問題を確実に解決することがで
きる。絶縁膜２１として、シリコン窒化膜のような単層
構造を採用することができる。しかしながら、制御ゲー
ト２０の一般的な材料であるタングステンシリサイドと
密着性の高い絶縁膜２１を得る上で、絶縁膜２１に前記
したような２層構造（２１ａ、２１ｂ）を採用すること
が望ましい。
ｂに前記したような耐エッチング特性に優れた材質を適
用することにより、ワード線１２の電気抵抗の増大およ
び制御ゲート２０の短絡問題を確実に解決することがで
きる。絶縁膜２１として、シリコン窒化膜のような単層
構造を採用することができる。しかしながら、制御ゲー
ト２０の一般的な材料であるタングステンシリサイドと
密着性の高い絶縁膜２１を得る上で、絶縁膜２１に前記
したような２層構造（２１ａ、２１ｂ）を採用すること
が望ましい。
【００７４】エッチングによって部分的に素子分離領域
１５が除去されるが、絶縁膜２１の上層部分２１ｂの保
護作用により、図１５（ｃ）に示されているように、こ
のエッチングによって絶縁膜２１が損傷を受けることは
なく、その下の制御ゲート２０の上面が露出し、あるい
は損傷を受けることはない。素子分離領域１５が部分的
に除去され。これにより形成されたソース線領域１３ａ
（図４（ｄ）参照）に、ワード線１２をマスクとして不
純物をイオン注入し、図４（ｅ）に示したようなソース
領域２４を含むソース線１３を形成する。
１５が除去されるが、絶縁膜２１の上層部分２１ｂの保
護作用により、図１５（ｃ）に示されているように、こ
のエッチングによって絶縁膜２１が損傷を受けることは
なく、その下の制御ゲート２０の上面が露出し、あるい
は損傷を受けることはない。素子分離領域１５が部分的
に除去され。これにより形成されたソース線領域１３ａ
（図４（ｄ）参照）に、ワード線１２をマスクとして不
純物をイオン注入し、図４（ｅ）に示したようなソース
領域２４を含むソース線１３を形成する。
【００７５】次に、図４（ｅ）に示したように、保護膜
であるレジストパターン２７を除去して露出した活性領
域１６のワード線１２間における活性領域１６の部分１
６ａに、不純物を注入してドレイン領域２３を形成す
る。このドレイン領域２３の形成およびソース領域２４
を含むソース線１３の形成のためのイオン注入を同時的
に行うことができ、また逆の順序で行うことができる。
であるレジストパターン２７を除去して露出した活性領
域１６のワード線１２間における活性領域１６の部分１
６ａに、不純物を注入してドレイン領域２３を形成す
る。このドレイン領域２３の形成およびソース領域２４
を含むソース線１３の形成のためのイオン注入を同時的
に行うことができ、また逆の順序で行うことができる。
【００７６】ワード線１２の側部に図１１（ａ）に示し
たと同様な、絶縁材料からなるサイドウオール部２２を
形成し、ワード線１２の上面を覆う絶縁膜２１と共に、
ワード線１２を覆う絶縁膜（２１および２２）を形成す
る。
たと同様な、絶縁材料からなるサイドウオール部２２を
形成し、ワード線１２の上面を覆う絶縁膜２１と共に、
ワード線１２を覆う絶縁膜（２１および２２）を形成す
る。
【００７７】以下、具体例３において説明したとおり、
絶縁膜（２１および２２）を覆うエッチングストッパ層
２９を形成する。さらに、エッチングストッパ層２９を
覆う中間絶縁層２５を形成し、該中間絶縁層２５上に形
成された中間絶縁膜保護用マスク３０を用いるエッチン
グにより、エッチングストッパ層２９を部分的に露出さ
せる。
絶縁膜（２１および２２）を覆うエッチングストッパ層
２９を形成する。さらに、エッチングストッパ層２９を
覆う中間絶縁層２５を形成し、該中間絶縁層２５上に形
成された中間絶縁膜保護用マスク３０を用いるエッチン
グにより、エッチングストッパ層２９を部分的に露出さ
せる。
【００７８】次に 部分的に露出されたエッチングスト
ッパ層２９を除去し、ドレイン領域２３上で部分的にサ
イドウオール部２２を露出させる。ドレイン領域２３上
で部分的に露出された、サイドウオール部２２をドレイ
ン領域２３上に開放するドレインコンタクトホール２６
の壁面の一部として、該ドレインコンタクトホールを経
てドレイン領域２３に接続されるビット線１４が形成さ
れる。これにより、図１および図２で説明したように、
ワード線１２とソース線１３との間隔およびワード線１
２とドレインコンタクトホール２６との間隔をリソグラ
フィの許容誤差以下に設定できる不揮発性半導体メモリ
を比較的容易に形成することができる。
ッパ層２９を除去し、ドレイン領域２３上で部分的にサ
イドウオール部２２を露出させる。ドレイン領域２３上
で部分的に露出された、サイドウオール部２２をドレイ
ン領域２３上に開放するドレインコンタクトホール２６
の壁面の一部として、該ドレインコンタクトホールを経
てドレイン領域２３に接続されるビット線１４が形成さ
れる。これにより、図１および図２で説明したように、
ワード線１２とソース線１３との間隔およびワード線１
２とドレインコンタクトホール２６との間隔をリソグラ
フィの許容誤差以下に設定できる不揮発性半導体メモリ
を比較的容易に形成することができる。
【００７９】図１５に示した２層構造（２１ａ、２１
ｂ）を有する絶縁膜２１が形成された複数のワード線１
２の製造に好適な例を図１６に沿って次に説明する。図
１６（ａ）に示されているように、シリコンからなる半
導体基板１１上に、ゲート酸化膜１７のためのシリコン
酸化膜、浮遊ゲート１８のためのポリシリコン膜、ゲー
ト間絶縁膜１９のためのシリコン酸化膜、制御ゲート２
０のためのタングステンシリサイド膜、下層部分２１ａ
のためのシリコン酸化膜および上層部分２１ｂのための
シリコン窒化膜が、それぞれ一様かつ連続的に積層され
てなる積層体が形成される。
ｂ）を有する絶縁膜２１が形成された複数のワード線１
２の製造に好適な例を図１６に沿って次に説明する。図
１６（ａ）に示されているように、シリコンからなる半
導体基板１１上に、ゲート酸化膜１７のためのシリコン
酸化膜、浮遊ゲート１８のためのポリシリコン膜、ゲー
ト間絶縁膜１９のためのシリコン酸化膜、制御ゲート２
０のためのタングステンシリサイド膜、下層部分２１ａ
のためのシリコン酸化膜および上層部分２１ｂのための
シリコン窒化膜が、それぞれ一様かつ連続的に積層され
てなる積層体が形成される。
【００８０】前記積層体の上面には、ワード線１２を規
定するための帯状の複数のレジストパターン３１＊が相
互に間隔をおいて形成される。このレジストパターン３
１＊を」マスクとして、エッチングにより、図１６
（ｂ）に示されているように、浮遊ゲート１８のための
ポリシリコン膜より上層部分が選択的に削除される。そ
の後、図１６（ｃ）に示されているように、レジストパ
ターン３１＊が除去される。
定するための帯状の複数のレジストパターン３１＊が相
互に間隔をおいて形成される。このレジストパターン３
１＊を」マスクとして、エッチングにより、図１６
（ｂ）に示されているように、浮遊ゲート１８のための
ポリシリコン膜より上層部分が選択的に削除される。そ
の後、図１６（ｃ）に示されているように、レジストパ
ターン３１＊が除去される。
【００８１】レジストパターン３１＊の除去後、絶縁膜
２１をマスクとして、浮遊ゲート１８のためのポリシリ
コン層が図１６（ｄ）に示されているように、選択的に
エッチングを受ける。このポリシリコン層の選択エッチ
ングに際し、炭素が含まれていない例えば塩素ガスやＨ
Ｂｒガスのようなエッチングガスを使用することが望ま
しい。ポリシリコンのエッチングについて、カーボンが
含まれないわゆるカーボンフリーのエッチング状況下で
は、浮遊ゲート１８下のゲート酸化膜１７に対するエッ
チング選択比が格段に向上することから、ゲート酸化膜
１７に大きな損傷を与えることなく、適正に浮遊ゲート
１８のためのポリシリコン層を選択的に除去することが
できる。
２１をマスクとして、浮遊ゲート１８のためのポリシリ
コン層が図１６（ｄ）に示されているように、選択的に
エッチングを受ける。このポリシリコン層の選択エッチ
ングに際し、炭素が含まれていない例えば塩素ガスやＨ
Ｂｒガスのようなエッチングガスを使用することが望ま
しい。ポリシリコンのエッチングについて、カーボンが
含まれないわゆるカーボンフリーのエッチング状況下で
は、浮遊ゲート１８下のゲート酸化膜１７に対するエッ
チング選択比が格段に向上することから、ゲート酸化膜
１７に大きな損傷を与えることなく、適正に浮遊ゲート
１８のためのポリシリコン層を選択的に除去することが
できる。
【００８２】従って、ワード線１２の形成のためのエッ
チングに、炭素を含まないエッチングガスを使用するこ
とにより、ゲート酸化膜１７の損傷を防止し、その薄膜
化を防止することができることから、ゲート酸化膜１７
のための酸化シリコン層の厚さ寸法にエッチングによる
損失分を見込む必要はなく、ゲート酸化膜１７の薄膜化
を図ることが可能となる。
チングに、炭素を含まないエッチングガスを使用するこ
とにより、ゲート酸化膜１７の損傷を防止し、その薄膜
化を防止することができることから、ゲート酸化膜１７
のための酸化シリコン層の厚さ寸法にエッチングによる
損失分を見込む必要はなく、ゲート酸化膜１７の薄膜化
を図ることが可能となる。
【００８３】〈具体例５〉図１７は、本発明を多層ビッ
ト配線構造を有する副ビット線方式のメモリの製造に適
用した図１０および図１１と同様な製造工程図である。
図１７に示すメモリでは、図中左方の２本のワード線１
２が副ビットによって接続されるメモリセル３２として
示されており、図中右方の２本のワード線１２が各副ビ
ットを選択するための選択トランジスタ３３として示さ
れており、両選択トランジスタ３３間に引かれた符号３
４で示す軸を中心に左右対称に形成されている。
ト配線構造を有する副ビット線方式のメモリの製造に適
用した図１０および図１１と同様な製造工程図である。
図１７に示すメモリでは、図中左方の２本のワード線１
２が副ビットによって接続されるメモリセル３２として
示されており、図中右方の２本のワード線１２が各副ビ
ットを選択するための選択トランジスタ３３として示さ
れており、両選択トランジスタ３３間に引かれた符号３
４で示す軸を中心に左右対称に形成されている。
【００８４】図１７（ａ）に示されているように、具体
例３で説明したと同様に、ワード線１２の形成後、各ワ
ード線１２に関連してドレイン領域２３およびソース領
域２４を形成し、その後、各ワード線１２の絶縁膜２１
およびサイドウオール部２２からなる絶縁膜（絶縁膜２
１および２２）を覆って、エッチングストッパ層２９が
形成される。その後、エッチングストッパ層２９を埋め
込むように、中間絶縁層２５が形成され、サブビット用
マスクであるレジストパターン２７が形成される。
例３で説明したと同様に、ワード線１２の形成後、各ワ
ード線１２に関連してドレイン領域２３およびソース領
域２４を形成し、その後、各ワード線１２の絶縁膜２１
およびサイドウオール部２２からなる絶縁膜（絶縁膜２
１および２２）を覆って、エッチングストッパ層２９が
形成される。その後、エッチングストッパ層２９を埋め
込むように、中間絶縁層２５が形成され、サブビット用
マスクであるレジストパターン２７が形成される。
【００８５】レジストパターン２７を用いて、メモリセ
ル３２のために、副ビット線用ドレインコンタクトホー
ル２６＊が形成される。図１７（ｂ）に示されているよ
うに、レジストパターン２７が除去され、またドレイン
コンタクトホール２６＊に露出するエッチングストッパ
層２９の一部が除去され、メモリセル３２のドレイン領
域２３上にあるサイドウオール部２２が露出される。こ
の露出するサイドウオール部２２をドレインコンタクト
ホール２６＊の壁面の一部として、前記したと同様なス
パッタ法により、例えばアルミニゥムのような金属材料
から成るサブビット線１４＊が形成される。
ル３２のために、副ビット線用ドレインコンタクトホー
ル２６＊が形成される。図１７（ｂ）に示されているよ
うに、レジストパターン２７が除去され、またドレイン
コンタクトホール２６＊に露出するエッチングストッパ
層２９の一部が除去され、メモリセル３２のドレイン領
域２３上にあるサイドウオール部２２が露出される。こ
の露出するサイドウオール部２２をドレインコンタクト
ホール２６＊の壁面の一部として、前記したと同様なス
パッタ法により、例えばアルミニゥムのような金属材料
から成るサブビット線１４＊が形成される。
【００８６】さらに、図１７（ｃ）に示されているよう
に、サブビット線１４＊を含む基板１１上の全体を覆う
中間絶縁層２５＊が形成され、図示しないが選択トラン
ジスタ用マスクを用いたエッチングにより、選択トラン
ジスタ３３のドレイン領域２３に開放するドレインコン
タクトホール２６が形成される。ドレインコンタクトホ
ール２６に露出するエッチングストッパ層２９の一部
が、図１７（ｃ）に示すように、エッチングにより除去
されて、その下層であるサイドウオール部２２がドレイ
ン領域２３上に露出する。この露出するサイドウオール
部２２をドレインコンタクトホール２６の壁面の一部と
して、図１７（ｄ）に示されているように、前記したと
同様なスパッタ法により、例えばアルミニゥムのような
金属材料から成るビット線１４が形成される。
に、サブビット線１４＊を含む基板１１上の全体を覆う
中間絶縁層２５＊が形成され、図示しないが選択トラン
ジスタ用マスクを用いたエッチングにより、選択トラン
ジスタ３３のドレイン領域２３に開放するドレインコン
タクトホール２６が形成される。ドレインコンタクトホ
ール２６に露出するエッチングストッパ層２９の一部
が、図１７（ｃ）に示すように、エッチングにより除去
されて、その下層であるサイドウオール部２２がドレイ
ン領域２３上に露出する。この露出するサイドウオール
部２２をドレインコンタクトホール２６の壁面の一部と
して、図１７（ｄ）に示されているように、前記したと
同様なスパッタ法により、例えばアルミニゥムのような
金属材料から成るビット線１４が形成される。
【００８７】図１７に示したように、多層ビット線構造
を有する副ビット線方式で各層のビット線の形成のため
のドレインコンタクトホールの壁面の一部として、前記
エッチングストッパ層２９から露出するそれぞれ異なる
前記サイドウオール部分２２、２２を利用することがで
きる。このように、副ビット線方式のメモリに本発明の
製造方法を適用することにより、ワード線１２と副ビッ
ト線用ドレインコンタクトホール２６＊との間隔をリソ
グラフィの許容誤差以下に設定し、かつ副ビット線を選
択するための選択トランジスタ３３のワード線１２とそ
のビット線用ドレインコンタクトホール２６との間隔を
リソグラフィの許容誤差以下に設定することができ、コ
ンパクト化の上で、極めて有利である。
を有する副ビット線方式で各層のビット線の形成のため
のドレインコンタクトホールの壁面の一部として、前記
エッチングストッパ層２９から露出するそれぞれ異なる
前記サイドウオール部分２２、２２を利用することがで
きる。このように、副ビット線方式のメモリに本発明の
製造方法を適用することにより、ワード線１２と副ビッ
ト線用ドレインコンタクトホール２６＊との間隔をリソ
グラフィの許容誤差以下に設定し、かつ副ビット線を選
択するための選択トランジスタ３３のワード線１２とそ
のビット線用ドレインコンタクトホール２６との間隔を
リソグラフィの許容誤差以下に設定することができ、コ
ンパクト化の上で、極めて有利である。
【００８８】図１８は、不揮発性半導体メモリ１０の周
辺素子である例えばＸ−Ｙデコーダのトランジスタの製
造に適用した例を示す断面図である。図１８（ａ）に示
されているように、基板１１上の図示しないメモリ素子
（１２、３２）の形成におけると同時的に、基板１１上
のトランジスタ３４の制御ゲート２０上の絶縁膜２１お
よびサイドウオール部２２を覆うエッチングストッパ層
２９が形成される。
辺素子である例えばＸ−Ｙデコーダのトランジスタの製
造に適用した例を示す断面図である。図１８（ａ）に示
されているように、基板１１上の図示しないメモリ素子
（１２、３２）の形成におけると同時的に、基板１１上
のトランジスタ３４の制御ゲート２０上の絶縁膜２１お
よびサイドウオール部２２を覆うエッチングストッパ層
２９が形成される。
【００８９】続いて、エッチングストッパ層２９を埋め
込む中間絶縁層２５が形成され、中間絶縁層２５上に
は、レジストパターン２７が形成され、このレジストパ
ターン２７を用いたエッチングにより、図１８（ｂ）に
示されているように、中間絶縁層２５にドレイン領域２
３に開放するドレインコンタクトホール２６が形成され
る。また、ドレインコンタクトホール２６に露出するエ
ッチングストッパ層２９の露出部分が除去され、その下
層であるサイドウオール部２２が露出する。このサイド
ウオール部２２をドレインコンタクトホール２６の壁面
の一部として、図示しない例えばアルミニゥムのような
金属材料により、ドレイン領域２３に接続される配線部
が形成される。
込む中間絶縁層２５が形成され、中間絶縁層２５上に
は、レジストパターン２７が形成され、このレジストパ
ターン２７を用いたエッチングにより、図１８（ｂ）に
示されているように、中間絶縁層２５にドレイン領域２
３に開放するドレインコンタクトホール２６が形成され
る。また、ドレインコンタクトホール２６に露出するエ
ッチングストッパ層２９の露出部分が除去され、その下
層であるサイドウオール部２２が露出する。このサイド
ウオール部２２をドレインコンタクトホール２６の壁面
の一部として、図示しない例えばアルミニゥムのような
金属材料により、ドレイン領域２３に接続される配線部
が形成される。
【００９０】このように、Ｘ−Ｙデコーダのような周辺
回路の製造に本発明を適用することにより、メモリチッ
プの縮小化をも図ることが可能となる。
回路の製造に本発明を適用することにより、メモリチッ
プの縮小化をも図ることが可能となる。
【００９１】
【発明の効果】本発明に係る不揮発性半導体メモリによ
れば、前記したように、ワード線間に該ワード線をマス
クの一部として自己整合的にソース線またはドレインコ
ンタクトホールを形成することにより、ソース線とワー
ド線との間隔または該ワード線とドレインコンタクトホ
ールとの間隔をリソグラフィの許容誤差よりも小さくす
ることができることから、従来に比較してよりコンパク
ト化を図ることが可能となる。
れば、前記したように、ワード線間に該ワード線をマス
クの一部として自己整合的にソース線またはドレインコ
ンタクトホールを形成することにより、ソース線とワー
ド線との間隔または該ワード線とドレインコンタクトホ
ールとの間隔をリソグラフィの許容誤差よりも小さくす
ることができることから、従来に比較してよりコンパク
ト化を図ることが可能となる。
【００９２】また、本発明に係る不揮発性半導体メモリ
の製造方法によれば、前記したように、ワード線による
自己整合作用により、ソース線とワード線との間隔また
は該ワード線とドレインコンタクトホールとの間隔がリ
ソグラフィの許容誤差よりも小さい不揮発性半導体メモ
リを比較的容易に形成することができる。
の製造方法によれば、前記したように、ワード線による
自己整合作用により、ソース線とワード線との間隔また
は該ワード線とドレインコンタクトホールとの間隔がリ
ソグラフィの許容誤差よりも小さい不揮発性半導体メモ
リを比較的容易に形成することができる。
【図１】本発明に係る不揮発性半導体メモリを部分的に
示す平面図である。
示す平面図である。
【図２】図１に示された線II−IIに沿って得られた断面
図である。
図である。
【図３】本発明に係る不揮発性半導体メモリの製造方法
を示す工程図（その１）である。
を示す工程図（その１）である。
【図４】本発明に係る不揮発性半導体メモリの製造方法
を示す工程図（その２）である。
を示す工程図（その２）である。
【図５】図３（ｃ）に示された線Va−Va、Vb−Vbに沿っ
て得られた断面図である。
て得られた断面図である。
【図６】図３（ｃ）に示された線VI−VIに沿って得られ
た断面図である。
た断面図である。
【図７】図４（ｄ）に示された線VII-VII に沿って得ら
れた断面図である。
れた断面図である。
【図８】図４（ｅ）に示された線VIII−VIIIに沿って得
られた断面図である。
られた断面図である。
【図９】本発明に係る不揮発性半導体メモリの他の製造
方法を示す工程図である。
方法を示す工程図である。
【図１０】図９（ｂ）に示された線Xa−Xa、Xb−Xbに沿
って得られた断面図である。
って得られた断面図である。
【図１１】図９（ｂ）に示された線XIa-XIa 、XIb-XIb
、XIc-XIc に沿って得られた断面図である。
、XIc-XIc に沿って得られた断面図である。
【図１２】図９（ｄ）に示された線XII-XII に沿って得
られた断面図である。
られた断面図である。
【図１３】本発明に係る不揮発性半導体メモリのさらに
他の製造方法を示す図１１と同様な図面である。
他の製造方法を示す図１１と同様な図面である。
【図１４】本発明に係る不揮発性半導体メモリのさらに
他の製造方法を示す図１０と同様な図面である。
他の製造方法を示す図１０と同様な図面である。
【図１５】本発明に係る不揮発性半導体メモリのさらに
他の製造方法を示す図１１と同様な図面である。
他の製造方法を示す図１１と同様な図面である。
【図１６】本発明に係るワード線の形成工程を示す製造
工程図である。
工程図である。
【図１７】本発明に係る製造方法の副ビット線方式のメ
モリへの適用例を示す図１０および図１１と同様な図面
である。
モリへの適用例を示す図１０および図１１と同様な図面
である。
【図１８】本発明に係る製造方法のメモリ周辺素子への
適用例を示す図１１と同様な図面である。
適用例を示す図１１と同様な図面である。
１０ 不揮発性半導体メモリ １１ 基板 １２ ワード線 １３ ソース線 １４ ビット線 １５ 素子分離領域 １６ 活性領域 １７ ゲート酸化膜 １８ 浮遊ゲート １９ ゲート間絶縁膜 ２０ 制御ゲート ２１ 絶縁膜 ２２ サイドウオール部 ２３ ドレイン領域 ２４ ソース領域 ２５、２５＊ 中間絶縁層 ２６、２６＊ ドレインコンタクトホール ２７ レジストパターン ２８ 立ち上がり傾斜部 ２９ エッチングストッパ層 ３０ レジストマスク
Claims (18)
- 【請求項１】 マトリクス状に配置される各メモリの浮
遊ゲートおよび該浮遊ゲートを覆って伸長する制御ゲー
トが絶縁膜を介して積層されて構成され、それぞれが互
いに間隔をおく少なくとも一対のワード線と、該ワード
線間に該ワード線をマスクとしてリソグラフィを利用し
て自己整合的に形成され、前記メモリのソース領域に接
続されたソース線とを含む不揮発性半導体メモリであっ
て、前記ソース線と該ソース線の両側の前記一対のワー
ド線との間隔がそれぞれ前記リソグラフィの許容誤差よ
りも小さいことを特徴とする不揮発性半導体メモリ。 - 【請求項２】 マトリクス状に配置される各メモリの浮
遊ゲートおよび該浮遊ゲートを覆って伸長する制御ゲー
トが絶縁膜を介して積層されて構成され、それぞれが互
いに間隔をおく少なくとも一対のワード線と、該ワード
線間に該ワード線をマスクの一部としてリソグラフィを
利用して自己整合的に形成され前記メモリのドレイン領
域に開放するドレインコンタクトホールを経て、対応す
る前記各ドレイン領域に接続されたビット線とを含む不
揮発性半導体メモリであって、前記ワード線と前記ドレ
インコンタクトホールとの間隔がそれぞれ前記リソグラ
フィの許容誤差よりも小さいことを特徴とする不揮発性
半導体メモリ。 - 【請求項３】 半導体基板上にマトリクス状に配置され
る各メモリの浮遊ゲートおよび該浮遊ゲートを覆って伸
長する制御ゲートが絶縁膜を介して積層されて構成さ
れ、それぞれが互いに間隔をおく少なくとも一対のワー
ド線と、該ワード線間に形成され、前記メモリのソース
領域に接続されたソース線とを含む不揮発性半導体メモ
リの製造方法であって、 前記半導体基板に素子分離領域で区画された活性領域を
横切る少なくとも一対のワード線を形成すること、前記
半導体基板の前記一対のワード線の両外側における領域
を保護膜で覆った状態で前記一対のワード線をマスクと
して、該ワード線間の素子分離領域をエッチングにより
除去すること、 エッチングを受けた当該領域に前記ワード線をマスクと
して不純物をイオン注入してソース領域を含むソース線
を形成することを含む不揮発性半導体メモリの製造方
法。 - 【請求項４】 前記ワード線間の素子分離領域の除去の
ためのエッチングで、前記ソース領域となる部分が前記
ワード線へ向けての立ち上がり傾斜を与えられることを
特徴とする請求項３記載の不揮発性半導体メモリの製造
方法。 - 【請求項５】 半導体基板上にマトリクス状に配置され
る各メモリの浮遊ゲートおよび該浮遊ゲートを覆って伸
長する制御ゲートが絶縁膜を介して積層されて構成さ
れ、それぞれが互いに間隔をおく少なくとも一対のワー
ド線と、該ワード線間で前記メモリのドレイン領域に開
放するドレインコンタクトホールを経て、対応する前記
各ドレイン領域に接続されたビット線とを含む不揮発性
半導体メモリの製造方法であって、 前記半導体基板に素子分離領域で区画された活性領域を
横切る少なくとも一対のワード線を形成すること、 前記一対のワード線間および該ワード線の外側に不純物
を注入してドレイン領域およびソース領域をそれぞれ形
成すること、 前記ワード線の側部に絶縁材料からなるサイドウオール
部を形成して前記ワード線の上面を覆う絶縁層と共に前
記ワード線を覆う絶縁膜を形成すること、 前記絶縁膜を覆うエッチングストッパ層を形成するこ
と、 前記エッチングストッパ層を覆う中間絶縁層を形成し、
該中間絶縁層上に形成される中間絶縁層保護用マスクを
用いるエッチングにより、前記エッチングストッパ層を
部分的に露出させること、 部分的に露出された前記エッチングストッパ層を除去
し、ドレイン領域上で部分的に前記サイドウオール部を
露出させること、 前記ワード線の前記ドレイン領域上で部分的に露出され
た前記サイドウオール部を前記ドレイン領域上に開放す
るドレインコンタクトホールの壁面の一部として該ドレ
インコンタクトホールを経て前記ドレイン領域に接続さ
れるビット線を形成することとを含む、不揮発性半導体
メモリの製造方法。 - 【請求項６】 半導体基板上にマトリクス状に配置され
る各メモリの浮遊ゲートおよび該浮遊ゲートを覆って伸
長する制御ゲートが絶縁膜を介して積層されて構成さ
れ、それぞれが互いに間隔をおく少なくとも一対のワー
ド線と、該ワード線間で前記メモリのドレイン領域に開
放するドレインコンタクトホールを経て、対応する前記
各ドレイン領域に接続されたビット線とを含む不揮発性
半導体メモリの製造方法であって、 前記半導体基板に素子分離領域で区画された活性領域を
横切る少なくとも一対のワード線を形成すること、 前記一対のワード線間および該ワード線の外側に不純物
を注入してドレイン領域およびソース領域をそれぞれ形
成すること、 前記ワード線の側部を覆うサイドウオール部を備え前記
ワード線を覆う絶縁膜からなるエッチングストッパ層を
形成すること、 前記エッチングストッパ層を覆う中間絶縁層を形成し、
該中間絶縁層上に形成される中間絶縁層保護用マスクを
用いるエッチングにより、前記エッチングストッパ層の
前記サイドウオール部をドレイン領域上で部分的に露出
させること、 前記ワード線の前記ドレイン領域上で部分的に露出され
た前記サイドウオール部を前記ドレイン領域上に開放す
るドレインコンタクトホールの壁面の一部として、該ド
レインコンタクトホールを経て前記ドレイン領域に接続
されるビット線を形成することとを含む、不揮発性半導
体メモリの製造方法。 - 【請求項７】 前記エッチングストッパ層は、絶縁材料
から成る請求項５記載の不揮発性半導体メモリの製造方
法。 - 【請求項８】 前記エッチングストッパ層の絶縁材料
は、シリコン窒化膜である請求項７記載の不揮発性半導
体メモリの製造方法。 - 【請求項９】 前記エッチングストッパ層は、前記中間
絶縁層の形成に先立って、前記ドレイン領域側を除く部
分が除去されることを特徴とする請求項８記載の不揮発
性半導体メモリの製造方法。 - 【請求項１０】 前記半導体基板と前記浮遊ゲートとの
間に形成される酸化ゲート膜を予め酸化窒素ガスを含む
雰囲気下で熱処理を施すことを特徴とする請求項８記載
の不揮発性半導体メモリの製造方法。 - 【請求項１１】 前記エッチングストッパ層は、導電材
料を堆積させて形成されることを特徴とする請求項９記
載の不揮発性半導体メモリの製造方法。 - 【請求項１２】 前記導電材料は、ポリシリコン、タン
グステンシリサイドまたはタングステンのいずれか１つ
であることを特徴とする請求項１１記載の不揮発性半導
体メモリの製造方法。 - 【請求項１３】 前記半導体メモリは、多層ビット配線
構造を有し各層のビット線の形成のためのドレインコン
タクトホールの壁面の一部として、前記エッチングスト
ッパ層から露出するそれぞれ異なる前記サイドウオール
部分を利用することを特徴とする請求項５記載の、不揮
発性半導体メモリの製造方法。 - 【請求項１４】 前記半導体メモリは、前記サイドウオ
ール部と同時的に形成される前記したと同様なサイドウ
オール部および前記エッチングストッパ層を有する周辺
回路素子を備え、該周辺素子回路の配線ためのドレイン
コンタクトホールの壁面の一部として、前記周辺回路素
子の前記サイドウオール部を利用することを特徴とす
る、請求項５記載の、不揮発性半導体メモリの製造方
法。 - 【請求項１５】 半導体基板上にマトリクス状に配置さ
れる各メモリの浮遊ゲートおよび該浮遊ゲートを覆って
伸長する制御ゲートおよび絶縁膜が積層されて構成さ
れ、それぞれが互いに間隔をおく多数のワード線と、該
ワード線間に形成され、前記メモリのソース領域に接続
されたソース線と、前記メモリのドレイン領域に接続さ
れ前記ワード線と交差して配置されるビット線とを含む
不揮発性半導体メモリの製造方法であって、 前記半導体基板に素子分離領域で区画された活性領域を
横切る複数のワード線を形成すること、 前記半導体基板の前記ワード線間に位置する領域をその
配列方向に交互に露出させるように、前記ワード線間の
領域を一つおきに保護膜で覆った状態で、前記ワード線
をマスクとして、該ワード線間で前記保護膜から露出す
る素子分離領域をエッチングにより除去すること、 エッチングを受けた当該領域に前記ワード線をマスクと
して不純物をイオン注入してソース領域を含むソース線
を形成すること、 前記保護膜を除去して露出した前記半導体基板の前記ワ
ード線間に不純物を注入してドレイン領域を形成するこ
と、 前記ワード線の側部に絶縁材料からなるサイドウオール
部を形成して前記ワード線の上面を覆う前記絶縁層と共
に前記ワード線を覆う絶縁膜を形成すること、 前記絶縁膜を覆うエッチングストッパ層を形成するこ
と、 前記エッチングストッパ層を覆う中間絶縁層を形成し、
該中間絶縁層上に形成された中間絶縁層保護用マスクを
用いるエッチングにより、前記エッチングストッパ層を
部分的に露出させること、 部分的に露出されたエッチングストッパ層を除去し、ド
レイン領域上で部分的に前記サイドウオール部を露出さ
せること、 前記ワード線の前記ドレイン領域上で部分的に露出され
た前記サイドウオール部を前記ドレイン領域上に開放す
るドレインコンタクトホールの壁面の一部として該ドレ
インコンタクトホールを経て前記ドレイン領域に接続さ
れるビット線を形成することとを含む、不揮発性半導体
メモリの製造方法。 - 【請求項１６】 前記ワード線の前記絶縁層は前記素子
分離領域のエッチングに際し前記素子分離領域よりも高
い耐エッチング特性を示す上層部分を有する請求項１５
記載の、不揮発性半導体メモリの製造方法。 - 【請求項１７】 前記ワード線の形成のために、前記半
導体基板上にゲート酸化膜層、浮遊ゲート層、ゲート間
絶縁膜層、制御ゲート膜層および絶縁膜層からなる積層
体を形成すること、レジストパターンを用いたエッチン
グにより、該積層体の前記ポリシリコン層上の前記ゲー
ト間絶縁膜層、前記制御ゲート膜層および前記絶縁膜層
を選択的に除去すること、前記レジストパターンの除去
後、前記積層体の前記絶縁膜層の残存部分をマスクとし
て、前記浮遊ゲート層をエッチングにより選択的に除去
することを含む、請求項１６記載の不揮発性半導体メモ
リの製造方法。 - 【請求項１８】 前記浮遊ゲート層は、ポリシリコンか
らなり、前記ゲート酸化膜層はシリコン酸化膜からな
り、前記浮遊ゲート層のエッチングは炭素成分を含まな
いエッチングガスを使用することを特徴とする、請求項
１７記載の不揮発性半導体メモリの製造方法。
Priority Applications (7)
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|---|---|---|---|
| JP25379796A JP3548834B2 (ja) | 1996-09-04 | 1996-09-04 | 不揮発性半導体メモリの製造方法 |
| DE19708031A DE19708031B4 (de) | 1996-09-04 | 1997-02-27 | Nichtflüchtiger Halbleiterspeicher und Verfahren zu dessen Herstellung |
| US08/805,679 US5966602A (en) | 1996-09-04 | 1997-02-27 | Nonvolatile semiconductor memory and fabricating method thereof |
| TW086102614A TW337034B (en) | 1996-09-04 | 1997-03-04 | Non-volatile semiconductor memory and the manufacturing method |
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| KR1019970037032A KR100335972B1 (ko) | 1996-09-04 | 1997-08-01 | 불휘발성 반도체 메모리의 제조방법 |
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
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| KR (1) | KR100335972B1 (ja) |
| CN (1) | CN1134054C (ja) |
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| FR (1) | FR2753004B1 (ja) |
| TW (1) | TW337034B (ja) |
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