JP2982580B2 - 不揮発性半導体装置の製造方法 - Google Patents
不揮発性半導体装置の製造方法Info
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
方法に関し、特に、不揮発性の半導体記憶装置の製造方
法に関する。
憶装置の電源を切った際にも書き込まれたデータが消滅
しない記憶装置であり、従来から種々の研究開発が進め
られている。
OM(Erasable Programable ReadOnly Memory)やフラ
ッシュメモリ等は、微細化に有利なメモリセル構造を有
しているので、デバイスの高集積化に適している。メモ
リセル微細化の手段として、ゲート配線層をマスクとし
て自己整合的にソース拡散層を形成する技術が特公昭6
3−41224号公報に記載されている。図18は、こ
の公報記載の半導体記憶回路装置(セルフアラインソー
ス構造を持つ半導体記憶装置)の製造方法によって製造
された記憶装置の平面略図である。また、図19〜図2
4は、図18の半導体記憶装置の製造における主要製造
工程段階を順次に示す断面図であり、各図において(A
1)〜(A6)、(B1)〜(B6)及び(C1)〜
(C6)は夫々、図18のA−A’、B−B’及びC−
C’断面を示している。
板1上に素子分離法を用いて厚さ3000〜8000オ
ングストローム程度のフィールド酸化膜2を形成する。
次に、厚さ100〜200オングストローム程度の熱酸
化膜からなる第1ゲート絶縁膜4を形成した後に、化学
気相成長法(CVD法)により、厚さ1000〜300
0オングストローム程度の多結晶シリコン層3を形成す
る。次いで、この多結晶シリコン層をパターニングして
フローティングゲート3を形成することで、図20に示
す構造を得る。
100〜300オングストローム程度の熱酸化シリコン
膜又は酸化シリコン膜−窒化シリコン膜−酸化シリコン
膜の3層構造のONO膜からなる第2ゲート絶縁膜6を
形成する。次に、CVD法により厚さ2000〜400
0オングストローム程度の多結晶シリコン層5を形成
し、次いで、公知の異方性エッチング技術を用いて、多
結晶シリコン層をコントロールゲート5としてパターニ
ングすると共に、第2ゲート絶縁膜6及びフローティン
グゲート4をパターニングして、図21に示す構造を得
る。
ジスト7及びコントロールゲート5をマスクとしてフィ
ールド酸化膜2の異方性エッチングを行い、図22に示
す構造を得る。引続き、イオン注入法を用いて、ソース
形成領域にN型不純物イオン、例えばリン(P)イオン
を注入する。次いで、レジスト7を除去した後に、イオ
ン注入法等によりドレイン及びソース形成領域にN型不
純物イオン、例えばヒ素(As)イオンを導入し、N型
不純物拡散層領域(ソース)8a及びN型不純物層領域
(ドレイン)8bを形成することで、図23に示す構造
を得る。
を含む酸化シリコン膜からなる層間膜11を堆積した後
に、公知のフォトリソグラフィ技術を用いてコンタクト
孔10を形成し、全体を覆ってアルミ配線層9を堆積し
これをパターニングして、最終的に図24に示す構造を
得る。
て、ソース消去型フラッシュメモリの製造に採用され
る。この方法により製造されたメモリセルでは、ソース
拡散層をゲート配線層と自己整合的に形成することがで
きるので、ソース拡散層とゲート配線層との間で目合わ
せマージンをとる必要がなく、メモリセルの微細化に好
適である。
半導体記憶装置の製造方法では、更なるスケーリングの
要求により酸化膜をより薄膜化し、或いは、この技術を
フラッシュメモリに適用する場合には、第1ゲート絶縁
膜4を約100オングストローム以下の薄膜にする必要
がある。しかし、このような場合には、自己整合的にソ
ースを形成する異方性エッチングの際に、この極めて薄
い第1ゲート絶縁膜4がプラズマエッチングにさらされ
て膜破壊を起こす可能性があり、これに起因して書換え
可能回数が低下する。図25は、メモリセルの書換え回
数と発生する累積不良率(%)との関係を、従来及び本
発明の製造方法により得られた半導体記憶装置の双方に
ついて示してある。同図に示されるように、従来の不揮
発性半導体記憶装置では、プラズマダメージに起因して
書換え可能回数が102オーダーに留っている。
り、メモリセルの電気的特性が影響される。特に、ソー
ス消去型の不揮発性半導体記憶装置の場合には、ソース
拡散層の不純物濃度の広がり方が、ソース消去スピード
又は書き込みスピードを左右し、半導体記憶装置の特性
のバラツキを生ずる。この特性のばらつきは、半導体記
憶装置の歩留りを低下させる。
ス拡散層を形成する半導体記憶装置の製造方法を改良
し、プラズマダメージ等によりゲート酸化膜が劣化しな
いこと及びソース拡散層の特性のばらつきが生じないこ
とから、信頼性及び歩留りが高い半導体記憶装置の製造
方法を提供することを目的とする。
記憶装置の製造方法は、半導体基板の素子分離領域にフ
ィールド酸化膜を形成する工程と、素子分離領域の間に
ある素子領域上に第1ゲート絶縁膜を介してフローティ
ングゲートを形成する工程と、フローティングゲート上
に第2ゲート絶縁膜を形成する工程と、第2ゲート絶縁
膜上及びフィールド絶縁膜上にコントロールゲートを形
成し、素子領域上にフローティングゲート、第2ゲート
絶縁膜及びコントロールゲートからなる積層ゲートを形
成する工程と、積層ゲートの一方側にある第1の半導体
領域にドレイン領域を形成する工程と、積層ゲートの他
方側にある第2の半導体領域に層間絶縁膜を形成する工
程と、積層ゲートの第2の半導体領域側側面が層間絶縁
膜による側壁で一部覆われるようにした状態でコントロ
ールゲートをマスクとして隣接する第2の半導体領域間
にある素子分離領域のフィールド絶縁膜を異方性エッチ
ングする工程と、積層ゲートの第2の半導体領域にソー
ス領域を形成する工程とを含むことを特徴とする。
は、積層ゲートの他方側にある第2の半導体領域(ソー
ス領域)に層間絶縁膜を形成する工程と、積層ゲートの
第2の半導体領域側側面が層間絶縁膜による側壁で一部
覆われるようにした状態でコントロールゲートをマスク
として隣接する第2の半導体領域間にある素子分離領域
のフィールド絶縁膜を異方性エッチングする工程とを含
むことにより、層間絶縁膜が側壁となって第1ゲート絶
縁膜を保護するので、第1ゲート絶縁膜に生じるプラズ
マダメージが減少する。
明する。図1は本発明の一実施例の半導体記憶装置の製
造方法により製造される半導体記憶装置の平面略図であ
る。また、図2〜図8は、その製造方法における主要工
程段階での半導体記憶装置を示す断面図であり、各図に
おいて、(D1)〜(D7)、(E1)〜(E7)及び
(F1)〜(F7)は夫々、図1のD−D’、E−E’
及びF−F’断面を示している。図1の半導体記憶装置
の製造にあたっては、まず、P型シリコン基板1上に素
子分離法を用いて厚さ3000〜8000オングストロ
ーム程度のフィールド酸化膜(第1絶縁膜)2を形成す
ることで、図2に示す構造を得る。フィールド酸化膜2
は、基板上1において相互に平行に延在するように形成
される。
ム程度の熱酸化膜からなる第1ゲート絶縁膜4を形成し
た後に、化学気相成長法(CVD法)により、厚さ10
00〜3000オングストローム程度の多結晶シリコン
層を形成する。多結晶シリコン層をパターニングしてこ
れをフローティングゲート3として形成することで、図
3に示す構造を得る。フローティングゲートは、図1で
は破線で示されており、各メモリセル毎に1つのゲート
として形成される。
さ100〜300オングストローム程度の熱酸化膜、又
は酸化膜−窒化膜−酸化膜の3層からなる第2ゲート絶
縁膜6を形成する。次に、CVD法により、厚さ200
0〜4000オングストローム程度の多結晶シリコン層
を堆積した後、公知の異方性イオンエッチング技術を用
いて、多結晶シリコン層をパターニングすると共に第2
ゲート絶縁膜6及びフローティングゲート3をパターニ
ングする。これにより、多結晶シリコン層からコントロ
ールゲート5を形成し、図4に示す構造を得る。コント
ロールゲート5は、基板上でフィールド酸化膜2と直交
方向に且つ相互に平行に延在する。
域にN型不純物イオン、例えば砒素(As)イオンを注
入してN型不純物拡散層領域を成すドレイン8aを形成
する。次いで、酸化シリコン膜からなる第1層間絶縁膜
(第2絶縁膜)12を形成することで、図5に示す構造
を得る。引続き、フォトレジスト7を形成し、このフォ
トレジスト7及びコントロールゲート5をマスクとし
て、フィールド酸化膜2及び第1層間絶縁膜12を異方
性エッチングする。この工程では、第1層間絶縁膜12
の残存部12a及びフィールド酸化膜2の残存部2aが
ソース形成領域の周縁部の一部に残される。この様子を
図6に示した。
領域を成すソース形成領域にN−型不純物イオン、例え
ばリン(P)イオンを注入し、引続きN型不純物イオン
例えば砒素(As)イオンを注入して、N型不純物拡散
層領域を成すソース8bを形成する。これにより、図7
に示す構造を得る。次いで、例えばボロン(B)或いは
リン(P)等を含む酸化シリコン膜からなる層間膜11
を堆積した後、公知のフォトリソグラフィ技術によりコ
ンタクト孔10を形成する。その後、全体を覆ってアル
ミ配線層9を堆積し、これをパターニングすることで、
最終的に図8に示す構造を得る。
体記憶装置では、セルフアラインソース形成の際の異方
性イオンエッチングにおいて、メモリセル側壁が膜間絶
縁膜12で保護されており、極めて薄い第1ゲート絶縁
膜(トンネル膜)4へのプラズマダメージを低減させる
ばかりでなく、ゲート近傍のソース拡散層8bでは、半
導体基板に与えられるダメージが少く、特性の変動及び
劣化を防止する。
時にソース拡散層領域周縁部に第1層間絶縁膜12がい
くらか残されるので、この第1層間絶縁膜の残存部12
aを透過させてイオンを注入してソースを形成すること
により、ゲート近傍のソース部分をN型低濃度拡散層
(LDD)として形成することができる。このため、ソ
ース消去の際に印加される例えば12V程度の高電圧に
容易に耐える高耐圧構造のソースが得られる。
で得られた半導体記憶装置の平面略図である。また、図
10〜図17は図9の半導体記憶装置をその製造工程段
階毎に順次示す断面図で、各図の(G1)〜(G8)、
(H1)〜(H8)及び(I1)〜(I8)は夫々、図
9のG−G’、H−H’、I−I’断面を示している。
この半導体記憶装置の製造にあたっては、まず、図10
に示すように、P型シリコン基板1上に素子分離法を用
いて厚さ3000〜8000オングストローム程度のフ
ィールド酸化膜2を形成し、次いで厚さ100〜200
オングストローム程度の熱酸化膜からなる第1ゲート絶
縁膜4を形成する。次に、化学気相成長法(CVD法)
により、厚さ1000〜3000オングストローム程度
の多結晶シリコン層3を形成し、次いで、この多結晶シ
リコン層をパターニングしてフローティングゲート3を
形成して、図11に示す構造を得る。
ム程度の熱酸化膜又は酸化膜−窒化膜−酸化膜の3層か
らなる第2ゲート絶膜縁6を形成し、次いで、CVD法
により厚さ2000〜4000オングストローム程度の
多結晶シリコン層5を形成する。次いで、公知の異方性
イオンエッチング技術を用いて、多結晶シリコン層、第
2ゲート絶縁膜6及びフローティングゲート4をパター
ニングする。これにより、多結晶シリコン層からコント
ロールゲート5を形成し、図12に示す構造を得る。次
に、イオン注入法を用いてドレイン形成領域にN型不純
物イオン、例えば砒素(As)イオンを導入してN型不
純物拡散層領域(ドレイン)8aを形成する。次いで、
酸化シリコン膜から成る第1層間絶縁膜12を形成する
ことで、図13に示す構造を得る。
オンエッチングにより選択的に除去して、メモリセル側
壁部分にのみこれを残して側壁絶縁膜12を形成するこ
とで、図14に示す構造を得る。引続き、フォトレジス
ト7を形成し、次いで、このレジスト7及びコントロー
ルゲート5をマスクとして、フィールド酸化膜2及び側
壁絶縁膜12を異方性エッチングすることで、図15に
示す構造を得る。
領域にN型不純物イオン、例えばリン(P)イオンを導
入し、次いで、N型不純物イオン、例えば砒素(As)
イオンを導入して、N型不純物拡散層領域(ソース)8
bを形成することで、図16に示す構造を得る。引続
き、例えばボロン(B)又はリン(P)等を含む酸化シ
リコン膜からなる層間膜11を堆積した後、公知のエッ
チング技術によりコンタクト孔10を形成し、引続きア
ルミ配線9を形成することで、最終的に図17に示す構
造を得る。
1の実施例で示した利点に加え、このメモリ集積回路内
の周辺トランジスタについて側壁構造を適用している場
合には、この周辺トランジスタの側壁形成の際にメモリ
セルトランジスタの側壁を同時に形成することができ
る。従って、メモリセルの側壁形成のために、特別なプ
ロセスステップを新たに設ける必要がない。また、メモ
リセルトランジスタを側壁構造にすることによって、ド
レイン及びソース拡散層を確実にLDD構造として形成
できるので、耐圧に適した構造とすることが出来る等、
プロセスデバイスの応用性が広がる。
製造方法によると、第1ゲート酸化膜の劣化を防止でき
るので、不揮発性半導体記憶装置の書換え可能回数の向
上が可能となる。即ち図25に示すように、従来の方法
で製造された半導体記憶装置に比較すると、本発明の方
法により製造された不揮発性半導体記憶装置は、ほぼ3
桁の書換え可能回数の向上が達成される。
り、本発明の半導体装置の製造方法は、上記実施例の構
成から種々の修正及び変更が可能であり、本発明は上記
実施例の構成にのみ限定されるものではない。
憶装置の製造方法によると、第1ゲート酸化膜を異方性
エッチングの際のプラズマダメージから保護できるこ
と、並びに、第2絶縁膜を側壁として或いは残存部とし
て残すことでソース拡散層の周縁部をLDD構造に形成
出来ることから、本発明は、半導体記憶装置の信頼性を
向上させ、その歩留りの向上を可能とした顕著な効果を
奏する。
た半導体記憶装置の平面略図。
状態を示す断面図。
状態を示す断面図。
状態を示す断面図。
状態を示す断面図。
状態を示す断面図。
状態を示す断面図。
状態を示す断面図。
た半導体記憶装置の平面略図。
態を示す断面図。
態を示す断面図。
態を示す断面図。
態を示す断面図。
態を示す断面図。
態を示す断面図。
態を示す断面図。
態を示す断面図。
憶装置の平面略図
程段階の状態を示す断面図。
程段階の状態を示す断面図。
程段階の状態を示す断面図。
程段階の状態を示す断面図。
程段階の状態を示す断面図。
程段階の状態を示す断面図。
導体記憶装置の比較をするために示す、メモリセル不良
率のイオンエッチング工程の繰返し回数依存性を示すグ
ラフ。
Claims (6)
- 【請求項1】 半導体基板の素子分離領域にフィールド
酸化膜を形成する工程と、前記素子分離領域の間にある
素子領域上に第1ゲート絶縁膜を介してフローティング
ゲートを形成する工程と、前記フローティングゲート上
に第2ゲート絶縁膜を形成する工程と、前記第2ゲート
絶縁膜上及び前記フィールド絶縁膜上にコントロールゲ
ートを形成し、前記素子領域上に前記フローティングゲ
ート、前記第2ゲート絶縁膜及び前記コントロールゲー
トからなる積層ゲートを形成する工程と、前記積層ゲー
トの一方側にある第1の半導体領域にドレイン領域を形
成する工程と、前記積層ゲートの他方側にある第2の半
導体領域に層間絶縁膜を形成する工程と、前記積層ゲー
トの前記第2の半導体領域側側面が前記層間絶縁膜によ
る側壁で一部覆われるようにした状態で前記コントロー
ルゲートをマスクとして隣接する前記第2の半導体領域
間にある前記素子分離領域の前記フィールド絶縁膜を異
方性エッチングする工程と、前記第2の半導体領域にソ
ース領域を形成する工程とを含むことを特徴とする不揮
発性半導体記憶装置の製造方法。 - 【請求項2】 前記層間絶縁膜を形成する工程が全面に
層間絶縁膜を形成する工程であることを特徴とする請求
項1に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項3】 前記異方性エッチングする工程が、前記
第1の半導体領域をレジストで被覆する工程と、前記レ
ジスト及び前記コントロールゲートをマスクとして前記
フィールド絶縁膜を異方性エッチングする工程とから成
ることを特徴とする請求項1に記載の不揮発性半導体記
憶装置の製造方法。 - 【請求項4】 前記異方性エッチングする工程が前記積
層ゲートの両側面に側壁を形成する工程と、前記第1の
半導体領域をレジストで被覆する工程と、前記レジスト
及び前記コントロールゲートをマスクとして前記フィー
ルド絶縁膜を異方性エッチングする工程とから成ること
を特徴とする請求項1に記載の不揮発性半導体記憶装置
の製造方法。 - 【請求項5】 前記異方性エッチングする工程は前記フ
ィールド絶縁膜の下にある半導体層が露出するまで行
い、該異方性エッチングする工程が終了した時点で、少
なくとも前記フローティングゲートの前記第2の半導体
領域側端部に前記 層間絶縁膜がエッチングされた側壁絶
縁膜が残存していることを特徴とする請求項1に記載の
不揮発性半導体記憶装置の製造方法。 - 【請求項6】 前記第2の半導体領域にソース領域を形
成する工程が前記フィールド絶縁膜を異方性エッチング
する工程の後に行われることを特徴とする請求項1に記
載の不揮発性半導体記憶装置の製造方法。
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US08/318,390 US5510282A (en) | 1993-01-07 | 1994-10-05 | Method for manufacturing a nonvolatile semiconductor memory device using a residual sidewall film |
Applications Claiming Priority (1)
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Publication Number | Publication Date |
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JPH07106441A JPH07106441A (ja) | 1995-04-21 |
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Family
ID=17224530
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP5251552A Expired - Lifetime JP2982580B2 (ja) | 1993-01-07 | 1993-10-07 | 不揮発性半導体装置の製造方法 |
Country Status (2)
Country | Link |
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KR100600330B1 (ko) * | 1999-06-23 | 2006-07-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 웰 픽업 형성방법 |
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1993
- 1993-10-07 JP JP5251552A patent/JP2982580B2/ja not_active Expired - Lifetime
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1994
- 1994-10-05 US US08/318,390 patent/US5510282A/en not_active Expired - Lifetime
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