JP2000349175A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2000349175A JP2000349175A JP11156424A JP15642499A JP2000349175A JP 2000349175 A JP2000349175 A JP 2000349175A JP 11156424 A JP11156424 A JP 11156424A JP 15642499 A JP15642499 A JP 15642499A JP 2000349175 A JP2000349175 A JP 2000349175A
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxide film
- silicon
- silicon oxide
- silicon nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 89
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 79
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 43
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 38
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 22
- 239000010703 silicon Substances 0.000 claims abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 21
- 239000003990 capacitor Substances 0.000 claims abstract description 19
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 33
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 20
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 8
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 16
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 16
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 239000000758 substrate Substances 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 8
- 238000001459 lithography Methods 0.000 description 8
- 239000001272 nitrous oxide Substances 0.000 description 8
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 8
- 238000000137 annealing Methods 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 5
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000005121 nitriding Methods 0.000 description 3
- 239000007800 oxidant agent Substances 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 108700042918 BF02 Proteins 0.000 description 1
- 101000718497 Homo sapiens Protein AF-10 Proteins 0.000 description 1
- 101000621511 Potato virus M (strain German) RNA silencing suppressor Proteins 0.000 description 1
- 102100026286 Protein AF-10 Human genes 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 半導体記憶装置、特にフラッシュメモリ等
における消去・書込み速度を向上させる。 【解決手段】 二つの電極膜の間にシリコン酸化膜/シ
リコン窒化膜の二層から成る誘電体膜が配置されて形成
されたキャパシタを有する半導体記憶装置の製造におい
て、シリコン膜に対してNOガスを用いた熱窒化を行って
上記シリコン膜の上にシリコン窒化膜を形成した後に、
上記シリコン窒化膜の上にCVD法によりシリコン酸化膜
を積層して薄膜化した誘電体膜を形成する。
における消去・書込み速度を向上させる。 【解決手段】 二つの電極膜の間にシリコン酸化膜/シ
リコン窒化膜の二層から成る誘電体膜が配置されて形成
されたキャパシタを有する半導体記憶装置の製造におい
て、シリコン膜に対してNOガスを用いた熱窒化を行って
上記シリコン膜の上にシリコン窒化膜を形成した後に、
上記シリコン窒化膜の上にCVD法によりシリコン酸化膜
を積層して薄膜化した誘電体膜を形成する。
Description
【0001】
【発明が属する技術分野】本発明は半導体記憶装置の製
造方法に関するもので、特にフラッシュメモリに代表さ
れる不揮発性記憶素子の制御電極・浮遊電極間キャパシ
タの製造方法に関するものである。
造方法に関するもので、特にフラッシュメモリに代表さ
れる不揮発性記憶素子の制御電極・浮遊電極間キャパシ
タの製造方法に関するものである。
【0002】
【従来の技術】先ず、従来の不揮発性記憶素子とその製
造方法について、図面を参照しながら説明する。図5
は、従来の技術によるフラッシュメモリのワード線方向
から見たメモリセル断面構造の一例を示している。図5
において、1はシリコン基板、2は熱酸化法により形成
したトンネル酸化膜、3は隣接するメモリセル間を電気
的に分離するための素子分離シリコン酸化膜、4はシリ
コン基板1にリンや砒素等で形成したn型不純物層、5
はリン添加多結晶シリコンから成る浮遊電極、8はリン
添加多結晶シリコンから成る制御電極、9は隣接メモリ
セルの浮遊電極5および制御電極8との電気的絶縁用シ
リコン酸化膜、10は下層金属配線、11は隣りあう下
層金属配線10間のシリコン酸化膜、12は上層金属配
線、13は下層金属配線10と上層金属配線12間のシ
リコン酸化膜、20は下部シリコン酸化膜、21はCVD
−シリコン窒化膜、22は上部シリコン酸化膜である。
このような従来のフラッシュメモリでは、データ保持の
ための制御電極・浮遊電極間の誘電体膜は、下部シリコ
ン酸化膜20/CVD−シリコン窒化膜21/上部シリコ
ン酸化膜22の三層により構成されている。
造方法について、図面を参照しながら説明する。図5
は、従来の技術によるフラッシュメモリのワード線方向
から見たメモリセル断面構造の一例を示している。図5
において、1はシリコン基板、2は熱酸化法により形成
したトンネル酸化膜、3は隣接するメモリセル間を電気
的に分離するための素子分離シリコン酸化膜、4はシリ
コン基板1にリンや砒素等で形成したn型不純物層、5
はリン添加多結晶シリコンから成る浮遊電極、8はリン
添加多結晶シリコンから成る制御電極、9は隣接メモリ
セルの浮遊電極5および制御電極8との電気的絶縁用シ
リコン酸化膜、10は下層金属配線、11は隣りあう下
層金属配線10間のシリコン酸化膜、12は上層金属配
線、13は下層金属配線10と上層金属配線12間のシ
リコン酸化膜、20は下部シリコン酸化膜、21はCVD
−シリコン窒化膜、22は上部シリコン酸化膜である。
このような従来のフラッシュメモリでは、データ保持の
ための制御電極・浮遊電極間の誘電体膜は、下部シリコ
ン酸化膜20/CVD−シリコン窒化膜21/上部シリコ
ン酸化膜22の三層により構成されている。
【0003】図6は従来例であるフラッシュメモリの制
御電極・浮遊電極間のキャパシタ部の製造工程を示すも
ので、ビット線方向から見た制御電極・浮遊電極間キャ
パシタ断面構造を示している。従来の製造方法について
説明すると、まず図6(a)において、リン添加非晶質
シリコン膜14の堆積を行う。ここで、lはシリコン基
板、2はトンネル酸化膜、3は素子分離シリコン酸化膜
である。リン添加非晶質シリコン膜は例えば、モノシラ
ンSiH4とホスフィンPH3を用いた500〜550℃でのCVD法に
より形成することができる。リン添加非晶質シリコン膜
14中のリン濃度はモノシランSiH4とホスフインPH3の
流量比を変えることにより制御できる。
御電極・浮遊電極間のキャパシタ部の製造工程を示すも
ので、ビット線方向から見た制御電極・浮遊電極間キャ
パシタ断面構造を示している。従来の製造方法について
説明すると、まず図6(a)において、リン添加非晶質
シリコン膜14の堆積を行う。ここで、lはシリコン基
板、2はトンネル酸化膜、3は素子分離シリコン酸化膜
である。リン添加非晶質シリコン膜は例えば、モノシラ
ンSiH4とホスフィンPH3を用いた500〜550℃でのCVD法に
より形成することができる。リン添加非晶質シリコン膜
14中のリン濃度はモノシランSiH4とホスフインPH3の
流量比を変えることにより制御できる。
【0004】次に図6(b)で、リソグラフィおよびド
ライエッチング技術によりリン添加非晶質シリコン膜1
4を所望の形状に加工する。そして、図5(c)におい
て、リン添加非晶質シリコン膜14上に700〜900℃での
モノシランSiH4と亜酸化窒素N2Oまたはジクロールシラ
ンSiH2Cl2と亜酸化窒素N2Oの熱CVD法により下部シリコ
ン酸化膜20を形成する。このときにリン添加非晶質シ
リコン膜14が堆積時の熱エネルギーにより結晶化を起
こし、リン添加多結晶シリコンから成る浮遊電極5に変
化する。
ライエッチング技術によりリン添加非晶質シリコン膜1
4を所望の形状に加工する。そして、図5(c)におい
て、リン添加非晶質シリコン膜14上に700〜900℃での
モノシランSiH4と亜酸化窒素N2Oまたはジクロールシラ
ンSiH2Cl2と亜酸化窒素N2Oの熱CVD法により下部シリコ
ン酸化膜20を形成する。このときにリン添加非晶質シ
リコン膜14が堆積時の熱エネルギーにより結晶化を起
こし、リン添加多結晶シリコンから成る浮遊電極5に変
化する。
【0005】次に、図6(d)において、下部シリコン
酸化膜20上に、600〜900℃でのモノシランSiH4または
ジクロールシランSiH2Cl2とアンモニアNH3の熱CVD法に
よりCVD−シリコン窒化膜21を堆積する。次に、図6
(e)において、CVD−シリコン窒化膜21上に700〜90
0℃でのモノシランSiH4と亜酸化窒素N2Oまたはジクロー
ルシランSiH2Cl2と亜酸化窒素N2Oの熱CVD法により上部C
VD−シリコン酸化膜23を形成する。次に、図6(f)
において、水蒸気雰囲気中で上部CVD−シリコン酸化膜
23をアニールすることで、緻密な上部シリコン酸化膜
22を形成する。
酸化膜20上に、600〜900℃でのモノシランSiH4または
ジクロールシランSiH2Cl2とアンモニアNH3の熱CVD法に
よりCVD−シリコン窒化膜21を堆積する。次に、図6
(e)において、CVD−シリコン窒化膜21上に700〜90
0℃でのモノシランSiH4と亜酸化窒素N2Oまたはジクロー
ルシランSiH2Cl2と亜酸化窒素N2Oの熱CVD法により上部C
VD−シリコン酸化膜23を形成する。次に、図6(f)
において、水蒸気雰囲気中で上部CVD−シリコン酸化膜
23をアニールすることで、緻密な上部シリコン酸化膜
22を形成する。
【0006】最後の図6(g)において、上部シリコン
酸化膜22上にリン添加多結晶シリコン膜で形成された
制御電極8を堆積し、リソグラフィおよびドライエッチ
ング工程を経て制御電極・浮遊電極間キャパシタが形成
される。制御電極8は620℃でのモノシランSiH4とホス
フィンPH3を使ったCVD法により形成できる。この従来の
不揮発性記憶素子では、データ保持のための制御電極・
浮遊電極間の誘電体膜は、下部シリコン酸化膜20/CV
D−シリコン窒化膜21/上部シリコン酸化膜22の三
層により構成されている。
酸化膜22上にリン添加多結晶シリコン膜で形成された
制御電極8を堆積し、リソグラフィおよびドライエッチ
ング工程を経て制御電極・浮遊電極間キャパシタが形成
される。制御電極8は620℃でのモノシランSiH4とホス
フィンPH3を使ったCVD法により形成できる。この従来の
不揮発性記憶素子では、データ保持のための制御電極・
浮遊電極間の誘電体膜は、下部シリコン酸化膜20/CV
D−シリコン窒化膜21/上部シリコン酸化膜22の三
層により構成されている。
【0007】
【発明が解決しようとする課題】従来の不揮発性記憶素
子、例えばフラッシュメモリの浮遊電極・制御電極間の
誘電体膜には、シリコン酸化膜/CVD−シリコン窒化膜
/上部シリコン酸化膜の三層構造を使用しているので、
薄膜化することが困難であった。このため、フラッシュ
メモリの消去・書込み速度の低下を引き起こしていた。
この発明は上記のような問題点を同時に解消するために
なされたもので、半導体記憶装置、特にフラッシュメモ
リ等における消去・書込み速度を向上させる極薄の制御
電極・浮遊電極間誘電体膜を得ることを目的とする。
子、例えばフラッシュメモリの浮遊電極・制御電極間の
誘電体膜には、シリコン酸化膜/CVD−シリコン窒化膜
/上部シリコン酸化膜の三層構造を使用しているので、
薄膜化することが困難であった。このため、フラッシュ
メモリの消去・書込み速度の低下を引き起こしていた。
この発明は上記のような問題点を同時に解消するために
なされたもので、半導体記憶装置、特にフラッシュメモ
リ等における消去・書込み速度を向上させる極薄の制御
電極・浮遊電極間誘電体膜を得ることを目的とする。
【0008】
【課題を解決するための手段】この発明の請求項1にか
かる半導体記憶装置の製造方法は、二つの電極膜の間に
シリコン酸化膜/シリコン窒化膜の二層から成る誘電体
膜が配置されて形成されたキャパシタを有する半導体記
憶装置の製造方法であって、シリコン膜に対してNOガス
を用いた熱窒化を行って上記シリコン膜の上にシリコン
窒化膜を形成した後に、上記シリコン窒化膜の上にCVD
法によりシリコン酸化膜を積層して上記誘電体膜を形成
することを特徴とするものである。
かる半導体記憶装置の製造方法は、二つの電極膜の間に
シリコン酸化膜/シリコン窒化膜の二層から成る誘電体
膜が配置されて形成されたキャパシタを有する半導体記
憶装置の製造方法であって、シリコン膜に対してNOガス
を用いた熱窒化を行って上記シリコン膜の上にシリコン
窒化膜を形成した後に、上記シリコン窒化膜の上にCVD
法によりシリコン酸化膜を積層して上記誘電体膜を形成
することを特徴とするものである。
【0009】請求項2にかかる半導体記憶装置の製造方
法は、二つの電極膜の間にシリコン酸化膜/シリコン窒
化膜の二層から成る誘電体膜が配置されて形成されたキ
ャパシタを有する半導体記憶装置の製造方法であって、
シリコン膜の上にCVD法によりシリコン酸化膜を形成し
た後、NOガスを用いて熱窒化により上記シリコン膜(浮
遊電極)の上記シリコン酸化膜に接する境界面にシリコ
ン窒化膜を形成して上記誘電体膜を形成することを特徴
とするものである。
法は、二つの電極膜の間にシリコン酸化膜/シリコン窒
化膜の二層から成る誘電体膜が配置されて形成されたキ
ャパシタを有する半導体記憶装置の製造方法であって、
シリコン膜の上にCVD法によりシリコン酸化膜を形成し
た後、NOガスを用いて熱窒化により上記シリコン膜(浮
遊電極)の上記シリコン酸化膜に接する境界面にシリコ
ン窒化膜を形成して上記誘電体膜を形成することを特徴
とするものである。
【0010】請求項3にかかる半導体記憶装置の製造方
法は、二つの電極膜の間にシリコン酸化膜/シリコン窒
化膜の二層から成る誘電体膜が配置されて形成されたキ
ャパシタを有する半導体記憶装置の製造方法であって、
シリコン膜の上にドライ酸化法によりシリコン酸化膜を
形成した後に、NOガスを用いた熱窒化により上記シリコ
ン膜の上記シリコン酸化膜に接する境界面にシリコン窒
化膜を形成して上記誘電体膜を形成することを特徴とす
るものである。
法は、二つの電極膜の間にシリコン酸化膜/シリコン窒
化膜の二層から成る誘電体膜が配置されて形成されたキ
ャパシタを有する半導体記憶装置の製造方法であって、
シリコン膜の上にドライ酸化法によりシリコン酸化膜を
形成した後に、NOガスを用いた熱窒化により上記シリコ
ン膜の上記シリコン酸化膜に接する境界面にシリコン窒
化膜を形成して上記誘電体膜を形成することを特徴とす
るものである。
【0011】請求項4にかかる半導体記憶装置の製造方
法は、請求項1〜3のいずれかに記載の方法において、
上記シリコン膜としてリン添加非晶質シリコン膜を形成
することを特徴とするものである。
法は、請求項1〜3のいずれかに記載の方法において、
上記シリコン膜としてリン添加非晶質シリコン膜を形成
することを特徴とするものである。
【0012】請求項5にかかる半導体記憶装置の製造方
法は、請求項1又は2に記載の方法において、上記CVD
−シリコン酸化膜をさらに水蒸気雰囲気中でアニールし
て緻密なシリコン酸化膜にすることを特徴とするもので
ある。
法は、請求項1又は2に記載の方法において、上記CVD
−シリコン酸化膜をさらに水蒸気雰囲気中でアニールし
て緻密なシリコン酸化膜にすることを特徴とするもので
ある。
【0013】請求項6にかかる半導体記憶装置の製造方
法は、請求項3に記載の方法において、上記シリコン酸
化膜を水さらに蒸気雰囲気中でアニールして緻密なシリ
コン酸化膜とすることを特徴とするものである。
法は、請求項3に記載の方法において、上記シリコン酸
化膜を水さらに蒸気雰囲気中でアニールして緻密なシリ
コン酸化膜とすることを特徴とするものである。
【0014】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。なお、図中、同一または
相当部分には同一符号を付して、その説明を簡略化また
は省略することがある。 実施の形態1.図1は本発明による半導体記憶装置とし
て、フラッシュメモリのワード線方向から見たメモリセ
ル断面構造の一例を示している。図1において、1はシ
リコン基板、2は熱酸化法により形成したトンネル酸化
膜、3は隣接するメモリセル間を電気的に分離するため
の素子分離シリコン酸化膜、4はシリコン基板1にリン
や砒素等で形成したn型不純物層、5はリン添加多結晶
シリコンから成る浮遊電極、6はシリコン窒化膜層、7
はシリコン酸化膜、8はリン添加多結晶シリコンから成
る制御電極、9は隣接メモリセルの浮遊電極5および制
御電極8との電気的絶縁用シリコン酸化膜、10は下層
金属配線、11は隣り合う下層金属配線10間のシリコ
ン酸化膜、12は上層金属配線、13は下層金属配線1
0と上層金属配線12間のシリコン酸化膜である。この
実施の形態において、データ保持のための制御電極・浮
遊電極間の誘電体膜は、シリコン窒化膜層6とシリコン
酸化膜7の二層により構成されている。
いて図面を参照して説明する。なお、図中、同一または
相当部分には同一符号を付して、その説明を簡略化また
は省略することがある。 実施の形態1.図1は本発明による半導体記憶装置とし
て、フラッシュメモリのワード線方向から見たメモリセ
ル断面構造の一例を示している。図1において、1はシ
リコン基板、2は熱酸化法により形成したトンネル酸化
膜、3は隣接するメモリセル間を電気的に分離するため
の素子分離シリコン酸化膜、4はシリコン基板1にリン
や砒素等で形成したn型不純物層、5はリン添加多結晶
シリコンから成る浮遊電極、6はシリコン窒化膜層、7
はシリコン酸化膜、8はリン添加多結晶シリコンから成
る制御電極、9は隣接メモリセルの浮遊電極5および制
御電極8との電気的絶縁用シリコン酸化膜、10は下層
金属配線、11は隣り合う下層金属配線10間のシリコ
ン酸化膜、12は上層金属配線、13は下層金属配線1
0と上層金属配線12間のシリコン酸化膜である。この
実施の形態において、データ保持のための制御電極・浮
遊電極間の誘電体膜は、シリコン窒化膜層6とシリコン
酸化膜7の二層により構成されている。
【0015】図2は本発明の実施の形態1による、フラ
ッシュメモリの制御電極・浮遊電極間キャパシタの製造
方法の一例を示す図で、ビット線方向から見た制御電極
・浮遊電極間のキャパシタ断面構造を示している。図2
(a)において、リン添加非晶質シリコン膜14の堆積
を行う。ここで、1はシリコン基板、2はトンネル酸化
膜、3は素子分離シリコン酸化膜である。リン添加非晶
質シリコン膜14は例えば、モノシランSiH4とホスフィ
ンPH3を用いた500〜550℃での熱CVD法により形成するこ
とができる。リン添加非晶質シリコン膜14中のリン濃
度はモノシランSiH4とホスフィンPH3の流量比を変える
ことにより制御できる。
ッシュメモリの制御電極・浮遊電極間キャパシタの製造
方法の一例を示す図で、ビット線方向から見た制御電極
・浮遊電極間のキャパシタ断面構造を示している。図2
(a)において、リン添加非晶質シリコン膜14の堆積
を行う。ここで、1はシリコン基板、2はトンネル酸化
膜、3は素子分離シリコン酸化膜である。リン添加非晶
質シリコン膜14は例えば、モノシランSiH4とホスフィ
ンPH3を用いた500〜550℃での熱CVD法により形成するこ
とができる。リン添加非晶質シリコン膜14中のリン濃
度はモノシランSiH4とホスフィンPH3の流量比を変える
ことにより制御できる。
【0016】図2(b)において、図2(a)で堆積し
たリン添加非晶質シリコン膜14をリソグラフィならび
にドライエッチング法を用いて、所望の形状に加工す
る。図2(c)において、850〜1150℃のNOガスあるい
はNOガスを含む雰囲気中でのアニールを行う。このと
き、熱エネルギーによりリン添加非晶質シリコン膜14
がリン添加多結晶シリコンから成る浮遊電極5に変化
し、さらにこの浮遊電極5上にシリコン窒化膜層6が形
成される。
たリン添加非晶質シリコン膜14をリソグラフィならび
にドライエッチング法を用いて、所望の形状に加工す
る。図2(c)において、850〜1150℃のNOガスあるい
はNOガスを含む雰囲気中でのアニールを行う。このと
き、熱エネルギーによりリン添加非晶質シリコン膜14
がリン添加多結晶シリコンから成る浮遊電極5に変化
し、さらにこの浮遊電極5上にシリコン窒化膜層6が形
成される。
【0017】そして、図2(d)において、700〜900℃
でのモノシランSiH4と亜酸化窒素N2Oまたはジクロール
シランSiH2Cl2と亜酸化窒素N2O等の熱CVD法によりCVD−
シリコン酸化膜15を形成する。この次の図2(e)に
おいて、水蒸気雰囲気中でCVD−シリコン酸化膜15を
アニールすることで、緻密なシリコン酸化膜7を形成す
る。なお、この時にシリコン窒化膜層6が酸化剤の拡散
を抑制するため、浮遊電極5の酸化を防ぐ。
でのモノシランSiH4と亜酸化窒素N2Oまたはジクロール
シランSiH2Cl2と亜酸化窒素N2O等の熱CVD法によりCVD−
シリコン酸化膜15を形成する。この次の図2(e)に
おいて、水蒸気雰囲気中でCVD−シリコン酸化膜15を
アニールすることで、緻密なシリコン酸化膜7を形成す
る。なお、この時にシリコン窒化膜層6が酸化剤の拡散
を抑制するため、浮遊電極5の酸化を防ぐ。
【0018】最後の図2(f)において、シリコン酸化
膜17上にリン添加多結晶シリコン膜で形成された制御
電極8の順で堆積し、リソグラフィおよびドライエッチ
ング工程を経て制御電極・浮遊電極間キャパシタが形成
される。制御電極8は620℃でのモノシランSiH4とホス
フィンPH3を使ったCVD法により形成できる。なお、制御
電極・浮遊電極間の誘電体膜構造は従来技術と異なり、
シリコン窒化膜層6/シリコン酸化膜7の二層構造とな
る。
膜17上にリン添加多結晶シリコン膜で形成された制御
電極8の順で堆積し、リソグラフィおよびドライエッチ
ング工程を経て制御電極・浮遊電極間キャパシタが形成
される。制御電極8は620℃でのモノシランSiH4とホス
フィンPH3を使ったCVD法により形成できる。なお、制御
電極・浮遊電極間の誘電体膜構造は従来技術と異なり、
シリコン窒化膜層6/シリコン酸化膜7の二層構造とな
る。
【0019】以上説明したように、この実施の形態によ
れば、半導体記憶装置の制御電極・浮遊電極間で、浮遊
電極上面にNOガスを用いた熱窒化によりシリコン窒化膜
を形成した後に、CVD法によりシリコン酸化膜を形成す
る方法により、シリコン窒化層およびシリコン酸化膜の
二層からなる薄膜化した誘電体膜を形成でき、これによ
りフラッシュメモリなどの消去・書込み速度の高速化を
図ることができる。
れば、半導体記憶装置の制御電極・浮遊電極間で、浮遊
電極上面にNOガスを用いた熱窒化によりシリコン窒化膜
を形成した後に、CVD法によりシリコン酸化膜を形成す
る方法により、シリコン窒化層およびシリコン酸化膜の
二層からなる薄膜化した誘電体膜を形成でき、これによ
りフラッシュメモリなどの消去・書込み速度の高速化を
図ることができる。
【0020】実施の形態2.図3は本発明の実施の形態
2による、フラッシュメモリの制御電極・浄遊電極間キ
ャパシタの製造方法の一例を示す図で、ビット線方何か
ら見た制御電極・浮遊電極間キャパシタ断面構造を示し
ている。製造方法について説明すると、先ず図3(a)
において、実施の形態1の図2(a)と同様に、、リン
添加非晶質シリコン膜14の堆積を行う。ここで、1は
シリコン基板、2はトンネル酸化膜、3は素子分離シリ
コン酸化膜である。
2による、フラッシュメモリの制御電極・浄遊電極間キ
ャパシタの製造方法の一例を示す図で、ビット線方何か
ら見た制御電極・浮遊電極間キャパシタ断面構造を示し
ている。製造方法について説明すると、先ず図3(a)
において、実施の形態1の図2(a)と同様に、、リン
添加非晶質シリコン膜14の堆積を行う。ここで、1は
シリコン基板、2はトンネル酸化膜、3は素子分離シリ
コン酸化膜である。
【0021】次に、図3(b)において、リソグラフィ
およびドライエッチング技術によりリン添加非晶質シリ
コン膜14を所望の形状に加工する。次に、3(c)に
おいて、700〜900℃でのモノシランSiH4と亜酸化窒素N2
OまたはジクロールシランSiH2Cl2と亜酸化窒素N2O等の
熱CVD法によりCVD−シリコン酸化膜15を形成する。こ
のとき、熱エネルギーによりリン添加非晶質シリコン膜
14がリン添加多結晶シリコンから成る浮遊電極5に変
化する。
およびドライエッチング技術によりリン添加非晶質シリ
コン膜14を所望の形状に加工する。次に、3(c)に
おいて、700〜900℃でのモノシランSiH4と亜酸化窒素N2
OまたはジクロールシランSiH2Cl2と亜酸化窒素N2O等の
熱CVD法によりCVD−シリコン酸化膜15を形成する。こ
のとき、熱エネルギーによりリン添加非晶質シリコン膜
14がリン添加多結晶シリコンから成る浮遊電極5に変
化する。
【0022】そして、図3(d)において、850〜1150
℃のNOガスあるいはNOガスを含む雰囲気中でのアニール
を行う。このとき、熱エネルギーにより浮遊電極5上に
シリコン窒化膜層6が形成され、CVD−シリコン酸化膜
15がNO窒化処理されたCVD−シリコン酸化膜17に変
化する。図3(e)において、水蒸気雰囲気中でNO窒化
処理されたCVD−シリコン酸化膜17をアニールするこ
とで、緻密なシリコン酸化膜7を形成する。なお、この
時にシリコン窒化膜層6が酸化剤の拡散を抑制するた
め、浮遊電極5の酸化を防ぐ。
℃のNOガスあるいはNOガスを含む雰囲気中でのアニール
を行う。このとき、熱エネルギーにより浮遊電極5上に
シリコン窒化膜層6が形成され、CVD−シリコン酸化膜
15がNO窒化処理されたCVD−シリコン酸化膜17に変
化する。図3(e)において、水蒸気雰囲気中でNO窒化
処理されたCVD−シリコン酸化膜17をアニールするこ
とで、緻密なシリコン酸化膜7を形成する。なお、この
時にシリコン窒化膜層6が酸化剤の拡散を抑制するた
め、浮遊電極5の酸化を防ぐ。
【0023】最後の図3(f)において、シリコン酸化
膜7上にリン添加多結晶シリコン膜で形成された制御電
極8を堆積し、リソグラフィおよびドライエッチング工
程を経て制御電極・浮遊電極間キャパシタが形成され
る。制御電極8は620℃でのモノシランSiH4とホスフィ
ンPH3を使ったCVD法により形成できる。この実施の形態
において、制御電極・浮遊電極間の誘電体膜構造は従来
技術と異なり、シリコン窒化膜層6/シリコン酸化膜7
の二層構造となる。
膜7上にリン添加多結晶シリコン膜で形成された制御電
極8を堆積し、リソグラフィおよびドライエッチング工
程を経て制御電極・浮遊電極間キャパシタが形成され
る。制御電極8は620℃でのモノシランSiH4とホスフィ
ンPH3を使ったCVD法により形成できる。この実施の形態
において、制御電極・浮遊電極間の誘電体膜構造は従来
技術と異なり、シリコン窒化膜層6/シリコン酸化膜7
の二層構造となる。
【0024】以上説明したように、この実施の形態によ
れば、半導体記憶装置の制御電極・浮遊電極間で、浮遊
電極上面にCVD法によりシリコン酸化膜を形成した後
に、NOガスを用いた熱窒化により浮遊電極上にシリコン
窒化膜を形成する方法により、シリコン窒化層およびシ
リコン酸化膜の二層からなる薄膜化した誘電体膜を形成
でき、これによりフラッシュメモリなどの消去・書込み
速度の高速化を図ることができる。
れば、半導体記憶装置の制御電極・浮遊電極間で、浮遊
電極上面にCVD法によりシリコン酸化膜を形成した後
に、NOガスを用いた熱窒化により浮遊電極上にシリコン
窒化膜を形成する方法により、シリコン窒化層およびシ
リコン酸化膜の二層からなる薄膜化した誘電体膜を形成
でき、これによりフラッシュメモリなどの消去・書込み
速度の高速化を図ることができる。
【0025】実施の形態3.図4は本発明の実施の形態
3による、フラッシュメモリの制御電極・浮遊電極間キ
ャパシタの製造方法の一例を示す図で、ビット線方向か
ら見た制御電極・浮遊電極間キャパシタ断面構造を示し
ている。製造方法について説明すると、まず図4(a)
において、実施の形態1の図2(a)と同様の方法によ
り、リン添加非晶質シリコン膜14の堆積を行う。ここ
で、1はシリコン基板、2はトンネル酸化膜、3は素子
分離シリコン酸化膜である。
3による、フラッシュメモリの制御電極・浮遊電極間キ
ャパシタの製造方法の一例を示す図で、ビット線方向か
ら見た制御電極・浮遊電極間キャパシタ断面構造を示し
ている。製造方法について説明すると、まず図4(a)
において、実施の形態1の図2(a)と同様の方法によ
り、リン添加非晶質シリコン膜14の堆積を行う。ここ
で、1はシリコン基板、2はトンネル酸化膜、3は素子
分離シリコン酸化膜である。
【0026】次に、図4(b)において、リソグラフィ
およびドライエッチング技術によりリン添加非晶質シリ
コン膜14を所望の形状に加工する。次に、図4(c)
において、700〜1000℃でのドライ酸化雰囲気による酸
化法によりポリシリコン熱酸化膜18を形成する。この
とき、熱エネルギーによりリン添加非晶質シリコン膜1
4がリン添加多結晶シリコンから成る浮遊電極5に変化
する。
およびドライエッチング技術によりリン添加非晶質シリ
コン膜14を所望の形状に加工する。次に、図4(c)
において、700〜1000℃でのドライ酸化雰囲気による酸
化法によりポリシリコン熱酸化膜18を形成する。この
とき、熱エネルギーによりリン添加非晶質シリコン膜1
4がリン添加多結晶シリコンから成る浮遊電極5に変化
する。
【0027】そして、図4(d)において、850〜1150
℃のNOガスあるいはNOガスを含む雰囲気中でのアニール
を行う。このとき、熱エネルギーにより浮遊電極5上に
シリコン窒化膜層6が形成され、ポリ熱酸化膜18がNO
窒化処理されたポリ熱酸化膜19に変化する。次に、図
4(e)において、水蒸気雰囲気中でNO窒化処理された
ポリ熱酸化膜19をアニールすることで、緻密なシリコ
ン酸化膜7を形成する。なお、この時にシリコン窒化膜
層6が酸化剤の拡散を抑制するため、シリコン酸化膜7
の膜厚増加を防ぐ。
℃のNOガスあるいはNOガスを含む雰囲気中でのアニール
を行う。このとき、熱エネルギーにより浮遊電極5上に
シリコン窒化膜層6が形成され、ポリ熱酸化膜18がNO
窒化処理されたポリ熱酸化膜19に変化する。次に、図
4(e)において、水蒸気雰囲気中でNO窒化処理された
ポリ熱酸化膜19をアニールすることで、緻密なシリコ
ン酸化膜7を形成する。なお、この時にシリコン窒化膜
層6が酸化剤の拡散を抑制するため、シリコン酸化膜7
の膜厚増加を防ぐ。
【0028】最後の図4(f)において、シリコン酸化
膜7上にリン添加多結晶シリコン膜で形成された制御電
極8を堆積し、リソグラフィおよびドライエッチング工
程を経て制御電極・浮遊電極間キャパシタが形成され
る。制御電極8は620℃でのモノシランSiH4とホスフィ
ンPH3を使ったCVD法により形成できる。この実施の形態
において、制御電極・浮遊電極間の誘電体膜構造は従来
技術と異なり、シリコン窒化膜層6/シリコン酸化膜7
の二層構造となる。
膜7上にリン添加多結晶シリコン膜で形成された制御電
極8を堆積し、リソグラフィおよびドライエッチング工
程を経て制御電極・浮遊電極間キャパシタが形成され
る。制御電極8は620℃でのモノシランSiH4とホスフィ
ンPH3を使ったCVD法により形成できる。この実施の形態
において、制御電極・浮遊電極間の誘電体膜構造は従来
技術と異なり、シリコン窒化膜層6/シリコン酸化膜7
の二層構造となる。
【0029】以上説明したように、この実施の形態によ
れば、半導体記憶装置の制御電極・浮遊電極間で、浮遊
電極上面にドライ酸化法によりシリコン酸化膜を形成し
た後に、NOガスを用いた熱窒化により浮遊電極上にシリ
コン窒化膜を形成する方法により、シリコン窒化層およ
びシリコン酸化膜の二層からなる薄膜化した誘電体膜を
形成でき、これによりフラッシュメモリなどの消去・書
込み速度の高速化を図ることができる。
れば、半導体記憶装置の制御電極・浮遊電極間で、浮遊
電極上面にドライ酸化法によりシリコン酸化膜を形成し
た後に、NOガスを用いた熱窒化により浮遊電極上にシリ
コン窒化膜を形成する方法により、シリコン窒化層およ
びシリコン酸化膜の二層からなる薄膜化した誘電体膜を
形成でき、これによりフラッシュメモリなどの消去・書
込み速度の高速化を図ることができる。
【0030】
【発明の効果】以上説明したように本発明によれば、NO
ガスを用いた窒化処理により浮遊電極上面にシリコン窒
化層およびシリコン酸化膜の二層からなる誘電体膜を形
成し、誘電体膜の薄膜化を実現したので、フラッシュメ
モリなどの消去・書込み速度の高速化の効果がある。そ
の結果、フラッシュメモリなど導体記憶装置のより一層
の高信頼性の実現に寄与し、電子機器の発展に貢献でき
るものである。
ガスを用いた窒化処理により浮遊電極上面にシリコン窒
化層およびシリコン酸化膜の二層からなる誘電体膜を形
成し、誘電体膜の薄膜化を実現したので、フラッシュメ
モリなどの消去・書込み速度の高速化の効果がある。そ
の結果、フラッシュメモリなど導体記憶装置のより一層
の高信頼性の実現に寄与し、電子機器の発展に貢献でき
るものである。
【図1】 本発明の実施の形態による、フラッシュメモ
リのワード線方向から見たメモリセル部の断面構造を示
す図である。
リのワード線方向から見たメモリセル部の断面構造を示
す図である。
【図2】 本発明の実施の形態1による半導体記憶装置
の製造方法を示す図で、NOガスを用いた熱窒化により浮
遊電極上にシリコン窒化膜を形成した後に、CVD法によ
りシリコン酸化膜を形成する手順から成る製造方法を示
す図である。
の製造方法を示す図で、NOガスを用いた熱窒化により浮
遊電極上にシリコン窒化膜を形成した後に、CVD法によ
りシリコン酸化膜を形成する手順から成る製造方法を示
す図である。
【図3】 本発明の実施の形態2による半導体記憶装置
の製造方法を示す図で、CVD法によりシリコン酸化膜
を形成した後に、NOガスを用いた熱窒化により浮遊電極
上にシリコン窒化膜を形成する手順から成る製造方法を
示す図である。
の製造方法を示す図で、CVD法によりシリコン酸化膜
を形成した後に、NOガスを用いた熱窒化により浮遊電極
上にシリコン窒化膜を形成する手順から成る製造方法を
示す図である。
【図4】 本発明の実施の形態3による半導体記憶装置
の製造方法を示す図で、ドライ酸化法によりシリコン酸
化膜を形成した後に、NOガスを用いた熱窒化により浮遊
電極上にシリコン窒化膜を形成する手順から成る製造方
法を示す図である。
の製造方法を示す図で、ドライ酸化法によりシリコン酸
化膜を形成した後に、NOガスを用いた熱窒化により浮遊
電極上にシリコン窒化膜を形成する手順から成る製造方
法を示す図である。
【図5】 従来のフラッシュメモリのワード線方向から
見たメモリセル部の断面構造を示す図である。
見たメモリセル部の断面構造を示す図である。
【図6】 従来例フラッシュメモリの制御電極・浮遊電
極間キャパシタの製造方法を示す図である。
極間キャパシタの製造方法を示す図である。
1 シリコン基板、 2 トンネル酸化膜、 3 素子
分離シリコン酸化膜、4 n型不純物層、 5 浮遊電
極、 6 シリコン窒化膜層、 7 シリコン酸化膜、
8 制御電極、 9 シリコン酸化膜、 10 下層
金属配線、11 シリコン酸化膜、 12 上層金属配
線、 13 シリコン酸化膜、 14 リン添加非晶質
シリコン膜、 15 CVD−シリコン酸化膜、 17
シリコン酸化膜、 18 ポリ熱酸化膜、 19 ポ
リ熱酸化膜、 20 下部シリコン酸化膜、 21 CV
D−シリコン窒化膜、 22 上部シリコン酸化膜、2
3 上部CVD−シリコン酸化膜。
分離シリコン酸化膜、4 n型不純物層、 5 浮遊電
極、 6 シリコン窒化膜層、 7 シリコン酸化膜、
8 制御電極、 9 シリコン酸化膜、 10 下層
金属配線、11 シリコン酸化膜、 12 上層金属配
線、 13 シリコン酸化膜、 14 リン添加非晶質
シリコン膜、 15 CVD−シリコン酸化膜、 17
シリコン酸化膜、 18 ポリ熱酸化膜、 19 ポ
リ熱酸化膜、 20 下部シリコン酸化膜、 21 CV
D−シリコン窒化膜、 22 上部シリコン酸化膜、2
3 上部CVD−シリコン酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/318 H01L 27/10 434 27/115 Fターム(参考) 5F001 AA01 AA25 AA43 AA63 AB08 AD12 AE02 AE08 AF05 AF10 AG02 AG10 AG21 AG23 AG30 5F058 BA20 BB04 BB10 BC01 BC02 BD01 BD02 BD03 BD04 BD09 BD10 BF01 BF02 BF21 BF22 BF23 BF24 BF29 BF30 BF31 BF33 BF37 BF51 BF52 BF53 BF55 BF56 BF61 BF62 BF64 BH01 BH02 BH03 BH04 BH07 BJ01 BJ10 5F083 EP02 EP23 EP54 EP55 EP56 EP57 ER22 GA01 GA30 JA04 JA33 NA02 PR12 PR15 PR21 PR33
Claims (6)
- 【請求項1】 二つの電極膜の間にシリコン酸化膜/シ
リコン窒化膜の二層から成る誘電体膜が配置されて形成
されたキャパシタを有する半導体記憶装置の製造方法で
あって、 シリコン膜に対してNOガスを用いた熱窒化を行って上記
シリコン膜の上にシリコン窒化膜を形成した後に、上記
シリコン窒化膜の上にCVD法によりシリコン酸化膜を積
層して上記誘電体膜を形成することを特徴とする半導体
記憶装置の製造方法。 - 【請求項2】 二つの電極膜の間にシリコン酸化膜/シ
リコン窒化膜の二層から成る誘電体膜が配置されて形成
されたキャパシタを有する半導体記憶装置の製造方法で
あって、 シリコン膜の上にCVD法によりシリコン酸化膜を形成し
た後、NOガスを用いて熱窒化により上記シリコン膜(浮
遊電極)の上記シリコン酸化膜に接する境界面にシリコ
ン窒化膜を形成して上記誘電体膜を形成することを特徴
とする半導体記憶装置の製造方法。 - 【請求項3】 二つの電極膜の間にシリコン酸化膜/シ
リコン窒化膜の二層から成る誘電体膜が配置されて形成
されたキャパシタを有する半導体記憶装置の製造方法で
あって、 シリコン膜の上にドライ酸化法によりシリコン酸化膜を
形成した後に、NOガスを用いた熱窒化により上記シリコ
ン膜の上記シリコン酸化膜に接する境界面にシリコン窒
化膜を形成して上記誘電体膜を形成することを特徴とす
る半導体記憶装置の製造方法。 - 【請求項4】 上記シリコン膜としてリン添加非晶質シ
リコン膜を形成することを特徴とする請求項1〜3のい
ずれかに記載の半導体記憶装置の製造方法。 - 【請求項5】 上記CVD−シリコン酸化膜をさらに水蒸
気雰囲気中でアニールして緻密なシリコン酸化膜にする
ことを特徴とする請求項1又は2に記載の半導体記憶装
置の製造方法。 - 【請求項6】 上記シリコン酸化膜を水さらに蒸気雰囲
気中でアニールして緻密なシリコン酸化膜とすることを
特徴とする請求項3に記載の半導体記憶装置の製造方
法。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11156424A JP2000349175A (ja) | 1999-06-03 | 1999-06-03 | 半導体装置の製造方法 |
US09/440,701 US6344394B1 (en) | 1999-06-03 | 1999-11-16 | Method of manufacturing a semiconductor memory device having a capacitor with improved dielectric layer |
EP00110523A EP1058298B1 (en) | 1999-06-03 | 2000-05-17 | Method of manufacturing a semiconductor memory device having a capacitor |
DE60000526T DE60000526T2 (de) | 1999-06-03 | 2000-05-17 | Herstellungsverfahren eines Halbleiterspeichers mit Kondensator |
KR10-2000-0027263A KR100373675B1 (ko) | 1999-06-03 | 2000-05-20 | 반도체 장치의 제조 방법 |
US10/059,122 US6448189B1 (en) | 1999-06-03 | 2002-01-31 | Method of manufacturing a semiconductor memory device having a capacitor with improved dielectric layer |
US10/216,731 US6605503B2 (en) | 1999-06-03 | 2002-08-13 | Method of manufacturing a semiconductor memory device having a capacitor with improved dielectric layer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11156424A JP2000349175A (ja) | 1999-06-03 | 1999-06-03 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000349175A true JP2000349175A (ja) | 2000-12-15 |
Family
ID=15627455
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11156424A Withdrawn JP2000349175A (ja) | 1999-06-03 | 1999-06-03 | 半導体装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (3) | US6344394B1 (ja) |
EP (1) | EP1058298B1 (ja) |
JP (1) | JP2000349175A (ja) |
KR (1) | KR100373675B1 (ja) |
DE (1) | DE60000526T2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000349175A (ja) * | 1999-06-03 | 2000-12-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
US20020084482A1 (en) * | 2000-12-31 | 2002-07-04 | Cetin Kaya | Scalable dielectric |
JP2003068893A (ja) * | 2001-08-28 | 2003-03-07 | Hitachi Ltd | 不揮発性記憶素子及び半導体集積回路 |
JP2003309194A (ja) * | 2002-04-18 | 2003-10-31 | Nec Electronics Corp | 半導体記憶装置とその製造方法 |
KR100480914B1 (ko) * | 2002-08-05 | 2005-04-07 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
KR100537277B1 (ko) * | 2002-11-27 | 2005-12-19 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
KR100541675B1 (ko) * | 2003-04-30 | 2006-01-11 | 주식회사 하이닉스반도체 | 유전막 형성 방법 |
US6962728B2 (en) * | 2003-05-16 | 2005-11-08 | Macronix International Co., Ltd. | Method for forming ONO top oxide in NROM structure |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4774197A (en) * | 1986-06-17 | 1988-09-27 | Advanced Micro Devices, Inc. | Method of improving silicon dioxide |
US5304829A (en) | 1989-01-17 | 1994-04-19 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor device |
JP2761685B2 (ja) * | 1991-10-17 | 1998-06-04 | 三菱電機株式会社 | 半導体装置の製造方法 |
EP0571692B1 (en) * | 1992-05-27 | 1998-07-22 | STMicroelectronics S.r.l. | EPROM cell with a readily scalable down interpoly dielectric |
JP2576406B2 (ja) | 1994-05-25 | 1997-01-29 | 日本電気株式会社 | 不揮発性メモリ装置およびその製造方法 |
JP2901493B2 (ja) * | 1994-06-27 | 1999-06-07 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
JP3600326B2 (ja) * | 1994-09-29 | 2004-12-15 | 旺宏電子股▲ふん▼有限公司 | 不揮発性半導体メモリ装置およびその製造方法 |
EP0751560B1 (en) * | 1995-06-30 | 2002-11-27 | STMicroelectronics S.r.l. | Process for forming an integrated circuit comprising non-volatile memory cells and side transistors of at least two different types, and corresponding IC |
JPH09205155A (ja) | 1996-01-25 | 1997-08-05 | Sony Corp | 半導体記憶装置の製造方法 |
JP3548834B2 (ja) * | 1996-09-04 | 2004-07-28 | 沖電気工業株式会社 | 不揮発性半導体メモリの製造方法 |
US5780341A (en) * | 1996-12-06 | 1998-07-14 | Halo Lsi Design & Device Technology, Inc. | Low voltage EEPROM/NVRAM transistors and making method |
US6133093A (en) * | 1998-01-30 | 2000-10-17 | Motorola, Inc. | Method for forming an integrated circuit |
US6204142B1 (en) * | 1998-08-24 | 2001-03-20 | Micron Technology, Inc. | Methods to form electronic devices |
US6114258A (en) * | 1998-10-19 | 2000-09-05 | Applied Materials, Inc. | Method of oxidizing a substrate in the presence of nitride and oxynitride films |
US6171900B1 (en) * | 1999-04-15 | 2001-01-09 | Taiwan Semiconductor Manufacturing Company | CVD Ta2O5/oxynitride stacked gate insulator with TiN gate electrode for sub-quarter micron MOSFET |
JP2000349175A (ja) * | 1999-06-03 | 2000-12-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
US6248628B1 (en) * | 1999-10-25 | 2001-06-19 | Advanced Micro Devices | Method of fabricating an ONO dielectric by nitridation for MNOS memory cells |
-
1999
- 1999-06-03 JP JP11156424A patent/JP2000349175A/ja not_active Withdrawn
- 1999-11-16 US US09/440,701 patent/US6344394B1/en not_active Expired - Fee Related
-
2000
- 2000-05-17 EP EP00110523A patent/EP1058298B1/en not_active Expired - Lifetime
- 2000-05-17 DE DE60000526T patent/DE60000526T2/de not_active Expired - Fee Related
- 2000-05-20 KR KR10-2000-0027263A patent/KR100373675B1/ko not_active IP Right Cessation
-
2002
- 2002-01-31 US US10/059,122 patent/US6448189B1/en not_active Expired - Lifetime
- 2002-08-13 US US10/216,731 patent/US6605503B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6344394B1 (en) | 2002-02-05 |
US6448189B1 (en) | 2002-09-10 |
DE60000526T2 (de) | 2003-05-08 |
US20020197791A1 (en) | 2002-12-26 |
US20020090782A1 (en) | 2002-07-11 |
EP1058298B1 (en) | 2002-10-02 |
US6605503B2 (en) | 2003-08-12 |
KR100373675B1 (ko) | 2003-02-26 |
KR20010014955A (ko) | 2001-02-26 |
EP1058298A1 (en) | 2000-12-06 |
DE60000526D1 (de) | 2002-11-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2761685B2 (ja) | 半導体装置の製造方法 | |
JPH10135207A (ja) | N2oガスを用いた薄膜形成方法 | |
US20030235962A1 (en) | Method of manufacturing a semiconductor integrated circuit device | |
JP2817645B2 (ja) | 半導体装置の製造方法 | |
JP2000349175A (ja) | 半導体装置の製造方法 | |
JPH1032313A (ja) | 半導体装置とその製造方法 | |
JPH11261031A (ja) | 集積回路内における拡散放出を減少する方法及びコンデンサ装置 | |
JP2003282748A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JPH09232527A (ja) | 強誘電体メモリ装置及びその製造方法 | |
JP2004214608A (ja) | 半導体素子の製造方法 | |
JP2002016152A (ja) | 半導体装置の製造方法 | |
US6054360A (en) | Method of manufacturing a semiconductor memory device with a stacked capacitor wherein an electrode of the capacitor is shaped using a high melting point metal film | |
TW492055B (en) | Semiconductor device and method of manufacturing the same | |
JPH01265556A (ja) | 半導体記憶装置及びその製造方法 | |
JP2000353796A (ja) | 半導体装置およびその製造方法 | |
KR100550636B1 (ko) | 반도체 소자의 고유전체 캐패시터 형성방법 | |
JPS6185857A (ja) | 半導体メモリ素子の製造方法 | |
JPH05190769A (ja) | 半導体素子製造方法 | |
JPH06295880A (ja) | 半導体装置の製造方法 | |
JPH0669518A (ja) | 半導体装置の製造方法 | |
JPH0448649A (ja) | 半導体装置の製造方法 | |
JP2000101038A (ja) | 半導体装置の製造方法 | |
JPH08162546A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JPH02263461A (ja) | 半導体集積回路装置の製造方法 | |
JPH11195752A (ja) | キャパシタ及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060905 |