JPH1079495A - Nonovolatile semiconductor memory and manufacturing method thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、浮遊ゲートおよび
制御ゲートを有する不揮発性半導体メモリおよびその製
造方法に関し、特に、集積度を高め得る不揮発性半導体
メモリおよびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory having a floating gate and a control gate and a method of manufacturing the same, and more particularly, to a nonvolatile semiconductor memory capable of increasing the degree of integration and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】不揮発性半導体メモリは、一般的には、
浮遊ゲートおよび制御ゲートを有するメモリセルが半導
体基板上にマトリクス状に配列して形成されている。浮
遊ゲート、制御ゲートおよび絶縁層から成る積層体でそ
れぞれ複数のワード線が構成されており、各ワード線は
半導体基板上を一方向へ互いに平行に伸びる。また、半
導体基板上のワード線の両側には、ワード線の伸長方向
とは直角な配列方向へ、ソース領域およびドレイン領域
がそれぞれ交互に形成されている。2. Description of the Related Art Non-volatile semiconductor memories are generally
Memory cells having a floating gate and a control gate are formed in a matrix on a semiconductor substrate. A plurality of word lines are each formed of a stacked body including a floating gate, a control gate, and an insulating layer, and each word line extends in one direction on the semiconductor substrate in parallel with each other. Further, on both sides of the word line on the semiconductor substrate, source regions and drain regions are alternately formed in an arrangement direction perpendicular to the word line extending direction.
【０００３】ソース領域は、ワード線間でそれそれワー
ド線と平行に伸びるソース線により行毎で相互に接続さ
れている。また、ドレイン領域は、このドレイン領域お
よびワード線を覆う層間絶縁膜を貫通するドレインコン
タクトホールを経て各ドレイン領域に接続されるビット
線を介して、列毎に相互に接続されている。The source regions are interconnected row by row by source lines extending in parallel with the word lines. The drain regions are connected to each other through bit lines connected to the respective drain regions via drain contact holes penetrating through the interlayer insulating film covering the drain regions and the word lines.
【０００４】このような半導体メモリは、例えば特開昭
６４−７７１６０号公報に示されているように、リソグ
ラフィを利用して形成されている。例えば、ワード線の
形成後のワード線に沿ったソース線の形成あるいはワー
ド線の形成後のドレインコンタクトホールの形成には、
ワード線をマスクとして利用することなくそれぞれにマ
スクを用いたリソグラフィで形成されている。そのた
め、これらソース線およびドレインコンタクトホールに
ついては、それぞれに使用されるマスクのアライメント
精度に関連した許容誤差を配慮して、パターン設計が行
われている。[0004] Such a semiconductor memory is formed using lithography as disclosed in, for example, JP-A-64-77160. For example, formation of a source line along a word line after formation of a word line or formation of a drain contact hole after formation of a word line includes:
It is formed by lithography using a mask without using the word line as a mask. For this reason, pattern design is performed on these source line and drain contact holes in consideration of the tolerance associated with the alignment accuracy of the mask used for each.
【０００５】[0005]
【発明が解決しようとする課題】このため、従来の不揮
発性半導体メモリでは、そのソース線およびドレインコ
ンタクトホールの形成に、リソグラフィの許容誤差分の
合わせ余裕を見込む必要があり、ワード線とソース線あ
るいはドレインコンタクトホールとの間隔を許容誤差よ
りも小さくすることはできず、不揮発性半導体メモリの
コンパクト化を図る上で、障害となっていた。For this reason, in the conventional nonvolatile semiconductor memory, it is necessary to allow a margin for lithography tolerance in forming the source line and the drain contact hole. Alternatively, the distance from the drain contact hole cannot be made smaller than the allowable error, which has been an obstacle to downsizing the nonvolatile semiconductor memory.
【０００６】[0006]
【課題を解決するための手段】本発明は、以上の点を解
決するために、基本的には、ワード線をマスクの一部と
する自己整合を利用して、ソース線あるいはドレインコ
ンタクトホールを形成すべく、次の構成を採用する。 〈構成〉本発明に係る不揮発性半導体メモリは、リソグ
ラフィ技術を利用して形成される不揮発性半導体メモリ
であって、マトリクス状に配置される各メモリの浮遊ゲ
ートおよび該浮遊ゲートを覆って伸長する制御ゲートが
絶縁膜を介して積層されて構成され、それぞれが互いに
間隔をおく少なくとも一対のワード線と、該ワード線間
に該ワード線をマスクとして自己整合的に形成され、メ
モリのソース領域に接続されたソース線とを含み、ソー
ス線と該ソース線の両側の一対のワード線との間隔がそ
れぞれリソグラフィの許容誤差よりも小さいことを特徴
とする（請求項１に対応）。According to the present invention, in order to solve the above problems, a source line or a drain contact hole is basically formed by utilizing self-alignment in which a word line is a part of a mask. The following configuration is adopted for formation. <Structure> A nonvolatile semiconductor memory according to the present invention is a nonvolatile semiconductor memory formed by using a lithography technique, and extends over a floating gate of each memory arranged in a matrix and over the floating gate. A control gate is formed by laminating via an insulating film. At least one pair of word lines are spaced from each other, and are formed in a self-aligned manner between the word lines using the word lines as a mask. A source line connected to the source line and a distance between the source line and a pair of word lines on both sides of the source line is smaller than a tolerance of lithography.
【０００７】一対のワード線間に形成されるソース線が
その両側に位置するワード線をマスクとして、このマス
クの自己整合を利用して形成されていることから、従来
のようなワード線とソース線との間に許容誤差を見込む
必要はなく、両線間の間隔を許容誤差よりも小さくする
ことができることから、不揮発性半導体メモリのコンパ
クト化が図られる。A source line formed between a pair of word lines is formed by using the word lines located on both sides thereof as a mask and utilizing the self-alignment of the mask. It is not necessary to allow for an allowable error between the lines, and the interval between the two lines can be made smaller than the allowable error, so that the nonvolatile semiconductor memory can be made compact.
【０００８】また、本発明に係る不揮発性半導体メモリ
は、リソグラフィ技術を利用して形成される不揮発性半
導体メモリであって、マトリクス状に配置される各メモ
リの浮遊ゲートおよび該浮遊ゲートを覆って伸長する制
御ゲートが絶縁膜を介して積層されて構成され、それぞ
れが互いに間隔をおく少なくとも一対のワード線と、該
ワード線間に該ワード線をマスクの一部として自己整合
的に形成されメモリのドレイン領域に開放するドレイン
コンタクトホールを経て、対応する各ドレイン領域に接
続されたビット線とを含み、ワード線とドレインコンタ
クトホールとの間隔がそれぞれリソグラフィの許容誤差
よりも小さいことを特徴とする（請求項２に対応）。A nonvolatile semiconductor memory according to the present invention is a nonvolatile semiconductor memory formed by using a lithography technique, and includes a floating gate of each memory arranged in a matrix and covering the floating gate. Extending control gates are stacked with an insulating film interposed therebetween, each having at least a pair of word lines spaced from each other, and a memory formed between the word lines in a self-aligned manner with the word lines as a part of a mask. And a bit line connected to each corresponding drain region through a drain contact hole opened to the drain region, wherein the distance between the word line and the drain contact hole is smaller than the lithography tolerance. (Corresponding to claim 2).
【０００９】一対のワード線間に形成されるドレインコ
ンタクトホールがその両側に位置するワード線をマスク
の一部として、このマスクの自己整合を利用して形成さ
れていることから、従来のようなワード線とドレインコ
ンタクトホールとの間に許容誤差を見込む必要はなく、
両線間の間隔を耐圧性を考慮するのみで、必要とされる
耐圧性を満たすことができれば、許容誤差よりも小さく
することができることから、不揮発性半導体メモリのコ
ンパクト化が図られる。A drain contact hole formed between a pair of word lines is formed by using the word lines located on both sides thereof as a part of a mask and utilizing the self-alignment of the mask. There is no need to allow for tolerance between the word line and the drain contact hole,
If the required withstand voltage can be satisfied only by considering the withstand voltage of the interval between the two lines, the required tolerance can be reduced, so that the nonvolatile semiconductor memory can be made more compact.
【００１０】請求項１に記載の不揮発性半導体メモリ
は、次のようにして形成することができる。すなわち、
半導体基板に素子分離領域で区画された活性領域を横切
る少なくとも一対のワード線を形成し、半導体基板の一
対のワード線の両外側における領域を保護膜で覆った状
態で一対のワード線をマスクとして、該ワード線間の素
子分離領域をエッチングにより除去し、エッチングを受
けた当該領域にワード線をマスクとして不純物をイオン
注入してソース領域を含むソース線を形成する（請求項
３に対応）。The nonvolatile semiconductor memory according to the first aspect can be formed as follows. That is,
At least a pair of word lines crossing an active region defined by an element isolation region in a semiconductor substrate, and a pair of word lines is used as a mask in a state where regions on both outer sides of the pair of word lines of the semiconductor substrate are covered with protective films. The element isolation region between the word lines is removed by etching, and impurities are ion-implanted into the etched region using the word line as a mask to form a source line including a source region (corresponding to claim 3).
【００１１】この方法によれば、一対のワード線間に形
成されるソース線のマスクとして該ソース線の両側の一
対のワード線が利用されることから、ワード線の自己整
合作用により、ワード線とその間に形成されるソース線
との間隔がそれぞれリソグラフィの許容誤差よりも小さ
いことを特徴とする不揮発性半導体メモリを比較的容易
に形成することができる。According to this method, a pair of word lines on both sides of the source line are used as a mask for the source line formed between the pair of word lines. A nonvolatile semiconductor memory characterized in that the distance between the non-volatile semiconductor memory and the source line formed therebetween is smaller than the tolerance of lithography, respectively.
【００１２】また、従来では、素子分離領域により相互
に交差して区画される活性領域の角部は実質的に丸みを
与えられることから、ワード線とソース線との間隔のば
らつきにより、ワード線下のゲート有効面積が変化する
ことから、いわゆるカップリング比の変化により、閾値
のばらつきを招いていた。しかしながら、本発明の方法
によれば、活性領域を横切るワード線の形成後、このワ
ード線をマスクとしてソース線が形成されることから、
ワード線下のゲートの有効面積がワード線とソース線と
の間隔に応じて変化することはなく、閾値のばらつきを
招くことのない不揮発性半導体メモリを製造することが
可能となる。Conventionally, since the corners of the active regions defined by intersecting each other by the element isolation regions are substantially rounded, the variation in the distance between the word line and the source line causes the word line to vary. Since the lower gate effective area changes, a variation in the so-called coupling ratio causes variations in the threshold value. However, according to the method of the present invention, after forming a word line crossing the active region, a source line is formed using this word line as a mask.
The effective area of the gate below the word line does not change in accordance with the distance between the word line and the source line, and it is possible to manufacture a non-volatile semiconductor memory that does not cause variation in the threshold value.
【００１３】請求項２に記載の不揮発性半導体メモリ
は、次のようにして形成することができる。すなわち、
前記半導体基板に素子分離領域で区画された活性領域を
横切る少なくとも一対のワード線を形成し、一対のワー
ド線間および該ワード線の外側に不純物を注入してドレ
イン領域およびソース領域をそれぞれ形成し、ワード線
の側部に絶縁材料からなるサイドウオール部を形成して
ワード線の上面を覆う絶縁層と共にワード線を覆う絶縁
膜を形成する。さらに、この絶縁膜を覆うエッチングス
トッパ層を形成し、該エッチングストッパ層を覆う中間
絶縁層を形成し、該中間絶縁層上に形成された中間絶縁
層保護用マスクを用いるエッチングにより、エッチング
ストッパ層を部分的に露出させ、部分的に露出されたエ
ッチングストッパ層を除去し、ドレイン領域上で部分的
にサイドウオール部を露出させ、ワード線のドレイン領
域上で部分的に露出されたサイドウオール部をドレイン
領域上に開放するドレインコンタクトホールの壁面の一
部として、該コンタクトホールを経てドレイン領域に接
続されるビット線を形成する（請求項５に対応）。The nonvolatile semiconductor memory according to the second aspect can be formed as follows. That is,
Forming at least a pair of word lines across the active region defined by the element isolation region in the semiconductor substrate, and forming a drain region and a source region by implanting impurities between the pair of word lines and outside the word lines. Then, a sidewall portion made of an insulating material is formed on a side portion of the word line, and an insulating film covering the word line is formed together with an insulating layer covering the upper surface of the word line. Further, an etching stopper layer is formed to cover the insulating film, an intermediate insulating layer is formed to cover the etching stopper layer, and the etching stopper layer is etched by using an intermediate insulating layer protecting mask formed on the intermediate insulating layer. Partially exposed, removing the partially exposed etching stopper layer, partially exposing the sidewall portion on the drain region, and partially exposing the sidewall portion on the drain region of the word line. Forming a bit line connected to the drain region through the contact hole as a part of the wall surface of the drain contact hole that opens the drain region above the drain region (corresponding to claim 5).
【００１４】この方法によれば、一対のワード線間に形
成されるドレインコンタクトホールの壁面の一部とし
て、ワード線の側部を覆うサイドウオール部が利用され
ることから、ワード線の自己整合作用すなわちこれと一
体的に形成されたサイドウオール部の自己整合作用によ
り、ワード線とその間に形成されるドレインコンタクト
ホールとの間隔がリソグラフィの許容誤差よりも小さい
ことを特徴とする不揮発性半導体メモリを比較的容易に
形成することができる。According to this method, the side wall portion covering the side portion of the word line is used as a part of the wall surface of the drain contact hole formed between the pair of word lines. A non-volatile semiconductor memory characterized in that an interval between a word line and a drain contact hole formed between the word line and the drain contact hole is smaller than a lithography tolerance due to an action, that is, a self-alignment action of a sidewall portion formed integrally therewith. Can be formed relatively easily.
【００１５】ワード線の上面を覆う絶縁層およびサイド
ウオール部で構成される、ワード線を覆う絶縁膜を中間
絶縁層よりも耐エッチング性に優れた例えばシリコン窒
化膜のようなエッチングストッパ層で構成することによ
り、請求項５に記載されたエッチングストッパ層を不要
とし、工程の簡素化を図ることができる。The insulating film covering the word line, which is composed of an insulating layer covering the upper surface of the word line and a sidewall portion, is composed of an etching stopper layer such as a silicon nitride film which is more excellent in etching resistance than the intermediate insulating layer. By doing so, the etching stopper layer described in claim 5 becomes unnecessary, and the process can be simplified.
【００１６】すなわち、請求項６に記載の方法は、半導
体基板上にマトリクス状に配置される各メモリの浮遊ゲ
ートおよび該浮遊ゲートを覆って伸長する制御ゲートが
絶縁膜を介して積層されて構成され、それぞれが互いに
間隔をおく少なくとも一対のワード線と、該ワード線間
で前記メモリのドレイン領域に開放するドレインコンタ
クトホールを経て、対応する前記各ドレイン領域に接続
されたビット線とを含む不揮発性半導体メモリの製造方
法であって、半導体基板に素子分離領域で区画された活
性領域を横切る少なくとも一対のワード線を形成するこ
と、一対のワード線間および該ワード線の外側に不純物
を注入してドレイン領域およびソース領域をそれぞれ形
成すること、ワード線の側部を覆うサイドウオール部を
備え該ワード線を覆う絶縁膜からなるエッチングストッ
パ層を形成すること、エッチングストッパ層を覆う中間
絶縁層を形成し、該中間絶縁層上に形成された中間絶縁
層保護用マスクを用いるエッチングにより、エッチング
ストッパ層のサイドウオール部をドレイン領域上で部分
的に露出させること、ワード線のドレイン領域上で部分
的に露出されたサイドウオール部をドレイン領域上に開
放するドレインコンタクトホールの一部として、コンタ
クトホールを経てドレイン領域に接続されるビット線を
形成することとを特徴とする。That is, the method according to claim 6 is configured such that the floating gates of the memories arranged in a matrix on the semiconductor substrate and the control gates extending over the floating gates are laminated via the insulating film. A non-volatile memory including at least one pair of word lines, each of which is spaced apart from each other, and bit lines connected to the corresponding drain regions via drain contact holes opened to the drain regions of the memory between the word lines. Forming at least a pair of word lines across an active region defined by an element isolation region in a semiconductor substrate, and implanting impurities between the pair of word lines and outside the word lines. Forming a drain region and a source region respectively, and having a sidewall portion covering a side portion of the word line. Forming an etching stopper layer made of an insulating film, forming an intermediate insulating layer covering the etching stopper layer, and performing etching using an intermediate insulating layer protecting mask formed on the intermediate insulating layer, thereby forming a side surface of the etching stopper layer. The wall portion is partially exposed on the drain region, the side wall portion partially exposed on the drain region of the word line is opened on the drain region as a part of the drain contact hole. Forming a bit line connected to the region.
【００１７】請求項６に記載の方法によれば、ワード線
を覆うサイドウオール部を備える絶縁膜がエッチングス
トッパ機能を有することから、この絶縁膜を覆う新たな
エッチングストッパ層を形成する必要はなく、これによ
り、ワード線とドレインコンタクトホールとの間隔がリ
ソグラフィの許容誤差よりも小さいことを特徴とする不
揮発性半導体メモリを、一層、容易に形成することがで
きる。According to the sixth aspect of the present invention, since the insulating film having the sidewall portion covering the word line has an etching stopper function, it is not necessary to form a new etching stopper layer covering the insulating film. Thus, a nonvolatile semiconductor memory characterized in that the distance between the word line and the drain contact hole is smaller than the lithography tolerance, can be formed more easily.
【００１８】ソース線とワード線との間隔がリソグラフ
ィの許容誤差よりも小さくかつワード線とドレインコン
タクトホールとの間隔がリソグラフィの許容誤差よりも
小さい不揮発性半導体メモリは、次のようにして形成す
ることができる。すなわち、半導体基板のワード線間に
位置する領域をその配列方向に交互に露出させるよう
に、ワード線間の領域を一つおきに保護膜で覆った状態
で、ワード線をマスクとして、該ワード線間で保護膜か
ら露出する素子分離領域をエッチングにより除去し、エ
ッチングを受けた当該領域にワード線をマスクとして不
純物をイオン注入してソース領域を含むソース線を形成
する。次に、保護膜を除去して露出した半導体基板のワ
ード線間に不純物を注入してドレイン領域を形成し、ワ
ード線の側部に絶縁材料からなるサイドウオール部を形
成してワード線の上面を覆う絶縁層と共にワード線を覆
う絶縁膜を形成し、この絶縁膜を覆うエッチングストッ
パ層を形成する。さらに、このエッチングストッパ層を
覆う中間絶縁層を形成し、該中間絶縁層上に形成された
中間絶縁層保護用マスクを用いるエッチングにより、エ
ッチングストッパ層を部分的に露出させ、部分的に露出
されたエッチングストッパ層を除去し、ドレイン領域上
で部分的にサイドウオール部を露出させ、ワード線のド
レイン領域上で部分的に露出されたサイドウオール部を
ドレイン領域上に開放するドレインコンタクトホールの
壁面の一部とする。このコンタクトホールを経て、ドレ
イン領域に接続されるビット線が形成される（請求項１
５に対応）。A nonvolatile semiconductor memory in which the distance between the source line and the word line is smaller than the lithographic tolerance and the distance between the word line and the drain contact hole is smaller than the lithographic tolerance are formed as follows. be able to. That is, while alternately exposing the regions between the word lines of the semiconductor substrate in the arrangement direction, the regions between the word lines are covered with a protective film and the word lines are used as masks. The element isolation region exposed from the protective film between the lines is removed by etching, and impurities are ion-implanted into the etched region using the word line as a mask to form a source line including a source region. Next, an impurity is implanted between word lines of the semiconductor substrate exposed by removing the protective film to form a drain region, and a sidewall portion made of an insulating material is formed on a side portion of the word line to form an upper surface of the word line. An insulating film covering the word lines is formed together with an insulating layer covering the insulating film, and an etching stopper layer covering the insulating film is formed. Further, an intermediate insulating layer covering the etching stopper layer is formed, and the etching stopper layer is partially exposed by etching using an intermediate insulating layer protecting mask formed on the intermediate insulating layer, and the etching stopper layer is partially exposed. Removing the etched stopper layer, partially exposing the sidewall portion on the drain region, and exposing the partially exposed sidewall portion on the drain region of the word line to the drain region. Part of A bit line connected to the drain region is formed through the contact hole.
5).
【００１９】請求項１５に記載の方法により、ソース線
とワード線との間隔および該ワード線とドレインコンタ
クトホールとの間隔がそれぞれをリソグラフィの許容誤
差よりも小さい、一層コンパクトな不揮発性半導体メモ
リを比較的容易に形成することが可能となる。According to the method of the present invention, a more compact nonvolatile semiconductor memory in which the distance between the source line and the word line and the distance between the word line and the drain contact hole are each smaller than the lithography tolerance. It can be formed relatively easily.
【００２０】[0020]
【発明の実施の形態】以下、本発明を図示の実施の形態
について詳細に説明する。 〈具体例１〉図１は、本発明に係る不揮発性半導体メモ
リを部分的に示す平面図である。図１には、図面の簡素
化のために、不揮発性半導体メモリ１０がその最小単位
であるメモリセルで示されているが、多数のこれらメモ
リセルがマトリクス状に配列されるように、縦横方向に
整列して形成されている。図２は、図１に示された線II
−IIに沿って得られた縦断面図であり、これら図１およ
び図２に沿って、本発明に係る不揮発性半導体メモリ１
０について説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the illustrated embodiments. FIG. 1 is a plan view partially showing a nonvolatile semiconductor memory according to the present invention. In FIG. 1, for simplicity of the drawing, the nonvolatile semiconductor memory 10 is shown by memory cells as its minimum unit, but the memory cells are arranged in the vertical and horizontal directions so that a large number of these memory cells are arranged in a matrix. Are formed in line. FIG. 2 shows the line II shown in FIG.
FIG. 3 is a longitudinal sectional view taken along the line II of FIG.
0 will be described.
【００２１】不揮発性半導体メモリ１０は、図１に示さ
れているように、例えばｐ型単結晶シリコンからなる基
板１１と、基板１１上に形成され、図中横方向に伸びる
ワード線１２と、ワード線１２の一側でワード線１２と
平行に伸びるソース線１３と、ワード線１２の上方でワ
ード線１２に直角に伸長して形成されるビット線１４と
を含む。As shown in FIG. 1, the nonvolatile semiconductor memory 10 includes a substrate 11 made of, for example, p-type single crystal silicon, a word line 12 formed on the substrate 11, and extending in the horizontal direction in the figure. It includes a source line 13 extending parallel to the word line 12 on one side of the word line 12, and a bit line 14 formed above the word line 12 and extending perpendicular to the word line 12.
【００２２】基板１１には、素子分離領域１５により活
性領域１６が区画されている。この活性領域１６上に
は、図２に示すように、ゲート酸化膜１７を介して浮遊
ゲート１８が配置されており、浮遊ゲート１８上には、
ゲート間絶縁膜１９を介して制御ゲート２０が配置され
ている。この制御ゲート２０は、その上に形成された絶
縁膜２１と共に複数の浮遊ゲート１８を覆うべく連続的
に伸長し、これら積層体は、ワード線１２を構成する。
また、ワード線１２上の絶縁膜２１には、ワード線１２
の側方をそれぞれ覆うサイドウオール部２２が形成され
ている。An active region 16 is defined on the substrate 11 by an element isolation region 15. As shown in FIG. 2, a floating gate 18 is arranged on the active region 16 with a gate oxide film 17 interposed therebetween.
A control gate 20 is arranged via an inter-gate insulating film 19. The control gate 20 extends continuously so as to cover the plurality of floating gates 18 together with the insulating film 21 formed thereon, and these laminates constitute the word line 12.
In addition, the insulating film 21 on the word line 12
Side wall portions 22 are formed so as to cover the sides of.
【００２３】ワード線１２の両側には、従来の不揮発性
半導体メモリにおけると同様な例えばｎ型不純物のイオ
ン注入および熱処理により、ドレイン領域２３およびソ
ース領域２４が形成されている。これらドレイン領域２
３およびソース領域２４は、多数のワード線１２の伸長
方向と直角な多数のワード線１２の配列方向へ、交互に
位置するように、形成されている。A drain region 23 and a source region 24 are formed on both sides of the word line 12 by, for example, ion implantation of n-type impurities and heat treatment as in the conventional nonvolatile semiconductor memory. These drain regions 2
The 3 and the source region 24 are formed so as to be alternately arranged in the arrangement direction of the multiple word lines 12 perpendicular to the extending direction of the multiple word lines 12.
【００２４】ソース領域２４は、各ソース領域２４に連
続しかつ基板１１上をワード線１２に近接してワード線
１２と平行に伸長するソース線１３を介して、各行毎に
接続されている。各ソース線１３は、ソース領域２４の
形成におけると同様なイオン注入により形成することが
できる。このイオン注入に際し、両側に位置する一対の
ワード線１２（図１にはその一方のみが示されてい
る。）をマスクとするワード線１２による自己整合を利
用することができる。このワード線１２を利用した自己
整合作用により、図１に示されているように、ワード線
１２とソース線１３との間の間隔がほぼ零となるように
形成されている。図２では、ソース線１３の両側部が各
ワード線１２下に伸びているが、これはイオン注入後の
熱処理での拡散による。The source regions 24 are connected to the respective rows via source lines 13 which are continuous with the respective source regions 24 and extend on the substrate 11 close to the word lines 12 and extend in parallel with the word lines 12. Each source line 13 can be formed by the same ion implantation as in the formation of the source region 24. In this ion implantation, self-alignment by the word lines 12 using a pair of word lines 12 located on both sides (only one of them is shown in FIG. 1) as a mask can be used. By the self-alignment effect using the word line 12, as shown in FIG. 1, the space between the word line 12 and the source line 13 is formed to be almost zero. In FIG. 2, both side portions of the source line 13 extend below each word line 12, but this is due to diffusion by heat treatment after ion implantation.
【００２５】このソース線１３およびワード線１２を覆
って、中間絶縁層２５が形成されており、中間絶縁層２
５にはドレイン領域２３に開放するドレインコンタクト
ホール２６が形成されている。ドレインコンタクトホー
ル２６は、図示の例では、ワード線１２に沿った一対の
短辺２６ａを含む矩形開口である。ドレインコンタクト
ホール２６は、ワード線１２をマスクの一部として利用
したワード線１２の自己整合作用により、ワード線１２
の側部を覆うサイドウオール部２２を壁面として、形成
されている。中間絶縁層２５上には、各列毎にドレイン
コンタクトホール２６を経てドレイン領域２３に接続さ
れるビット線１４が、例えばアルミニゥムのような金属
材料のスパッタにより形成されている。An intermediate insulating layer 25 is formed to cover source line 13 and word line 12.
5, a drain contact hole 26 opened to the drain region 23 is formed. In the illustrated example, the drain contact hole 26 is a rectangular opening including a pair of short sides 26 a along the word line 12. The drain contact hole 26 is formed by the self-alignment of the word line 12 using the word line 12 as a part of a mask.
The side wall portion 22 that covers the side portion is formed as a wall surface. On the intermediate insulating layer 25, the bit line 14 connected to the drain region 23 via the drain contact hole 26 for each column is formed by sputtering a metal material such as aluminum.
【００２６】このビット線１４のドレイン領域２３への
接続を許すドレインコンタクトホール２６は、前記した
ように、ワード線１２をマスクの一部として、自己整合
的に形成されている。従って、ドレインコンタクトホー
ル２６のドレイン領域２３上における短辺２６ａとサイ
ドウオール部２２を除くワード線１２との間隔Ｗを零に
設定することができるが、ワード線１２とビット線１４
との間の耐圧性を考慮して、サイドウオール部２２の厚
さ寸法である例えば０．２μｍという比較的小さな値に
設定されている。この間隔Ｗは、必要とされるサイドウ
オール部２２の厚さ寸法に応じて、低減することができ
る。As described above, the drain contact hole 26 allowing connection of the bit line 14 to the drain region 23 is formed in a self-aligned manner with the word line 12 as a part of the mask. Therefore, the interval W between the short side 26a of the drain contact hole 26 on the drain region 23 and the word line 12 excluding the sidewall portion 22 can be set to zero, but the word line 12 and the bit line 14
The thickness is set to a relatively small value of, for example, 0.2 μm, which is the thickness dimension of the sidewall portion 22 in consideration of the pressure resistance between the two. The distance W can be reduced according to the required thickness of the sidewall portion 22.
【００２７】図１に示される不揮発性半導体メモリ１０
は、解像度についての限界精度がリソグラフィ技術上、
０．３５μｍであるいわゆる０．３５μｍデザインルー
ルを用いて設計されたメモリセルであり、ワード線１２
の幅寸法が０．５μｍ、ソース線１３の幅寸法の半値が
０．１８μｍ（メモリにおけるソース線１３の幅はその
２倍の３．３６μｍ）、ドレインコンタクトホール２６
が０．２８μｍ×０．２μｍ、ビット線１４の幅寸法が
０．６μｍ、ピッチが１．２μｍである。この不揮発性
半導体メモリ１０では、ワード線１２をマスクとして、
自己整合的に、ソース線１３およびドレインコンタクト
ホール２６が形成されていることから、ワード線１２と
ソース線１３との間およびワード線１２とドレインコン
タクトホール２６との間に、それぞれリソグラフィ技術
上必要とされる許容誤差寸法として、例えば０．２μｍ
を越える値を見込む必要はない。The nonvolatile semiconductor memory 10 shown in FIG.
Is that the lithography technology limits the resolution
It is a memory cell designed using the so-called 0.35 μm design rule of 0.35 μm.
Is 0.5 μm, the half value of the width of the source line 13 is 0.18 μm (the width of the source line 13 in the memory is twice that of 3.36 μm), and the drain contact hole 26 is formed.
Is 0.28 μm × 0.2 μm, the width of the bit line 14 is 0.6 μm, and the pitch is 1.2 μm. In this nonvolatile semiconductor memory 10, the word line 12 is used as a mask,
Since the source line 13 and the drain contact hole 26 are formed in a self-aligned manner, it is necessary for the lithography technique between the word line 12 and the source line 13 and between the word line 12 and the drain contact hole 26, respectively. Is 0.2 μm, for example.
It is not necessary to expect a value exceeding.
【００２８】従って、図１に示す不揮発性半導体メモリ
１０では、耐圧性の点から、ワード線１２と、ドレイン
コンタクトホール２６との間隔として０．２μｍを設定
しているが、図１に示す縦寸法で、ワード線１２とソー
ス線１３との間およびワード線１２とドレインコンタク
トホール２６との間を、従来に比較して、それぞれ０．
２μｍおよび０．３μｍ短縮することができた。この寸
法の短縮化により、１．２μｍ×１．４８μｍの従来の
セル面積が、１．２μｍ×０．９８μｍのセル面積に低
減することができ、メモリセルの６６％の縮小化が可能
となった。Therefore, in the nonvolatile semiconductor memory 10 shown in FIG. 1, the distance between the word line 12 and the drain contact hole 26 is set to 0.2 μm from the viewpoint of withstand voltage. In terms of dimensions, the distance between the word line 12 and the source line 13 and the distance between the word line 12 and the drain contact hole 26 are each 0.1 mm as compared with the related art.
It was possible to reduce the length by 2 μm and 0.3 μm. By reducing the dimensions, the conventional cell area of 1.2 μm × 1.48 μm can be reduced to 1.2 μm × 0.98 μm, and the memory cell can be reduced by 66%. Was.
【００２９】不揮発性半導体メモリ１０では、従来よく
知られているように、選択されたワード線１２およびビ
ット線１４に読取り信号が入力すると、ワード線１２お
よびビット線１４の交点に位置するメモリセルの浮遊ゲ
ート１８の荷電状態に応じて、ソース領域２４からドレ
イン領域２３に流れる電流値が大きく変化する。基本的
には、浮遊ゲート１８に電荷が蓄えられていれば、ソー
ス線１３に電流が流れず、これとは逆に浮遊ゲート１８
に電荷が蓄えられていなければ、ソース線１３に電流が
流れる。従って、読取り信号を入力したときの該当する
ソース線１３の電流の有無を検出することにより、該当
するメモリセルの記憶内容を読み出すことができる。ま
た、選択された浮遊ゲート１８への電荷の注入により記
憶内容を書き込むことができ、また電気的あるいは光学
的に浮遊ゲート１８の電荷にエネルギーを与えることに
より、浮遊ゲート１８の電荷を一括的に放出させて、記
憶内容を消去することができる。In the nonvolatile semiconductor memory 10, as well known in the art, when a read signal is input to a selected word line 12 and bit line 14, a memory cell located at the intersection of the word line 12 and bit line 14 The current flowing from the source region 24 to the drain region 23 greatly changes according to the charge state of the floating gate 18. Basically, if charges are stored in the floating gate 18, no current flows through the source line 13.
If no charge is stored in the source line 13, a current flows through the source line 13. Therefore, by detecting the presence or absence of the current of the corresponding source line 13 when the read signal is input, the storage content of the corresponding memory cell can be read. In addition, the stored contents can be written by injecting charges into the selected floating gate 18, and by electrically or optically applying energy to the charges in the floating gate 18, the charges in the floating gate 18 can be batch-collected. It can be released to erase the stored contents.
【００３０】〈具体例２〉次に、図１および２に示した
ようなワード線１２とソース線１３との間隔をリソグラ
フィの許容誤差以下に設定できる不揮発性半導体メモリ
の製造方法を説明する。図３および図４は、それぞれ本
発明に係る不揮発性半導体メモリ１０＊の製造方法を示
す工程図（その１およびその２）である。また、図５お
よび図６は、それぞれ図３（ｃ）に示された線Va−Va、
線VI−VIおよび図４（ｄ）に示された線Vb−Vbに沿って
得られた断面図である。<Example 2> Next, a method for manufacturing a nonvolatile semiconductor memory in which the distance between the word line 12 and the source line 13 as shown in FIGS. 3 and 4 are process diagrams (Nos. 1 and 2) showing a method of manufacturing the nonvolatile semiconductor memory 10 * according to the present invention. FIGS. 5 and 6 show the lines Va-Va, respectively, shown in FIG.
FIG. 6 is a cross-sectional view taken along line VI-VI and line Vb-Vb shown in FIG.
【００３１】図３（ａ）に示されているように、半導体
基板１１上には、例えば従来よく知られたＬＯＣＯＳ法
により、酸化シリコンからなる素子分離領域１５が形成
され、この素子分離領域１５により、互いに平行に伸び
る複数組の活性領域１６が区画される。図示の例では、
相互に間隔をおく平行な一対の活性領域１６が示されて
いるが、１つのメモリセル領域には、多数組の平行な活
性領域１６が形成され、これら活性領域１６は相互に交
差することはない。As shown in FIG. 3A, an element isolation region 15 made of silicon oxide is formed on the semiconductor substrate 11 by, for example, a well-known LOCOS method. Thereby, a plurality of sets of active regions 16 extending in parallel with each other are defined. In the example shown,
Although a pair of parallel active regions 16 are shown spaced apart from each other, a plurality of parallel active regions 16 are formed in one memory cell region, and these active regions 16 may not cross each other. Absent.
【００３２】図３（ｂ）に示されているように、活性領
域１６と直角に伸長する複数のワード線１２が従来よく
知られたリソグラフィ技術を用いて、形成される。図３
には、相互に間隔をおく一対のワード線１２が示されて
いるが、１つのメモリセル領域には、活性領域１６にお
けると同様に多数のワード線１２が相互に間隔をおいて
形成される。各ワード線１２は、後でその詳細を説明す
るが、図１および図２に示したと同様な従来よく知られ
たゲート酸化膜１７、浮遊ゲート１８、ゲート間絶縁膜
１９および制御ゲート２０からなる積層構造を有する。As shown in FIG. 3B, a plurality of word lines 12 extending at right angles to the active region 16 are formed by using a well-known lithography technique. FIG.
Shows a pair of word lines 12 spaced from each other, but in one memory cell region, a large number of word lines 12 are formed at intervals from each other as in the active region 16. . Each word line 12, which will be described in detail later, includes a well-known gate oxide film 17, a floating gate 18, an inter-gate insulating film 19, and a control gate 20 similar to those shown in FIGS. It has a laminated structure.
【００３３】基板１１を一対のワード線１２間で露出さ
せ、この一対のワード線１２の外側に位置する基板部分
を覆うように、リソグラフィ技術を用いてレジストパタ
ーン２７が形成される。このレジストパターン２７によ
り、基板１１のワード線１２間の領域は、ワード線１２
の配列方向へ１つおきに露出され、この露出された領域
とレジストパターン２７で保護された領域とが交互に配
列されることとなる。A resist pattern 27 is formed using a lithography technique so as to expose the substrate 11 between the pair of word lines 12 and cover a portion of the substrate located outside the pair of word lines 12. By the resist pattern 27, the region between the word lines 12 on the substrate 11 is
Are alternately exposed in the arrangement direction, and the exposed regions and the regions protected by the resist pattern 27 are alternately arranged.
【００３４】図５（ａ）に示されているように、素子分
離領域１５を横切る断面では、基板１１上に素子分離領
域１５が現れ、素子分離領域１５上に制御ゲート２０が
積層されて現れるが、図６に示されているように、活性
領域１６を横切る断面では、基板１１上に素子分離領域
１５が現れることはなく、基板１１上に、ゲート酸化膜
１７、浮遊ゲート１８、ゲート間絶縁膜１９および制御
ゲート２０からなるワード線１２の積層構造が現れてい
る。図６以下の図面には、図面の簡素化のために、基板
１１と浮遊ゲート１８との間のゲート酸化膜１７が省略
されている。As shown in FIG. 5A, in a cross section crossing the element isolation region 15, the element isolation region 15 appears on the substrate 11, and the control gate 20 appears on the element isolation region 15 in a stacked manner. However, as shown in FIG. 6, in the cross section crossing the active region 16, the element isolation region 15 does not appear on the substrate 11, and the gate oxide film 17, the floating gate 18, and the gate The laminated structure of the word line 12 including the insulating film 19 and the control gate 20 appears. 6 and the following drawings, the gate oxide film 17 between the substrate 11 and the floating gate 18 is omitted for simplification of the drawing.
【００３５】図５（ａ）および図６から明らかなよう
に、レジストパターン２７が、ワード線１２をその幅方
向へ全域で覆うことなく、部分的に覆っている。これ
は、レジストパターン２７をマスクとして素子分離領域
１５のワード線１２間に露出する部分を除去するエッチ
ングに対し、ワード線１２がレジストパターン２７と同
等の耐エッチング性を示すためであり、必要に応じて、
ワード線１２の上面の全域をレジストパターン２７で覆
い、あるいはその全域を露出させることができる。ま
た、第３具体例として後で説明する例との組合せのため
に、図５および図６に仮想線で示すように制御ゲート２
０上に絶縁膜２１を形成しておくことができる。As is apparent from FIGS. 5A and 6, the resist pattern 27 partially covers the word line 12 without covering the entire area in the width direction. This is because the word line 12 has the same etching resistance as the resist pattern 27 against the etching for removing the portion of the element isolation region 15 exposed between the word lines 12 using the resist pattern 27 as a mask. Depending on,
The entire area of the upper surface of the word line 12 can be covered with the resist pattern 27 or the entire area can be exposed. As a third specific example, in combination with an example described later, the control gate 2 shown in FIG. 5 and FIG.
The insulating film 21 can be formed on the substrate 0.
【００３６】レジストパターン２７を施した状態で、従
来よく知られた酸化シリコンを除去するための乾式のエ
ッチング処理が施される。このエッチングにより、図４
（ｄ）および図５（ｂ）に示されているように、素子分
離領域１５は、一対のワード線１２間でレジストパター
ン２７から露出する部分が除去され、これにより、ワー
ド線１２に隣接してこれと平行に伸びるソース線領域１
３ａが形成される。図６に示す断面では、素子分離領域
１５が現れていないことから、このエッチングによる大
きな変化はない。With the resist pattern 27 applied, a well-known dry etching process for removing silicon oxide is performed. By this etching, FIG.
As shown in FIG. 5D and FIG. 5B, the portion of the element isolation region 15 that is exposed from the resist pattern 27 between the pair of word lines 12 is removed. Source line region 1 extending in parallel with this
3a is formed. In the cross section shown in FIG. 6, since the element isolation region 15 does not appear, there is no significant change due to this etching.
【００３７】ソース線領域１３ａの形成後、レジストパ
ターン２７が除去され、これにより図４（ｅ）に示され
ているように、ワード線１２間には、このワード線１２
間に形成され、ワード線１２に隣接してこれと平行に連
続的に伸びるソース線領域１３ａと、不連続な活性領域
１６の露出部分１６ａとが、ワード線１２の配列方向へ
交互に形成されることとなる。After the formation of the source line region 13a, the resist pattern 27 is removed. As a result, as shown in FIG.
A source line region 13a formed between and adjacent to the word line 12 and extending continuously in parallel with the word line 12 and an exposed portion 16a of the discontinuous active region 16 are alternately formed in the direction in which the word lines 12 are arranged. The Rukoto.
【００３８】活性領域１６の露出部分１６ａおよびソー
ス線領域１３ａには、それぞれワード線１２をマスクと
して、ソース領域およびドレイン領域を形成するための
不純物がイオン注入法により注入され、その後、基板１
１は、熱処理を受ける。このイオン注入および熱処理に
より、露出部分１６ａには、ドレイン領域２３が形成さ
れる。また、ソース線領域１３ａには、ソース領域２４
を含むソース線１３が形成される。Impurities for forming source and drain regions are implanted into the exposed portion 16a and the source line region 13a of the active region 16 by using the word line 12 as a mask, respectively.
1 undergoes a heat treatment. By this ion implantation and heat treatment, a drain region 23 is formed in the exposed portion 16a. The source line region 13a includes a source region 24.
Is formed.
【００３９】ドレイン領域２３と、ソース領域２４を含
むソース線１３の形成後、これらドレイン領域２３、ソ
ース線１３およびワード線１２を覆う図２に示したよう
な中間絶縁層２５が形成される。この中間絶縁層２５に
ドレイン領域２３に開放するドレインコンタクトホール
２６が形成され、ドレインコンタクトホール２６を経て
ドレイン領域２３に接続される図２に示したようなビッ
ト線１４が形成され、これにより、不揮発性半導体メモ
リ１０＊が得られる。ドレインコンタクトホール２６
は、具体例３で述べる本願方法を用いて形成することが
望ましいが、従来と同様な方法で形成することができ
る。After the formation of the source line 13 including the drain region 23 and the source region 24, an intermediate insulating layer 25 as shown in FIG. 2 covering the drain region 23, the source line 13 and the word line 12 is formed. A drain contact hole 26 opened to the drain region 23 is formed in the intermediate insulating layer 25, and a bit line 14 as shown in FIG. 2 connected to the drain region 23 via the drain contact hole 26 is formed. A non-volatile semiconductor memory 10 * is obtained. Drain contact hole 26
Is preferably formed by using the method of the present application described in Example 3, but can be formed by a method similar to the conventional method.
【００４０】具体例２に示した本願方法では、前記した
ように、一対のワード線１２間に該ワード線をマスクと
する不純物のイオン注入によってソース線１３が形成さ
れ、このワード線１２による自己整合作用によってソー
ス線１３をリソグラフィの許容誤差以下に近接して形成
することができる。従って、ワード線１２とソース線１
３との間隔を従来よりも小さくすることができ、ワード
線１２とソース線１３との間隔が従来に比較して小さな
不揮発性半導体メモリ１０＊を比較的容易に形成するこ
とができる。In the method of the present invention shown in the specific example 2, as described above, the source line 13 is formed between the pair of word lines 12 by ion implantation of impurities using the word line as a mask. The source line 13 can be formed close to or below the lithographic tolerance by the matching action. Therefore, the word line 12 and the source line 1
3 can be made smaller than in the prior art, and the nonvolatile semiconductor memory 10 * in which the distance between the word line 12 and the source line 13 is smaller than in the related art can be formed relatively easily.
【００４１】また、具体例２に示した方法では、予め活
性領域１６が交差して形成されることない。しかも、活
性領域１６に交差するソース線領域１３ａはエッチング
により形成され、このソース線領域へのワード線１２を
マスクとする不純物のイオン注入により形成されること
から、この領域に従来のような丸まった角部分が生じる
ことはなく、浮遊ゲート１８下におけるゲート有効面積
に従来のようなばらつきを与える要素を消去できる。従
って、閾値にばらつきのない安定したメモリを形成する
ことができる。Further, in the method shown in the specific example 2, the active regions 16 do not cross each other in advance. Moreover, the source line region 13a crossing the active region 16 is formed by etching, and is formed by ion implantation of impurities into the source line region using the word line 12 as a mask. No corner portion is generated, and an element that causes a variation in the gate effective area under the floating gate 18 as in the related art can be erased. Therefore, a stable memory having no variation in threshold value can be formed.
【００４２】図４（ｄ）に沿って説明したソース線領域
１３ａの形成のために、ワード線１２間に露出する素子
分離領域１５を部分的に除去する乾式エッチングでは、
基本的には基板１１がエッチングを受けない。しかしな
がら、僅かな条件の変動等によって、基板１１が、図７
に符号２８＊で示すように、凹状に削られることがあ
る。この凹所２８＊には、その後のイオン注入により、
ソース領域２４＊が形成されるが、このような凹所２８
＊に形成されたソース領域２４＊は、熱処理によっても
充分にワード線１２下に拡散されない。そのため、ゲー
ト下に所定のチャンネルが形成されないことから、所定
の電気特性を得ることが困難になる。In order to form the source line region 13a described with reference to FIG. 4D, dry etching for partially removing the element isolation region 15 exposed between the word lines 12 is as follows.
Basically, the substrate 11 is not subjected to etching. However, due to a slight change in conditions or the like, the substrate 11
As shown by the reference numeral 28 * in FIG. In this recess 28 *, by subsequent ion implantation,
A source region 24 * is formed, but such a recess 28
The source region 24 * formed in * is not sufficiently diffused below the word line 12 even by the heat treatment. Therefore, since a predetermined channel is not formed under the gate, it is difficult to obtain predetermined electric characteristics.
【００４３】そこで、図７に示されているように、素子
分離領域１５の部分的なエッチングに際し、ソース領域
２４に、その両側のワード線１２に向けての立ち上がり
傾斜部２８を形成することが望ましい。この立ち上がり
傾斜部２８は、例えば、エッチングガス圧を高めあるい
はエッチングのためのプラズマ発生の高周波電力を低め
ることにより、またはエッチングガスの堆積作用により
重合膜を生成し易い炭素を含むガス分圧を高める等の手
段により、エッチングの異方性を低めることにより、比
較的容易に形成することができる。Therefore, as shown in FIG. 7, when the element isolation region 15 is partially etched, a rising slope portion 28 is formed in the source region 24 toward the word lines 12 on both sides thereof. desirable. The rising slope portion 28 increases, for example, a gas partial pressure including carbon which easily forms a polymer film by increasing the etching gas pressure or lowering the high frequency power of plasma generation for etching or by depositing an etching gas. By lowering the anisotropy of the etching by such means as above, it can be formed relatively easily.
【００４４】この立ち上がり傾斜部２８は、イオン注入
により立ち上がり傾斜部２８に注入されたイオンを、そ
の後の熱処理により、図８に示されているように、適正
にワード線１２下に拡散させることから、これにより、
ワード線１２下に伸びる適正なソース領域２４を形成す
ることができる。This rising slope portion 28 diffuses the ions implanted into the rising slope portion 28 by ion implantation properly below the word line 12 by a subsequent heat treatment, as shown in FIG. ,
An appropriate source region 24 extending below the word line 12 can be formed.
【００４５】〈具体例３〉次に、図１および２に示した
ようなワード線１２とドレインコンタクトホール２６と
の間隔をリソグラフィの許容誤差以下に設定できる不揮
発性半導体メモリの製造方法を説明する。図９は、本発
明に係る不揮発性半導体メモリ１０＊の他の製造方法を
示す工程図である。また、図１０〜図１２は、それぞれ
図９に示された線Xa−Xa、線Xb−Xb、線XIa-XIa 、線XI
b-XIb 、線XIc-XIc および線XII-XII に沿って得られた
断面図である。<Example 3> Next, a method of manufacturing a nonvolatile semiconductor memory in which the distance between the word line 12 and the drain contact hole 26 as shown in FIGS. . FIG. 9 is a process chart showing another method for manufacturing the nonvolatile semiconductor memory 10 * according to the present invention. FIGS. 10 to 12 correspond to lines Xa-Xa, Xb-Xb, line XIa-XIa, and line XI shown in FIG. 9, respectively.
FIG. 11 is a cross-sectional view taken along line b-XIb, line XIc-XIc, and line XII-XII.
【００４６】図９に示す方法では、その図９（ａ）に示
されているように、従来におけると同様、基板１１上に
は、この基板１１上に形成された素子分離領域１５によ
り、相互に直角に交差する横方向に伸びる活性領域１６
ａと、縦方向に伸びる活性領域１６とが区画されてい
る。In the method shown in FIG. 9, as shown in FIG. 9 (a), similar to the conventional case, the substrate 11 is formed on the substrate 11 by the element isolation region 15 formed on the substrate 11. Active region 16 that crosses at right angles to
a and an active region 16 extending in the vertical direction.
【００４７】図９（ｂ）に示されているように、縦方向
に伸びる活性領域１６と直角に互いに間隔をおいて平行
に伸びる複数のワード線１２が、前記したと同様なリソ
グラフィにより、形成される。図９には、図３に示した
と同様に、４メモリセルが示されているに過ぎないが、
基板１１上のメモリセル領域には、多数の活性領域１
６、１６ａおよび多数のワード線１２が形成される。As shown in FIG. 9B, a plurality of word lines 12 extending in parallel with each other at right angles to the active region 16 extending in the vertical direction are formed by the same lithography as described above. Is done. FIG. 9 only shows four memory cells as shown in FIG.
A large number of active regions 1 are provided in the memory cell region on the substrate 11.
6, 16a and a number of word lines 12 are formed.
【００４８】図１０（ａ）に示されているように、ワー
ド線１２は、浮遊ゲート１８、ゲート間絶縁膜１９およ
び制御ゲート２０を含み、さらにその上に積層された絶
縁膜２１を含む積層構造を有する。図１０以下の図面に
おいても図６および図７におけると同様に、ゲート酸化
膜１７が省略されている。As shown in FIG. 10A, the word line 12 includes a floating gate 18, an inter-gate insulating film 19, and a control gate 20, and further includes an insulating film 21 stacked thereon. Having a structure. 10 and subsequent figures, the gate oxide film 17 is omitted as in FIGS. 6 and 7.
【００４９】図９（ｂ）および図１０（ｂ）に示されて
いるように、活性領域１６のワード線１２から露出する
部分には、それぞれドレインおよびソースを形成するた
めの不純物がイオン注入法により注入され、基板１１が
熱処理を受けることにより、それぞれワード線１２の両
側にドレイン領域２３およびソース領域２４が形成され
る。ドレイン領域２３およびソース領域２４は、ワード
線１２の配列方向へ、交互に位置するよう形成される。As shown in FIGS. 9B and 10B, the portions of active region 16 exposed from word line 12 are doped with impurities for forming a drain and a source, respectively, by ion implantation. And the substrate 11 is subjected to a heat treatment to form a drain region 23 and a source region 24 on both sides of the word line 12, respectively. The drain region 23 and the source region 24 are formed so as to be located alternately in the direction in which the word lines 12 are arranged.
【００５０】ドレイン領域２３およびソース領域２４の
形成後、図９（ｃ）および図１１（ａ）に示されている
ように、絶縁膜２１を構成する材質と同質の例えば酸化
シリコンにより、ワード線１２の側部を覆うサイドウオ
ール部２２が形成される。サイドウオール部２２は、絶
縁膜２１と共同してワード線１２を電気絶縁的に保護す
る絶縁膜を構成し、後述するビット線１４と浮遊ゲート
１８および制御ゲート２０との短絡を防止する。このサ
イドウオール部２２および絶縁膜２１から成る絶縁膜
（２１および２２）を後述する中間絶縁層２５のエッチ
ング時にエッチングガスから保護するためのエッチング
ストッパ層２９が形成される。このエッチングストッパ
層２９を埋め込むようにこれを覆って、例えば酸化シリ
コンからなる中間絶縁層２５が形成される。After the formation of the drain region 23 and the source region 24, as shown in FIGS. 9C and 11A, the word lines are formed of, for example, silicon oxide of the same material as the material forming the insulating film 21. A sidewall portion 22 is formed to cover the side portion 12. The sidewall portion 22 forms an insulating film for electrically insulating and protecting the word line 12 in cooperation with the insulating film 21, and prevents a short circuit between the bit line 14 and the floating gate 18 and the control gate 20 described later. An etching stopper layer 29 is formed to protect the insulating film (21 and 22) composed of the sidewall portion 22 and the insulating film 21 from an etching gas when the intermediate insulating layer 25 described later is etched. An intermediate insulating layer 25 made of, for example, silicon oxide is formed so as to cover the etching stopper layer 29 so as to be embedded.
【００５１】エッチングストッパ層２９は、絶縁膜２１
およびサイドウオール部２２とは異なる材質から成り、
中間絶縁層２５のエッチング時に中間絶縁層２５よりも
遅いエッチング速度を示す、例えばシリコン窒化膜のよ
うな、耐エッチング特性を持つ材料で形成される。The etching stopper layer 29 is made of the insulating film 21
And a material different from the side wall portion 22,
When the intermediate insulating layer 25 is etched, the intermediate insulating layer 25 is formed of a material having a lower etching rate than the intermediate insulating layer 25, such as a silicon nitride film, having an etching resistance.
【００５２】さらに、中間絶縁層２５上には、図１１
（ｂ）に示されているように、中間絶縁層２５を部分的
に除去してドレイン領域２３に開放するドレインコンタ
クトホール２６形成用のレジストマスク３０が形成され
る。レジストマスク３０を用いたエッチングにより、レ
ジストマスク３０の開口３０ａに沿って中間絶縁層２５
がエッチングを受けることにより、図１１（ｃ）に示さ
れているように、ドレイン領域２３上でエッチングスト
ッパ層２９のサイドウオール部２２を覆う部分が露出す
る。Further, on the intermediate insulating layer 25, FIG.
As shown in FIG. 2B, a resist mask 30 for forming a drain contact hole 26 which is partially removed from the intermediate insulating layer 25 and opened to the drain region 23 is formed. By etching using the resist mask 30, the intermediate insulating layer 25 is formed along the opening 30a of the resist mask 30.
Is etched, a portion of the etching stopper layer 29 covering the sidewall portion 22 is exposed on the drain region 23, as shown in FIG. 11C.
【００５３】その後、図９（ｄ）および図１２に示され
ているように、エッチングストッパ層２９のドレインコ
ンタクトホール２６に露出する部分がエッチングにより
除去されることにより、ドレイン領域２３上には、エッ
チングストッパ層２９により保護されていたサイドウオ
ール部２２が露出する。その後、レジストマスク３０が
除去される。Thereafter, as shown in FIGS. 9D and 12, the portion of the etching stopper layer 29 exposed to the drain contact hole 26 is removed by etching, so that the drain region 23 is left over. The sidewall portion 22 protected by the etching stopper layer 29 is exposed. After that, the resist mask 30 is removed.
【００５４】このサイドウオール部２２は、ワード線１
２の側部にこれと一体的に形成されており、ドレイン領
域２３上に開放ドレインコンタクトホール２６の壁面の
一部を構成する。このサイドウオール部２２をドレイン
コンタクトホール２６の壁面の一部として、従来よく知
られた例えばスパッタ法により、アルミニゥムのような
金属材料で図１および図２に示したようなビット線１４
が形成される。The side wall portion 22 is connected to the word line 1
2 and is formed integrally therewith on the side portion, and forms a part of the wall surface of the open drain contact hole 26 on the drain region 23. The side wall portion 22 is used as a part of the wall surface of the drain contact hole 26 by a well-known conventional sputtering method, for example, using a metal material such as aluminum to form the bit line 14 shown in FIGS.
Is formed.
【００５５】従って、サイドウオール部２２を壁面の一
部とするドレインコンタクトホール２６を経て、ドレイ
ン領域２３に接続するビット線１４は、ワード線１２に
一体化されたサイドウオール部２２に自己整合的に形成
される。そのため、リソグラフィでの許容誤差を考慮す
ることなく、耐電圧特性に関連して決められる厚さ寸法
を有するサイドウオール部２２に応じて、ワード線１２
とドレインコンタクトホール２６との間隔を決定するこ
とができることから、従来よりもその間隔を縮小するこ
とができ、コンパクト化を図ることができる。Therefore, the bit line 14 connected to the drain region 23 through the drain contact hole 26 having the sidewall portion 22 as a part of the wall surface is self-aligned with the sidewall portion 22 integrated with the word line 12. Formed. Therefore, without considering the tolerance in lithography, the word line 12 is formed in accordance with the sidewall portion 22 having the thickness dimension determined in relation to the withstand voltage characteristic.
Can be determined, and therefore the distance can be made smaller than before, and the size can be reduced.
【００５６】エッチングストッパ層２９として、シリコ
ン窒化膜のような絶縁材料に代えて、例えば、ポリシリ
コン、タングステンシリサイドあるいはタングステンの
ような導電材料を使用することができる。導電材料から
成るエッチングストッパ層２９は、ビット線１４とドレ
イン領域２３との電気的接続を遮断しないことから、こ
のエッチングストッパ層２９を除去する必要はなくな
る。そのため、エッチングストッパ層２９を導電材料で
形成することにより、このエッチングストッパ層２９の
除去工程を不要とし、製造工程の簡素化を図ることがで
きる。エッチングストッパ層２９に導電材料を使用する
場合、このエッチングストッパ層２９による各ドレイン
相互の短絡を防止するために、エッチングストッパ層２
９は、例えばパターニングにより、各ドレイン領域２３
を除く部分に選択的に形成される。As the etching stopper layer 29, for example, a conductive material such as polysilicon, tungsten silicide, or tungsten can be used instead of an insulating material such as a silicon nitride film. Since the etching stopper layer 29 made of a conductive material does not interrupt the electrical connection between the bit line 14 and the drain region 23, there is no need to remove the etching stopper layer 29. Therefore, by forming the etching stopper layer 29 with a conductive material, the step of removing the etching stopper layer 29 is not required, and the manufacturing process can be simplified. When a conductive material is used for the etching stopper layer 29, the etching stopper layer 2 is used to prevent short circuit between the drains due to the etching stopper layer 29.
Reference numeral 9 denotes each drain region 23 by patterning, for example.
Are selectively formed in portions other than.
【００５７】具体例３に示した例では、図１２に示され
ているように、ソース領域２４側に位置するサイドウオ
ール部２２を覆うように、エッチングストッパ層２９が
残る。 このエッチングストッパ層２９がシリコン窒化
膜から成る場合、エッチングストッパ層２９の形成時に
このエッチングストッパ層２９に取り込まれた水素が、
浮遊ゲート１８下のゲート酸化膜１７と基板１１との界
面に侵入し、エッチングストッパ層２９によって封じ込
められることがある。この界面に封じ込められた水素は
閾値電圧のばらつき等の原因となり、メモリの電気特性
に悪影響を及ぼす。In the example shown in the specific example 3, as shown in FIG. 12, the etching stopper layer 29 remains so as to cover the side wall portion 22 located on the source region 24 side. When the etching stopper layer 29 is made of a silicon nitride film, hydrogen taken into the etching stopper layer 29 when the etching stopper layer 29 is formed,
It may enter the interface between the gate oxide film 17 below the floating gate 18 and the substrate 11 and be confined by the etching stopper layer 29. Hydrogen trapped at this interface causes variations in threshold voltage and the like, and adversely affects the electrical characteristics of the memory.
【００５８】そこで、エッチングストッパ層２９をシリ
コン窒化膜で形成するとき、次に示すとおり、エッチン
グストッパ層２９をドレイン領域２３と反対側に位置す
る部分を予め部分的に除去することが望ましい。図１３
は、図１１と同様な図面であり、図１３（ａ）に示され
ているように、基板１１上に形成された一対のワード線
１２は、その側部を覆う絶縁材料から成るサイドウオー
ル部２２と、制御ゲート２０の上面を覆う絶縁膜２１と
で覆われる。その後、図１３（ｂ）に示されているよう
に、これら絶縁膜２１および２２を覆う図１１に沿って
説明したと同様なエッチングストッパ層２９がシリコン
窒化膜により形成される。Therefore, when the etching stopper layer 29 is formed of a silicon nitride film, it is desirable to partially remove a portion of the etching stopper layer 29 located on the side opposite to the drain region 23 in advance as shown below. FIG.
FIG. 13 is a view similar to FIG. 11, and as shown in FIG. 13A, a pair of word lines 12 formed on the substrate 11 are formed of side wall portions made of an insulating material covering the side portions thereof. 22 and an insulating film 21 covering the upper surface of the control gate 20. Thereafter, as shown in FIG. 13B, an etching stopper layer 29 similar to that described with reference to FIG. 11 and covering these insulating films 21 and 22 is formed of a silicon nitride film.
【００５９】具体例３では、このエッチングストッパ層
２９の全てを残して中間絶縁層２５が形成されたが、本
方法では、中間絶縁層２５の形成に先立って、エッチン
グストッパ層２９の中央部分すなわちドレイン領域２３
側に形成された互いに対向する一対のサイドウオール部
２２を覆う中央部分２９ａを残すためのレジストパター
ン３１が形成される。レジストパターン３１を利用した
エッチングにより、レジストパターン３１からはみ出し
たエッチングストッパ層２９の両側部分が除去され、図
１３（ｄ）に示されているように、エッチングストッパ
層２９は、その中央部分２９ａのみが残される。In the third embodiment, the intermediate insulating layer 25 is formed leaving all of the etching stopper layer 29. However, in the present method, prior to the formation of the intermediate insulating layer 25, the central portion of the etching stopper layer 29, Drain region 23
A resist pattern 31 is formed to leave a central portion 29a covering a pair of side wall portions 22 formed on the sides. By etching using the resist pattern 31, both side portions of the etching stopper layer 29 protruding from the resist pattern 31 are removed, and as shown in FIG. 13D, the etching stopper layer 29 has only a central portion 29a. Is left.
【００６０】エッチングストッパ層２９をその中央部２
９ａを残して部分的に除去した後、図１３（ｅ）に示さ
れているように、中間絶縁層２５が形成され、レジスト
マスク３０が形成される。このレジストマスク３０を用
いた具体例３におけると同様なエッチングにより、ドレ
イン領域２３側でエッチングストッパ層２９ａが露出さ
れる。さらに、エッチングストッパ層２９ａの部分的な
除去によってドレイン領域２３側に位置するサイドウオ
ール部２２が露出され、この露出されたサイドウオール
部２２をドレインコンタクトホール２６の壁面の一部と
して、ビット線１４が形成される。The etching stopper layer 29 is located at the center 2
After partial removal except 9a, an intermediate insulating layer 25 is formed and a resist mask 30 is formed as shown in FIG. The etching stopper layer 29a is exposed on the drain region 23 side by the same etching as in the specific example 3 using the resist mask 30. Further, by partially removing the etching stopper layer 29a, the sidewall portion 22 located on the drain region 23 side is exposed, and the exposed sidewall portion 22 is used as a part of the wall surface of the drain contact hole 26 to form the bit line 14. Is formed.
【００６１】このように、エッチングストッパ層２９の
ドレイン領域２３側に位置するサイドウオール部２２を
覆う部分は、このサイドウオール部２２を露出させるた
めに除去される。そのため、エッチングストッパ層２９
の形成時にドレイン領域２３側で酸化膜１７と基板１１
との界面に侵入した水素は、このサイドウオール部２２
の除去された部分から抜け出ることから、これが封じ込
められることはない。さらに、図１３に示した例では、
エッチングストッパ層２９の中央部分２９ａを除く両外
側部が除去された状態で中間絶縁層２５に覆われてい
る。そのため、ソース領域２４側で酸化膜１７と基板１
１との界面に侵入した水素は、エッチングストッパ層２
９ａによって封じ込められることはなく、この水素の封
じ込めによる電気特性のばらつきを効果的に防止するこ
とができる。As described above, the portion of the etching stopper layer 29 that covers the side wall portion 22 located on the drain region 23 side is removed to expose the side wall portion 22. Therefore, the etching stopper layer 29
During the formation of the oxide film 17 and the substrate 11 on the drain region 23 side,
The hydrogen that has entered the interface with the
It will not be trapped because it escapes from the removed part of the. Further, in the example shown in FIG.
The etching stopper layer 29 is covered with the intermediate insulating layer 25 in a state where both outer portions except the central portion 29a are removed. Therefore, on the source region 24 side, the oxide film 17 and the substrate 1
Hydrogen that has entered the interface with the etching stopper layer 2
9a, it is possible to effectively prevent the variation of the electric characteristics due to the containment of hydrogen.
【００６２】また、エッチングストッパ層２９による酸
化膜１７と基板１１との界面への水素の侵入を防止する
対策として、ゲート酸化膜１７を予め酸化窒素ガスを含
む雰囲気下で、熱処理を施すことができる。図１４は、
その熱処理手順の工程を示す図１０と同様な図面であ
る。基板１１に形成された素子分離領域１５により区画
された活性領域１６上にゲート酸化膜１７を形成した
後、ゲート酸化膜１７に、図１４（ａ）に示されている
ように、基板１１のゲート酸化膜１７にをＮＯあるいは
ＮＯ2 のような酸化窒素ガス雰囲気下で熱処理を施す。
この熱処理後、図１４（ｂ）に示されているように、ワ
ード線１２が形成され、以下、サイドウオール部２２お
よびエッチングストッパ層２９が、順次形成される。In order to prevent hydrogen from entering the interface between the oxide film 17 and the substrate 11 by the etching stopper layer 29, the gate oxide film 17 is previously subjected to a heat treatment in an atmosphere containing a nitrogen oxide gas. it can. FIG.
It is a drawing similar to FIG. 10 which shows the process of the heat treatment procedure. After a gate oxide film 17 is formed on an active region 16 defined by an element isolation region 15 formed on the substrate 11, the gate oxide film 17 is formed on the active region 16 as shown in FIG. The gate oxide film 17 is subjected to a heat treatment in a nitrogen oxide gas atmosphere such as NO or NO 2 .
After this heat treatment, as shown in FIG. 14B, the word line 12 is formed, and thereafter, the sidewall portion 22 and the etching stopper layer 29 are sequentially formed.
【００６３】ゲート酸化膜１７への酸化窒素ガス下での
熱処理により、窒素が基板１１とゲート酸化膜１７との
界面に偏析し、この窒素が基板１１のシリコンの結合子
を終端する。そのため、シリコン窒化膜からなるエッチ
ングストッパ層２９の形成時にシリコンと水素との結合
が阻止されることから、ゲート酸化膜１７と基板１１と
の界面への水素の侵入を防止することができ、これによ
り水素の侵入による電気特性のばらつきを防止すること
ができる。By the heat treatment of the gate oxide film 17 under a nitrogen oxide gas, nitrogen segregates at the interface between the substrate 11 and the gate oxide film 17, and this nitrogen terminates the silicon connector of the substrate 11. Therefore, since the bonding between silicon and hydrogen is prevented during the formation of the etching stopper layer 29 made of the silicon nitride film, the intrusion of hydrogen into the interface between the gate oxide film 17 and the substrate 11 can be prevented. Accordingly, it is possible to prevent variations in electrical characteristics due to intrusion of hydrogen.
【００６４】先に述べたところでは、ワード線１２の制
御ゲート２０の上面を覆う絶縁膜２１およびサイドウオ
ール部２２でワード線１２を覆い、さらに、これら絶縁
膜２１および２２を覆うエッチングストッパ層２９を形
成した例について説明したが、絶縁膜２１およびサイド
ウオール部２２をエッチングストッパ層２９の材料であ
るシリコン窒化膜で形成することにより、エッチングス
トッパ層２９の形成工程を不要にすることができ、製造
工程の簡素化を図ることができる。As described above, the insulating film 21 covering the upper surface of the control gate 20 of the word line 12 and the sidewall portion 22 cover the word line 12, and furthermore, the etching stopper layer 29 covering these insulating films 21 and 22. Has been described, but the step of forming the etching stopper layer 29 can be omitted by forming the insulating film 21 and the sidewall portion 22 with the silicon nitride film which is the material of the etching stopper layer 29. The manufacturing process can be simplified.
【００６５】絶縁膜２１およびサイドウオール部２２を
シリコン窒化膜で形成する例は、エッチングストッパ層
２９による酸化膜１７と基板１１との界面への水素の侵
入を防止する対策として、ゲート酸化膜１７を予め酸化
窒素ガスを含む雰囲気下で、熱処理を施す工程と組み合
わせることが、電気特性のばらつきを防止し、製造工程
の簡素化を図る上で、極めて有効である。In the case where the insulating film 21 and the sidewall portion 22 are formed of a silicon nitride film, the gate oxide film 17 is used as a measure for preventing hydrogen from entering the interface between the oxide film 17 and the substrate 11 by the etching stopper layer 29. It is extremely effective to combine in advance with a step of performing a heat treatment in an atmosphere containing a nitrogen oxide gas in order to prevent variations in electrical characteristics and to simplify the manufacturing process.
【００６６】具体例２では、ワード線１２とソース線１
３との間隔をリソグラフィの許容誤差以下に設定できる
不揮発性半導体メモリの製造方法を示し、具体例３で
は、ワード線１２とドレインコンタクトホール２６との
間隔をリソグラフィの許容誤差以下に設定できる不揮発
性半導体メモリの製造方法を示したが、これらを組み合
わせることができる。In the specific example 2, the word line 12 and the source line 1
3 shows a method of manufacturing a nonvolatile semiconductor memory in which the distance between the word line 12 and the drain contact hole 26 can be set to be equal to or less than the lithographic tolerance. Although the method of manufacturing the semiconductor memory has been described, these can be combined.
【００６７】〈具体例４〉この組合せ例の製造工程を図
１５に沿って説明する。図１５（ａ）には、基板１１上
に互いに間隔をおいて形成された複数のワード線１２が
示されている。各ワード線１２は、前記した例における
と同様、基板１１上のゲート酸化膜１７（図面の簡素化
のために省略されている。）、浮遊ゲート１８、ゲート
間絶縁膜１９、制御ゲート２０および絶縁膜２１からな
る積層構造を有する。<Example 4> The manufacturing process of this combination example will be described with reference to FIG. FIG. 15A shows a plurality of word lines 12 formed on a substrate 11 at intervals. Each word line 12 has a gate oxide film 17 on the substrate 11 (omitted for simplicity of the drawing), a floating gate 18, an inter-gate insulating film 19, a control gate 20, It has a laminated structure composed of the insulating film 21.
【００６８】このワード線１２を形成するに先立ち、図
３（ａ）に示したように、基板１１に素子分離領域１５
で区画された相互に交差することのない活性領域１６が
形成され、図３（ｂ）に示したように、活性領域１６を
横切って図１５（ａ）に示した複数のワード線１２が形
成される。Prior to forming the word lines 12, as shown in FIG.
Active regions 16 which are not crossed with each other are formed, and a plurality of word lines 12 shown in FIG. 15A are formed across the active regions 16 as shown in FIG. 3B. Is done.
【００６９】図１５に示す例では、ワード線１２の制御
ゲート２０上の絶縁膜２１は、素子分離領域１５を構成
するシリコン酸化膜と同質のシリコン酸化膜からなる下
層部分２１ａと、素子分離領域１５よりも高い耐エッチ
ング特性を示す例えばシリコン窒化膜からなる上層部２
１ｂとを備える２層構造を呈する。In the example shown in FIG. 15, the insulating film 21 on the control gate 20 of the word line 12 includes a lower layer portion 21a made of a silicon oxide film of the same quality as the silicon oxide film constituting the element isolation region 15, and an element isolation region. Upper layer portion 2 made of, for example, a silicon nitride film having an etching resistance higher than 15
1b.
【００７０】相互に間隔をおいて形成されたワード線１
２に関連して、図１５（ｂ）に示されるように、半導体
基板１１のワード線１２間に位置する領域をその配列方
向に交互に露出させるように、ワード線１２間の領域を
一つおきに保護膜であるレジストパターン２７で覆う。
所定領域をレジストパターン２７で覆った状態で、ワー
ド線１２をマスクとして、図３（ｄ）に示したと同様
に、ワード線１２間でレジストパターン２７から露出す
る素子分離領域１５をエッチングにより除去する。Word lines 1 formed at an interval from each other
As shown in FIG. 15B, one region between the word lines 12 is alternately exposed in the arrangement direction, as shown in FIG. Every other step is covered with a resist pattern 27 as a protective film.
In a state where the predetermined region is covered with the resist pattern 27, the element isolation region 15 exposed from the resist pattern 27 between the word lines 12 is removed by etching using the word lines 12 as a mask, as shown in FIG. .
【００７１】この素子分離領域のエッチングに際し、絶
縁膜２１の上層部分２１ｂが素子分離領域１５よりも高
い耐エッチング特性を示すことから、絶縁膜２１のレジ
ストパターン２７から露出する部分がエッチングを受け
ることはなく、この絶縁膜２１下の制御ゲート２０をエ
ッチングから確実に保護することができる。Since the upper layer portion 21b of the insulating film 21 exhibits higher etching resistance than the element isolating region 15, the portion of the insulating film 21 exposed from the resist pattern 27 is etched. However, the control gate 20 under the insulating film 21 can be reliably protected from etching.
【００７２】絶縁膜２１がエッチングを受けると、その
下方の制御ゲート２０の部分的な露出により、制御ゲー
ト２０がエッチングを受けてその断面積が削減され、こ
の断面の削減によるワード線１２の望ましくない電気抵
抗の増大を招く。また、制御ゲート２０の部分的な露出
は、制御ゲート２０と後述するビット線との短絡を引き
起こす虞がある。When the insulating film 21 is etched, the control gate 20 is etched and the sectional area thereof is reduced due to the partial exposure of the control gate 20 therebelow. No increase in electrical resistance. Further, partial exposure of the control gate 20 may cause a short circuit between the control gate 20 and a bit line described later.
【００７３】しかしながら、絶縁膜２１の上層部分２１
ｂに前記したような耐エッチング特性に優れた材質を適
用することにより、ワード線１２の電気抵抗の増大およ
び制御ゲート２０の短絡問題を確実に解決することがで
きる。絶縁膜２１として、シリコン窒化膜のような単層
構造を採用することができる。しかしながら、制御ゲー
ト２０の一般的な材料であるタングステンシリサイドと
密着性の高い絶縁膜２１を得る上で、絶縁膜２１に前記
したような２層構造（２１ａ、２１ｂ）を採用すること
が望ましい。However, the upper portion 21 of the insulating film 21
By applying a material excellent in the etching resistance as described above to b, the problem of an increase in the electric resistance of the word line 12 and a short circuit of the control gate 20 can be surely solved. As the insulating film 21, a single-layer structure such as a silicon nitride film can be adopted. However, in order to obtain an insulating film 21 having high adhesion to tungsten silicide, which is a general material of the control gate 20, it is desirable to adopt the above-described two-layer structure (21a, 21b) for the insulating film 21.
【００７４】エッチングによって部分的に素子分離領域
１５が除去されるが、絶縁膜２１の上層部分２１ｂの保
護作用により、図１５（ｃ）に示されているように、こ
のエッチングによって絶縁膜２１が損傷を受けることは
なく、その下の制御ゲート２０の上面が露出し、あるい
は損傷を受けることはない。素子分離領域１５が部分的
に除去され。これにより形成されたソース線領域１３ａ
（図４（ｄ）参照）に、ワード線１２をマスクとして不
純物をイオン注入し、図４（ｅ）に示したようなソース
領域２４を含むソース線１３を形成する。Although the element isolation region 15 is partially removed by the etching, the insulating film 21 is protected by the upper layer portion 21b of the insulating film 21 as shown in FIG. There is no damage, and the top surface of the control gate 20 below it is not exposed or damaged. The element isolation region 15 is partially removed. The source line region 13a thus formed
4 (d), impurities are ion-implanted using the word line 12 as a mask to form the source line 13 including the source region 24 as shown in FIG. 4 (e).
【００７５】次に、図４（ｅ）に示したように、保護膜
であるレジストパターン２７を除去して露出した活性領
域１６のワード線１２間における活性領域１６の部分１
６ａに、不純物を注入してドレイン領域２３を形成す
る。このドレイン領域２３の形成およびソース領域２４
を含むソース線１３の形成のためのイオン注入を同時的
に行うことができ、また逆の順序で行うことができる。Next, as shown in FIG. 4E, a portion 1 of the active region 16 between the word lines 12 of the active region 16 exposed by removing the resist pattern 27 serving as a protective film.
An impurity is implanted into 6a to form a drain region 23. The formation of the drain region 23 and the source region 24
Can be simultaneously performed for the formation of the source line 13 including, and can be performed in the reverse order.
【００７６】ワード線１２の側部に図１１（ａ）に示し
たと同様な、絶縁材料からなるサイドウオール部２２を
形成し、ワード線１２の上面を覆う絶縁膜２１と共に、
ワード線１２を覆う絶縁膜（２１および２２）を形成す
る。A side wall 22 made of an insulating material similar to that shown in FIG. 11A is formed on the side of the word line 12, and together with an insulating film 21 covering the upper surface of the word line 12.
An insulating film (21 and 22) covering the word line 12 is formed.
【００７７】以下、具体例３において説明したとおり、
絶縁膜（２１および２２）を覆うエッチングストッパ層
２９を形成する。さらに、エッチングストッパ層２９を
覆う中間絶縁層２５を形成し、該中間絶縁層２５上に形
成された中間絶縁膜保護用マスク３０を用いるエッチン
グにより、エッチングストッパ層２９を部分的に露出さ
せる。Hereinafter, as described in the specific example 3,
An etching stopper layer 29 covering the insulating films (21 and 22) is formed. Further, an intermediate insulating layer 25 covering the etching stopper layer 29 is formed, and the etching stopper layer 29 is partially exposed by etching using an intermediate insulating film protecting mask 30 formed on the intermediate insulating layer 25.
【００７８】次に 部分的に露出されたエッチングスト
ッパ層２９を除去し、ドレイン領域２３上で部分的にサ
イドウオール部２２を露出させる。ドレイン領域２３上
で部分的に露出された、サイドウオール部２２をドレイ
ン領域２３上に開放するドレインコンタクトホール２６
の壁面の一部として、該ドレインコンタクトホールを経
てドレイン領域２３に接続されるビット線１４が形成さ
れる。これにより、図１および図２で説明したように、
ワード線１２とソース線１３との間隔およびワード線１
２とドレインコンタクトホール２６との間隔をリソグラ
フィの許容誤差以下に設定できる不揮発性半導体メモリ
を比較的容易に形成することができる。Next, the partially-exposed etching stopper layer 29 is removed, and the sidewall portion 22 is partially exposed on the drain region 23. A drain contact hole 26 that partially exposes the drain region 23 and opens the sidewall portion 22 above the drain region 23.
A bit line 14 connected to the drain region 23 through the drain contact hole is formed as a part of the wall surface of the semiconductor device. Thereby, as described with reference to FIGS. 1 and 2,
The distance between the word line 12 and the source line 13 and the word line 1
It is possible to relatively easily form a non-volatile semiconductor memory in which the distance between the second and the drain contact hole 26 can be set to be equal to or less than the lithography tolerance.
【００７９】図１５に示した２層構造（２１ａ、２１
ｂ）を有する絶縁膜２１が形成された複数のワード線１
２の製造に好適な例を図１６に沿って次に説明する。図
１６（ａ）に示されているように、シリコンからなる半
導体基板１１上に、ゲート酸化膜１７のためのシリコン
酸化膜、浮遊ゲート１８のためのポリシリコン膜、ゲー
ト間絶縁膜１９のためのシリコン酸化膜、制御ゲート２
０のためのタングステンシリサイド膜、下層部分２１ａ
のためのシリコン酸化膜および上層部分２１ｂのための
シリコン窒化膜が、それぞれ一様かつ連続的に積層され
てなる積層体が形成される。The two-layer structure (21a, 21a) shown in FIG.
b) A plurality of word lines 1 on which an insulating film 21 having
An example suitable for the manufacture of No. 2 will now be described with reference to FIG. As shown in FIG. 16A, a silicon oxide film for a gate oxide film 17, a polysilicon film for a floating gate 18, and an inter-gate insulating film 19 on a semiconductor substrate 11 made of silicon. Silicon oxide film, control gate 2
Tungsten silicide film for 0, lower layer portion 21a
A stacked body is formed by uniformly and continuously stacking a silicon oxide film for the upper layer 21b and a silicon nitride film for the upper layer portion 21b.
【００８０】前記積層体の上面には、ワード線１２を規
定するための帯状の複数のレジストパターン３１＊が相
互に間隔をおいて形成される。このレジストパターン３
１＊を」マスクとして、エッチングにより、図１６
（ｂ）に示されているように、浮遊ゲート１８のための
ポリシリコン膜より上層部分が選択的に削除される。そ
の後、図１６（ｃ）に示されているように、レジストパ
ターン３１＊が除去される。A plurality of strip-shaped resist patterns 31 * for defining the word lines 12 are formed on the upper surface of the laminate at intervals. This resist pattern 3
Using 1 * as a mask, etching
As shown in FIG. 2B, the portion above the polysilicon film for the floating gate 18 is selectively removed. Thereafter, as shown in FIG. 16C, the resist pattern 31 * is removed.
【００８１】レジストパターン３１＊の除去後、絶縁膜
２１をマスクとして、浮遊ゲート１８のためのポリシリ
コン層が図１６（ｄ）に示されているように、選択的に
エッチングを受ける。このポリシリコン層の選択エッチ
ングに際し、炭素が含まれていない例えば塩素ガスやＨ
Ｂｒガスのようなエッチングガスを使用することが望ま
しい。ポリシリコンのエッチングについて、カーボンが
含まれないわゆるカーボンフリーのエッチング状況下で
は、浮遊ゲート１８下のゲート酸化膜１７に対するエッ
チング選択比が格段に向上することから、ゲート酸化膜
１７に大きな損傷を与えることなく、適正に浮遊ゲート
１８のためのポリシリコン層を選択的に除去することが
できる。After removing the resist pattern 31 *, the polysilicon layer for the floating gate 18 is selectively etched using the insulating film 21 as a mask, as shown in FIG. In the selective etching of the polysilicon layer, for example, chlorine gas or H
It is desirable to use an etching gas such as Br gas. Regarding the etching of polysilicon, under a so-called carbon-free etching state containing carbon, the etching selectivity to the gate oxide film 17 under the floating gate 18 is significantly improved, so that the gate oxide film 17 is greatly damaged. Therefore, the polysilicon layer for the floating gate 18 can be selectively removed properly.
【００８２】従って、ワード線１２の形成のためのエッ
チングに、炭素を含まないエッチングガスを使用するこ
とにより、ゲート酸化膜１７の損傷を防止し、その薄膜
化を防止することができることから、ゲート酸化膜１７
のための酸化シリコン層の厚さ寸法にエッチングによる
損失分を見込む必要はなく、ゲート酸化膜１７の薄膜化
を図ることが可能となる。Therefore, by using an etching gas containing no carbon for the etching for forming the word line 12, the gate oxide film 17 can be prevented from being damaged and the gate oxide film 17 can be prevented from being thinned. Oxide film 17
It is not necessary to allow for the loss due to etching in the thickness of the silicon oxide layer for this purpose, and the gate oxide film 17 can be made thinner.
【００８３】〈具体例５〉図１７は、本発明を多層ビッ
ト配線構造を有する副ビット線方式のメモリの製造に適
用した図１０および図１１と同様な製造工程図である。
図１７に示すメモリでは、図中左方の２本のワード線１
２が副ビットによって接続されるメモリセル３２として
示されており、図中右方の２本のワード線１２が各副ビ
ットを選択するための選択トランジスタ３３として示さ
れており、両選択トランジスタ３３間に引かれた符号３
４で示す軸を中心に左右対称に形成されている。<Fifth Embodiment> FIG. 17 is a manufacturing process diagram similar to FIGS. 10 and 11, in which the present invention is applied to the manufacture of a sub-bit line type memory having a multilayer bit wiring structure.
In the memory shown in FIG. 17, the two word lines 1
2 are shown as memory cells 32 connected by sub-bits, and the two right word lines 12 in the figure are shown as selection transistors 33 for selecting each sub-bit, and both selection transistors 33 Code 3 culled
It is formed symmetrically about the axis indicated by 4.
【００８４】図１７（ａ）に示されているように、具体
例３で説明したと同様に、ワード線１２の形成後、各ワ
ード線１２に関連してドレイン領域２３およびソース領
域２４を形成し、その後、各ワード線１２の絶縁膜２１
およびサイドウオール部２２からなる絶縁膜（絶縁膜２
１および２２）を覆って、エッチングストッパ層２９が
形成される。その後、エッチングストッパ層２９を埋め
込むように、中間絶縁層２５が形成され、サブビット用
マスクであるレジストパターン２７が形成される。As shown in FIG. 17A, after the word lines 12 are formed, a drain region 23 and a source region 24 are formed in association with each word line 12, as described in the third embodiment. Then, the insulating film 21 of each word line 12 is formed.
Insulating film (insulating film 2)
1 and 22), an etching stopper layer 29 is formed. Thereafter, an intermediate insulating layer 25 is formed so as to bury the etching stopper layer 29, and a resist pattern 27 serving as a sub-bit mask is formed.
【００８５】レジストパターン２７を用いて、メモリセ
ル３２のために、副ビット線用ドレインコンタクトホー
ル２６＊が形成される。図１７（ｂ）に示されているよ
うに、レジストパターン２７が除去され、またドレイン
コンタクトホール２６＊に露出するエッチングストッパ
層２９の一部が除去され、メモリセル３２のドレイン領
域２３上にあるサイドウオール部２２が露出される。こ
の露出するサイドウオール部２２をドレインコンタクト
ホール２６＊の壁面の一部として、前記したと同様なス
パッタ法により、例えばアルミニゥムのような金属材料
から成るサブビット線１４＊が形成される。Using the resist pattern 27, a drain contact hole 26 * for a sub-bit line is formed for the memory cell 32. As shown in FIG. 17B, the resist pattern 27 is removed, and a part of the etching stopper layer 29 exposed to the drain contact hole 26 * is removed, so that the resist pattern 27 is on the drain region 23 of the memory cell 32. The sidewall portion 22 is exposed. By using the exposed sidewall portion 22 as a part of the wall surface of the drain contact hole 26 *, the sub-bit line 14 * made of a metal material such as aluminum is formed by the same sputtering method as described above.
【００８６】さらに、図１７（ｃ）に示されているよう
に、サブビット線１４＊を含む基板１１上の全体を覆う
中間絶縁層２５＊が形成され、図示しないが選択トラン
ジスタ用マスクを用いたエッチングにより、選択トラン
ジスタ３３のドレイン領域２３に開放するドレインコン
タクトホール２６が形成される。ドレインコンタクトホ
ール２６に露出するエッチングストッパ層２９の一部
が、図１７（ｃ）に示すように、エッチングにより除去
されて、その下層であるサイドウオール部２２がドレイ
ン領域２３上に露出する。この露出するサイドウオール
部２２をドレインコンタクトホール２６の壁面の一部と
して、図１７（ｄ）に示されているように、前記したと
同様なスパッタ法により、例えばアルミニゥムのような
金属材料から成るビット線１４が形成される。Further, as shown in FIG. 17C, an intermediate insulating layer 25 * covering the entire surface of the substrate 11 including the sub-bit lines 14 * is formed, and a mask for a selection transistor (not shown) is used. By the etching, a drain contact hole 26 opened to the drain region 23 of the select transistor 33 is formed. As shown in FIG. 17C, a part of the etching stopper layer 29 exposed in the drain contact hole 26 is removed by etching, and the lower sidewall portion 22 is exposed on the drain region 23. As shown in FIG. 17D, the exposed side wall portion 22 is used as a part of the wall surface of the drain contact hole 26, and is made of a metal material such as aluminum by the same sputtering method as described above. A bit line 14 is formed.
【００８７】図１７に示したように、多層ビット線構造
を有する副ビット線方式で各層のビット線の形成のため
のドレインコンタクトホールの壁面の一部として、前記
エッチングストッパ層２９から露出するそれぞれ異なる
前記サイドウオール部分２２、２２を利用することがで
きる。このように、副ビット線方式のメモリに本発明の
製造方法を適用することにより、ワード線１２と副ビッ
ト線用ドレインコンタクトホール２６＊との間隔をリソ
グラフィの許容誤差以下に設定し、かつ副ビット線を選
択するための選択トランジスタ３３のワード線１２とそ
のビット線用ドレインコンタクトホール２６との間隔を
リソグラフィの許容誤差以下に設定することができ、コ
ンパクト化の上で、極めて有利である。As shown in FIG. 17, in the sub-bit line system having a multi-layered bit line structure, each exposed from the etching stopper layer 29 as a part of the wall surface of the drain contact hole for forming the bit line of each layer. Different sidewall portions 22, 22 can be utilized. As described above, by applying the manufacturing method of the present invention to the memory of the sub-bit line type, the distance between the word line 12 and the drain contact hole 26 * for the sub-bit line is set to be equal to or less than the lithography tolerance, The distance between the word line 12 of the selection transistor 33 for selecting a bit line and the bit line drain contact hole 26 can be set to be equal to or less than the lithography tolerance, which is extremely advantageous in terms of compactness.
【００８８】図１８は、不揮発性半導体メモリ１０の周
辺素子である例えばＸ−Ｙデコーダのトランジスタの製
造に適用した例を示す断面図である。図１８（ａ）に示
されているように、基板１１上の図示しないメモリ素子
（１２、３２）の形成におけると同時的に、基板１１上
のトランジスタ３４の制御ゲート２０上の絶縁膜２１お
よびサイドウオール部２２を覆うエッチングストッパ層
２９が形成される。FIG. 18 is a sectional view showing an example in which the present invention is applied to the manufacture of a transistor of an XY decoder, which is a peripheral element of the nonvolatile semiconductor memory 10, for example. As shown in FIG. 18A, simultaneously with the formation of the memory elements (12, 32) not shown on the substrate 11, the insulating film 21 on the control gate 20 of the transistor 34 on the substrate 11 An etching stopper layer 29 covering the sidewall portion 22 is formed.
【００８９】続いて、エッチングストッパ層２９を埋め
込む中間絶縁層２５が形成され、中間絶縁層２５上に
は、レジストパターン２７が形成され、このレジストパ
ターン２７を用いたエッチングにより、図１８（ｂ）に
示されているように、中間絶縁層２５にドレイン領域２
３に開放するドレインコンタクトホール２６が形成され
る。また、ドレインコンタクトホール２６に露出するエ
ッチングストッパ層２９の露出部分が除去され、その下
層であるサイドウオール部２２が露出する。このサイド
ウオール部２２をドレインコンタクトホール２６の壁面
の一部として、図示しない例えばアルミニゥムのような
金属材料により、ドレイン領域２３に接続される配線部
が形成される。Subsequently, an intermediate insulating layer 25 burying the etching stopper layer 29 is formed, and a resist pattern 27 is formed on the intermediate insulating layer 25. By etching using the resist pattern 27, FIG. As shown in FIG.
A drain contact hole 26 opening to 3 is formed. Further, the exposed portion of the etching stopper layer 29 exposed to the drain contact hole 26 is removed, and the sidewall portion 22, which is the lower layer, is exposed. By using the sidewall portion 22 as a part of the wall surface of the drain contact hole 26, a wiring portion connected to the drain region 23 is formed by a metal material (not shown) such as aluminum.
【００９０】このように、Ｘ−Ｙデコーダのような周辺
回路の製造に本発明を適用することにより、メモリチッ
プの縮小化をも図ることが可能となる。As described above, by applying the present invention to the manufacture of a peripheral circuit such as an XY decoder, the size of a memory chip can be reduced.
【００９１】[0091]
【発明の効果】本発明に係る不揮発性半導体メモリによ
れば、前記したように、ワード線間に該ワード線をマス
クの一部として自己整合的にソース線またはドレインコ
ンタクトホールを形成することにより、ソース線とワー
ド線との間隔または該ワード線とドレインコンタクトホ
ールとの間隔をリソグラフィの許容誤差よりも小さくす
ることができることから、従来に比較してよりコンパク
ト化を図ることが可能となる。According to the nonvolatile semiconductor memory of the present invention, as described above, a source line or a drain contact hole is formed between word lines in a self-aligned manner using the word line as a part of a mask. Since the distance between the source line and the word line or the distance between the word line and the drain contact hole can be made smaller than the tolerance of lithography, it is possible to make the device more compact than before.
【００９２】また、本発明に係る不揮発性半導体メモリ
の製造方法によれば、前記したように、ワード線による
自己整合作用により、ソース線とワード線との間隔また
は該ワード線とドレインコンタクトホールとの間隔がリ
ソグラフィの許容誤差よりも小さい不揮発性半導体メモ
リを比較的容易に形成することができる。According to the method of manufacturing a nonvolatile semiconductor memory according to the present invention, as described above, the distance between the source line and the word line or the distance between the word line and the drain contact hole is increased by the self-alignment effect of the word line. Can be formed relatively easily.
【図１】本発明に係る不揮発性半導体メモリを部分的に
示す平面図である。FIG. 1 is a plan view partially showing a nonvolatile semiconductor memory according to the present invention.
【図２】図１に示された線II−IIに沿って得られた断面
図である。FIG. 2 is a sectional view taken along the line II-II shown in FIG.
【図３】本発明に係る不揮発性半導体メモリの製造方法
を示す工程図（その１）である。FIG. 3 is a process chart (1) showing a method for manufacturing a nonvolatile semiconductor memory according to the present invention.
【図４】本発明に係る不揮発性半導体メモリの製造方法
を示す工程図（その２）である。FIG. 4 is a process diagram (part 2) illustrating the method for manufacturing the nonvolatile semiconductor memory according to the present invention.
【図５】図３（ｃ）に示された線Va−Va、Vb−Vbに沿っ
て得られた断面図である。FIG. 5 is a sectional view taken along lines Va-Va and Vb-Vb shown in FIG. 3 (c).
【図６】図３（ｃ）に示された線VI−VIに沿って得られ
た断面図である。FIG. 6 is a sectional view taken along line VI-VI shown in FIG. 3 (c).
【図７】図４（ｄ）に示された線VII-VII に沿って得ら
れた断面図である。FIG. 7 is a sectional view taken along the line VII-VII shown in FIG. 4 (d).
【図８】図４（ｅ）に示された線VIII−VIIIに沿って得
られた断面図である。FIG. 8 is a sectional view taken along line VIII-VIII shown in FIG. 4 (e).
【図９】本発明に係る不揮発性半導体メモリの他の製造
方法を示す工程図である。FIG. 9 is a process chart showing another method for manufacturing a nonvolatile semiconductor memory according to the present invention.
【図１０】図９（ｂ）に示された線Xa−Xa、Xb−Xbに沿
って得られた断面図である。FIG. 10 is a sectional view taken along lines Xa-Xa and Xb-Xb shown in FIG. 9 (b).
【図１１】図９（ｂ）に示された線XIa-XIa 、XIb-XIb
、XIc-XIc に沿って得られた断面図である。FIG. 11 shows lines XIa-XIa and XIb-XIb shown in FIG.
, And XIc-XIc.
【図１２】図９（ｄ）に示された線XII-XII に沿って得
られた断面図である。FIG. 12 is a cross-sectional view taken along line XII-XII shown in FIG. 9D.
【図１３】本発明に係る不揮発性半導体メモリのさらに
他の製造方法を示す図１１と同様な図面である。FIG. 13 is a view similar to FIG. 11, but showing still another method of manufacturing a nonvolatile semiconductor memory according to the present invention.
【図１４】本発明に係る不揮発性半導体メモリのさらに
他の製造方法を示す図１０と同様な図面である。FIG. 14 is a view similar to FIG. 10, but showing still another method of manufacturing the nonvolatile semiconductor memory according to the present invention.
【図１５】本発明に係る不揮発性半導体メモリのさらに
他の製造方法を示す図１１と同様な図面である。FIG. 15 is a view similar to FIG. 11, but showing still another method of manufacturing the nonvolatile semiconductor memory according to the present invention.
【図１６】本発明に係るワード線の形成工程を示す製造
工程図である。FIG. 16 is a manufacturing process diagram showing a word line forming process according to the present invention.
【図１７】本発明に係る製造方法の副ビット線方式のメ
モリへの適用例を示す図１０および図１１と同様な図面
である。FIG. 17 is a view similar to FIGS. 10 and 11, showing an example in which the manufacturing method according to the present invention is applied to a sub-bit line type memory;
【図１８】本発明に係る製造方法のメモリ周辺素子への
適用例を示す図１１と同様な図面である。FIG. 18 is a view similar to FIG. 11, illustrating an example in which the manufacturing method according to the present invention is applied to a memory peripheral element.
１０ 不揮発性半導体メモリ １１ 基板 １２ ワード線 １３ ソース線 １４ ビット線 １５ 素子分離領域 １６ 活性領域 １７ ゲート酸化膜 １８ 浮遊ゲート １９ ゲート間絶縁膜 ２０ 制御ゲート ２１ 絶縁膜 ２２ サイドウオール部 ２３ ドレイン領域 ２４ ソース領域 ２５、２５＊ 中間絶縁層 ２６、２６＊ ドレインコンタクトホール ２７ レジストパターン ２８ 立ち上がり傾斜部 ２９ エッチングストッパ層 ３０ レジストマスク DESCRIPTION OF SYMBOLS 10 Nonvolatile semiconductor memory 11 Substrate 12 Word line 13 Source line 14 Bit line 15 Element isolation region 16 Active region 17 Gate oxide film 18 Floating gate 19 Intergate insulating film 20 Control gate 21 Insulating film 22 Side wall portion 23 Drain region 24 Source Region 25, 25 * Intermediate insulating layer 26, 26 * Drain contact hole 27 Resist pattern 28 Rising slope 29 Etching stopper layer 30 Resist mask
Claims (18)
遊ゲートおよび該浮遊ゲートを覆って伸長する制御ゲー
トが絶縁膜を介して積層されて構成され、それぞれが互
いに間隔をおく少なくとも一対のワード線と、該ワード
線間に該ワード線をマスクとしてリソグラフィを利用し
て自己整合的に形成され、前記メモリのソース領域に接
続されたソース線とを含む不揮発性半導体メモリであっ
て、前記ソース線と該ソース線の両側の前記一対のワー
ド線との間隔がそれぞれ前記リソグラフィの許容誤差よ
りも小さいことを特徴とする不揮発性半導体メモリ。1. A floating gate of each memory arranged in a matrix and a control gate extending over the floating gate are laminated via an insulating film, and each of the at least one pair of word lines is spaced apart from each other. And a source line formed between the word lines in a self-aligned manner using lithography with the word line as a mask and connected to a source region of the memory. And a distance between the pair of word lines on both sides of the source line is smaller than a tolerance of the lithography.
遊ゲートおよび該浮遊ゲートを覆って伸長する制御ゲー
トが絶縁膜を介して積層されて構成され、それぞれが互
いに間隔をおく少なくとも一対のワード線と、該ワード
線間に該ワード線をマスクの一部としてリソグラフィを
利用して自己整合的に形成され前記メモリのドレイン領
域に開放するドレインコンタクトホールを経て、対応す
る前記各ドレイン領域に接続されたビット線とを含む不
揮発性半導体メモリであって、前記ワード線と前記ドレ
インコンタクトホールとの間隔がそれぞれ前記リソグラ
フィの許容誤差よりも小さいことを特徴とする不揮発性
半導体メモリ。2. A floating gate of each memory arranged in a matrix and a control gate extending over the floating gate are laminated with an insulating film interposed therebetween, and at least one pair of word lines spaced from each other. And a drain contact hole formed between the word lines in a self-aligned manner using lithography with the word line as a part of a mask and opened to the drain region of the memory, and connected to each of the corresponding drain regions. And a space between the word line and the drain contact hole is smaller than an allowable error of the lithography.
る各メモリの浮遊ゲートおよび該浮遊ゲートを覆って伸
長する制御ゲートが絶縁膜を介して積層されて構成さ
れ、それぞれが互いに間隔をおく少なくとも一対のワー
ド線と、該ワード線間に形成され、前記メモリのソース
領域に接続されたソース線とを含む不揮発性半導体メモ
リの製造方法であって、 前記半導体基板に素子分離領域で区画された活性領域を
横切る少なくとも一対のワード線を形成すること、前記
半導体基板の前記一対のワード線の両外側における領域
を保護膜で覆った状態で前記一対のワード線をマスクと
して、該ワード線間の素子分離領域をエッチングにより
除去すること、 エッチングを受けた当該領域に前記ワード線をマスクと
して不純物をイオン注入してソース領域を含むソース線
を形成することを含む不揮発性半導体メモリの製造方
法。3. A floating gate of each memory and a control gate extending over the floating gate, which are arranged in a matrix on a semiconductor substrate, are stacked via an insulating film, and each of the floating gates is spaced apart from each other. A method of manufacturing a nonvolatile semiconductor memory including a pair of word lines and a source line formed between the word lines and connected to a source region of the memory, wherein the semiconductor substrate is partitioned by an element isolation region. Forming at least a pair of word lines crossing the active region, and using the pair of word lines as a mask in a state in which regions on both outer sides of the pair of word lines of the semiconductor substrate are covered with a protective film, between the word lines. Removing the element isolation region by etching; ion-implanting impurities into the etched region using the word line as a mask; Method of manufacturing a nonvolatile semiconductor memory comprising forming a source line including the realm.
ためのエッチングで、前記ソース領域となる部分が前記
ワード線へ向けての立ち上がり傾斜を与えられることを
特徴とする請求項３記載の不揮発性半導体メモリの製造
方法。4. The etching method according to claim 3, wherein the portion serving as the source region is provided with a rising slope toward the word line by etching for removing the element isolation region between the word lines. A method for manufacturing a nonvolatile semiconductor memory.
る各メモリの浮遊ゲートおよび該浮遊ゲートを覆って伸
長する制御ゲートが絶縁膜を介して積層されて構成さ
れ、それぞれが互いに間隔をおく少なくとも一対のワー
ド線と、該ワード線間で前記メモリのドレイン領域に開
放するドレインコンタクトホールを経て、対応する前記
各ドレイン領域に接続されたビット線とを含む不揮発性
半導体メモリの製造方法であって、 前記半導体基板に素子分離領域で区画された活性領域を
横切る少なくとも一対のワード線を形成すること、 前記一対のワード線間および該ワード線の外側に不純物
を注入してドレイン領域およびソース領域をそれぞれ形
成すること、 前記ワード線の側部に絶縁材料からなるサイドウオール
部を形成して前記ワード線の上面を覆う絶縁層と共に前
記ワード線を覆う絶縁膜を形成すること、 前記絶縁膜を覆うエッチングストッパ層を形成するこ
と、 前記エッチングストッパ層を覆う中間絶縁層を形成し、
該中間絶縁層上に形成される中間絶縁層保護用マスクを
用いるエッチングにより、前記エッチングストッパ層を
部分的に露出させること、 部分的に露出された前記エッチングストッパ層を除去
し、ドレイン領域上で部分的に前記サイドウオール部を
露出させること、 前記ワード線の前記ドレイン領域上で部分的に露出され
た前記サイドウオール部を前記ドレイン領域上に開放す
るドレインコンタクトホールの壁面の一部として該ドレ
インコンタクトホールを経て前記ドレイン領域に接続さ
れるビット線を形成することとを含む、不揮発性半導体
メモリの製造方法。5. A floating gate of each memory arranged in a matrix on a semiconductor substrate and a control gate extending over the floating gate are laminated via an insulating film, and each of the floating gates is spaced apart from each other. A method for manufacturing a nonvolatile semiconductor memory, comprising: a pair of word lines; and a bit line connected to each of the corresponding drain regions through a drain contact hole opened to a drain region of the memory between the word lines. Forming at least a pair of word lines across the active region defined by the element isolation region in the semiconductor substrate; implanting impurities between the pair of word lines and outside the word lines to form a drain region and a source region; Forming a sidewall portion made of an insulating material on a side portion of the word line; Forming an insulating film covering the word lines together with an insulating layer covering the surface; forming an etching stopper layer covering the insulating film; forming an intermediate insulating layer covering the etching stopper layer;
Partially exposing the etching stopper layer by etching using an intermediate insulating layer protection mask formed on the intermediate insulating layer; removing the partially exposed etching stopper layer; Partially exposing the sidewall portion; and forming the drain portion as a part of a wall surface of a drain contact hole exposing the sidewall portion partially exposed on the drain region of the word line to the drain region. Forming a bit line connected to the drain region via a contact hole.
る各メモリの浮遊ゲートおよび該浮遊ゲートを覆って伸
長する制御ゲートが絶縁膜を介して積層されて構成さ
れ、それぞれが互いに間隔をおく少なくとも一対のワー
ド線と、該ワード線間で前記メモリのドレイン領域に開
放するドレインコンタクトホールを経て、対応する前記
各ドレイン領域に接続されたビット線とを含む不揮発性
半導体メモリの製造方法であって、 前記半導体基板に素子分離領域で区画された活性領域を
横切る少なくとも一対のワード線を形成すること、 前記一対のワード線間および該ワード線の外側に不純物
を注入してドレイン領域およびソース領域をそれぞれ形
成すること、 前記ワード線の側部を覆うサイドウオール部を備え前記
ワード線を覆う絶縁膜からなるエッチングストッパ層を
形成すること、 前記エッチングストッパ層を覆う中間絶縁層を形成し、
該中間絶縁層上に形成される中間絶縁層保護用マスクを
用いるエッチングにより、前記エッチングストッパ層の
前記サイドウオール部をドレイン領域上で部分的に露出
させること、 前記ワード線の前記ドレイン領域上で部分的に露出され
た前記サイドウオール部を前記ドレイン領域上に開放す
るドレインコンタクトホールの壁面の一部として、該ド
レインコンタクトホールを経て前記ドレイン領域に接続
されるビット線を形成することとを含む、不揮発性半導
体メモリの製造方法。6. A floating gate of each memory arranged in a matrix on a semiconductor substrate and a control gate extending over the floating gate are laminated with an insulating film interposed therebetween, and each of the floating gates is spaced apart from each other. A method for manufacturing a nonvolatile semiconductor memory, comprising: a pair of word lines; and a bit line connected to each of the corresponding drain regions through a drain contact hole opened to a drain region of the memory between the word lines. Forming at least a pair of word lines across the active region defined by the element isolation region in the semiconductor substrate; implanting impurities between the pair of word lines and outside the word lines to form a drain region and a source region; A side wall portion covering the side portion of the word line; and an insulating film covering the word line. Forming an etching stopper layer, forming an intermediate insulating layer covering the etching stopper layer,
By partially exposing the sidewall portion of the etching stopper layer on a drain region by etching using an intermediate insulating layer protection mask formed on the intermediate insulating layer, on the drain region of the word line, Forming a bit line connected to the drain region through the drain contact hole as a part of a wall surface of a drain contact hole exposing the partially exposed sidewall portion above the drain region. And a method of manufacturing a nonvolatile semiconductor memory.
から成る請求項５記載の不揮発性半導体メモリの製造方
法。7. The method according to claim 5, wherein the etching stopper layer is made of an insulating material.
は、シリコン窒化膜である請求項７記載の不揮発性半導
体メモリの製造方法。8. The method according to claim 7, wherein the insulating material of the etching stopper layer is a silicon nitride film.
絶縁層の形成に先立って、前記ドレイン領域側を除く部
分が除去されることを特徴とする請求項８記載の不揮発
性半導体メモリの製造方法。9. The method according to claim 8, wherein a portion of the etching stopper layer other than the drain region is removed prior to the formation of the intermediate insulating layer.
間に形成される酸化ゲート膜を予め酸化窒素ガスを含む
雰囲気下で熱処理を施すことを特徴とする請求項８記載
の不揮発性半導体メモリの製造方法。10. The nonvolatile semiconductor memory according to claim 8, wherein an oxide gate film formed between said semiconductor substrate and said floating gate is heat-treated in advance in an atmosphere containing a nitrogen oxide gas. Production method.
料を堆積させて形成されることを特徴とする請求項９記
載の不揮発性半導体メモリの製造方法。11. The method for manufacturing a nonvolatile semiconductor memory according to claim 9, wherein said etching stopper layer is formed by depositing a conductive material.
グステンシリサイドまたはタングステンのいずれか１つ
であることを特徴とする請求項１１記載の不揮発性半導
体メモリの製造方法。12. The method according to claim 11, wherein the conductive material is one of polysilicon, tungsten silicide, and tungsten.
構造を有し各層のビット線の形成のためのドレインコン
タクトホールの壁面の一部として、前記エッチングスト
ッパ層から露出するそれぞれ異なる前記サイドウオール
部分を利用することを特徴とする請求項５記載の、不揮
発性半導体メモリの製造方法。13. The semiconductor memory has a multi-layered bit wiring structure and has different sidewall portions exposed from the etching stopper layer as a part of a wall surface of a drain contact hole for forming a bit line of each layer. The method for manufacturing a nonvolatile semiconductor memory according to claim 5, wherein the method is used.
ール部と同時的に形成される前記したと同様なサイドウ
オール部および前記エッチングストッパ層を有する周辺
回路素子を備え、該周辺素子回路の配線ためのドレイン
コンタクトホールの壁面の一部として、前記周辺回路素
子の前記サイドウオール部を利用することを特徴とす
る、請求項５記載の、不揮発性半導体メモリの製造方
法。14. The semiconductor memory according to claim 1, further comprising a peripheral circuit element having the same sidewall portion and the etching stopper layer formed simultaneously with the sidewall portion as described above, and wiring for the peripheral element circuit. The method according to claim 5, wherein the sidewall portion of the peripheral circuit element is used as a part of a wall surface of the drain contact hole.
れる各メモリの浮遊ゲートおよび該浮遊ゲートを覆って
伸長する制御ゲートおよび絶縁膜が積層されて構成さ
れ、それぞれが互いに間隔をおく多数のワード線と、該
ワード線間に形成され、前記メモリのソース領域に接続
されたソース線と、前記メモリのドレイン領域に接続さ
れ前記ワード線と交差して配置されるビット線とを含む
不揮発性半導体メモリの製造方法であって、 前記半導体基板に素子分離領域で区画された活性領域を
横切る複数のワード線を形成すること、 前記半導体基板の前記ワード線間に位置する領域をその
配列方向に交互に露出させるように、前記ワード線間の
領域を一つおきに保護膜で覆った状態で、前記ワード線
をマスクとして、該ワード線間で前記保護膜から露出す
る素子分離領域をエッチングにより除去すること、 エッチングを受けた当該領域に前記ワード線をマスクと
して不純物をイオン注入してソース領域を含むソース線
を形成すること、 前記保護膜を除去して露出した前記半導体基板の前記ワ
ード線間に不純物を注入してドレイン領域を形成するこ
と、 前記ワード線の側部に絶縁材料からなるサイドウオール
部を形成して前記ワード線の上面を覆う前記絶縁層と共
に前記ワード線を覆う絶縁膜を形成すること、 前記絶縁膜を覆うエッチングストッパ層を形成するこ
と、 前記エッチングストッパ層を覆う中間絶縁層を形成し、
該中間絶縁層上に形成された中間絶縁層保護用マスクを
用いるエッチングにより、前記エッチングストッパ層を
部分的に露出させること、 部分的に露出されたエッチングストッパ層を除去し、ド
レイン領域上で部分的に前記サイドウオール部を露出さ
せること、 前記ワード線の前記ドレイン領域上で部分的に露出され
た前記サイドウオール部を前記ドレイン領域上に開放す
るドレインコンタクトホールの壁面の一部として該ドレ
インコンタクトホールを経て前記ドレイン領域に接続さ
れるビット線を形成することとを含む、不揮発性半導体
メモリの製造方法。15. A structure in which a floating gate of each memory arranged in a matrix on a semiconductor substrate, a control gate extending over the floating gate, and an insulating film are laminated, and each of the floating gates includes a plurality of words spaced from each other. Non-volatile semiconductor including a line, a source line formed between the word lines and connected to a source region of the memory, and a bit line connected to a drain region of the memory and arranged to intersect the word line A method of manufacturing a memory, comprising: forming a plurality of word lines across an active region defined by element isolation regions on the semiconductor substrate; alternately arranging regions of the semiconductor substrate located between the word lines in an arrangement direction thereof. In a state in which every other region between the word lines is covered with a protective film so as to be exposed, the word line is used as a mask, and Removing the exposed element isolation region by etching; ion-implanting impurities into the etched region using the word line as a mask to form a source line including a source region; removing the protective film and exposing Implanting an impurity between the word lines of the semiconductor substrate to form a drain region; forming a sidewall portion made of an insulating material on a side portion of the word line to cover an upper surface of the word line; Together with forming an insulating film covering the word line, forming an etching stopper layer covering the insulating film, forming an intermediate insulating layer covering the etching stopper layer,
Partially exposing the etching stopper layer by etching using an intermediate insulating layer protective mask formed on the intermediate insulating layer; removing the partially exposed etching stopper layer; Exposing the sidewall portion to a part of a wall surface of a drain contact hole exposing the sidewall portion of the word line partially exposed on the drain region to the drain region. Forming a bit line connected to the drain region through a hole.
分離領域のエッチングに際し前記素子分離領域よりも高
い耐エッチング特性を示す上層部分を有する請求項１５
記載の、不揮発性半導体メモリの製造方法。16. The insulating layer of the word line has an upper layer portion exhibiting higher etching resistance than the element isolation region when etching the element isolation region.
The method for manufacturing a nonvolatile semiconductor memory according to claim 1.
導体基板上にゲート酸化膜層、浮遊ゲート層、ゲート間
絶縁膜層、制御ゲート膜層および絶縁膜層からなる積層
体を形成すること、レジストパターンを用いたエッチン
グにより、該積層体の前記ポリシリコン層上の前記ゲー
ト間絶縁膜層、前記制御ゲート膜層および前記絶縁膜層
を選択的に除去すること、前記レジストパターンの除去
後、前記積層体の前記絶縁膜層の残存部分をマスクとし
て、前記浮遊ゲート層をエッチングにより選択的に除去
することを含む、請求項１６記載の不揮発性半導体メモ
リの製造方法。17. A method for forming the word line, comprising forming a stacked body including a gate oxide film layer, a floating gate layer, an inter-gate insulating film layer, a control gate film layer, and an insulating film layer on the semiconductor substrate. Selectively removing the inter-gate insulating film layer, the control gate film layer, and the insulating film layer on the polysilicon layer of the laminate by etching using a resist pattern, after removing the resist pattern. 17. The method of manufacturing a nonvolatile semiconductor memory according to claim 16, further comprising selectively removing said floating gate layer by etching using a remaining portion of said insulating film layer of said stack as a mask.
らなり、前記ゲート酸化膜層はシリコン酸化膜からな
り、前記浮遊ゲート層のエッチングは炭素成分を含まな
いエッチングガスを使用することを特徴とする、請求項
１７記載の不揮発性半導体メモリの製造方法。18. The floating gate layer is made of polysilicon, the gate oxide film layer is made of a silicon oxide film, and the floating gate layer is etched using an etching gas containing no carbon component. The method for manufacturing a nonvolatile semiconductor memory according to claim 17.
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