FR2753004A1 - Memoire a semi-conducteurs non volatile et procede de fabrication de celle-ci - Google Patents
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Abstract
La présente invention concerne une mémoire à semi-conducteurs non volatile comprenant: - un substrat semi-conducteur (11) dans lequel sont formées des zones de champ (15); - plusieurs lignes de mots (12) formées en parallèle sur le substrat semi-conducteur (11); et - des zones de lignes de source (13a), dont chacune fonctionne comme région de source (24) et ligne de source (13), formées en auto-alignement avec certaines paires de deux lignes de mots (12) adjacentes parmi les différentes lignes de mots (12). L'invention concerne également un procédé de fabrication d'une telle mémoire.
Description
MEMOIRE A SEMI-CONDUCTEURS NON VOLATILE ET PROCEDE DE
FABRICATION DE CELLE-CI
DOMAINE DE L'INVENTION
La présente invention concerne une mémoire à semi-
conducteurs non volatile ayant plusieurs cellules de mémoire comprenant chacune une grille à potentiel flottant et une grille de commande, ainsi qu'un procédé de fabrication de celle-ci.
ETAT DE LA TECHNIQUE
On connaît une mémoire à semi-conducteurs non volatile, dans laquelle des transistors (cellules de mémoire), ayant chacun une grille à potentiel flottant et une grille de commande, sont agencés dans une matrice. Cette mémoire à semi-conducteurs non volatile est pourvue de plusieurs lignes de source dont chacune est connectée électriquement à des régions de source de transistors appartenant au même rang. Elle est également pourvue de plusieurs lignes de bits dont chacune est connectée électriquement à des régions de drain de transistors appartenant à la même colonne. En outre, elle est pourvue de plusieurs lignes de mots dont chacune comprend la grille à potentiel flottant et la grille
de commande des transistors appartenant au même rang.
De manière classique, une mémoire à semi-conducteurs non volatile telle que celle-ci est fabriquée selon la
procédure suivante.
Tout d'abord, une couche d'oxyde atténuateur (couche de SiO2) et une couche de nitrure de silicium (couche de Si3N4) sont formées sur toute la surface d'un substrat en silicium (plaquette de Si). Ensuite, un motif de résist, qui recouvre seulement les zones o des lignes de source et des transistors seront créés, est formé sur la couche de nitrure de silicium par gravure. Puis plusieurs processus, à commencer par une attaque chimique, sont mis en oeuvre, de
manière à former des zones de dioxyde de silicium, c'est-à-
dire des zones de champ, servant d'isolation entre les cellules de mémoire, sur les zones o aucune ligne de source
ni cellule de mémoire n'est formée.
Lorsque la structure présentant les zones de champ et une zone dont la surface ne comporte pas de dioxyde de silicium (appelée ci-après zone active) sont terminées, toute la surface est à nouveau recouverte de plusieurs couches pour les lignes de mots. Après quoi, un motif de résist destiné à conférer un motif aux couches est formé par gravure. Les couches sont ensuite soumises à une attaque chimique en utilisant le motif de résist comme masque, de
manière à former les lignes de mots.
Après formation des lignes de mots, un procédé de dopage est mis en oeuvre. Puis est formée une couche
isolante intermédiaire recouvrant la totalité de la surface.
De plus, un motif de résist qui recouvre les zones à l'exception des régions de drain est formé sur la couche isolante intermédiaire en utilisant la gravure. Ensuite, la couche isolante intermédiaire est soumise à une attaque chimique en utilisant le motif de résist comme masque, et des trous atteignant les régions de drain (c'est-à-dire des trous de contact de drain) sont formés. Après quoi un matériau conducteur (A1) est déposé sur la surface, et un motif est formé dans le matériau conducteur déposé, de
manière à former les lignes de bits.
Il convient de noter que pour les détails du procédé de fabrication de ce type de mémoire à semi-conducteurs non volatile, on peut se référer, par exemple, à la demande de brevet japonais mise à l'inspection publique N 64-77160 de 1989.
Comme indiqué ci-dessus, dans la mémoire à semi-
conducteur non volatile classique, les lignes de mots et les lignes de sources sont formées en utilisant des motifs de résist (gravure). Par conséquent, lorsqu'on conçoit une mémoire à semi-conducteurs non volatile à fabriquer avec la structure ci-dessus, les intervalles entre les lignes de mots et les lignes de source sont déterminés en considérant
la précision d'alignement du masque de photogravure. C'est-
à-dire que les intervalles entre les lignes de mots et les lignes de source sont conçus de manière à ce qu'une mémoire à semi-conducteurs non volatile de fonctionnement normal puisse être obtenue lorsque le motif de résist est formé à une position distante de la position standard. Il en résulte que dans la mémoire à semi-conducteurs non volatile classique, il y a des zones inutiles n'ayant aucun effet sur
le fonctionnement autour des lignes de source.
En outre, la mémoire à semi-conducteurs non volatile classique utilise également la gravure pour la formation des trous de contact de drain. A ce moment-là, lorsque les trous de contact de drain sont directement en contact avec les grilles à potentiel flottant ou les grilles de commande des lignes de mots, une mémoire à semi-conducteurs non volatile ne fonctionnant pas normalement est fabriquée. Par conséquent, la conception des trous de contact de drain est faite également en considérant la précision d'alignement du masque de photogravure. Il en résulte que des zones inutiles, n'intervenant pas dans le fonctionnement de la mémoire, sont également présentes autour des trous de
contact de drain dans la mémoire non volatile classique.
EXPOSE SOMMAIRE DE L'INVENTION
En conséquence, un objet de la présente invention est de fournir une mémoire à semi-conducteurs non volatile pouvant être fabriquée de manière compacte, et un procédé de fabrication permettant de fabriquer une telle mémoire à
semi-conducteurs non volatile.
Pour atteindre l'objet ci-dessus, une mémoire à semi-
conducteurs non volatile selon le premier aspect de la présente invention comprend: un substrat semi-conducteur dans lequel sont formées des zones de champ; plusieurs
lignes de mots formées en parallèle sur le substrat semi-
conducteur; et des zones de lignes de source, dont chacune fonctionne comme régions de source et ligne de source, formées en auto-alignement avec certaines paires de deux lignes de mots adjacentes parmi les différentes lignes de
mots.
Ainsi, la mémoire à semi-conducteurs non volatile selon le premier aspect de la présente invention a des zones de lignes de source dont chacune est formée en auto-alignement avec deux lignes de mots adjacentes et fonctionne comme régions de source et une ligne de source connectée aux régions de source. C'est-à-dire que la présente mémoire à semi-conducteurs non volatile a une structure dans laquelle l'intervalle entre ligne de source et ligne de mots peut être déterminé sans tenir compte des erreurs produites en
utilisant la gravure. Par conséquent, la mémoire à semi-
conducteurs non volatile selon le premier aspect de la
présente invention peut être fabriquée de manière compacte.
Une mémoire à semi-conducteurs non volatile selon le deuxième aspect de la présente invention comprend: un substrat semi-conducteur dans lequel sont formées des zones de champ; plusieurs lignes de mots formées en parallèle sur le substrat semi-conducteur; des couches isolantes formées sur les différentes lignes de mots de manière à recouvrir les surfaces supérieures et les surfaces latérales vers les régions de drain des différentes lignes de mots; et des trous de contact de drain formés en auto-alignement avec des paires de deux lignes de mots adjacentes, formant ainsi entre elles des régions de drain, parmi les différentes
lignes de mots.
Ainsi, la mémoire à semi-conducteurs non volatile selon le deuxième aspect de la présente invention a des lignes de mots recouvertes de couches isolantes et des trous de contact de drain dont chacun est formé en auto-alignement avec deux lignes de mots adjacentes. C'est-à-dire que la mémoire à semi-conducteurs non volatile a une structure dans laquelle l'intervalle entre deux lignes de mots adjacentes entre lesquelles sont formées des régions de drain peut être déterminé sans tenir compte des erreurs liées à l'utilisation de la gravure. Par conséquent, la mémoire à semi-conducteurs non volatile selon le deuxième aspect de la
présente invention peut être fabriquée de manière compacte.
Afin d'atteindre l'objet indiqué ci-dessus, dans un
premier procédé de fabrication d'une mémoire à semi-
conducteurs non volatile selon la présente invention, une étape de formation de zones d'oxyde, une étape de formation de lignes de mots, une étape d'attaque chimique et une étape de formation de zones de source sont réalisées dans cet ordre. Dans l'étape de formation de zones d'oxyde, plusieurs zones d'oxyde sont formées en bandes parallèles dans un substrat semi-conducteur. Dans l'étape de formation de lignes de mots, plusieurs lignes de mots sont formées en parallèle et perpendiculairement aux différentes zones d'oxyde sur le substrat semi-conducteur dans lequel les différentes zones d'oxyde sont formées au cours de ladite
étape de formation de zones d'oxyde.
Dans l'étape d'attaque chimique, les oxydes, présents entre des paires de deux lignes de mots adjacentes, formant entre elles des régions de source, sont soumis à une attaque chimique, de manière à créer des zones de champ à partir des différentes zones d'oxyde formées au cours de ladite étape de formation de zones d'oxyde. Et dans l'étape de formation de zones de source, des zones servant de régions de source et de lignes de source sont formées dans les zones situées entre les paires en implantant des impuretés de dopage dans
le substrat semi-conducteur.
C'est-à-dire que dans le présent procédé de fabrication, les lignes de mots ne sont pas formées après avoir déterminé les zones dans lesquelles les lignes de source sont formées, mais après formation des lignes de mots, les lignes de source et les zones servant de zones de source sont formées en auto-alignement avec les lignes de mots. Par conséquent, selon le présent procédé de fabrication, une mémoire à semi-conducteurs non volatile qui ne présente pas de zones inutiles entre les lignes de mots et les lignes de source, autrement dit qui est compacte,
peut être fabriquée.
Il convient de noter que lorsqu'on fabrique une mémoire à semiconducteurs non volatile par ce procédé, il est souhaitable d'adopter l'étape d'attaque chimique comprenant
la formation d'un profil conique.
En outre, dans un deuxième procédé de fabrication d'une mémoire à semiconducteurs non volatile selon la présente invention, une étape de formation de lignes de mots, une étape de dopage, une étape de formation de parois latérales, une étape de formation de couche de barrière contre l'attaque chimique, une étape de formation de motif de résist, une étape de formation de couche intermédiaire, une étape de formation de trous de contact de drain et une étape de formation de lignes de bits sont réalisées dans cet
ordre.
Dans l'étape de formation de lignes de mots, plusieurs lignes de mots, dont chacune a une couche isolante composée d'un premier matériau isolant comme couche supérieure, sont
formées en parallèle sur la surface du substrat semi-
conducteur dans lequel des zones de champ sont formées. Dans l'étape de dopage, une impureté est introduite dans le substrat semi-conducteur pour le doper après l'étape de formation de lignes de mots afin de créer des régions de source et des régions de drain et des lignes de source dans des zones à l'exception des zones de champ. Dans l'étape de formation de parois latérales, des parois latérales composées d'un deuxième matériau isolant sont formées sur les surfaces latérales vers les régions de drain des
différentes lignes de mots.
Dans l'étape de formation de la couche de barrière contre l'attaque chimique, une couche de barrière contre l'attaque chimique est formée sur toute la surface du substrat semi-conducteur après l'étape de formation de parois latérales. Dans l'étape de formation de couche isolante intermédiaire, une couche isolante intermédiaire composée d'un troisième matériau isolant, qui est différent du matériau utilisé pour la couche de barrière contre l'attaque chimique, est formée sur la couche de barrière contre l'attaque chimique. Dans l'étape de formation de motif de résist, un motif de résist ayant des ouvertures dans des zones correspondant aux régions de drain est formé
sur la couche isolante intermédiaire.
Dans l'étape de formation de trous de contact de drain, des trous de contact de drain sont formés en soumettant la couche isolante intermédiaire à une attaque chimique en utilisant le motif de résist comme masque. Dans l'étape de formation de lignes de bits, les lignes de bits sont formées en déposant un matériau conducteur sur la couche isolante intermédiaire dans laquelle les trous de contact de drain sont formés et en conférant un motif au matériau conducteur déposé. Ainsi, dans ce procédé de fabrication, après formation des lignes de mots (grilles à potentiel flottant et grilles de commande) recouvertes par des premier et deuxième matériaux isolants, une couche de barrière contre l'attaque chimique recouvrant la surface des lignes de mots est formée. Ensuite, une couche isolante intermédiaire composée d'un troisième matériau isolant, qui est différent du matériau utilisé pour la couche de barrière contre l'attaque chimique, est formée sur la couche de barrière contre l'attaque chimique. Puis les trous de contact de drain sont découpés par attaque chimique de la couche intermédiaire et de la couche de barrière contre l'attaque chimique au- dessus
des régions de drain.
C'est-à-dire que dans ce procédé de fabrication, chaque trou de contact de drain est formé en auto-alignement avec deux lignes de mots adjacentes recouvertes de matériaux isolants. Par conséquent, selon le présent procédé de fabrication, une mémoire à semi-conducteurs non volatile, exempte de zones inutiles entre les lignes de mots et les trous de contact de drain, autrement dit qui est compacte,
peut être fabriquée.
Dans un troisième procédé de fabrication d'une mémoire à semi- conducteurs non volatile selon la présente invention, une étape de formation de lignes de mots, une étape de dopage, une étape de formation de parois latérales, une étape de formation de couche intermédiaire, une étape de formation de trous de contact de drain et une étape de
formation de lignes de bits sont réalisées dans cet ordre.
Dans l'étape de formation de lignes de mots, plusieurs lignes de mots, dont chacune a une couche isolante composée d'un premier matériau isolant comme couche supérieure, sont
formées en parallèle sur la surface du substrat semi-
conducteur dans laquelle des zones de champ ont été formées. Dans l'étape de dopage, une impureté est introduite dans le substrat semi- conducteur pour le doper après l'étape de formation de lignes de mots, de manière à créer des régions de source et des régions de drain et des lignes de source
dans des zones à l'exception des zones de champ.
Dans l'étape de formation de parois latérales, des parois latérales composées d'un deuxième matériau isolant sont formées sur les surfaces latérales vers les régions de drain des différentes lignes de mots. Dans l'étape de formation de couche isolante intermédiaire, la couche isolante intermédiaire composée d'un troisième matériau isolant, le troisième matériau isolant étant différent du premier matériau isolant et du deuxième matériau isolant,
est formée sur toute la surface de la surface de semi-
conducteur après l'étape de formation de parois latérales.
Dans l'étape de formation du motif de résist, un motif de résist, qui a des ouvertures dans les zones correspondant aux régions de drain, est formé sur la couche isolante intermédiaire. Dans l'étape de formation de trous de contact de drain, des trous de contact de drain sont formés en soumettant la couche isolante intermédiaire à une attaque chimique en utilisant le motif de résist comme masque. Dans l'étape de formation de lignes de bits, des lignes de bits sont formées en déposant un matériau conducteur sur la couche isolante intermédiaire dans laquelle les trous de contact de drain sont formés et en conférant un motif au
matériau conducteur déposé.
C'est-à-dire que dans le troisième procédé de fabrication, au lieu de former une couche de barrière contre l'attaque chimique entre les lignes de mots recouvertes par les premier et deuxième matériaux isolants et la couche intermédiaire, un matériau différent du premier matériau isolant et du deuxième matériau isolant est utilisé en tant que troisième matériau isolant pour la couche isolante
intermédiaire. Lorsqu'on fabrique une mémoire à semi-
conducteurs non volatile en utilisant ce procédé de fabrication, chaque trou de contact de drain est également formé en auto-alignement avec deux lignes de mots adjacentes recouvertes de matériau isolant. Par conséquent, selon le
présent procédé de fabrication, une mémoire à semi-
conducteurs non volatile compacte peut être fabriquée de
façon similaire au deuxième procédé de fabrication.
Dans un quatrième procédé de fabrication d'une mémoire à semi- conducteurs non volatile selon la présente invention, une étape de formation de zones d'oxyde, une étape de formation de lignes de mots, une étape d'attaque chimique, une étape de formation de source/drain, une étape de formation de parois latérales, une étape de formation de couche isolante intermédiaire, une étape de formation de trous de contact de drain et une étape de formation de
lignes de bits sont réalisées dans cet ordre.
Dans l'étape de formation de zones d'oxyde, plusieurs zones d'oxyde en bandes sont formées en parallèle dans un substrat semi-conducteur. Dans l'étape de formation de lignes de mots, plusieurs lignes de mots sont formées en parallèle et perpendiculairement aux différentes zones d'oxyde sur le substrat semi-conducteur dans lequel les différentes zones d'oxyde sont formées. Dans l'étape d'attaque chimique, les oxydes présents entre des paires de deux lignes de mots adjacentes, formant entre elles des zones destinées à être des régions de source, sont enlevés par attaque chimique, de manière à créer des zones de champ à partir des différentes zones d'oxyde formées au cours de
l'étape de formation de zones d'oxyde.
Dans l'étape de formation de source/drain, en dopant le substrat semiconducteur avec des impuretés, des zones servant de régions de source et des lignes de source sont formées dans des zones situées entre les paires et des zones servant de régions de drain sont formées dans des zones
entourées par deux zones de champ et deux lignes de mots.
Dans l'étape de formation de parois latérales, les parois latérales en deuxième matériau isolant sont formées sur les surfaces latérales vers les régions de drain des différentes lignes de mots. Dans l'étape de formation de couche de barrière contre l'attaque chimique, une couche de barrière contre l'attaque chimique est formée sur toute la surface du substrat semi-conducteur après l'étape de formation de parois latérales. Dans l'étape de formation de couche isolante intermédiaire, une couche isolante intermédiaire composée d'un troisième matériau isolant, qui est différent du matériau utilisé pour former la couche de barrière contre l'attaque chimique, est formée sur la couche de barrière
contre l'attaque chimique.
Dans l'étape de formation de motif de résist, un motif de résist, ayant des ouvertures dans des zones correspondant aux régions de drain, est formé sur la couche isolante intermédiaire. Dans l'étape de formation de trous de contact de drain, des trous de contact de drain sont formés par attaque chimique de la couche intermédiaire en utilisant le motif en résist comme masque. Dans l'étape de formation de lignes de bits, des lignes de bits sont formées en déposant un matériau conducteur sur la couche isolante intermédiaire dans laquelle les trous de contact de drain sont formés et
en conférant un motif au matériau conducteur déposé.
C'est-à-dire que dans le quatrième procédé de fabrication, la formation des lignes de source et des régions de source est réalisée en utilisant le premier procédé de fabrication, et la formation des trous de contact de drain est réalisée en utilisant le deuxième procédé de fabrication. Par conséquent, selon le présent procédé de fabrication, il est possible de fabriquer une mémoire à semi-conducteurs non volatile dans laquelle il n'y a pas de zones inutiles entre les lignes de mots et les lignes de source et entre les lignes de mots et les trous de contact
de drain.
Il convient de noter que lorsqu'on fabrique une mémoire à semiconducteurs non volatile en utilisant le deuxième procédé de fabrication, il est possible d'adopter une couche de barrière contre l'attaque chimique dans laquelle une couche de barrière contre l'attaque chimique composée d'un quatrième matériau isolant (par exemple nitrure de silicium) est formée. Dans ce cas, cependant, une étape doit être utilisée comme étape de formation de trous de contact de drain, au cours de laquelle les trous de contact de drain sont formés en soumettant la couche isolante intermédiaire à une attaque chimique et en soumettant la couche de barrière contre l'attaque chimique non recouverte par la couche
intermédiaire à une attaque chimique.
De plus, lorsqu'on utilise le nitrure de silicium en tant que matériau composant la couche de barrière contre l'attaque chimique afin d'empêcher l'hydrogène de s'accumuler sous les lignes de mots, il est souhaitable d'adopter une étape de formation de couche de barrière contre l'attaque chimique au cours de laquelle est formée une couche de barrière contre l'attaque chimique ayant des ouvertures dans des zones à l'exception des régions de drain. En outre, afin d'empêcher l'hydrogène de s'accumuler sous les lignes de mots, on peut adopter une étape de formation de lignes de mots comprenant une première étape de formation, une étape de traitement et une deuxième étape de formation. Dans la première étape de formation, une première couche est formée, qui formera ensuite les oxydes de grille des lignes de mots. Dans l'étape de traitement, le substrat semi-conducteur, sur lequel est formée la première couche, est soumis à un traitement thermique sous oxyde d'azote gazeux. Dans la deuxième étape de formation, des deuxième à cinquième couches, qui formeront ensuite la grille à potentiel flottant, la couche isolante inter-grilles, la grille de commande et la couche isolante, respectivement, sont formées sur la première couche après l'étape de traitement.
De plus, lorsqu'on fabrique une mémoire à semi-
conducteurs non volatile en utilisant le deuxième procédé de fabrication, on peut adopter l'étape de formation de couche de barrière contre l'attaque chimique dans laquelle est formée une couche de barrière contre l'attaque chimique en matériau conducteur (par exemple en polysilicium, siliciure de tungstène ou tungstène) composée de parties de barrière contre l'attaque chimique recouvrant chacune une région de drain.
En outre, lorsqu'on fabrique une mémoire à semi-
conducteurs non volatile en utilisant le quatrième procédé de fabrication, on peut adopter l'étape de formation de lignes de mots comprenant une étape de formation de couches, une étape de formation de motif de résist et une première étape d'attaque chimique et une deuxième étape d'attaque
chimique.
Dans l'étape de formation de couches, des première à sixième couches sont formées, qui formeront ensuite les oxydes de grille et les grilles à potentiel flottant et les oxydes isolants inter-grilles et les grilles de commande et les couches intermédiaires et les couches isolantes, respectivement. Dans l'étape de formation de motif de résist, un motif de résist destiné à définir les formes des lignes de mots est formé sur la sixième couche formée au cours de ladite étape de formation de couches. Dans la première étape d'attaque chimique, les troisième à sixième couches sont soumises à une attaque chimique en utilisant le motif de résist comme masque, de manière à former les oxydes inter- grilles isolants et les grilles de commande et les couches isolantes. Dans la deuxième étape d'attaque chimique, après élimination du motif de résist, la deuxième couche est soumise à une attaque chimique en utilisant les couches isolantes formées au cours de la première étape d'attaque chimique comme masque, de manière à former les
grilles à potentiel flottant.
Il convient de noter que lorsqu'on adopte cette étape de formation de lignes de mots, il est souhaitable d'utiliser l'étape de formation de couches dans laquelle une couche de polysilicium et une couche de dioxyde de silicium sont formées en tant que première et deuxième couches, respectivement, et la deuxième étape d'attaque chimique dans laquelle la deuxième couche est soumise à une attaque chimique en utilisant un gaz ne contenant pas de carbone.
DESCRIPTION SOMMAIRE DES DESSINS
D'autres objets et avantages de la présente invention deviendront évidents au fil de la discussion suivante en relation avec les dessins d'accompagnement, dans lesquels: les figures 1A à 1E sont des vues en plan destinées à aider à expliquer un procédé de fabrication de mémoires à semi-conducteurs non volatiles conformément à un premier mode de réalisation; les figures 2A et 2B sont des vues en coupe dans une partie dans laquelle des zones de champ sont formées, destinées à aider à expliquer le procédé de fabrication de mémoires à semi-conducteurs non volatiles conformément au premier mode de réalisation; la figure 3 est une vue en coupe dans une partie dans laquelle aucune zone de champ n'est formée, destinée à aider
à expliquer le procédé de fabrication de mémoires à semi-
conducteurs non volatiles conformément au premier mode de réalisation; la figure 4 est une vue en coupe destinée à aider à expliquer un problème qui se pose lorsque les zones de champ sont soumises à une attaque chimique en utilisant une attaque chimique à forte anisotropie; la figure 5 est une vue en coupe destinée à aider à expliquer une condition d'attaque chimique utilisée lorsque les zones de champ sur les zones de lignes de source sont éliminées au cours du procédé de fabrication de mémoires à semi-conducteurs non volatiles conformément au premier mode de réalisation; les figures 6A à 6D sont des vues en plan destinées à aider à expliquer un procédé de fabrication de mémoires à semi-conducteurs non volatiles conformément à un deuxième mode de réalisation; les figures 7A à 7G sont des vues en coupe, destinées à aider à expliquer le procédé de fabrication de mémoires à semi- conducteurs non volatiles conformément au deuxième mode de réalisation; les figures 8A à 8E sont des vues en coupe, destinées à aider à expliquer un premier procédé utilisé lorsqu'une couche de barrière contre l'attaque chimique est formée dans le procédé de fabrication de mémoires à semi-conducteurs non volatiles conformément au deuxième mode de réalisation; les figures 9A et 9B sont des vues en coupe, destinées à aider à expliquer un deuxième procédé utilisé lorsqu'une couche de barrière contre l'attaque chimique est formée dans le procédé de fabrication de mémoires à semi-conducteurs non volatiles conformément au deuxième mode de réalisation; les figures 10A à 10D sont des vues en coupe, destinées à aider à expliquer un processus de formation de lignes de
mots dans un procédé de fabrication de mémoires à semi- conducteurs non volatiles conformément à un troisième mode de réalisation;
les figures 11A à 11C sont des vues en coupe, destinées à aider à expliquer le procédé de fabrication de mémoires à semi-conducteurs non volatiles conformément au troisième mode de réalisation;
la figure 12 est une vue en coupe d'une mémoire à semi-
conducteurs non volatile fabriquée selon le procédé de fabrication de mémoires à semi-conducteurs non volatiles conformément au troisième mode de réalisation; la figure 13 est une vue en plan d'une cellule de mémoire dans une mémoire à semi-conducteurs non volatile fabriquée selon le procédé de fabrication de mémoires à semi-conducteurs non volatiles conformément au troisième mode de réalisation; les figures 14A à 14D sont des vues en coupe destinées à aider à expliquer un quatrième mode de réalisation; et les figures 15A et 15B sont de vues en coupe destinées
à aider à expliquer un cinquième mode de réalisation.
EXPOSE DETAILLE DE L'INVENTION
Des modes de réalisation préférés de la présente invention vont maintenant être décrits en référence aux
dessins d'accompagnement.
Premier mode de réalisation
Dans le procédé de fabrication de mémoires à semi-
conducteurs non volatiles selon le premier mode de réalisation, des mémoires à semi-conducteurs non volatiles n'ayant pas de zones inutiles entre les lignes de mots et
les lignes de sources sont formées.
Le présent procédé de fabrication sera discuté ci-après
en références aux figures 1A à 1E.
Lorsqu'une mémoire à semi-conducteurs non volatile est fabriquée avec le présent procédé, tout d'abord, comme indiqué sur la figure 1A, des zones de dioxyde de silicium
(zones de champ 15) sont formées dans un substrat semi-
conducteur 11 à l'exception de zones actives 16 dans chacune desquelles des cellules de mémoire appartenant à la même colonne seront formées. Il convient de noter que, dans ce mode de réalisation, un substrat de silicium monocristallin de canal p est utilisé en tant que substrat semiconducteur 11, et les zones de champ 15 sont formées par le procédé d'oxydation sélective du silicium. De plus, la taille des parties respectives dans cette mémoire à semi-conducteurs non volatile est déterminée conformément à la règle de conception de 0,35 pm, ainsi les zones de champ 15 et les zones actives 16 sont formées de manière à ce que leur
largeur soit de 0,8 pm et de 0,4 pm, respectivement.
Ensuite, comme indiqué schématiquement sur la figure lB, les lignes de mots 12 comprenant l'oxyde de grille, les
grilles à potentiel flottant 18, la couche isolante inter-
grilles et les grilles de commande, et s'étendant dans la direction perpendiculaire aux zones actives 16 sont formées sur le substrat semi-conducteur 11. Dans ce mode de réalisation, comme dans les mémoires à semi-conducteurs non volatiles classiques, les grilles à potentiel flottant 18 sont formées en polysilicium et les grilles de commande sont formées en siliciure de tungstène. Une couche d'oxyde de grille sous la grille à potentiel flottant 18 et une couche isolante inter-grilles entre la grille à potentiel flottant et la grille de commande sont toutes deux formées en dioxyde de silicium. De plus, chaque ligne de mots 12 est formée de manière à ce que sa largeur soit de 0,5 pm, à ce que l'intervalle entre deux lignes de mots, formant entre elles une zone destinée à être une région de source soit de 0,36 pm (l'intervalle central est de 0,86 pm), et à ce que l'intervalle entre deux lignes de mots, formant entre elles une zone destinée à être une région de drain soit de 1,2 pm
(l'intervalle central est de 1,7 pm).
Les détails seront décrits par la suite, le premier intervalle est de 0,4 pm plus court que dans le cas de la mémoire à semi-conducteurs non volatile classique et le dernier intervalle est le même que dans le cas de la mémoire
à semi-conducteurs non volatile classique.
Ensuite, un motif de résist 27, qui recouvre les zones entre deux lignes de mots adjacentes 12 à raison d'une zone sur deux comme visible sur la figure 1C, est formé par gravure. Puis un procédé d'attaque chimique à sec destiné à enlever le dioxyde de silicium est mis en oeuvre en
utilisant le motif de résist 27 comme masque.
Il convient de noter que, comme indiqué ci-dessus, la couche supérieure (grille de commande 20) de la ligne de mots 12 est formée en siliciure de tungstène, qui est un matériau ayant des caractéristiques de résistance à l'attaque chimique similaires à celles du motif de résist 27. Par conséquent, le motif de résist 27 ayant des ouvertures plus grandes que les zones peut être utilisé pour enlever le dioxyde de silicium présent entre les lignes de
mots 12.
Dans ce procédé d'attaque chimique à sec, en ce qui concerne les parties dans lesquelles les zones de champ 15 sont formées (telles que les parties indiquées par la ligne I-I sur la figure 1C), les zones de champ 15 (dioxyde de silicium) situées au niveau des ouvertures du motif de résist 27 et placées entre deux lignes de mots 12 (grilles de commande 20) sont enlevées comme indiqué sur les figures 2A, 2B. D'autre part, dans les parties o aucune zone de champ 15 n'est formée (telles que les parties indiquées par la ligne II-II sur la figure 1C), étant donné qu'il n'y a pas de dioxyde de silicium entre les lignes de mots 12 comme indiqué sur la figure 3, ce procédé d'attaque chimique apporte peu de changement à la structure. (L'oxyde de grille, qui est présent entre le substrat de silicium 11 et la grille à potentiel flottant 18, est omis sur la vue de la figure 3.) Au bout du compte, par l'attaque chimique à sec, on obtient une structure avec des zones de lignes de source 13a, qui deviendront les lignes de source et les régions de source et qui ne comportent pas d'oxyde sur leur surface,
comme indiqué sur la figure 1D.
Le motif de résist 27 est enlevé après la formation des zones de lignes de source 13a. Ensuite, une impureté est implantée dans toute la surface et le substrat est soumis à un traitement thermique de manière à ce que l'impureté implantée puisse se diffuser. Par ces processus, des régions de drain 23 sont formées au niveau des parties d'exposition 16a, des régions de source 24 et une ligne de source 13 sont formées au niveau de la zone de ligne de source 13a comme
indiqué sur la figure 1E.
Dans ce mode de réalisation, après formation des lignes de source et des régions de source/drain, le procédé
classique est mis en oeuvre pour terminer la mémoire à semi-
conducteurs non volatile. C'est-à-dire qu'après la formation des lignes de source et des régions de source/drain, une couche isolante intermédiaire est formée de manière à recouvrir toute la surface de la structure représentée sur la figure 1E. Ensuite, des trous de contact de drain atteignant les régions de drain respectives 23 sont découpés dans la couche isolante intermédiaire en utilisant un motif de résist. Puis des lignes de bits, dont chacune est connectée aux régions de drain 23 des cellules de mémoire appartenant à la même colonne, sont formées en déposant un matériau conducteur (aluminium dans ce mode de réalisation) sur la couche isolante intermédiaire et en conférant un motif au matériau conducteur déposé. Comme décrit ci-dessus, dans le procédé de fabrication du premier mode de réalisation, les zones de lignes de source 13a qui formeront par la suite les lignes de source 13 et les régions de source 24 sont formées en soumettant à une attaque chimique les oxydes de silicium (parties de zones de champ 15 formées en premier) sur le substrat en utilisant certaines paires de deux lignes de mots adjacentes 12 comme masque. C'est-à-dire que, dans ce procédé de
fabrication, chaque ligne de source 13 est formée en auto-
alignement avec deux lignes de mots adjacentes entre lesquelles sont formées des régions de source. Par conséquent, lorsqu'on conçoit une mémoire à semi-conducteurs non volatile destinée à être fabriquée selon ce procédé, l'intervalle entre ligne de mots et ligne de source peut être déterminé sans considérer les erreurs liées à l'utilisation de la gravure. Il en résulte que l'intervalle entre les lignes de mots 12 dans lesquelles sont formées des régions de source peut être fixé de manière à être de 0,4 pm plus court (0,2 pm plus court par cellule de mémoire) que dans le cas de la mémoire à semi- conducteurs non volatile fabriquée en utilisant le procédé classique comme indiqué ci-dessus. Il convient de noter que, étant donné que l'attaque chimique à sec destinée à former les zones de lignes de source 13a est réalisée dans la condition o le dioxyde de silicium est attaqué chimiquement et le silicium n'est pas attaqué, les zones du substrat semi-conducteur 11 non recouvertes par le dioxyde de silicium (zones de champ 15)
ne sont habituellement pas attaquées chimiquement.
Cependant, il y a un cas o le silicium est attaqué en
raison de la variation des conditions d'attaque chimique.
Lorsque le silicium est attaqué, une partie concave 28* d'une forme indiquée sur la figure 4 est formée. Dans le cas o l'implantation d'ions et le traitement thermique sont réalisés sur la structure présentant la partie concave 28*, les ions implantés ne sont pas diffusés sous les lignes de mots 12 de façon suffisante. Cela se traduit par l'absence de formation de canal ayant les caractéristiques électriques souhaitées sous les lignes de mots 12, de sorte que l'on obtient une mémoire à semi-conducteurs non volatile n'ayant
pas les caractéristiques voulues.
Par conséquent, lors de la formation des zones de lignes de source 13a, une condition d'attaque chimique permettant de former, comme indiqué sur la figure 5, une partie concave 28 dont la profondeur varie graduellement à proximité de la limite des lignes de mots 12. C'est-à- dire qu'il est souhaitable d'utiliser la condition d'attaque chimique permettant de former la partie concave 28 avec un
profil conique.
Ce procédé d'attaque chimique est effectué, par exemple, en élevant la pression d'attaque chimique, en abaissant la puissance haute fréquence destinée à produire le plasma ou en élevant la pression partielle d'un gaz contenant du carbone, ce qui est facile pour former une
couche polymérisée par sédimentation.
Deuxième mode de réalisation
Dans un procédé de fabrication d'une mémoire à semi-
conducteurs non volatile selon le deuxième mode de réalisation, une mémoire à semi-conducteurs non volatile n'ayant pas de zones inutiles entre les trous de contact de
drain et les lignes de mots est fabriquée.
Un procédé de fabrication de mémoire à semi-conducteurs non volatile conformément au deuxième mode de réalisation sera discuté ci-après en référence aux figures 6A à 6E et 7A à 7E. Il convient de noter que les figures 6A à 6E sont des vues en plan destinées à aider à expliquer ce procédé. Sur ces figures, des zones de quatre cellules de mémoire sont représentées. Les figures 7A à 7E sont des vues en coupe dans lesquelles le substrat semi-conducteur est découpé dans une direction perpendiculaire à la ligne de mots et d'une
manière telle que des cellules de mémoire sont traversées.
Dans ce procédé de fabrication, comme indiqué sur la figure 6A, une zone de champ rectangulaire 15 est formée d'une manière telle qu'une zone active 16 destinée à former les régions de drain, les zones de source et similaire et les zones actives 16a destinées à former les lignes de source restent entourées. De plus, la zone de champ 15 est formée de manière à ce que la largeur de la zone active 16a soit de 0,18 pm et que l'intervalle de celle-ci soit de 2,0 pm et à ce que la largeur de la zone active 16 soit de 0,4
pm et que l'intervalle de celle-ci soit de 0,8 pm.
Ensuite, plusieurs lignes de mots 12 sont formées en parallèle sur le substrat 11, dans lequel sont formées les zones de champ 15, de sorte que chaque ligne de mots 12 ne chevauche pas les zones actives 16a et que deux lignes de mots 12 sont disposées sur chaque zone de champ 15, en
utilisant les techniques bien connues, y compris la gravure.
Il convient de noter que les lignes de mots 12 dans cette étape, comme indiqué sur la figure 7A, ont une structure dans laquelle un oxyde de grille 17 (non représenté), une
grille à potentiel flottant 18, une couche isolante inter-
grilles 19, une grille de commande 20 et une couche isolante 21 sont disposées par couches. De plus, chaque ligne de mots 12 est formée de manière à ce que la largeur soit de 0,5 pm, une paire de lignes de mots entre lesquelles est formée la zone active 24 soit de 0,76 pm (l'intervalle central est de 1,26 pm) et une paire de lignes de mots entre lesquelles il n'y a pas de zone active 24 soit de 0,6 pm (l'intervalle central est de 1,1 pm). Les détails seront décrits par la suite, le premier intervalle est le même intervalle que dans le cas d'une mémoire à semi-conducteurs non volatile fabriquée par le procédé classique et le deuxième intervalle
est de 0,6 pm plus court que dans le cas de cette mémoire.
Après formation des lignes de mots 12, l'implantation d'ions d'impureté et le traitement thermique sont mis en oeuvre et, comme indiqué sur les figures 6B et 7B, une structure est formée, dans laquelle les zones actives 16 à côté des zones actives 16a servent de zones de source 24 et la zone active 16 entre les lignes de mots 12 sert de région de drain 23. Ensuite, comme indiqué sur les figures 6C et 7C, des parois latérales 22 sont formées au niveau des côtés des lignes de mots 12. Puis, comme indiqué sur la figure 7D, une couche de barrière contre l'attaque chimique 29 et une couche isolante intermédiaire 25 sont formées sur la surface de la structure sur laquelle les parois latérales 22 sont formées. Il convient de noter que, dans ce mode de réalisation, les parois latérales 22 sont formées en déposant du dioxyde de silicium de manière à ce que l'épaisseur W de celui-ci soit de 0,2 pm. Et la couche de barrière contre l'attaque
chimique 29 est formée en déposant du nitrure de silicium.
En outre, la couche isolante intermédiaire 25 est formée en
déposant du dioxyde de silicium.
Ensuite, comme indiqué sur la figure 7E, un motif de résist 30 destiné à découper les trous de contact de drain est formé sur la couche isolante intermédiaire 25 en utilisant la gravure. Après quoi l'attaque chimique de la couche isolante intermédiaire 25 est réalisée en utilisant le motif de résist 30 comme masque, de manière à fabriquer une structure, comme indiqué sur la figure 7F, dans laquelle toute la couche isolante intermédiaire 25 sur la couche de barrière contre l'attaque chimique 29 et sous les ouvertures du motif de résist 30. Après avoir enlevé le motif de résist 30, des parties de la couche de barrière contre l'attaque chimique 29, qui ne sont pas recouvertes par la couche isolante intermédiaire 25, sont enlevées par attaque chimique, de manière à obtenir une structure, comme indiqué sur la figure 7G, ayant des trous de contact de drain 26 dont la forme en section est définie par les parois
latérales 22.
Ensuite, un matériau conducteur (aluminium) est déposé sur toute la surface de la structure représentée sur la figure 7G (dans les trous de contact de drain 26 et sur la couche isolante intermédiaire 25) et un motif est conféré au
matériau déposé afin de former les lignes de bits.
Ainsi, dans ce procédé de fabrication, le motif de résist 30 formé sur la couche isolante intermédiaire 25 est utilisé comme motif pour enlever la couche isolante intermédiaire 25 sur la couche de barrière contre l'attaque chimique 29, mais il n'est pas utilisé comme motif pour déterminer la forme des trous de contact de drain 26. Par conséquent, même si le motif de résist 30 est formé à un emplacement distant de la position standard (par exemple, distant de 0,1 pm), il n'y a pas de changement de la forme
du trou de contact de drain 26 sur le côté du substrat 11.
Par ailleurs, étant donné que la couche isolante 21 est prévue sur la grille de commande 20, il n'y a pas de problème bien qu'une partie de la couche de barrière contre l'attaque chimique 29 sur la ligne de mots 12 soit enlevée du fait du décalage de position de l'ouverture du motif de
résist 30.
Selon ce procédé de fabrication, il est nécessaire de former le motif de résist 30 par gravure lorsque le trou de contact de drain 26 est formé, cependant il n'est pas
nécessaire d'améliorer la précision du motif de résist 30.
Ainsi, lorsque des mémoires à semi-conducteurs non volatiles sont fabriquées selon ce procédé de fabrication, il n'est pas nécessaire que l'intervalle entre les lignes de mots 12 soit conçu en considérant la précision d'alignement lors de la formation du motif de résist 30, ce qui fait que des mémoires à semi-conducteur non volatiles compactes peuvent
être fabriquées.
Il convient de noter que, dans ce mode de réalisation, étant donné que la couche de barrière contre l'attaque chimique 29 est formée avec des matériaux isolants (nitrure de silicium), il est nécessaire d'enlever la couche de barrière contre l'attaque chimique 29 sur la région de drain
23 lors de la formation du trou de contact de drain.
Cependant, une caractéristique nécessaire pour la couche de barrière contre l'attaque chimique 29 est seulement que la vitesse d'attaque chimique de la couche de barrière contre l'attaque chimique 29 doit être plus lente que celle de la couche isolante intermédiaire 25. Ainsi, la couche de barrière contre l'attaque chimique 29 est formée de matériaux conducteurs tels que le polysilicium, le tungstène, de sorte qu'aucun procédé d'enlèvement de la couche de barrière contre l'attaque chimique 29 n'est nécessaire. Cependant, lorsque la couche de barrière contre l'attaque chimique 29 formée en matériau conducteur est utilisée, pour empêcher un court-circuit entre la région de drain 23 et la zone de source 24, ou entre les régions de drain 23 disposées dans la direction de la ligne de mots 12 par l'intermédiaire de la couche de barrière contre l'attaque chimique 29, la couche de barrière contre l'attaque chimique 29 doit être discontinue. Ainsi, la gravure est utilisée pour former la couche de barrière contre l'attaque chimique 29, cependant, seule la couche de barrière contre l'attaque chimique 29 est formée pour ne pas faire de court-circuit entre la région de drain 23 et la zone de source 24 et similaire, de sorte que la précision d'alignement pendant la gravure n'impose pas de limitation
quant à la conception de la ligne de mots 12 et similaire.
Il en résulte que bien qu'on utilise la couche de barrière contre l'attaque chimique 29 formée en matériaux
conducteurs, on peut fabriquer des mémoires à semi-
conducteurs non volatiles compactes.
Maintenant, lorsque la couche de barrière contre l'attaque chimique 29 en nitrure de silicium est formée par dépôt chimique en phase vapeur (CVD), de l'hydrogène s'introduit dans l'interface entre la ligne de mots 12 et le substrat 11. Comme indiqué sur la figure 7G, dans ce procédé de fabrication, une mémoire à semi-conducteurs non volatile, dans laquelle la couche de barrière contre l'attaque chimique 29 reste au niveau de la zone de source 24 et au niveau de la surface latérale de la zone de source 24 de la ligne de mots 12, est fabriquée, de sorte que dans certains
cas de l'hydrogène est stocké dans l'interface.
Le stockage d'hydrogène dans l'interface modifie la tension de seuil. Ainsi, lorsqu'on utilise la couche de barrière contre l'attaque chimique 29 en nitrure de silicium dans ce procédé de fabrication, afin d'empêcher le stockage d'hydrogène dans l'interface, il est souhaitable d'utiliser le premier procédé ou le deuxième procédé, expliqués comme suit. Tout d'abord, le premier procédé est expliqué en référence aux figures 8A à 8E. Dans le premier procédé, un motif est donné à la couche de barrière contre l'attaque chimique 29, puis la couche isolante intermédiaire 25 est formée. C'est-à-dire que dans le premier procédé, tout d'abord, comme indiqué sur les figures 8A et 8B, la couche de barrière contre l'attaque chimique 29 recouvrant la ligne de mots 12 et le substrat semi-conducteur 11 est formée
conformément à la même procédure qu'expliqué ci-dessus.
Ensuite, comme indiqué sur la figure 8C, un motif de résist 31, qui recouvre les régions de drain 23 et ne recouvre pas les régions de source 24, est formé sur la couche de barrière contre l'attaque chimique 29. Ensuite, des parties de la couche de barrière contre l'attaque chimique 29 sont enlevées. Le motif de résist 31 est enlevé de manière à former une structure pourvue d'une couche de barrière contre l'attaque chimique 29a ne recouvrant pas toute la surface du substrat mais seulement les alentours de la région de drain 23. Ensuite, comme indiqué sur la figure 8E, la couche isolante intermédiaire 25 et le motif de résist 30 sont formés sur cette structure. Après quoi, les processus restants tels que la formation de trous de contact de drain et la formation de lignes de bits sont mis en oeuvre pour
fabriquer des mémoires à semi-conducteurs non volatiles.
Lorsqu'on utilise ce premier procédé, enfin, on fabrique une mémoire à semi-conducteurs non volatile dans laquelle la couche de barrière contre l'attaque chimique 29 demeure seulement au niveau de la partie supérieure de la ligne de mots 12. C'est-à-dire qu'on fabrique une mémoire à semi-conducteurs non volatile dans laquelle, sur les deux côtés de la ligne de mots 12, il n'y a rien qui empêche l'hydrogène introduit dans l'interface pendant la formation
de la barrière contre l'attaque chimique 29 de sortir.
Ainsi, lorsqu'on utilise le premier procédé, une mémoire à semiconducteur non volatile peut être fabriquée, dans laquelle il y a peu de dispersion de la caractéristique
électrique entre les cellules de mémoire respectives.
Ensuite, le deuxième procédé est expliqué en référence aux figures 9A et 9B. Comme indiqué de façon schématique sur la figure 9A, dans le deuxième procédé, un film d'oxyde de grille 17 est formé sur le substrat semi-conducteur 11, puis le film d'oxyde de grille 17 est soumis à un traitement thermique sous oxyde d'azote (NO ou NO2). Après quoi, comme indiqué sur la figure 9B, la grille à potentiel flottant 18,
la grille de commande 20 et similaire sont formées.
C'est-à-dire que dans le deuxième procédé, les liaisons libres du silicium (substrat 11) sous le film d'oxyde de grille 17 sont terminées par de l'azote, de manière à éviter le stockage d'hydrogène dans l'interface entre le substrat
11il et le film d'oxyde de grille 17.
Troisième mode de réalisation
Dans le procédé de fabrication d'une mémoire à semi-
conducteurs non volatile selon le troisième mode de réalisation, une mémoire à semi-conducteurs non volatile est fabriquée, dans laquelle il n'y a pas de zones inutiles entre les lignes de mots et les lignes de source et entre
les lignes de mots et les trous de contact de drain. C'est-
à-dire que dans ce procédé de fabrication, les lignes de source sont formées selon le procédé de fabrication du premier mode de réalisation, et les trous de drain sont formés selon le procédé de fabrication du deuxième mode de réalisation. Cependant, dans le troisième mode de réalisation, les lignes de mots sont formées selon des structures différentes de celles des lignes de mots dans le
deuxième mode de réalisation.
Ci-après, on va donner une explication du procédé de fabrication d'une mémoire à semi-conducteurs non volatile selon le troisième mode de réalisation. Ce procédé de fabrication, de façon similaire au premier mode de réalisation, commence par un processus de formation de zones de champ 15 (figure 1A). Ensuite, les processus suivants sont mis en oeuvre pour former les lignes
de mots 12.
Tout d'abord, comme indiqué sur la figure 10A, l'oxyde de grille 17, la grille à potentiel flottant 18, la couche isolante inter-grilles 19, la grille de commande 20, une première couche isolante 21a et une deuxième couche isolante
2lb sont formés dans cet ordre sur le substrat semi-
conducteur 11 dans lequel les zones de champ 15 sont formées. Dans ce mode de réalisation, du dioxyde de silicium est déposé pour former la première couche isolante 21a et du nitrure de silicium est déposé pour former la deuxième couche isolante 21b. Il convient de noter que, comme cela sera décrit par la suite, la deuxième couche isolante 21b est prévue pour empêcher la grille de commande 20 de subir une attaque chimique. La première couche isolante 21a est prévue afin d'utiliser le nitrure de silicium, qui est un matériau difficile à former sur la grille de commande 20 en siliciure de tungstène, en tant que masque d'attaque chimique. De plus, la couche de la première couche isolante 21a et de la deuxième couche isolante 2lb sert également de couche d'isolation entre un objet sur la première couche
isolante 21a et la grille de commande 20.
Après formation de ces six couches, comme indiqué sur la figure 0lB, le motif de résist 31, qui recouvre seulement des parties pourvues de lignes de mots 12, est formé sur la deuxième couche isolante 2lb. Il convient de noter que le motif de résist est formé de manière à pouvoir former les lignes de mots 12, dont la largeur est de 0,5 pm, l'intervalle entre elles formant la zone de source est de 0,36 Mm et l'intervalle entre elles formant la région de
drain est de 0,6 Mm.
Ensuite, l'attaque chimique est réalisée en utilisant le motif de résist 31 comme masque, de manière à enlever la couche isolante inter- grilles 19, la grille de commande 20, une première couche isolante 21a et une deuxième couche isolante 2lb à des parties, excepté la partie o les lignes
de mots 12 sont formées, comme indiqué sur la figure 10C.
Ensuite, comme indiqué sur la figure 10C, le motif de résist 31 est enlevé. Et l'attaque chimique est réalisée avec un gaz d'attaque chimique (du chlore dans ce mode de réalisation) ne contenant pas de carbone, et, comme indiqué sur la figure 1OD, la structure dans laquelle la grille à potentiel flottant 18, à des parties excepté la partie o
sont formées les lignes de mots 12 est enlevée.
En outre, le gaz d'attaque chimique ne contenant pas de carbone est utilisé, étant donné que le rapport de la vitesse d'attaque chimique Vp pour le polysilicium destiné à être le matériau composant la grille à potentiel flottant 18 à la vitesse d'attaque chimique Vo pour le dioxyde de silicium destiné à être le matériau composant la couche d'oxyde de grille 17, à savoir Vp/Vo, augmente. C'est-à-dire que pour traiter la couche de polysilicium sans endommager la couche d'oxyde de grille 17 destinée à être le matériau composant les lignes de mots 12, on utilise un gaz d'attaque
chimique ne contenant pas de carbone.
Et les mêmes processus sont appliqués à la structure sur laquelle sont formées les lignes de mots 12, de manière
à former les zones de source.
Concrètement, sur la structure représentée sur la figure 11A comprenant la deuxième couche isolante 2lb et le substrat semi- conducteur 11 (les zones actives 16 et les zones de champ 15), un motif de résist 27 ayant des ouvertures qui comprennent des zones destinées à être des zones de source est formé, comme indiqué sur la figure 11B.
Puis le dioxyde de silicium (zones de champ 15), présent dans les zones dans lesquelles des zones de lignes de source sont formées, est enlevé en utilisant le motif de résist 27 comme masque d'attaque chimique. Comme on l'a déjà décrit, dans ce mode de réalisation, la couche de surface de la ligne de mots 12 est la deuxième couche isolante 2lb en nitrure de silicium. Ainsi, pendant l'attaque chimique, les parties non recouvertes par le motif de résist 27 de la ligne de mots 12 (deuxième couche isolante 21b) ne risquent pas d'être attaquées chimiquement. Il en résulte qu'après l'attaque chimique et l'enlèvement du motif de résist 17, comme indiqué sur la figure 11C, on peut obtenir une structure dans laquelle la surface supérieure de la ligne de
mots 12 est plane.
Puis l'ion est implanté dans la structure, et les lignes de source, les zones de source et les régions de drain sont formées. Et les trous de contact de drain et les lignes de bits sont formés conformément à la procédure expliquée dans le deuxième mode de réalisation, et, comme indiqué sur la figure 12, une mémoire à semi-conducteurs non volatile est fabriquée, dans laquelle les lignes de source 13 et les zones fonctionnant comme zones de source 24 et les trous de contact de drain 26 sont formés en auto-alignement avec les lignes de mots 12. Une cellule de mémoire correspond à une moitié représentée sur la figure 12, au bout du compte, la mémoire à semi-conducteurs non volatile selon ce procédé de fabrication, comme indiqué sur la figure 13, a une cellule de mémoire dont la largeur dans la direction de ligne de bits est de 0, 98 (= 0,6/2 + 0,5 + 0,36/2) pm et dont la longueur dans la direction de ligne de mots est de 1,2 pm. Par conséquent, selon ce procédé de fabrication, une mémoire à semi-conducteurs non volatile peut être fabriquée dont la surface de cellule est 66 % de la surface de cellule (1,2 pm x 1,48 pm) dans la mémoire à semi-conducteurs non volatile fabriquée selon le procédé de
*fabrication classique.
Comme décrit ci-dessus, selon ce procédé de fabrication, les lignes de source et les trous de contact de drain sont formés indépendamment de la précision d'alignement du masque de photogravure, de manière à ce qu'une mémoire à semi-conducteurs non volatile très compacte
puisse être fabriquée.
Quatrième mode de réalisation Dans le quatrième mode de réalisation, est décrit un procédé de fabrication d'une mémoire à semi-conducteurs non volatile comprenant une ligne de bits secondaire et une ligne de bits principale (désignée ci-après mémoire à ligne de bits divisée), nécessaire pour l'interconnexion multicouche, en utilisant le procédé de fabrication décrit
dans le troisième mode de réalisation.
Tout d'abord, le contour de la mémoire à ligne de bits divisée fabriquée selon le quatrième mode de réalisation est expliqué en référence à la figure 14D. La figure 14D est une vue en coupe représentant une partie de la structure de la mémoire à ligne de bits divisée, et une mémoire à ligne de bits divisée réelle a une structure symétrique droite-gauche pourvue d'un axe de symétrie (indiqué par une ligne discontinue 34 sur la figure 14A) entre deux lignes de mots
non représentées 33 (12).
La mémoire à ligne de bits divisée est pourvue de transistors fonctionnant comme cellules de mémoire et de
transistors ne fonctionnant pas comme cellules de mémoire.
Sur la figure 14D, les transistors sous les deux lignes de mots 32 (12) représentées du côté droit et les lignes de mots non représentées 32 (12) situées plus à droite sont des transistors fonctionnant comme cellules de mémoire. Comme décrit ci-dessus, étant donné que la mémoire à ligne de bits divisée présente la structure symétrique droite- gauche, il va sans dire que les transistors sous les lignes de mots du
côté droit fonctionnent comme cellules de mémoire.
La mémoire à ligne de bits divisée n'est pas pourvue de lignes de bits en commun avec le groupe de transistors précédent et le dernier groupe de transistors, mais d'une ligne de bits secondaire 14* connectant électriquement les unes aux autres les régions de drain 23 des transistors
appartenant au même rang dans chaque groupe de transistor.
De plus, la mémoire à ligne de bits divisée est pourvue d'un transistor de sélection pour sélectionner les lignes de bits secondaires 14*. Sur les figures 14A à 14D, les transistors sous les deux lignes de mots représentées du côté droit servent de transistors de sélection. Les régions de drain 23 de ces transistors sont connectées avec les lignes de bits principales 14, qui ne sont pas directement en contact avec les lignes de bits secondaires 14*, et, dans la mémoire à ligne de bits divisée, une ou plusieurs des lignes de bits secondaires est connectée électriquement à la ligne de bits principale 14 en fonction de l'état de ces
transistors sous les lignes de mots 33.
Selon le procédé de fabrication expliqué dans le
troisième mode de réalisation, une mémoire à semi-
conducteurs non volatile ayant une structure de ce type peut être fabriquée de manière compacte. Concrètement, tout d'abord, selon la même procédure qu'expliqué dans le troisième mode de réalisation, la structure est formée de manière à être pourvue des régions de drain 23, des zones de lignes de source 24, des lignes de mots 12 (31, 32) et de la couche isolante intermédiaire 25. Et, comme indiqué sur la figure 14A, le motif de résist 27 est formé sur la structure, o des ouvertures sont formées seulement sur les régions de drain 23 des transistors fonctionnant comme
cellules de mémoire.
Et les trous de contact de drain 26* sont formés en utilisant le motif de résist 27 comme masque d'attaque chimique, puis les matériaux conducteurs sont déposés sur la surface de la structure dans laquelle les trous de contact de drain 26* sont formés, de manière à obtenir la structure, comme indiqué sur la figure 14B, dans laquelle la ligne de
bits secondaire 14* est formée.
Ainsi, la même procédure est appliquée de manière répétée aux régions de drain 23 des transistors de sélection, de manière à obtenir, comme indiqué sur la figure 14C, la structure dans laquelle les trous de contact de drain 26 sont formés. Des matériaux conducteurs sont déposés sur la surface de la structure dans laquelle les trous de contact de drain 26 sont formés, de manière à fabriquer la mémoire à ligne de bits divisée à partir de la structure multicouche avec les lignes de bits secondaires 14* et la ligne de bits principale 14, comme indiqué sur la figure 14D. Comme décrit ci-dessus, lorsqu'on utilise le procédé de fabrication expliqué dans le quatrième mode de réalisation, il n'est pas nécessaire de prévoir des zones pour tenir compte des aberrations de position liées à l'utilisation de la gravure autour des transistors de sélection. Par conséquent, on peut former une mémoire à ligne de bits
divisée compacte.
Cinquième mode de réalisation Lorsqu'on fabrique des mémoires à semiconducteurs non volatiles, des circuits commandant les cellules de mémoire sont également formés parallèlement à la formation des cellules de mémoire. Dans le cinquième mode de réalisation, une partie de la procédure de fabrication décrite dans le deuxième mode de réalisation est appliquée à la formation de
ces circuits périphériques.
En outre, les circuits périphériques comprennent différents circuits tels qu'un décodeur en X et un décodeur en Y. Ainsi, dans ce mode de réalisation, en référence à la figure 15 sur laquelle est représentée une partie du circuit périphérique, l'explication sera donnée d'un exemple o la procédure de fabrication décrite dans le deuxième mode de réalisation est appliquée à la formation de ces circuits périphériques. Le circuit périphérique est pourvu de deux ou plus de deux transistors ayant une zone de source et des régions de drain, respectivement. Lorsque la procédure de fabrication dans le troisième mode de réalisation est appliquée, comme indiqué sur la figure 15A, les couches isolantes 21 sont formées sur les grilles de commande 20 de chaque transistor 34. Habituellement, les couches isolantes 21 sont formées en même temps que les couches isolantes 21 des lignes de mots 12. Ainsi, la structure pourvue des grilles de commande 20 et des couches isolantes 21 est traitée de façon similaire aux lignes de mots 12. C'est-à-dire que les parois latérales 22 sont formées au niveau des surfaces latérales de la structure. Et la couche de barrière contre l'attaque chimique 29 recouvrant les parois latérales 22 et les couches isolantes 21 du transistor 34 est formée. De plus, la couche isolante intermédiaire 25 est formée sur la couche de barrière contre l'attaque chimique 29 et le motif de résist 27, qui présente des ouvertures à des parties correspondant aux régions de drain 23 du transistor 34, est
formé sur la couche isolante intermédiaire 25.
Et les processus expliqués en référence aux figures 7F et 7G, à savoir l'attaque chimique de la couche isolante intermédiaire 25, l'enlèvement du motif de résist 27 et l'attaque chimique de la couche de barrière contre l'attaque chimique 29, sont appliqués à la structure (figure 15A) formée de cette manière. Il en résulte, comme indiqué sur la figure 15B, que la structure est formée comprenant les trous de contact de drain 26, de sorte que les parois latérales 22 font partie des surfaces latérales, et les matériaux conducteurs sont déposés sur la structure. Ensuite un motif est conféré à la couche de matériaux conducteurs et celle-ci est soumise à une attaque chimique pour achever
l'interconnexion des transistors 34.
Comme décrit ci-dessus, la procédure de fabrication expliquée dans le deuxième mode de réalisation peut également être appliquée aux circuits périphériques, cette application permettant de former des intervalles, entre les transistors destinés à être des éléments d'un circuit périphérique, plus petits que dans le cas classique. Par conséquent, lorsque ce procédé de fabrication est également appliqué à la formation de circuits périphériques, on peut fabriquer des mémoires à semi-conducteurs beaucoup plus compactes. La présente invention ayant été ainsi décrite, il est évident que des modifications peuvent y être apportées de différentes façons. Ces modifications ne doivent pas être considérées comme s'écartant de l'esprit et du cadre de l'invention, toutes ces modifications étant évidentes à l'homme du métier, et il faut comprendre qu'elles sont
incluses dans la portée des revendications suivantes.
Claims (18)
1. Mémoire à semi-conducteur non volatile comprenant: un substrat semiconducteur (11) dans lequel sont formées des zones de champ (15); plusieurs lignes de mots (12) formées en parallèle sur le substrat semiconducteur (11); et des zones de lignes de source (13a), dont chacune fonctionne comme région de source (24) et ligne de source (13), formées en auto-alignement avec certaines paires de deux lignes de mots (12) adjacentes parmi les différentes
lignes de mots (12).
2. Mémoire à semi-conducteurs non volatile comprenant: un substrat semi-conducteur (11) dans lequel sont formées des zones de champ (15); plusieurs lignes de mots (12) formées en parallèle sur le substrat semi-conducteur (11); des couches isolantes formées sur les différentes lignes de mots (12) de manière à recouvrir les surfaces supérieures et les surfaces latérales vers les régions de drain (23) des différentes lignes de mots (12); et
des trous de contact de drain (26) formés en auto-
alignement avec des paires de deux lignes de mots adjacentes (12), entre lesquelles sont formées des régions de drain (23), parmi les différentes lignes de mots (12) recouvertes
avec les couches isolantes.
3. Procédé de fabrication d'une mémoire à semi-
conducteurs non volatile comprenant: une étape de formation de zones d'oxyde consistant à former plusieurs zones d'oxyde en bandes parallèles dans un substrat semi-conducteur (11); une étape de formation de lignes de mots (12) consistant à former plusieurs lignes de mots (12) en parallèle et perpendiculairement aux différentes zones d'oxyde, sur le substrat semi-conducteur (11) dans lequel les différentes zones d'oxyde sont formées au cours de ladite étape de formation de zones d'oxyde; une étape d'attaque chimique consistant à soumettre à une attaque chimique les oxydes présents entre des paires de deux lignes de mots adjacentes formant entre elles des régions de source, de manière à créer des zones de champ (15) à partir des différentes zones d'oxyde formées au cours de ladite étape de formation de zones d'oxyde; et une étape de formation de zones de source (13a) destinée à former des zones servant de régions de source (24) et de lignes de source (13) dans des zones entre les
paires à l'aide d'impuretés de dopage dans le substrat semi-
conducteur (11).
4. Procédé de fabrication d'une mémoire à semi-
conducteurs non volatile selon la revendication 3, caractérisé en ce que ladite étape d'attaque chimique est
une étape dans laquelle un profil conique est formé.
5. Procédé de fabrication d'une mémoire à semi-
conducteurs non volatile comprenant: une étape de formation de lignes de mots (12) consistant à former plusieurs lignes de mots (12), dont chacune a une couche isolante composée d'un premier matériau isolant comme couche supérieure en parallèle sur la surface du substrat semi- conducteur (11) dans lequel des zones de champ (15) sont formées; une étape de dopage consistant à introduire une impureté dans le substrat semi-conducteur (11) pour le doper après l'étape de formation de lignes de mots (12) afin de créer des régions de source (24) et des régions de drain (23) et des lignes de source (13) dans des zones excepté les zones de champ (15); une étape de formation de parois latérales consistant à former des parois latérales (22) en un deuxième matériau isolant sur les surfaces latérales vers les régions de drain (23) des différentes lignes de mots (12); une étape de formation de couche de barrière contre l'attaque chimique (29) consistant à former une couche de barrière contre l'attaque chimique (29) sur toute la surface du substrat semi-conducteur (11) après l'étape de formation de parois latérales; une étape de formation de couche isolante intermédiaire (25) consistant à former une couche isolante intermédiaire (25) composée d'un troisième matériau isolant, qui est différent du matériau utilisé pour la couche de barrière contre l'attaque chimique, sur la couche de barrière contre l'attaque chimique (29); une étape de formation de motif de résist (30) consistant à former un motif de résist (30) ayant des ouvertures dans des zones correspondant aux régions de drain (23) sur la couche isolante intermédiaire (25); une étape de formation de trous de contact de drain (26) consistant à former des trous de contact de drain (26) en soumettant la couche isolante intermédiaire (25) à une attaque chimique en utilisant le motif de résist (30) comme masque; et une étape de formation de lignes de bits consistant à former des lignes de bits en déposant un matériau conducteur sur la couche isolante intermédiaire (25) dans laquelle les trous de contact de drain (26) sont formés et en conférant
un motif au matériau conducteur déposé.
6. Procédé de fabrication d'une mémoire à semi-
conducteurs non volatile comprenant: une étape de formation de lignes de mots (12) consistant à former plusieurs lignes de mots (12), dont chacune a une couche isolante composée d'un premier matériau isolant comme couche supérieure en parallèle sur la surface du substrat semi- conducteur (11) dans lequel des zones de champ (15) sont formées; une étape de dopage consistant à introduire une impureté dans le substrat semi-conducteur (11) pour le doper après l'étape de formation de lignes de mots (12) afin de créer des régions de source (24) et des régions de drain (23) et des lignes de source (13a) dans des zones excepté les zones de champ (15); une étape de formation de parois latérales consistant à former des parois latérales (22) en un deuxième matériau isolant sur les surfaces latérales vers les régions de drain (23) des différentes lignes de mots (12); une étape de formation de couche intermédiaire (25) consistant à former une couche isolante intermédiaire (25) composée d'un troisième matériau isolant, qui est différent du premier matériau isolant et du deuxième matériau isolant, sur toute la surface du substrat semi-conducteur (11) après l'étape de formation de parois latérales; une étape de formation de motif de résist (27) consistant à former un motif de résist (27), qui a des ouvertures dans les zones correspondant aux régions de drain (23), sur la couche isolante intermédiaire (25); une étape de formation de trous de contact de drain (26) consistant à former des trous de contact de drain (26) en soumettant la couche isolante intermédiaire (25) à une attaque chimique en utilisant le motif de résist (27) comme masque; et une étape de formation de lignes de bits consistant à former des lignes de bits en déposant un matériau conducteur sur la couche isolante intermédiaire (25) dans laquelle les trous de contact de drain (26) sont formés et en conférant
un motif au matériau conducteur déposé.
7. Procédé de fabrication d'une mémoire à semi-
conducteurs non volatile selon la revendication 5, caractérisé en ce que ladite étape de formation de couche de barrière contre l'attaque chimique est une étape dans laquelle une couche de barrière (29) composée d'un quatrième matériau isolant est formée, et ladite étape de formation de trous de contact de drain (26) est une étape dans laquelle les trous de contact de drain (26) sont formés par attaque chimique de la couche isolante intermédiaire (25) et attaque chimique de la couche de barrière contre l'attaque chimique (29) non recouverte
par la couche intermédiaire (25).
8. Procédé de fabrication d'une mémoire à semi-
conducteurs non volatile selon la revendication 7, caractérisé en ce que ledit quatrième matériau est le
nitrure de silicium.
9. Procédé de fabrication d'une mémoire à semi-
conducteurs non volatile selon la revendication 5, caractérisé en ce que ladite étape de formation de couche de barrière contre l'attaque chimique est une étape dans laquelle une couche de barrière contre l'attaque chimique (29), ayant des ouvertures sauf dans les régions de drain
(23), est formée.
10. Procédé de fabrication d'une mémoire à semi-
conducteurs non volatile selon la revendication 8, caractérisé en ce que ladite étape de formation de ligne de mots (12) comprend: une première étape de dépôt consistant à déposer une première couche qui formera ensuite les oxydes de grille (17) des lignes de mots (12), une étape de traitement consistant à soumettre le substrat semi- conducteur (11) à un traitement thermique sur lequel la première couche est formée en oxyde d'azote gazeux; et une deuxième étape de dépôt consistant à déposer des deuxième à cinquième couches, qui formeront ensuite la
grille à potentiel flottant (18), la couche isolante inter-
grilles (19), la grille de commande (20) et la couche isolante, respectivement, sur la première couche après
l'étape de traitement.
11. Procédé de fabrication d'une mémoire à semi-
conducteurs non volatile selon la revendication 5, caractérisé en ce que ladite étape de formation de couche de barrière contre l'attaque chimique est une étape dans laquelle une couche de barrière en matériau conducteur et comprenant des parties de barrière contre l'attaque chimique (29a) recouvrant chacune une région de drain (23) est formée.
12. Procédé de fabrication d'une mémoire à semi-
conducteurs non volatile selon la revendication 11, caractérisé en ce que ledit matériau conducteur est le
polysilicium ou le siliciure de tungstène ou le tungstène.
13. Procédé de fabrication d'une mémoire à semi-
conducteurs non volatile selon la revendication 5, caractérisé en ce que ladite étape de formation de motif de résist (30) est une étape dans laquelle un motif de résist (30) ayant des ouvertures dans des zones correspondant à certaines régions de drain (23) choisies parmi les régions de drain (23) sur le substrat semi-conducteur (11), et comprenant en outre: une deuxième étape de formation d'une couche isolante intermédiaire (25) consistant à former une deuxième couche isolante intermédiaire (25) en troisième matériau sur le substrat semi-conducteur (11) après ladite étape de formation de lignes de bits; une deuxième étape de formation d'un motif de résist (27) consistant à former un deuxième motif de résist (27) sur la deuxième couche isolante intermédiaire (21b), comprenant des ouvertures dans des zones correspondant aux régions de drain (23) sur lesquelles des lignes de bits ne sont pas formées; et une deuxième étape de formation de trous de contact de drain (26) consistant à former des trous de contact de drain (26) en soumettant à une attaque chimique la première et la deuxième couche isolante intermédiaire en utilisant le deuxième motif de résist comme masque; et une deuxième étape de formation de lignes de bits consistant à former des deuxièmes lignes de bits en déposant un matériau conducteur sur la deuxième couche isolante intermédiaire (2lb) dans laquelle les trous de contact de drain (26) sont formés, et en conférant un motif au matériau
conducteur déposé.
14. Procédé de fabrication d'une mémoire à semi-
conducteurs non volatile selon la revendication 5, comprenant en outre: une étape de formation de circuit périphérique consistant à former un circuit périphérique comprenant au moins deux transistors, ladite étape de formation de parois latérales étant une étape dans laquelle des parois latérales (22) sont également formées sur les surfaces latérales des grilles de commande (20) des transistors; et ladite étape de formation de motif de résist (30) étant une étape dans laquelle un motif de résist (30) ayant des ouvertures dans des zones correspondant aux régions de drain
(23) des transistors dans le circuit périphérique.
15. Procédé de fabrication d'une mémoire à semi-
conducteurs non volatile comprenant: une étape de formation de zones d'oxyde consistant à former plusieurs zones d'oxyde en bandes parallèles dans un substrat semi-conducteur (11); une étape de formation de lignes de mots (12) consistant à former plusieurs lignes de mots (12) en parallèle et perpendiculairement aux différentes zones d'oxyde sur le substrat semi-conducteur (11) dans lequel les différentes zones d'oxyde sont formées au cours de ladite étape de formation de zones d'oxyde; une étape d'attaque chimique consistant à soumettre à une attaque chimique les oxydes présents entre des paires de deux lignes de mots adjacentes formant entre elles des zones destinées à être des régions de source, de manière à créer des zones de champ (15) à partir des différentes zones d'oxyde formées au cours de l'étape de formation de zones d'oxyde; une étape de formation de source/drain consistant à former des zones servant de régions de source (24) et de lignes de source (13a) dans des zones entre les paires et les zones servant de régions de drain (23) dans des zones entourées par deux zones de champ (15) et deux lignes de mots (12) en dopant le substrat semi-conducteur avec des impuretés, une étape de formation de parois latérales consistant à former des parois latérales (22) en deuxième matériau isolant sur les surfaces latérales vers les régions de drain (23) des différentes lignes de mots (12); une étape de formation de couche de barrière contre l'attaque chimique (29) consistant à former une couche de barrière contre l'attaque chimique (29) sur la totalité de la surface du substrat semi-conducteur (11) après l'étape de formation des parois latérales; une étape de formation de couche isolante intermédiaire (25) consistant à former une couche isolante intermédiaire (25) composée d'un troisième matériau isolant, qui est différent du matériau utilisé pour former la couche de barrière contre l'attaque chimique (29), sur la couche de barrière contre l'attaque chimique (29); une étape de formation de motif de résist (27) consistant à former un motif de résist (27), ayant des ouvertures dans des zones correspondant aux régions de drain (23), sur la couche isolante intermédiaire (25); une étape de formation de trous de contact de drain consistant à former des trous de contact de drain (26) par attaque chimique de la couche intermédiaire (25) en utilisant le motif de résist (27) comme masque; et une étape de formation de lignes de bits consistant à former des lignes de bits en déposant un matériau conducteur sur la couche isolante intermédiaire (25) dans laquelle les trous de contact de drain (26) sont formés et en conférant
un motif au matériau conducteur déposé.
16. Procédé de fabrication de mémoire à semi-
conducteurs non volatile selon la revendication 15, caractérisé en ce que ladite étape de formation de lignes de mots est une étape dans laquelle sont formées des lignes de mots (12) ayant chacune un oxyde de grille (17) et une
grille à potentiel flottant (18) et un oxyde isolant inter-
grilles (19) et une grille de commande (20) et plus de deux
types de couches isolantes.
17. Procédé de fabrication d'une mémoire à semi-
conducteurs non volatile selon la revendication 16, caractérisé en ce que ladite étape de formation de lignes de mots comprend: une étape de formation de couches consistant à former des première à sixième couches qui formeront ensuite respectivement des oxyde de grille (17) et des grilles à potentiel flottant (18) et des oxydes isolants inter- grilles (19) et des grilles de commandes (20) et deux types de couches isolantes; une étape de formation de motif de résist (27) consistant à former un motif de résist (27) pour définir les formes des lignes de mots (12) sur la sixième couche formée au cours de ladite étape de formation de couches; une première étape d'attaque chimique consistant à soumettre à une attaque chimique les troisième à sixième couches en utilisant le motif de résist (27) comme masque, de manière à former les oxydes isolants inter-grilles (19) et les grilles de commande (20) et les couches intermédiaires et les couches isolantes; et une deuxième étape d'attaque chimique consistant à soumettre à une attaque chimique la deuxième couche en utilisant les couches isolantes formées au cours de la première étape d'attaque chimique comme masque, de manière à
former les grilles à potentiel flottant (18).
18. Procédé de fabrication de mémoire à semi-
conducteurs non volatile selon la revendication 17, caractérisé en ce que ladite étape de formation de couches est une étape dans laquelle une couche de dioxyde de silicium et une couche de polysilicium sont formées comme première (21a) et deuxième (21b) couches, respectivement; et ladite deuxième étape d'attaque chimique est une étape dans laquelle la deuxième couche (2lb) est soumise à une attaque chimique en utilisant un gaz ne contenant pas de carbone.
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