JPH10289990A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリーセル領域及び周辺回路領域を有する
不揮発性メモリーの製造における工程数を低減し、かつ
高密度化する。 【解決手段】 メモリーセル領域Ｒmemoと周辺回路領域
Ｒperiとを有する半導体基板１０の上に、トンネル酸化
膜２１と浮遊ゲート電極となる多結晶シリコン膜２２を
堆積する。さらに、パッド酸化膜２３とシリコン窒化膜
２４を形成した後、素子分離用の溝１０１を形成し、溝
１０１を絶縁膜３１で埋めてトレンチ分離を形成する。
その後、不要な膜を除去してから、周辺回路領域Ｒperi
のゲート電極１１０と、メモリーセル領域Ｒmemoの制御
ゲート電極１１１及び浮遊ゲート電極１１２とを形成す
る。１回の工程で各領域Ｒmemo，Ｒperiのトレンチ分離
が形成でき、下地段差がないので全体としての平坦性が
良好になり、浮遊ゲート電極１１２がトレンチ分離に自
己整合的に形成されるので、高密度化される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、浮遊ゲート及び制
御ゲートを備えた不揮発性メモリーを内臓する半導体装
置の製造方法に関するものである。

【０００２】

【従来の技術】近年、システム機器の価格低下及び商品
サイクルの短期間化にともない、システム開発担当者が
自由にプログラムを書き込み・消去が可能なフラッシュ
メモリーの需要が増大している。また、システム機器が
扱うプログラムやデータの大容量化にともない、占有面
積を増大することなくメモリー容量を大規模化する必要
が生じている。

【０００３】ここで、従来より、例えば特開平２−２１
６５７号公報，特開平２−１６３９６４号公報，特開平
３―２９５２７６号公報等に開示されているように、フ
ラッシュメモリーのセル面積を縮小するための半導体装
置の製造方法が種々提案されている。

【０００４】上記従来の方法によると、たとえば以下の
手順によって半導体装置を形成するようにしている。

【０００５】初めに周辺回路領域にＬＯＣＯＳ分離膜を
形成した後、トンネル酸化膜及び浮遊ゲート電極をメモ
リーセル領域に選択的に形成する。その後、リソグラフ
ィ及びエッチングによりメモリーセル領域内に素子分離
用の溝を形成し、絶縁膜を基板の全面上に堆積した後平
坦化することにより、絶縁膜を溝に埋め込んでトレンチ
分離を形成する。その後、ゲート酸化膜及びゲート電極
膜を全面に形成し、リソグラフィ及びエッチングによ
り、メモリーセル領域の浮遊ゲート電極及び制御ゲート
電極と、周辺回路領域のゲート電極とを形成する。すな
わち、メモリーセル領域にトレンチ分離を形成すること
によって、メモリーセルの微細化を可能とし、メモリー
容量の増大に伴う占有面積の増大を抑制するようにして
いる。

【０００６】また、以下のような方法も採られている。
初めに周辺回路領域にＬＯＣＯＳ分離膜を形成した後、
トンネル酸化膜及び浮遊ゲート電極をメモリーセル領域
に選択的に形成する。その後、ゲート酸化膜及びゲート
電極膜を全面に形成し、リソグラフィ及びエッチングに
よりメモリーセル領域内に素子分離用の溝を形成し、絶
縁膜を基板の全面上に堆積した後平坦化することによ
り、絶縁膜を溝に埋め込んでトレンチ分離を形成する。
その後、リソグラフィ及びエッチングにより、メモリー
セル領域の浮遊ゲート電極及び制御ゲート電極と、周辺
回路領域のゲート電極とを形成する。このように、素子
分離を浮遊ゲート電極に自己整合的に形成することによ
り、セル面積の縮小を図るものである。

【０００７】

【発明が解決しようとする課題】しかしながら、上記従
来方法の方法では以下のような問題があった。

【０００８】上記従来の製造方法のうち前者の方法で
は、後者の方法のごとく浮遊ゲート電極とトレンチ分離
とを自己整合的に形成できないために、メモリーセル領
域の高密化を十分に進めることができない。

【０００９】一方、後者の方法は、メモリーセル領域の
高密度化には有効な方法であるが、トレンチ分離を形成
するための平坦化工程において、周辺回路領域のＬＯＣ
ＯＳ分離膜の膜減りを生じないように平坦化を行うこと
は困難であり、その結果、基板全体の平坦性を良好に維
持できない。

【００１０】また、いずれの方法においても、周辺回路
領域とメモリーセル領域とで素子分離を形成するための
工程が個別に必要であるという無駄が生じていた。

【００１１】本発明はかかる点に鑑みてなされたもので
あり、その目的は、不揮発性メモリーセルを有する半導
体装置の製造方法として、メモリーセル領域だけでなく
周辺回路領域にもトレンチ分離を形成することにより、
半導体装置全体の平坦性を良好に保持し、工程数を低減
しながら半導体装置全体としての高密度化を図ることに
ある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、請求項１〜６に記載されている半導体
装置の製造方法に関する手段を講じている。

【００１３】本発明の第１の半導体装置の製造方法は、
請求項１に記載されているように、トンネル絶縁膜，浮
遊ゲート電極，ゲート絶縁膜及び制御ゲート電極を有す
る不揮発性メモリーセルを半導体基板のメモリーセル領
域に配置する一方、ゲート絶縁膜及びゲート電極を有す
る電界効果型トランジスタを半導体基板の周辺回路領域
に配置してなる半導体装置の製造方法であって、半導体
基板のメモリーセル領域と周辺回路領域とに跨るトンネ
ル絶縁膜及び第１の導体膜を形成する第１の工程と、ト
レンチ分離形成領域を開口した第１のマスク部材を用い
て、上記第１の導体膜，トンネル絶縁膜及び半導体基板
を選択的に除去して、素子分離用溝を形成する第２の工
程と、上記溝を絶縁膜で埋め込んでトレンチ分離を形成
する第３の工程と、上記周辺回路領域の上記第１の導体
膜及び上記トンネル絶縁膜を除去する第４の工程と、基
板の全面上にゲート絶縁膜及び第２の導体膜を形成する
第５の工程と、上記第１の導体膜，上記ゲート絶縁膜及
び上記第２の導体膜をパターニングして、上記メモリー
セル領域に浮遊ゲート電極及び制御ゲート電極を形成す
る一方、上記周辺回路領域にゲート電極を形成する第６
の工程とを備えている。

【００１４】この方法により形成される半導体装置にお
いて、メモリーセル領域だけでなく周辺回路領域におい
ても、ＬＯＣＯＳ分離膜に比べて小さな間隔で高い分離
機能を発揮できるトレンチ分離により各トランジスタが
分離されるので、半導体装置全体としての高密度化が可
能になる。また、トレンチ分離を形成する際の平坦化工
程において、ＬＯＣＯＳ膜の膜減りを考慮する必要がな
いので、基板全体を精度よく平坦化することができる。
しかも、浮遊ゲート電極がトレンチ分離に対して自己整
合的に形成されるので、マスク合わせのためのマージン
が不要となり、メモリーセル領域における高密度化を進
めることができる。

【００１５】請求項２に記載されているように、請求項
１において、上記第６の工程に、メモリーセル領域と周
辺回路領域のゲート電極形成領域とを覆う第２のマスク
部材を用いてエッチングを行い、第２の導体膜を選択的
に除去して周辺回路領域のゲート電極を形成する工程
と、上記第２のマスク部材を除去した後、周辺回路領域
とメモリーセル領域のゲート電極形成領域とを覆う第３
のマスク部材を用いてエッチングを行い、第２の導体
膜、ゲート絶縁膜及び第１の導体膜を順次選択的に除去
してメモリーセル領域の浮遊ゲート電極及び制御ゲート
電極を形成する工程とを含ませることができる。

【００１６】この方法により、メモリーセル領域の制御
ゲート電極と浮遊ゲート電極とが同じ第３のマスク部材
を用いて形成されるので、両者のマスク合わせのための
マージンも不要となり、メモリーセル領域がさらに高密
度化されることになる。

【００１７】請求項３に記載されているように、請求項
１において、上記第６の工程に、上記第２の導体膜の上
に電極保護膜を形成する工程と、メモリーセル領域及び
周辺回路領域のゲート形成領域を覆う第２のマスク部材
を用いてエッチングを行い、上記電極保護膜及び第２の
導体膜を選択的に除去してメモリーセル領域の制御ゲー
ト電極及び周辺回路領域のゲート電極を形成する工程
と、上記第２のマスク部材を除去した後、周辺回路領域
を覆いかつメモリーセル領域を全て開口した第３のマス
ク部材と上記電極保護膜の残存部とをマスクに用いてエ
ッチングを行い、ゲート絶縁膜及び第１の導体膜を順次
選択的に除去してメモリーセル領域の制御ゲート電極を
形成する工程とを含ませることができる。

【００１８】この方法により、メモリーセル領域の浮遊
ゲート電極は、実質的には制御ゲート電極と同じ第２の
マスク部材を用いて形成されるので、両者のマスク合わ
せのためのマージンも不要となり、メモリーセル領域が
さらに高密度化されることになる。

【００１９】本発明の第２の半導体装置の製造方法は、
請求項４に記載されているように、トンネル絶縁膜，浮
遊ゲート電極，ゲート絶縁膜及び制御ゲート電極を有す
る不揮発性メモリーセルをメモリーセル領域に配置する
一方、ゲート絶縁膜及びゲート電極を有する電界効果型
トランジスタを周辺回路領域に配置してなる半導体装置
の製造方法であって、半導体基板のメモリーセル領域と
周辺回路領域とに跨るトンネル絶縁膜及び第１の導体膜
を形成する第１の工程と、トレンチ分離形成領域を開口
した第１のマスク部材を用いて、上記第１の導体膜，ト
ンネル絶縁膜及び半導体基板を選択的に除去して、素子
分離用溝を形成する第２の工程と、上記溝を絶縁膜で埋
め込んでトレンチ分離を形成する第３の工程と、周辺回
路領域を開口し、かつメモリーセル領域の浮遊ゲート電
極形成領域を覆う第２のマスク部材を用いてエッチング
を行い、第１の導体膜及びトンネル絶縁膜を順次選択的
に除去してメモリーセル領域の浮遊ゲート電極を形成す
る第４の工程と、上記第２のマスク部材を除去した後、
基板の全面上にゲート絶縁膜及び第２の導体膜を形成す
る第５の工程と、上記第２の導体膜をパターニングし
て、ゲート絶縁膜を介して浮遊ゲート電極及び半導体基
板に跨るメモリーセル領域の制御ゲート電極と周辺回路
領域のゲート電極とを形成する第６の工程とを備えてい
る。

【００２０】この方法により、チャネルホットエレクト
ロンを利用して浮遊ゲート電極に電荷の注入が可能な不
揮発性メモリーセルを有する半導体装置についても、請
求項１と同じ効果が得られる。

【００２１】請求項５に記載されているように、請求項
１−３のいずれか１つにおいて、上記第５の工程では、
基板の全面上に第１のゲート絶縁膜を形成した後、上記
周辺回路領域の上記第１のゲート絶縁膜の厚みの少なく
とも一部を選択的に除去してから、その後基板の全面上
に第２のゲート絶縁膜を形成した後、上記第２の導体膜
を形成することができる。

【００２２】この方法により、メモリーセル領域の浮遊
ゲート電極−制御ゲート電極間のゲート絶縁膜は第１及
び第２のゲート絶縁膜で構成され、周辺回路領域のゲー
ト絶縁膜は第２のゲート絶縁膜のみあるいは第２のゲー
ト絶縁膜と第１のゲート絶縁膜の一部とで構成されるの
で、メモリーセル領域と周辺回路領域とにおけるゲート
絶縁膜の厚みを互いに異ならせることが容易となる。し
たがって、メモリーセル領域の制御ゲート電極と周辺回
路のゲート電極とで異なる適正な厚みのゲート絶縁膜を
形成することが可能となる。

【００２３】請求項６に記載されているように、請求項
１−５のいずれか１つにおいて、上記第１の工程の後上
記第２の工程の前に、上記第１の導体膜の上に、エッチ
ングストッパ膜を形成しておくことが好ましい。

【００２４】この方法により、平坦化を確実に行うこと
が可能になる。

【００２５】

【発明の実施の形態】

（第１の実施形態）まず、第１の実施形態に係る半導体
装置の製造方法について説明する。図１ａ〜ｇは、本実
施形態に係る半導体装置の製造工程を示す断面図であ
る。

【００２６】まず、図１ａに示す工程で、メモリーセル
領域Ｒmemoと周辺回路領域Ｒperiとを有する半導体基板
１０の全面を酸化して厚みが約１０ｎｍのトンネル酸化
膜２１を形成し、第１の導体膜として厚み２００ｎｍ程
度の多結晶シリコン膜２２を堆積する。さらに多結晶シ
リコン膜２２の上に、多結晶シリコン膜を酸化するかＣ
ＶＤを行うかにより、厚みが約１０ｎｍのパッド酸化膜
２３を形成し、さらに厚み約１５０ｎｍのシリコン窒化
膜２４を形成する。

【００２７】次に、図１ｂに示す工程で、基板上に素子
分離を形成しようとする領域を開口したレジスト膜５１
を形成した後、シリコン窒化膜２４、パッド酸化膜２
３、多結晶シリコン膜２２、トンネル酸化膜２１及び基
板１０を順次エッチングし、基板に深さが約３００ｎｍ
の素子分離用の溝１０１を形成する。

【００２８】次に、図１ｃに示す工程で、レジスト膜５
１を除去し、基板の全面上に厚みが７００ｎｍ程度の絶
縁膜３１を堆積した後、シリコン窒化膜２４をストッパ
ー膜として用いるＣＭＰを行って基板の上面の平坦化を
行うことにより、溝１０１を絶縁膜３１で埋めてトレン
チ分離を形成する。

【００２９】次に、図１ｄに示す工程で、シリコン窒化
膜２４及びパッド酸化膜２３を全て除去した後、メモリ
ーセル領域Ｒmemoを覆うレジスト膜５２を形成し、周辺
回路領域Ｒperiの多結晶シリコン膜２２及びトンネル酸
化膜２１をエッチングにより除去する。

【００３０】次に、図１ｅに示す工程で、基板の全面上
に、少なくとも周辺回路領域Ｒperiにおける厚みが約１
０ｎｍのゲート絶縁膜２５と、第２の導体膜としての厚
みが約２００ｎｍの多結晶シリコン膜２６とを順次堆積
する。

【００３１】その後、ゲート電極の形成は次の２ステッ
プで行う。

【００３２】まず、図１ｆに示す工程で、メモリーセル
領域Ｒmemoを覆いかつ周辺回路領域Ｒperiのゲート電極
を形成しようとする領域を覆うレジスト膜５３を形成し
た後、このレジスト膜５３をマスクとしてエッチングを
行い、周辺回路領域Ｒperiの多結晶シリコン膜２６を選
択的に除去して周辺回路領域Ｒperiのゲート電極１１０
を形成する。

【００３３】次に、図１ｇに示す工程で、周辺回路領域
Ｒperiを覆いかつメモリーセル領域Ｒmemoの制御ゲート
電極を形成しようとする領域を覆うレジスト膜５４を形
成した後、このレジスト膜５４をマスクとしてエッチン
グを行って、メモリーセル領域Ｒmemoの多結晶シリコン
膜２６，ゲート絶縁膜２５及び多結晶シリコン膜２２を
順次エッチングしてメモリーセル領域Ｒmemoの制御ゲー
ト電極１１１及び浮遊ゲート電極１１２を形成する。

【００３４】その後の工程の図示は省略するが、層間絶
縁膜の形成，コンタクトホールの形成、配線層の形成等
を行って、フラッシュメモリーを搭載した半導体装置が
完成する。

【００３５】本実施形態によれば、図１ｂに示すよう
に、１回のトレンチ分離の工程で、メモリーセル領域Ｒ
memoと周辺回路領域Ｒperi双方のトレンチ分離を形成で
きるので、工程数の低減を図ることができる。

【００３６】また、図１ｃに示す工程における溝１０１
の埋め込み絶縁膜の平坦化時においてもメモリーセル領
域Ｒmemoと周辺回路領域Ｒperiとで下地段差がないの
で、絶縁膜の平坦化が非常に簡単にでき、その後の工程
において、基板の平坦性を維持しながら処理を進めるこ
とができる。また、周辺回路領域ＲperiにＬＯＣＯＳ分
離膜を形成する場合のごとく、ＬＯＣＯＳ分離膜の膜減
りによる素子分離機能の悪化を招くおそれはないので、
平坦化のためのＣＭＰ等を制限なく行うことができ、平
坦性が特に向上する。

【００３７】さらに、素子分離用溝１０１は浮遊ゲート
電極１１２と自己整合的に形成される。図２ａ，２ｂ
は、図１ｇに示す工程における制御ゲート電極１１１を
取り除いて示す平面図及びゲート長方向に直交する断面
（IIb-IIb 線に示す断面）における断面図である。つま
り、トレンチ分離を形成してから浮遊ゲート電極を形成
する場合には、各セル間の浮遊ゲート電極を分離する必
要があることから、浮遊ゲート電極形成用のマスクとト
レンチ分離形成用のマスクとの位置ずれを考慮したマー
ジンが必要となる。それに対し、本実施形態では、トレ
ンチ分離（絶縁膜３１）によって浮遊ゲート電極１１２
が分離される構造となっているために、かかるマスク合
わせのためのマージンが不要となるので、メモリーセル
領域Ｒmemoの高密度化を図ることができる。なお、本実
施形態の製造工程では、浮遊ゲート電極１１２と制御ゲ
ート電極１１１とが、同じレジスト膜５４をマスクとし
て形成されるので、両者を個別に形成する場合に比べ、
マスク合わせのためのマージンが不要となり、より高密
度化を図ることができる。

【００３８】よって、本実施形態では、工程数の低減を
図りつつ、半導体装置全体の平坦性の向上と高密度化と
を図ることができるのである。

【００３９】尚、本実施形態では、各ゲート電極の形成
に際し、初めに周辺回路領域Ｒperiのゲート電極１１０
を形成した後にメモリーセル領域Ｒmemoの制御ゲート電
極１１１及び浮遊ゲート電極１１２を形成したが、メモ
リーセル領域Ｒmemoの制御ゲート電極１１１及び浮遊ゲ
ート電極１１２を先に形成し、その後周辺回路領域Ｒpe
riのゲート電極１１０を形成してもよい。

【００４０】（第２の実施形態）次に、第２の実施形態
に係る半導体装置の製造方法について説明する。図３ａ
〜ｇは第２の実施形態に係る半導体装置の製造工程を示
す断面図である。

【００４１】まず、図３ａに示す工程で、メモリーセル
領域Ｒmemoと周辺回路領域Ｒperiとを有する半導体基板
１０の全面を酸化して厚みが約１０ｎｍのトンネル酸化
膜２１を形成し、第１の導体膜として厚み２００ｎｍ程
度の多結晶シリコン膜２２を堆積する。さらに、多結晶
シリコン膜２２の上に、多結晶シリコン膜を酸化するか
ＣＶＤを行うかにより、厚みが約１０ｎｍのパッド酸化
膜２３を形成し、さらに厚み約１５０ｎｍのシリコン窒
化膜２４を形成する。

【００４２】次に、図３ｂに示す工程で、基板上に素子
分離を形成しようとする領域を開口したレジスト膜５１
を形成した後、シリコン窒化膜２４、パッド酸化膜２
３、多結晶シリコン膜２２、トンネル酸化膜２１及び基
板１０を順次エッチングし、基板に深さが約３００ｎｍ
の素子分離用の溝１０１を形成する。

【００４３】次に、図３ｃに示す工程で、レジスト膜５
１を除去し、基板の全面上に厚みが７００ｎｍ程度の絶
縁膜３１を堆積した後、シリコン窒化膜２４をストッパ
ー膜として用いるＣＭＰを行って基板の上面の平坦化を
行うことにより、溝１０１を絶縁膜３１で埋めてトレン
チ分離を形成する。

【００４４】次に、図３ｄに示す工程で、シリコン窒化
膜２４及びパッド酸化膜２３を全て除去した後、メモリ
ーセル領域Ｒmemoを覆うレジスト膜５２を形成し、周辺
回路領域Ｒperiの多結晶シリコン膜２２及びトンネル酸
化膜２１をエッチングにより除去する。

【００４５】次に、図３ｅに示す工程で、基板の全面上
に、少なくとも周辺回路領域Ｒperiにおける厚みが約１
０ｎｍのゲート絶縁膜２５と、第２の導体膜としての厚
みが約２００ｎｍの多結晶シリコン膜２６とを順次堆積
する。さらに、多結晶シリコン膜２６の上に厚みが約１
００ｎｍのキャップ酸化膜２７を堆積する。

【００４６】次に、図３ｆに示す工程で、メモリーセル
領域Ｒmemoの制御ゲート電極を形成しようとする領域と
周辺回路領域Ｒperiのゲート導体膜を形成しようとする
領域とを覆うレジスト膜５５を形成し、このレジスト膜
５５をマスクとしてエッチングを行い、キャップ酸化膜
２７及び多結晶シリコン膜２６を選択的に除去してメモ
リーセル領域Ｒmemoの制御ゲート電極１１１及び周辺回
路領域Ｒperiのゲート電極１１０を形成する。

【００４７】次に、図３ｇに示す工程で、周辺回路領域
Ｒperiを覆いかつメモリーセル領域Ｒmemoを全て露出さ
せたレジスト膜５６を形成し、このレジスト膜５６及び
キャップ酸化膜２７をマスクとしてエッチングを行い、
メモリーセル領域Ｒmemoのゲート絶縁膜２５、多結晶シ
リコン膜２２を順次選択的に除去して、メモリーセル領
域Ｒmemoの浮遊ゲート電極１１２を形成する。

【００４８】その後の工程の図示は省略するが、層間絶
縁膜の形成，コンタクトホールの形成、配線層の形成等
を行って、フラッシュメモリーを搭載した半導体装置が
完成する。

【００４９】本実施形態によっても、第１の実施形態と
同様に、工程数の低減を図りつつ、半導体装置全体の平
坦性の向上と高密度化とを図ることができる。

【００５０】加えて、本実施形態では、図３ｆに示す工
程で、メモリーセル領域Ｒmemoの制御ゲート電極１１１
と周辺回路領域Ｒperiのゲート電極１１０とを同時に形
成するようにしているので、メモリーセル領域Ｒmemoと
周辺回路領域Ｒperiとの境界領域での余計なマスク合わ
せのためのマージンをとる必要がなく、その分だけ更に
高密度化を図ることができる。

【００５１】（第３の実施形態）次に、第３の実施形態
に係る半導体装置の製造方法について説明する。図４ａ
〜ｆは、本実施形態に係る半導体装置の製造工程を示す
断面図である。

【００５２】まず、図４ａに示す工程で、メモリーセル
領域Ｒmemoと周辺回路領域Ｒperiとを有する半導体基板
１０の全面を酸化して厚みが約１０ｎｍのトンネル酸化
膜２１を形成し、第１の導体膜として厚み２００ｎｍ程
度の多結晶シリコン膜２２を堆積する。さらに多結晶シ
リコン膜２２の上に、多結晶シリコン膜を酸化するかＣ
ＶＤを行うかにより、厚みが約１０ｎｍのパッド酸化膜
２３を形成し、さらに厚み約１５０ｎｍのシリコン窒化
膜２４を形成する。

【００５３】次に、図４ｂに示す工程で、基板上に素子
分離を形成しようとする領域を開口したレジスト膜５１
を形成した後、シリコン窒化膜２４、パッド酸化膜２
３、多結晶シリコン膜２２、トンネル酸化膜２１及び基
板１０を順次エッチングし、基板に深さが約３００ｎｍ
の素子分離用の溝１０１を形成する。

【００５４】次に、図４ｃに示す工程で、レジスト膜５
１を除去し、基板の全面上に厚みが７００ｎｍ程度の絶
縁膜３１を堆積した後、シリコン窒化膜２４をストッパ
ー膜として用いるＣＭＰを行って基板の上面の平坦化を
行うことにより、溝１０１を絶縁膜３１で埋めてトレン
チ分離を形成する。

【００５５】次に、図４ｄに示す工程で、シリコン窒化
膜２４及びパッド酸化膜２３を全て除去した後、周辺回
路領域Ｒperiを露出しかつメモリーセル領域Ｒmemoの浮
遊ゲート電極を形成しようとする領域を覆うレジスト膜
５７を形成し、このレジスト膜５７をマスクとしてエッ
チングを行い、多結晶シリコン膜２２及びトンネル酸化
膜２１を選択的に除去してメモリーセル領域Ｒmemo内の
浮遊ゲート電極１１２を先に形成する。

【００５６】次に、図４ｅに示す工程で、基板の全面上
に、少なくとも周辺回路領域Ｒperiにおける厚みが約１
０ｎｍのゲート絶縁膜２５と、第２の導体膜としての厚
みが約２００ｎｍの多結晶シリコン膜２６とを順次堆積
する。

【００５７】次に、図４ｆに示す工程で、メモリーセル
領域Ｒmemoの制御ゲート電極を形成しようとする領域と
周辺回路領域Ｒperiのゲート電極を形成しようとする領
域とを覆うレジスト膜５５を形成し、このレジスト膜５
５をマスクとしてエッチングを行い、多結晶シリコン膜
２６を選択的に除去してメモリーセル領域Ｒmemoの制御
ゲート電極１１１及び周辺回路領域Ｒperiのゲート電極
１１０を形成する。このとき、メモリーセル領域Ｒmemo
における制御ゲート電極１１１の一部は浮遊ゲート電極
１１２の上面上にあるが、他の一部はゲート絶縁膜２５
を介して半導体基板１０の上にある。

【００５８】その後の工程の図示は省略するが、層間絶
縁膜の形成，コンタクトホールの形成、配線層の形成等
を行って、フラッシュメモリーを搭載した半導体装置が
完成する。

【００５９】本実施形態によっても、第１及び第２の実
施形態と同様に、工程数の低減を図りつつ、半導体装置
全体の平坦性の向上と高密度化とを図ることができる。

【００６０】また、本実施形態では、第２の実施形態と
同様に、図４ｆに示す工程で、メモリーセル領域Ｒmemo
の制御ゲート電極１１１と周辺回路領域Ｒperiのゲート
電極１１０とを同時に形成するようにしているので、メ
モリーセル領域Ｒmemoと周辺回路領域Ｒperiとの境界領
域での余計なマスク合わせのためのマージンをとる必要
がなく、その分だけ更に高密度化を図ることができる。

【００６１】さらに、本実施形態では、浮遊ゲート電極
１１２から半導体基板１０に跨る制御ゲート電極１１１
が形成されるので、チャネルホットエレクトロンを利用
した浮遊ゲート電極１１２への電荷の注入が可能とな
り、フラッシュメモリーの低電圧化によって、半導体装
置の高密度化に伴う発熱の弊害を確実に防止できる利点
がある。

【００６２】尚、第１、第２及び第３の実施形態におい
てトランジスタやウェル形成用のイオ注入及び熱処理工
程については省略したが、これらの工程は周知の技術で
行うことができることはいうまでもない。

【００６３】（その他の実施形態及び変形形態）上記第
１〜第３の実施形態において、素子分離用溝１０１の埋
め込み絶縁膜３１の平坦化はＣＭＰを用いたが、レジス
トエッチバック法やスピンエッチング法を用いてもよ
い。この場合、多結晶シリコン膜２２がエッチングスト
ッパー膜として機能できる程度に十分な選択比があるな
らば、パッド酸化膜２３及びシリコン窒化膜２４は使用
しなくともよい。

【００６４】上記第１〜第３の実施形態におけるゲート
絶縁膜２５は、周辺回路領域Ｒperiのトランジスタのゲ
ート絶縁膜及びメモリーセル領域Ｒmemoの浮遊ゲートと
制御ゲートの間のゲート絶縁膜として機能し、共通の厚
みを有している。ただし、メモリーセル領域Ｒmemoの制
御ゲート電極１１１と周辺回路領域Ｒperiのゲート電極
１１０とでは印加電圧等の条件が異なるので、両者を互
いに異なる膜厚を有するように形成することもできる。
その場合は、以下のような工程を行うことができる。

【００６５】まず、図１ｅ，図３ｅ，図４ｅに示す工程
で、ゲート絶縁膜２５（第１のゲート絶縁膜）を酸化法
もしくはＣＶＤ法による堆積で形成した後、メモリーセ
ル領域Ｒmemoを覆うレジスト膜を形成し、周辺回路領域
Ｒperiのゲート絶縁膜２５の厚みを薄くするかあるいは
全厚み分を除去する。その後、全面に、第２のゲート絶
縁膜を酸化法もしくはＣＶＤ法による堆積で形成し、そ
の後第２の電極として多結晶シリコン膜２６を堆積すれ
ばよい。このような工程により、周辺回路領域Ｒperiと
メモリーセル領域Ｒmemoとでは異なる膜厚のゲート絶縁
膜を形成することができる。ただし、図１ｅ，図３ｅ，
図４ｅに示す工程において、酸化法によってゲート絶縁
膜２５を形成する場合には、単結晶シリコンよりも多結
晶シリコンの方が酸化の進行が速いので、メモリーセル
領域Ｒmemoにおけるゲート絶縁膜２５は周辺回路領域Ｒ
periにおけるゲート絶縁膜２５よりもかなり厚くなるの
が一般的である。したがって、必ずしも上述の工程を行
わなくても、メモリーセル領域Ｒmemoにおけるゲート絶
縁膜の厚みのみを厚くすることは可能である。

【００６６】更には、膜厚の厚い側のゲート絶縁膜をメ
モリーセル領域Ｒmemo内のみでなく、周辺回路領域Ｒpe
riでの高耐圧用や入出力用のトランジスタに使用しても
よい。

【００６７】また、上記各実施形態では、第２の導体膜
として多結晶シリコン膜を用いたが、多結晶シリコン膜
と、金属または金属化合物との積層膜（ポリサイド膜な
ど）としてもよい。

【００６８】

【発明の効果】本発明によれば、不揮発性メモリーセル
をメモリーセル領域に配置する一方、電界効果型トラン
ジスタを半導体基板の周辺回路領域に配置してなる半導
体装置の製造方法として、メモリーセル領域と周辺回路
領域とに共通の工程でトレンチを分離を形成し、かつメ
モリーセル領域における浮遊ゲート電極とトレンチ分離
とを自己整合させるようにしたので、全体として高密度
化され平坦性の良好な半導体装置を少ない工程で形成す
るための半導体装置の製造方法の提供を図ることができ
る。

【図面の簡単な説明】

【図１】第１の実施形態における半導体装置の製造工程
を示す断面図である。

【図２】第１の実施形態における半導体装置の浮遊ゲー
ト電極の構造を説明するための平面図及びIIb-IIb 線に
おける断面図である。

【図３】第２の実施形態における半導体装置の製造工程
を示す断面図である。

【図４】第３の実施形態における半導体装置の製造工程
を示す断面図である。

【符号の説明】

１０ 半導体基板 ２１ トンネル絶縁膜 ２２ 多結晶シリコン膜（第１の導体膜） ２３ パッド酸化膜 ２４ シリコン窒化膜 ２５ ゲート絶縁膜 ２６ 多結晶シリコン膜（第２の導体膜） ２７ キャップ絶縁膜（電極保護膜） ３１ 絶縁膜（トレンチ分離） ５１〜５７ レジスト膜 １０１ 素子分離用溝 １１０ ゲート電極 １１１ 制御ゲート電極 １１２ 浮遊ゲート電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (72)発明者 受田 高明 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 荒井 雅利 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 森脇 將 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 トンネル絶縁膜，浮遊ゲート電極，ゲー
   ト絶縁膜及び制御ゲート電極を有する不揮発性メモリー
   セルを半導体基板のメモリーセル領域に配置する一方、
   ゲート絶縁膜及びゲート電極を有する電界効果型トラン
   ジスタを半導体基板の周辺回路領域に配置してなる半導
   体装置の製造方法であって、 半導体基板のメモリーセル領域と周辺回路領域とに跨る
   トンネル絶縁膜及び第１の導体膜を形成する第１の工程
   と、 トレンチ分離形成領域を開口した第１のマスク部材を用
   いて、上記第１の導体膜，トンネル絶縁膜及び半導体基
   板を選択的に除去して、素子分離用溝を形成する第２の
   工程と、 上記溝を絶縁膜で埋め込んでトレンチ分離を形成する第
   ３の工程と、 上記周辺回路領域の上記第１の導体膜及び上記トンネル
   絶縁膜を除去する第４の工程と、 基板の全面上にゲート絶縁膜及び第２の導体膜を形成す
   る第５の工程と、 上記第１の導体膜，上記ゲート絶縁膜及び上記第２の導
   体膜をパターニングして、上記メモリーセル領域に浮遊
   ゲート電極及び制御ゲート電極を形成する一方、上記周
   辺回路領域にゲート電極を形成する第６の工程とを備え
   ていることを特徴とする半導体装置の製造方法。
2. 【請求項２】 請求項１記載の半導体装置の製造方法に
   おいて、 上記第６の工程は、 メモリーセル領域と周辺回路領域のゲート電極形成領域
   とを覆う第２のマスク部材を用いてエッチングを行い、
   第２の導体膜を選択的に除去して周辺回路領域のゲート
   電極を形成する工程と、 上記第２のマスク部材を除去した後、周辺回路領域とメ
   モリーセル領域のゲート電極形成領域とを覆う第３のマ
   スク部材を用いてエッチングを行い、第２の導体膜、ゲ
   ート絶縁膜及び第１の導体膜を順次選択的に除去してメ
   モリーセル領域の浮遊ゲート電極及び制御ゲート電極を
   形成する工程とを含むことを特徴とする半導体装置の製
   造方法。
3. 【請求項３】 請求項１記載の半導体装置の製造方法に
   おいて、 上記第６の工程は、 上記第２の導体膜の上に電極保護膜を形成する工程と、 メモリーセル領域及び周辺回路領域のゲート形成領域を
   覆う第２のマスク部材を用いてエッチングを行い、上記
   電極保護膜及び第２の導体膜を選択的に除去してメモリ
   ーセル領域の制御ゲート電極及び周辺回路領域のゲート
   電極を形成する工程と、 上記第２のマスク部材を除去した後、周辺回路領域を覆
   いかつメモリーセル領域を全て開口した第３のマスク部
   材と上記電極保護膜の残存部とをマスクに用いてエッチ
   ングを行い、ゲート絶縁膜及び第１の導体膜を順次選択
   的に除去してメモリーセル領域の制御ゲート電極を形成
   する工程とを含むことを特徴とする半導体装置の製造方
   法。
4. 【請求項４】 トンネル絶縁膜，浮遊ゲート電極，ゲー
   ト絶縁膜及び制御ゲート電極を有する不揮発性メモリー
   セルをメモリーセル領域に配置する一方、ゲート絶縁膜
   及びゲート電極を有する電界効果型トランジスタを周辺
   回路領域に配置してなる半導体装置の製造方法であっ
   て、 半導体基板のメモリーセル領域と周辺回路領域と跨るト
   ンネル絶縁膜及び第１の導体膜を形成する第１の工程
   と、 トレンチ分離形成領域を開口した第１のマスク部材を用
   いて、上記第１の導体膜，トンネル絶縁膜及び半導体基
   板を選択的に除去して、素子分離用溝を形成する第２の
   工程と、 上記溝を絶縁膜で埋め込んでトレンチ分離を形成する第
   ３の工程と、 周辺回路領域を開口し、かつメモリーセル領域の浮遊ゲ
   ート電極形成領域を覆う第２のマスク部材を用いてエッ
   チングを行い、第１の導体膜及びトンネル絶縁膜を順次
   選択的に除去してメモリーセル領域の浮遊ゲート電極を
   形成する第４の工程と、 上記第２のマスク部材を除去した後、基板の全面上にゲ
   ート絶縁膜及び第２の導体膜を形成する第５の工程と、 上記第２の導体膜をパターニングして、ゲート絶縁膜を
   介して浮遊ゲート電極及び半導体基板に跨るメモリーセ
   ル領域の制御ゲート電極と、周辺回路領域のゲート電極
   とを形成する第６の工程とを備えていることを特徴とす
   る半導体装置の製造方法。
5. 【請求項５】 請求項１−３のいずれか１つに記載の半
   導体装置の製造方法において、 上記第５の工程では、基板の全面上に第１のゲート絶縁
   膜を形成した後、上記周辺回路領域の上記第１のゲート
   絶縁膜の厚みの少なくとも一部を選択的に除去してか
   ら、その後基板の全面上に第２のゲート絶縁膜を形成し
   た後、上記第２の導体膜を形成することを特徴とする半
   導体装置の製造方法。
6. 【請求項６】 請求項１−５のいずれか１つに記載の半
   導体装置の製造方法において、 上記第１の工程の後上記第２の工程の前に、上記第１の
   導体膜の上に、エッチングストッパ膜を形成しておくこ
   とを特徴とする半導体装置の製造方法。