JPH10289990A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH10289990A JPH10289990A JP9098618A JP9861897A JPH10289990A JP H10289990 A JPH10289990 A JP H10289990A JP 9098618 A JP9098618 A JP 9098618A JP 9861897 A JP9861897 A JP 9861897A JP H10289990 A JPH10289990 A JP H10289990A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- film
- memory cell
- insulating film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Element Separation (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 メモリーセル領域及び周辺回路領域を有する
不揮発性メモリーの製造における工程数を低減し、かつ
高密度化する。 【解決手段】 メモリーセル領域Rmemoと周辺回路領域
Rperiとを有する半導体基板10の上に、トンネル酸化
膜21と浮遊ゲート電極となる多結晶シリコン膜22を
堆積する。さらに、パッド酸化膜23とシリコン窒化膜
24を形成した後、素子分離用の溝101を形成し、溝
101を絶縁膜31で埋めてトレンチ分離を形成する。
その後、不要な膜を除去してから、周辺回路領域Rperi
のゲート電極110と、メモリーセル領域Rmemoの制御
ゲート電極111及び浮遊ゲート電極112とを形成す
る。1回の工程で各領域Rmemo,Rperiのトレンチ分離
が形成でき、下地段差がないので全体としての平坦性が
良好になり、浮遊ゲート電極112がトレンチ分離に自
己整合的に形成されるので、高密度化される。
不揮発性メモリーの製造における工程数を低減し、かつ
高密度化する。 【解決手段】 メモリーセル領域Rmemoと周辺回路領域
Rperiとを有する半導体基板10の上に、トンネル酸化
膜21と浮遊ゲート電極となる多結晶シリコン膜22を
堆積する。さらに、パッド酸化膜23とシリコン窒化膜
24を形成した後、素子分離用の溝101を形成し、溝
101を絶縁膜31で埋めてトレンチ分離を形成する。
その後、不要な膜を除去してから、周辺回路領域Rperi
のゲート電極110と、メモリーセル領域Rmemoの制御
ゲート電極111及び浮遊ゲート電極112とを形成す
る。1回の工程で各領域Rmemo,Rperiのトレンチ分離
が形成でき、下地段差がないので全体としての平坦性が
良好になり、浮遊ゲート電極112がトレンチ分離に自
己整合的に形成されるので、高密度化される。
Description
【0001】
【発明の属する技術分野】本発明は、浮遊ゲート及び制
御ゲートを備えた不揮発性メモリーを内臓する半導体装
置の製造方法に関するものである。
御ゲートを備えた不揮発性メモリーを内臓する半導体装
置の製造方法に関するものである。
【0002】
【従来の技術】近年、システム機器の価格低下及び商品
サイクルの短期間化にともない、システム開発担当者が
自由にプログラムを書き込み・消去が可能なフラッシュ
メモリーの需要が増大している。また、システム機器が
扱うプログラムやデータの大容量化にともない、占有面
積を増大することなくメモリー容量を大規模化する必要
が生じている。
サイクルの短期間化にともない、システム開発担当者が
自由にプログラムを書き込み・消去が可能なフラッシュ
メモリーの需要が増大している。また、システム機器が
扱うプログラムやデータの大容量化にともない、占有面
積を増大することなくメモリー容量を大規模化する必要
が生じている。
【0003】ここで、従来より、例えば特開平2−21
657号公報,特開平2−163964号公報,特開平
3―295276号公報等に開示されているように、フ
ラッシュメモリーのセル面積を縮小するための半導体装
置の製造方法が種々提案されている。
657号公報,特開平2−163964号公報,特開平
3―295276号公報等に開示されているように、フ
ラッシュメモリーのセル面積を縮小するための半導体装
置の製造方法が種々提案されている。
【0004】上記従来の方法によると、たとえば以下の
手順によって半導体装置を形成するようにしている。
手順によって半導体装置を形成するようにしている。
【0005】初めに周辺回路領域にLOCOS分離膜を
形成した後、トンネル酸化膜及び浮遊ゲート電極をメモ
リーセル領域に選択的に形成する。その後、リソグラフ
ィ及びエッチングによりメモリーセル領域内に素子分離
用の溝を形成し、絶縁膜を基板の全面上に堆積した後平
坦化することにより、絶縁膜を溝に埋め込んでトレンチ
分離を形成する。その後、ゲート酸化膜及びゲート電極
膜を全面に形成し、リソグラフィ及びエッチングによ
り、メモリーセル領域の浮遊ゲート電極及び制御ゲート
電極と、周辺回路領域のゲート電極とを形成する。すな
わち、メモリーセル領域にトレンチ分離を形成すること
によって、メモリーセルの微細化を可能とし、メモリー
容量の増大に伴う占有面積の増大を抑制するようにして
いる。
形成した後、トンネル酸化膜及び浮遊ゲート電極をメモ
リーセル領域に選択的に形成する。その後、リソグラフ
ィ及びエッチングによりメモリーセル領域内に素子分離
用の溝を形成し、絶縁膜を基板の全面上に堆積した後平
坦化することにより、絶縁膜を溝に埋め込んでトレンチ
分離を形成する。その後、ゲート酸化膜及びゲート電極
膜を全面に形成し、リソグラフィ及びエッチングによ
り、メモリーセル領域の浮遊ゲート電極及び制御ゲート
電極と、周辺回路領域のゲート電極とを形成する。すな
わち、メモリーセル領域にトレンチ分離を形成すること
によって、メモリーセルの微細化を可能とし、メモリー
容量の増大に伴う占有面積の増大を抑制するようにして
いる。
【0006】また、以下のような方法も採られている。
初めに周辺回路領域にLOCOS分離膜を形成した後、
トンネル酸化膜及び浮遊ゲート電極をメモリーセル領域
に選択的に形成する。その後、ゲート酸化膜及びゲート
電極膜を全面に形成し、リソグラフィ及びエッチングに
よりメモリーセル領域内に素子分離用の溝を形成し、絶
縁膜を基板の全面上に堆積した後平坦化することによ
り、絶縁膜を溝に埋め込んでトレンチ分離を形成する。
その後、リソグラフィ及びエッチングにより、メモリー
セル領域の浮遊ゲート電極及び制御ゲート電極と、周辺
回路領域のゲート電極とを形成する。このように、素子
分離を浮遊ゲート電極に自己整合的に形成することによ
り、セル面積の縮小を図るものである。
初めに周辺回路領域にLOCOS分離膜を形成した後、
トンネル酸化膜及び浮遊ゲート電極をメモリーセル領域
に選択的に形成する。その後、ゲート酸化膜及びゲート
電極膜を全面に形成し、リソグラフィ及びエッチングに
よりメモリーセル領域内に素子分離用の溝を形成し、絶
縁膜を基板の全面上に堆積した後平坦化することによ
り、絶縁膜を溝に埋め込んでトレンチ分離を形成する。
その後、リソグラフィ及びエッチングにより、メモリー
セル領域の浮遊ゲート電極及び制御ゲート電極と、周辺
回路領域のゲート電極とを形成する。このように、素子
分離を浮遊ゲート電極に自己整合的に形成することによ
り、セル面積の縮小を図るものである。
【0007】
【発明が解決しようとする課題】しかしながら、上記従
来方法の方法では以下のような問題があった。
来方法の方法では以下のような問題があった。
【0008】上記従来の製造方法のうち前者の方法で
は、後者の方法のごとく浮遊ゲート電極とトレンチ分離
とを自己整合的に形成できないために、メモリーセル領
域の高密化を十分に進めることができない。
は、後者の方法のごとく浮遊ゲート電極とトレンチ分離
とを自己整合的に形成できないために、メモリーセル領
域の高密化を十分に進めることができない。
【0009】一方、後者の方法は、メモリーセル領域の
高密度化には有効な方法であるが、トレンチ分離を形成
するための平坦化工程において、周辺回路領域のLOC
OS分離膜の膜減りを生じないように平坦化を行うこと
は困難であり、その結果、基板全体の平坦性を良好に維
持できない。
高密度化には有効な方法であるが、トレンチ分離を形成
するための平坦化工程において、周辺回路領域のLOC
OS分離膜の膜減りを生じないように平坦化を行うこと
は困難であり、その結果、基板全体の平坦性を良好に維
持できない。
【0010】また、いずれの方法においても、周辺回路
領域とメモリーセル領域とで素子分離を形成するための
工程が個別に必要であるという無駄が生じていた。
領域とメモリーセル領域とで素子分離を形成するための
工程が個別に必要であるという無駄が生じていた。
【0011】本発明はかかる点に鑑みてなされたもので
あり、その目的は、不揮発性メモリーセルを有する半導
体装置の製造方法として、メモリーセル領域だけでなく
周辺回路領域にもトレンチ分離を形成することにより、
半導体装置全体の平坦性を良好に保持し、工程数を低減
しながら半導体装置全体としての高密度化を図ることに
ある。
あり、その目的は、不揮発性メモリーセルを有する半導
体装置の製造方法として、メモリーセル領域だけでなく
周辺回路領域にもトレンチ分離を形成することにより、
半導体装置全体の平坦性を良好に保持し、工程数を低減
しながら半導体装置全体としての高密度化を図ることに
ある。
【0012】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、請求項1〜6に記載されている半導体
装置の製造方法に関する手段を講じている。
に、本発明では、請求項1〜6に記載されている半導体
装置の製造方法に関する手段を講じている。
【0013】本発明の第1の半導体装置の製造方法は、
請求項1に記載されているように、トンネル絶縁膜,浮
遊ゲート電極,ゲート絶縁膜及び制御ゲート電極を有す
る不揮発性メモリーセルを半導体基板のメモリーセル領
域に配置する一方、ゲート絶縁膜及びゲート電極を有す
る電界効果型トランジスタを半導体基板の周辺回路領域
に配置してなる半導体装置の製造方法であって、半導体
基板のメモリーセル領域と周辺回路領域とに跨るトンネ
ル絶縁膜及び第1の導体膜を形成する第1の工程と、ト
レンチ分離形成領域を開口した第1のマスク部材を用い
て、上記第1の導体膜,トンネル絶縁膜及び半導体基板
を選択的に除去して、素子分離用溝を形成する第2の工
程と、上記溝を絶縁膜で埋め込んでトレンチ分離を形成
する第3の工程と、上記周辺回路領域の上記第1の導体
膜及び上記トンネル絶縁膜を除去する第4の工程と、基
板の全面上にゲート絶縁膜及び第2の導体膜を形成する
第5の工程と、上記第1の導体膜,上記ゲート絶縁膜及
び上記第2の導体膜をパターニングして、上記メモリー
セル領域に浮遊ゲート電極及び制御ゲート電極を形成す
る一方、上記周辺回路領域にゲート電極を形成する第6
の工程とを備えている。
請求項1に記載されているように、トンネル絶縁膜,浮
遊ゲート電極,ゲート絶縁膜及び制御ゲート電極を有す
る不揮発性メモリーセルを半導体基板のメモリーセル領
域に配置する一方、ゲート絶縁膜及びゲート電極を有す
る電界効果型トランジスタを半導体基板の周辺回路領域
に配置してなる半導体装置の製造方法であって、半導体
基板のメモリーセル領域と周辺回路領域とに跨るトンネ
ル絶縁膜及び第1の導体膜を形成する第1の工程と、ト
レンチ分離形成領域を開口した第1のマスク部材を用い
て、上記第1の導体膜,トンネル絶縁膜及び半導体基板
を選択的に除去して、素子分離用溝を形成する第2の工
程と、上記溝を絶縁膜で埋め込んでトレンチ分離を形成
する第3の工程と、上記周辺回路領域の上記第1の導体
膜及び上記トンネル絶縁膜を除去する第4の工程と、基
板の全面上にゲート絶縁膜及び第2の導体膜を形成する
第5の工程と、上記第1の導体膜,上記ゲート絶縁膜及
び上記第2の導体膜をパターニングして、上記メモリー
セル領域に浮遊ゲート電極及び制御ゲート電極を形成す
る一方、上記周辺回路領域にゲート電極を形成する第6
の工程とを備えている。
【0014】この方法により形成される半導体装置にお
いて、メモリーセル領域だけでなく周辺回路領域におい
ても、LOCOS分離膜に比べて小さな間隔で高い分離
機能を発揮できるトレンチ分離により各トランジスタが
分離されるので、半導体装置全体としての高密度化が可
能になる。また、トレンチ分離を形成する際の平坦化工
程において、LOCOS膜の膜減りを考慮する必要がな
いので、基板全体を精度よく平坦化することができる。
しかも、浮遊ゲート電極がトレンチ分離に対して自己整
合的に形成されるので、マスク合わせのためのマージン
が不要となり、メモリーセル領域における高密度化を進
めることができる。
いて、メモリーセル領域だけでなく周辺回路領域におい
ても、LOCOS分離膜に比べて小さな間隔で高い分離
機能を発揮できるトレンチ分離により各トランジスタが
分離されるので、半導体装置全体としての高密度化が可
能になる。また、トレンチ分離を形成する際の平坦化工
程において、LOCOS膜の膜減りを考慮する必要がな
いので、基板全体を精度よく平坦化することができる。
しかも、浮遊ゲート電極がトレンチ分離に対して自己整
合的に形成されるので、マスク合わせのためのマージン
が不要となり、メモリーセル領域における高密度化を進
めることができる。
【0015】請求項2に記載されているように、請求項
1において、上記第6の工程に、メモリーセル領域と周
辺回路領域のゲート電極形成領域とを覆う第2のマスク
部材を用いてエッチングを行い、第2の導体膜を選択的
に除去して周辺回路領域のゲート電極を形成する工程
と、上記第2のマスク部材を除去した後、周辺回路領域
とメモリーセル領域のゲート電極形成領域とを覆う第3
のマスク部材を用いてエッチングを行い、第2の導体
膜、ゲート絶縁膜及び第1の導体膜を順次選択的に除去
してメモリーセル領域の浮遊ゲート電極及び制御ゲート
電極を形成する工程とを含ませることができる。
1において、上記第6の工程に、メモリーセル領域と周
辺回路領域のゲート電極形成領域とを覆う第2のマスク
部材を用いてエッチングを行い、第2の導体膜を選択的
に除去して周辺回路領域のゲート電極を形成する工程
と、上記第2のマスク部材を除去した後、周辺回路領域
とメモリーセル領域のゲート電極形成領域とを覆う第3
のマスク部材を用いてエッチングを行い、第2の導体
膜、ゲート絶縁膜及び第1の導体膜を順次選択的に除去
してメモリーセル領域の浮遊ゲート電極及び制御ゲート
電極を形成する工程とを含ませることができる。
【0016】この方法により、メモリーセル領域の制御
ゲート電極と浮遊ゲート電極とが同じ第3のマスク部材
を用いて形成されるので、両者のマスク合わせのための
マージンも不要となり、メモリーセル領域がさらに高密
度化されることになる。
ゲート電極と浮遊ゲート電極とが同じ第3のマスク部材
を用いて形成されるので、両者のマスク合わせのための
マージンも不要となり、メモリーセル領域がさらに高密
度化されることになる。
【0017】請求項3に記載されているように、請求項
1において、上記第6の工程に、上記第2の導体膜の上
に電極保護膜を形成する工程と、メモリーセル領域及び
周辺回路領域のゲート形成領域を覆う第2のマスク部材
を用いてエッチングを行い、上記電極保護膜及び第2の
導体膜を選択的に除去してメモリーセル領域の制御ゲー
ト電極及び周辺回路領域のゲート電極を形成する工程
と、上記第2のマスク部材を除去した後、周辺回路領域
を覆いかつメモリーセル領域を全て開口した第3のマス
ク部材と上記電極保護膜の残存部とをマスクに用いてエ
ッチングを行い、ゲート絶縁膜及び第1の導体膜を順次
選択的に除去してメモリーセル領域の制御ゲート電極を
形成する工程とを含ませることができる。
1において、上記第6の工程に、上記第2の導体膜の上
に電極保護膜を形成する工程と、メモリーセル領域及び
周辺回路領域のゲート形成領域を覆う第2のマスク部材
を用いてエッチングを行い、上記電極保護膜及び第2の
導体膜を選択的に除去してメモリーセル領域の制御ゲー
ト電極及び周辺回路領域のゲート電極を形成する工程
と、上記第2のマスク部材を除去した後、周辺回路領域
を覆いかつメモリーセル領域を全て開口した第3のマス
ク部材と上記電極保護膜の残存部とをマスクに用いてエ
ッチングを行い、ゲート絶縁膜及び第1の導体膜を順次
選択的に除去してメモリーセル領域の制御ゲート電極を
形成する工程とを含ませることができる。
【0018】この方法により、メモリーセル領域の浮遊
ゲート電極は、実質的には制御ゲート電極と同じ第2の
マスク部材を用いて形成されるので、両者のマスク合わ
せのためのマージンも不要となり、メモリーセル領域が
さらに高密度化されることになる。
ゲート電極は、実質的には制御ゲート電極と同じ第2の
マスク部材を用いて形成されるので、両者のマスク合わ
せのためのマージンも不要となり、メモリーセル領域が
さらに高密度化されることになる。
【0019】本発明の第2の半導体装置の製造方法は、
請求項4に記載されているように、トンネル絶縁膜,浮
遊ゲート電極,ゲート絶縁膜及び制御ゲート電極を有す
る不揮発性メモリーセルをメモリーセル領域に配置する
一方、ゲート絶縁膜及びゲート電極を有する電界効果型
トランジスタを周辺回路領域に配置してなる半導体装置
の製造方法であって、半導体基板のメモリーセル領域と
周辺回路領域とに跨るトンネル絶縁膜及び第1の導体膜
を形成する第1の工程と、トレンチ分離形成領域を開口
した第1のマスク部材を用いて、上記第1の導体膜,ト
ンネル絶縁膜及び半導体基板を選択的に除去して、素子
分離用溝を形成する第2の工程と、上記溝を絶縁膜で埋
め込んでトレンチ分離を形成する第3の工程と、周辺回
路領域を開口し、かつメモリーセル領域の浮遊ゲート電
極形成領域を覆う第2のマスク部材を用いてエッチング
を行い、第1の導体膜及びトンネル絶縁膜を順次選択的
に除去してメモリーセル領域の浮遊ゲート電極を形成す
る第4の工程と、上記第2のマスク部材を除去した後、
基板の全面上にゲート絶縁膜及び第2の導体膜を形成す
る第5の工程と、上記第2の導体膜をパターニングし
て、ゲート絶縁膜を介して浮遊ゲート電極及び半導体基
板に跨るメモリーセル領域の制御ゲート電極と周辺回路
領域のゲート電極とを形成する第6の工程とを備えてい
る。
請求項4に記載されているように、トンネル絶縁膜,浮
遊ゲート電極,ゲート絶縁膜及び制御ゲート電極を有す
る不揮発性メモリーセルをメモリーセル領域に配置する
一方、ゲート絶縁膜及びゲート電極を有する電界効果型
トランジスタを周辺回路領域に配置してなる半導体装置
の製造方法であって、半導体基板のメモリーセル領域と
周辺回路領域とに跨るトンネル絶縁膜及び第1の導体膜
を形成する第1の工程と、トレンチ分離形成領域を開口
した第1のマスク部材を用いて、上記第1の導体膜,ト
ンネル絶縁膜及び半導体基板を選択的に除去して、素子
分離用溝を形成する第2の工程と、上記溝を絶縁膜で埋
め込んでトレンチ分離を形成する第3の工程と、周辺回
路領域を開口し、かつメモリーセル領域の浮遊ゲート電
極形成領域を覆う第2のマスク部材を用いてエッチング
を行い、第1の導体膜及びトンネル絶縁膜を順次選択的
に除去してメモリーセル領域の浮遊ゲート電極を形成す
る第4の工程と、上記第2のマスク部材を除去した後、
基板の全面上にゲート絶縁膜及び第2の導体膜を形成す
る第5の工程と、上記第2の導体膜をパターニングし
て、ゲート絶縁膜を介して浮遊ゲート電極及び半導体基
板に跨るメモリーセル領域の制御ゲート電極と周辺回路
領域のゲート電極とを形成する第6の工程とを備えてい
る。
【0020】この方法により、チャネルホットエレクト
ロンを利用して浮遊ゲート電極に電荷の注入が可能な不
揮発性メモリーセルを有する半導体装置についても、請
求項1と同じ効果が得られる。
ロンを利用して浮遊ゲート電極に電荷の注入が可能な不
揮発性メモリーセルを有する半導体装置についても、請
求項1と同じ効果が得られる。
【0021】請求項5に記載されているように、請求項
1−3のいずれか1つにおいて、上記第5の工程では、
基板の全面上に第1のゲート絶縁膜を形成した後、上記
周辺回路領域の上記第1のゲート絶縁膜の厚みの少なく
とも一部を選択的に除去してから、その後基板の全面上
に第2のゲート絶縁膜を形成した後、上記第2の導体膜
を形成することができる。
1−3のいずれか1つにおいて、上記第5の工程では、
基板の全面上に第1のゲート絶縁膜を形成した後、上記
周辺回路領域の上記第1のゲート絶縁膜の厚みの少なく
とも一部を選択的に除去してから、その後基板の全面上
に第2のゲート絶縁膜を形成した後、上記第2の導体膜
を形成することができる。
【0022】この方法により、メモリーセル領域の浮遊
ゲート電極−制御ゲート電極間のゲート絶縁膜は第1及
び第2のゲート絶縁膜で構成され、周辺回路領域のゲー
ト絶縁膜は第2のゲート絶縁膜のみあるいは第2のゲー
ト絶縁膜と第1のゲート絶縁膜の一部とで構成されるの
で、メモリーセル領域と周辺回路領域とにおけるゲート
絶縁膜の厚みを互いに異ならせることが容易となる。し
たがって、メモリーセル領域の制御ゲート電極と周辺回
路のゲート電極とで異なる適正な厚みのゲート絶縁膜を
形成することが可能となる。
ゲート電極−制御ゲート電極間のゲート絶縁膜は第1及
び第2のゲート絶縁膜で構成され、周辺回路領域のゲー
ト絶縁膜は第2のゲート絶縁膜のみあるいは第2のゲー
ト絶縁膜と第1のゲート絶縁膜の一部とで構成されるの
で、メモリーセル領域と周辺回路領域とにおけるゲート
絶縁膜の厚みを互いに異ならせることが容易となる。し
たがって、メモリーセル領域の制御ゲート電極と周辺回
路のゲート電極とで異なる適正な厚みのゲート絶縁膜を
形成することが可能となる。
【0023】請求項6に記載されているように、請求項
1−5のいずれか1つにおいて、上記第1の工程の後上
記第2の工程の前に、上記第1の導体膜の上に、エッチ
ングストッパ膜を形成しておくことが好ましい。
1−5のいずれか1つにおいて、上記第1の工程の後上
記第2の工程の前に、上記第1の導体膜の上に、エッチ
ングストッパ膜を形成しておくことが好ましい。
【0024】この方法により、平坦化を確実に行うこと
が可能になる。
が可能になる。
【0025】
(第1の実施形態)まず、第1の実施形態に係る半導体
装置の製造方法について説明する。図1a〜gは、本実
施形態に係る半導体装置の製造工程を示す断面図であ
る。
装置の製造方法について説明する。図1a〜gは、本実
施形態に係る半導体装置の製造工程を示す断面図であ
る。
【0026】まず、図1aに示す工程で、メモリーセル
領域Rmemoと周辺回路領域Rperiとを有する半導体基板
10の全面を酸化して厚みが約10nmのトンネル酸化
膜21を形成し、第1の導体膜として厚み200nm程
度の多結晶シリコン膜22を堆積する。さらに多結晶シ
リコン膜22の上に、多結晶シリコン膜を酸化するかC
VDを行うかにより、厚みが約10nmのパッド酸化膜
23を形成し、さらに厚み約150nmのシリコン窒化
膜24を形成する。
領域Rmemoと周辺回路領域Rperiとを有する半導体基板
10の全面を酸化して厚みが約10nmのトンネル酸化
膜21を形成し、第1の導体膜として厚み200nm程
度の多結晶シリコン膜22を堆積する。さらに多結晶シ
リコン膜22の上に、多結晶シリコン膜を酸化するかC
VDを行うかにより、厚みが約10nmのパッド酸化膜
23を形成し、さらに厚み約150nmのシリコン窒化
膜24を形成する。
【0027】次に、図1bに示す工程で、基板上に素子
分離を形成しようとする領域を開口したレジスト膜51
を形成した後、シリコン窒化膜24、パッド酸化膜2
3、多結晶シリコン膜22、トンネル酸化膜21及び基
板10を順次エッチングし、基板に深さが約300nm
の素子分離用の溝101を形成する。
分離を形成しようとする領域を開口したレジスト膜51
を形成した後、シリコン窒化膜24、パッド酸化膜2
3、多結晶シリコン膜22、トンネル酸化膜21及び基
板10を順次エッチングし、基板に深さが約300nm
の素子分離用の溝101を形成する。
【0028】次に、図1cに示す工程で、レジスト膜5
1を除去し、基板の全面上に厚みが700nm程度の絶
縁膜31を堆積した後、シリコン窒化膜24をストッパ
ー膜として用いるCMPを行って基板の上面の平坦化を
行うことにより、溝101を絶縁膜31で埋めてトレン
チ分離を形成する。
1を除去し、基板の全面上に厚みが700nm程度の絶
縁膜31を堆積した後、シリコン窒化膜24をストッパ
ー膜として用いるCMPを行って基板の上面の平坦化を
行うことにより、溝101を絶縁膜31で埋めてトレン
チ分離を形成する。
【0029】次に、図1dに示す工程で、シリコン窒化
膜24及びパッド酸化膜23を全て除去した後、メモリ
ーセル領域Rmemoを覆うレジスト膜52を形成し、周辺
回路領域Rperiの多結晶シリコン膜22及びトンネル酸
化膜21をエッチングにより除去する。
膜24及びパッド酸化膜23を全て除去した後、メモリ
ーセル領域Rmemoを覆うレジスト膜52を形成し、周辺
回路領域Rperiの多結晶シリコン膜22及びトンネル酸
化膜21をエッチングにより除去する。
【0030】次に、図1eに示す工程で、基板の全面上
に、少なくとも周辺回路領域Rperiにおける厚みが約1
0nmのゲート絶縁膜25と、第2の導体膜としての厚
みが約200nmの多結晶シリコン膜26とを順次堆積
する。
に、少なくとも周辺回路領域Rperiにおける厚みが約1
0nmのゲート絶縁膜25と、第2の導体膜としての厚
みが約200nmの多結晶シリコン膜26とを順次堆積
する。
【0031】その後、ゲート電極の形成は次の2ステッ
プで行う。
プで行う。
【0032】まず、図1fに示す工程で、メモリーセル
領域Rmemoを覆いかつ周辺回路領域Rperiのゲート電極
を形成しようとする領域を覆うレジスト膜53を形成し
た後、このレジスト膜53をマスクとしてエッチングを
行い、周辺回路領域Rperiの多結晶シリコン膜26を選
択的に除去して周辺回路領域Rperiのゲート電極110
を形成する。
領域Rmemoを覆いかつ周辺回路領域Rperiのゲート電極
を形成しようとする領域を覆うレジスト膜53を形成し
た後、このレジスト膜53をマスクとしてエッチングを
行い、周辺回路領域Rperiの多結晶シリコン膜26を選
択的に除去して周辺回路領域Rperiのゲート電極110
を形成する。
【0033】次に、図1gに示す工程で、周辺回路領域
Rperiを覆いかつメモリーセル領域Rmemoの制御ゲート
電極を形成しようとする領域を覆うレジスト膜54を形
成した後、このレジスト膜54をマスクとしてエッチン
グを行って、メモリーセル領域Rmemoの多結晶シリコン
膜26,ゲート絶縁膜25及び多結晶シリコン膜22を
順次エッチングしてメモリーセル領域Rmemoの制御ゲー
ト電極111及び浮遊ゲート電極112を形成する。
Rperiを覆いかつメモリーセル領域Rmemoの制御ゲート
電極を形成しようとする領域を覆うレジスト膜54を形
成した後、このレジスト膜54をマスクとしてエッチン
グを行って、メモリーセル領域Rmemoの多結晶シリコン
膜26,ゲート絶縁膜25及び多結晶シリコン膜22を
順次エッチングしてメモリーセル領域Rmemoの制御ゲー
ト電極111及び浮遊ゲート電極112を形成する。
【0034】その後の工程の図示は省略するが、層間絶
縁膜の形成,コンタクトホールの形成、配線層の形成等
を行って、フラッシュメモリーを搭載した半導体装置が
完成する。
縁膜の形成,コンタクトホールの形成、配線層の形成等
を行って、フラッシュメモリーを搭載した半導体装置が
完成する。
【0035】本実施形態によれば、図1bに示すよう
に、1回のトレンチ分離の工程で、メモリーセル領域R
memoと周辺回路領域Rperi双方のトレンチ分離を形成で
きるので、工程数の低減を図ることができる。
に、1回のトレンチ分離の工程で、メモリーセル領域R
memoと周辺回路領域Rperi双方のトレンチ分離を形成で
きるので、工程数の低減を図ることができる。
【0036】また、図1cに示す工程における溝101
の埋め込み絶縁膜の平坦化時においてもメモリーセル領
域Rmemoと周辺回路領域Rperiとで下地段差がないの
で、絶縁膜の平坦化が非常に簡単にでき、その後の工程
において、基板の平坦性を維持しながら処理を進めるこ
とができる。また、周辺回路領域RperiにLOCOS分
離膜を形成する場合のごとく、LOCOS分離膜の膜減
りによる素子分離機能の悪化を招くおそれはないので、
平坦化のためのCMP等を制限なく行うことができ、平
坦性が特に向上する。
の埋め込み絶縁膜の平坦化時においてもメモリーセル領
域Rmemoと周辺回路領域Rperiとで下地段差がないの
で、絶縁膜の平坦化が非常に簡単にでき、その後の工程
において、基板の平坦性を維持しながら処理を進めるこ
とができる。また、周辺回路領域RperiにLOCOS分
離膜を形成する場合のごとく、LOCOS分離膜の膜減
りによる素子分離機能の悪化を招くおそれはないので、
平坦化のためのCMP等を制限なく行うことができ、平
坦性が特に向上する。
【0037】さらに、素子分離用溝101は浮遊ゲート
電極112と自己整合的に形成される。図2a,2b
は、図1gに示す工程における制御ゲート電極111を
取り除いて示す平面図及びゲート長方向に直交する断面
(IIb-IIb 線に示す断面)における断面図である。つま
り、トレンチ分離を形成してから浮遊ゲート電極を形成
する場合には、各セル間の浮遊ゲート電極を分離する必
要があることから、浮遊ゲート電極形成用のマスクとト
レンチ分離形成用のマスクとの位置ずれを考慮したマー
ジンが必要となる。それに対し、本実施形態では、トレ
ンチ分離(絶縁膜31)によって浮遊ゲート電極112
が分離される構造となっているために、かかるマスク合
わせのためのマージンが不要となるので、メモリーセル
領域Rmemoの高密度化を図ることができる。なお、本実
施形態の製造工程では、浮遊ゲート電極112と制御ゲ
ート電極111とが、同じレジスト膜54をマスクとし
て形成されるので、両者を個別に形成する場合に比べ、
マスク合わせのためのマージンが不要となり、より高密
度化を図ることができる。
電極112と自己整合的に形成される。図2a,2b
は、図1gに示す工程における制御ゲート電極111を
取り除いて示す平面図及びゲート長方向に直交する断面
(IIb-IIb 線に示す断面)における断面図である。つま
り、トレンチ分離を形成してから浮遊ゲート電極を形成
する場合には、各セル間の浮遊ゲート電極を分離する必
要があることから、浮遊ゲート電極形成用のマスクとト
レンチ分離形成用のマスクとの位置ずれを考慮したマー
ジンが必要となる。それに対し、本実施形態では、トレ
ンチ分離(絶縁膜31)によって浮遊ゲート電極112
が分離される構造となっているために、かかるマスク合
わせのためのマージンが不要となるので、メモリーセル
領域Rmemoの高密度化を図ることができる。なお、本実
施形態の製造工程では、浮遊ゲート電極112と制御ゲ
ート電極111とが、同じレジスト膜54をマスクとし
て形成されるので、両者を個別に形成する場合に比べ、
マスク合わせのためのマージンが不要となり、より高密
度化を図ることができる。
【0038】よって、本実施形態では、工程数の低減を
図りつつ、半導体装置全体の平坦性の向上と高密度化と
を図ることができるのである。
図りつつ、半導体装置全体の平坦性の向上と高密度化と
を図ることができるのである。
【0039】尚、本実施形態では、各ゲート電極の形成
に際し、初めに周辺回路領域Rperiのゲート電極110
を形成した後にメモリーセル領域Rmemoの制御ゲート電
極111及び浮遊ゲート電極112を形成したが、メモ
リーセル領域Rmemoの制御ゲート電極111及び浮遊ゲ
ート電極112を先に形成し、その後周辺回路領域Rpe
riのゲート電極110を形成してもよい。
に際し、初めに周辺回路領域Rperiのゲート電極110
を形成した後にメモリーセル領域Rmemoの制御ゲート電
極111及び浮遊ゲート電極112を形成したが、メモ
リーセル領域Rmemoの制御ゲート電極111及び浮遊ゲ
ート電極112を先に形成し、その後周辺回路領域Rpe
riのゲート電極110を形成してもよい。
【0040】(第2の実施形態)次に、第2の実施形態
に係る半導体装置の製造方法について説明する。図3a
〜gは第2の実施形態に係る半導体装置の製造工程を示
す断面図である。
に係る半導体装置の製造方法について説明する。図3a
〜gは第2の実施形態に係る半導体装置の製造工程を示
す断面図である。
【0041】まず、図3aに示す工程で、メモリーセル
領域Rmemoと周辺回路領域Rperiとを有する半導体基板
10の全面を酸化して厚みが約10nmのトンネル酸化
膜21を形成し、第1の導体膜として厚み200nm程
度の多結晶シリコン膜22を堆積する。さらに、多結晶
シリコン膜22の上に、多結晶シリコン膜を酸化するか
CVDを行うかにより、厚みが約10nmのパッド酸化
膜23を形成し、さらに厚み約150nmのシリコン窒
化膜24を形成する。
領域Rmemoと周辺回路領域Rperiとを有する半導体基板
10の全面を酸化して厚みが約10nmのトンネル酸化
膜21を形成し、第1の導体膜として厚み200nm程
度の多結晶シリコン膜22を堆積する。さらに、多結晶
シリコン膜22の上に、多結晶シリコン膜を酸化するか
CVDを行うかにより、厚みが約10nmのパッド酸化
膜23を形成し、さらに厚み約150nmのシリコン窒
化膜24を形成する。
【0042】次に、図3bに示す工程で、基板上に素子
分離を形成しようとする領域を開口したレジスト膜51
を形成した後、シリコン窒化膜24、パッド酸化膜2
3、多結晶シリコン膜22、トンネル酸化膜21及び基
板10を順次エッチングし、基板に深さが約300nm
の素子分離用の溝101を形成する。
分離を形成しようとする領域を開口したレジスト膜51
を形成した後、シリコン窒化膜24、パッド酸化膜2
3、多結晶シリコン膜22、トンネル酸化膜21及び基
板10を順次エッチングし、基板に深さが約300nm
の素子分離用の溝101を形成する。
【0043】次に、図3cに示す工程で、レジスト膜5
1を除去し、基板の全面上に厚みが700nm程度の絶
縁膜31を堆積した後、シリコン窒化膜24をストッパ
ー膜として用いるCMPを行って基板の上面の平坦化を
行うことにより、溝101を絶縁膜31で埋めてトレン
チ分離を形成する。
1を除去し、基板の全面上に厚みが700nm程度の絶
縁膜31を堆積した後、シリコン窒化膜24をストッパ
ー膜として用いるCMPを行って基板の上面の平坦化を
行うことにより、溝101を絶縁膜31で埋めてトレン
チ分離を形成する。
【0044】次に、図3dに示す工程で、シリコン窒化
膜24及びパッド酸化膜23を全て除去した後、メモリ
ーセル領域Rmemoを覆うレジスト膜52を形成し、周辺
回路領域Rperiの多結晶シリコン膜22及びトンネル酸
化膜21をエッチングにより除去する。
膜24及びパッド酸化膜23を全て除去した後、メモリ
ーセル領域Rmemoを覆うレジスト膜52を形成し、周辺
回路領域Rperiの多結晶シリコン膜22及びトンネル酸
化膜21をエッチングにより除去する。
【0045】次に、図3eに示す工程で、基板の全面上
に、少なくとも周辺回路領域Rperiにおける厚みが約1
0nmのゲート絶縁膜25と、第2の導体膜としての厚
みが約200nmの多結晶シリコン膜26とを順次堆積
する。さらに、多結晶シリコン膜26の上に厚みが約1
00nmのキャップ酸化膜27を堆積する。
に、少なくとも周辺回路領域Rperiにおける厚みが約1
0nmのゲート絶縁膜25と、第2の導体膜としての厚
みが約200nmの多結晶シリコン膜26とを順次堆積
する。さらに、多結晶シリコン膜26の上に厚みが約1
00nmのキャップ酸化膜27を堆積する。
【0046】次に、図3fに示す工程で、メモリーセル
領域Rmemoの制御ゲート電極を形成しようとする領域と
周辺回路領域Rperiのゲート導体膜を形成しようとする
領域とを覆うレジスト膜55を形成し、このレジスト膜
55をマスクとしてエッチングを行い、キャップ酸化膜
27及び多結晶シリコン膜26を選択的に除去してメモ
リーセル領域Rmemoの制御ゲート電極111及び周辺回
路領域Rperiのゲート電極110を形成する。
領域Rmemoの制御ゲート電極を形成しようとする領域と
周辺回路領域Rperiのゲート導体膜を形成しようとする
領域とを覆うレジスト膜55を形成し、このレジスト膜
55をマスクとしてエッチングを行い、キャップ酸化膜
27及び多結晶シリコン膜26を選択的に除去してメモ
リーセル領域Rmemoの制御ゲート電極111及び周辺回
路領域Rperiのゲート電極110を形成する。
【0047】次に、図3gに示す工程で、周辺回路領域
Rperiを覆いかつメモリーセル領域Rmemoを全て露出さ
せたレジスト膜56を形成し、このレジスト膜56及び
キャップ酸化膜27をマスクとしてエッチングを行い、
メモリーセル領域Rmemoのゲート絶縁膜25、多結晶シ
リコン膜22を順次選択的に除去して、メモリーセル領
域Rmemoの浮遊ゲート電極112を形成する。
Rperiを覆いかつメモリーセル領域Rmemoを全て露出さ
せたレジスト膜56を形成し、このレジスト膜56及び
キャップ酸化膜27をマスクとしてエッチングを行い、
メモリーセル領域Rmemoのゲート絶縁膜25、多結晶シ
リコン膜22を順次選択的に除去して、メモリーセル領
域Rmemoの浮遊ゲート電極112を形成する。
【0048】その後の工程の図示は省略するが、層間絶
縁膜の形成,コンタクトホールの形成、配線層の形成等
を行って、フラッシュメモリーを搭載した半導体装置が
完成する。
縁膜の形成,コンタクトホールの形成、配線層の形成等
を行って、フラッシュメモリーを搭載した半導体装置が
完成する。
【0049】本実施形態によっても、第1の実施形態と
同様に、工程数の低減を図りつつ、半導体装置全体の平
坦性の向上と高密度化とを図ることができる。
同様に、工程数の低減を図りつつ、半導体装置全体の平
坦性の向上と高密度化とを図ることができる。
【0050】加えて、本実施形態では、図3fに示す工
程で、メモリーセル領域Rmemoの制御ゲート電極111
と周辺回路領域Rperiのゲート電極110とを同時に形
成するようにしているので、メモリーセル領域Rmemoと
周辺回路領域Rperiとの境界領域での余計なマスク合わ
せのためのマージンをとる必要がなく、その分だけ更に
高密度化を図ることができる。
程で、メモリーセル領域Rmemoの制御ゲート電極111
と周辺回路領域Rperiのゲート電極110とを同時に形
成するようにしているので、メモリーセル領域Rmemoと
周辺回路領域Rperiとの境界領域での余計なマスク合わ
せのためのマージンをとる必要がなく、その分だけ更に
高密度化を図ることができる。
【0051】(第3の実施形態)次に、第3の実施形態
に係る半導体装置の製造方法について説明する。図4a
〜fは、本実施形態に係る半導体装置の製造工程を示す
断面図である。
に係る半導体装置の製造方法について説明する。図4a
〜fは、本実施形態に係る半導体装置の製造工程を示す
断面図である。
【0052】まず、図4aに示す工程で、メモリーセル
領域Rmemoと周辺回路領域Rperiとを有する半導体基板
10の全面を酸化して厚みが約10nmのトンネル酸化
膜21を形成し、第1の導体膜として厚み200nm程
度の多結晶シリコン膜22を堆積する。さらに多結晶シ
リコン膜22の上に、多結晶シリコン膜を酸化するかC
VDを行うかにより、厚みが約10nmのパッド酸化膜
23を形成し、さらに厚み約150nmのシリコン窒化
膜24を形成する。
領域Rmemoと周辺回路領域Rperiとを有する半導体基板
10の全面を酸化して厚みが約10nmのトンネル酸化
膜21を形成し、第1の導体膜として厚み200nm程
度の多結晶シリコン膜22を堆積する。さらに多結晶シ
リコン膜22の上に、多結晶シリコン膜を酸化するかC
VDを行うかにより、厚みが約10nmのパッド酸化膜
23を形成し、さらに厚み約150nmのシリコン窒化
膜24を形成する。
【0053】次に、図4bに示す工程で、基板上に素子
分離を形成しようとする領域を開口したレジスト膜51
を形成した後、シリコン窒化膜24、パッド酸化膜2
3、多結晶シリコン膜22、トンネル酸化膜21及び基
板10を順次エッチングし、基板に深さが約300nm
の素子分離用の溝101を形成する。
分離を形成しようとする領域を開口したレジスト膜51
を形成した後、シリコン窒化膜24、パッド酸化膜2
3、多結晶シリコン膜22、トンネル酸化膜21及び基
板10を順次エッチングし、基板に深さが約300nm
の素子分離用の溝101を形成する。
【0054】次に、図4cに示す工程で、レジスト膜5
1を除去し、基板の全面上に厚みが700nm程度の絶
縁膜31を堆積した後、シリコン窒化膜24をストッパ
ー膜として用いるCMPを行って基板の上面の平坦化を
行うことにより、溝101を絶縁膜31で埋めてトレン
チ分離を形成する。
1を除去し、基板の全面上に厚みが700nm程度の絶
縁膜31を堆積した後、シリコン窒化膜24をストッパ
ー膜として用いるCMPを行って基板の上面の平坦化を
行うことにより、溝101を絶縁膜31で埋めてトレン
チ分離を形成する。
【0055】次に、図4dに示す工程で、シリコン窒化
膜24及びパッド酸化膜23を全て除去した後、周辺回
路領域Rperiを露出しかつメモリーセル領域Rmemoの浮
遊ゲート電極を形成しようとする領域を覆うレジスト膜
57を形成し、このレジスト膜57をマスクとしてエッ
チングを行い、多結晶シリコン膜22及びトンネル酸化
膜21を選択的に除去してメモリーセル領域Rmemo内の
浮遊ゲート電極112を先に形成する。
膜24及びパッド酸化膜23を全て除去した後、周辺回
路領域Rperiを露出しかつメモリーセル領域Rmemoの浮
遊ゲート電極を形成しようとする領域を覆うレジスト膜
57を形成し、このレジスト膜57をマスクとしてエッ
チングを行い、多結晶シリコン膜22及びトンネル酸化
膜21を選択的に除去してメモリーセル領域Rmemo内の
浮遊ゲート電極112を先に形成する。
【0056】次に、図4eに示す工程で、基板の全面上
に、少なくとも周辺回路領域Rperiにおける厚みが約1
0nmのゲート絶縁膜25と、第2の導体膜としての厚
みが約200nmの多結晶シリコン膜26とを順次堆積
する。
に、少なくとも周辺回路領域Rperiにおける厚みが約1
0nmのゲート絶縁膜25と、第2の導体膜としての厚
みが約200nmの多結晶シリコン膜26とを順次堆積
する。
【0057】次に、図4fに示す工程で、メモリーセル
領域Rmemoの制御ゲート電極を形成しようとする領域と
周辺回路領域Rperiのゲート電極を形成しようとする領
域とを覆うレジスト膜55を形成し、このレジスト膜5
5をマスクとしてエッチングを行い、多結晶シリコン膜
26を選択的に除去してメモリーセル領域Rmemoの制御
ゲート電極111及び周辺回路領域Rperiのゲート電極
110を形成する。このとき、メモリーセル領域Rmemo
における制御ゲート電極111の一部は浮遊ゲート電極
112の上面上にあるが、他の一部はゲート絶縁膜25
を介して半導体基板10の上にある。
領域Rmemoの制御ゲート電極を形成しようとする領域と
周辺回路領域Rperiのゲート電極を形成しようとする領
域とを覆うレジスト膜55を形成し、このレジスト膜5
5をマスクとしてエッチングを行い、多結晶シリコン膜
26を選択的に除去してメモリーセル領域Rmemoの制御
ゲート電極111及び周辺回路領域Rperiのゲート電極
110を形成する。このとき、メモリーセル領域Rmemo
における制御ゲート電極111の一部は浮遊ゲート電極
112の上面上にあるが、他の一部はゲート絶縁膜25
を介して半導体基板10の上にある。
【0058】その後の工程の図示は省略するが、層間絶
縁膜の形成,コンタクトホールの形成、配線層の形成等
を行って、フラッシュメモリーを搭載した半導体装置が
完成する。
縁膜の形成,コンタクトホールの形成、配線層の形成等
を行って、フラッシュメモリーを搭載した半導体装置が
完成する。
【0059】本実施形態によっても、第1及び第2の実
施形態と同様に、工程数の低減を図りつつ、半導体装置
全体の平坦性の向上と高密度化とを図ることができる。
施形態と同様に、工程数の低減を図りつつ、半導体装置
全体の平坦性の向上と高密度化とを図ることができる。
【0060】また、本実施形態では、第2の実施形態と
同様に、図4fに示す工程で、メモリーセル領域Rmemo
の制御ゲート電極111と周辺回路領域Rperiのゲート
電極110とを同時に形成するようにしているので、メ
モリーセル領域Rmemoと周辺回路領域Rperiとの境界領
域での余計なマスク合わせのためのマージンをとる必要
がなく、その分だけ更に高密度化を図ることができる。
同様に、図4fに示す工程で、メモリーセル領域Rmemo
の制御ゲート電極111と周辺回路領域Rperiのゲート
電極110とを同時に形成するようにしているので、メ
モリーセル領域Rmemoと周辺回路領域Rperiとの境界領
域での余計なマスク合わせのためのマージンをとる必要
がなく、その分だけ更に高密度化を図ることができる。
【0061】さらに、本実施形態では、浮遊ゲート電極
112から半導体基板10に跨る制御ゲート電極111
が形成されるので、チャネルホットエレクトロンを利用
した浮遊ゲート電極112への電荷の注入が可能とな
り、フラッシュメモリーの低電圧化によって、半導体装
置の高密度化に伴う発熱の弊害を確実に防止できる利点
がある。
112から半導体基板10に跨る制御ゲート電極111
が形成されるので、チャネルホットエレクトロンを利用
した浮遊ゲート電極112への電荷の注入が可能とな
り、フラッシュメモリーの低電圧化によって、半導体装
置の高密度化に伴う発熱の弊害を確実に防止できる利点
がある。
【0062】尚、第1、第2及び第3の実施形態におい
てトランジスタやウェル形成用のイオ注入及び熱処理工
程については省略したが、これらの工程は周知の技術で
行うことができることはいうまでもない。
てトランジスタやウェル形成用のイオ注入及び熱処理工
程については省略したが、これらの工程は周知の技術で
行うことができることはいうまでもない。
【0063】(その他の実施形態及び変形形態)上記第
1〜第3の実施形態において、素子分離用溝101の埋
め込み絶縁膜31の平坦化はCMPを用いたが、レジス
トエッチバック法やスピンエッチング法を用いてもよ
い。この場合、多結晶シリコン膜22がエッチングスト
ッパー膜として機能できる程度に十分な選択比があるな
らば、パッド酸化膜23及びシリコン窒化膜24は使用
しなくともよい。
1〜第3の実施形態において、素子分離用溝101の埋
め込み絶縁膜31の平坦化はCMPを用いたが、レジス
トエッチバック法やスピンエッチング法を用いてもよ
い。この場合、多結晶シリコン膜22がエッチングスト
ッパー膜として機能できる程度に十分な選択比があるな
らば、パッド酸化膜23及びシリコン窒化膜24は使用
しなくともよい。
【0064】上記第1〜第3の実施形態におけるゲート
絶縁膜25は、周辺回路領域Rperiのトランジスタのゲ
ート絶縁膜及びメモリーセル領域Rmemoの浮遊ゲートと
制御ゲートの間のゲート絶縁膜として機能し、共通の厚
みを有している。ただし、メモリーセル領域Rmemoの制
御ゲート電極111と周辺回路領域Rperiのゲート電極
110とでは印加電圧等の条件が異なるので、両者を互
いに異なる膜厚を有するように形成することもできる。
その場合は、以下のような工程を行うことができる。
絶縁膜25は、周辺回路領域Rperiのトランジスタのゲ
ート絶縁膜及びメモリーセル領域Rmemoの浮遊ゲートと
制御ゲートの間のゲート絶縁膜として機能し、共通の厚
みを有している。ただし、メモリーセル領域Rmemoの制
御ゲート電極111と周辺回路領域Rperiのゲート電極
110とでは印加電圧等の条件が異なるので、両者を互
いに異なる膜厚を有するように形成することもできる。
その場合は、以下のような工程を行うことができる。
【0065】まず、図1e,図3e,図4eに示す工程
で、ゲート絶縁膜25(第1のゲート絶縁膜)を酸化法
もしくはCVD法による堆積で形成した後、メモリーセ
ル領域Rmemoを覆うレジスト膜を形成し、周辺回路領域
Rperiのゲート絶縁膜25の厚みを薄くするかあるいは
全厚み分を除去する。その後、全面に、第2のゲート絶
縁膜を酸化法もしくはCVD法による堆積で形成し、そ
の後第2の電極として多結晶シリコン膜26を堆積すれ
ばよい。このような工程により、周辺回路領域Rperiと
メモリーセル領域Rmemoとでは異なる膜厚のゲート絶縁
膜を形成することができる。ただし、図1e,図3e,
図4eに示す工程において、酸化法によってゲート絶縁
膜25を形成する場合には、単結晶シリコンよりも多結
晶シリコンの方が酸化の進行が速いので、メモリーセル
領域Rmemoにおけるゲート絶縁膜25は周辺回路領域R
periにおけるゲート絶縁膜25よりもかなり厚くなるの
が一般的である。したがって、必ずしも上述の工程を行
わなくても、メモリーセル領域Rmemoにおけるゲート絶
縁膜の厚みのみを厚くすることは可能である。
で、ゲート絶縁膜25(第1のゲート絶縁膜)を酸化法
もしくはCVD法による堆積で形成した後、メモリーセ
ル領域Rmemoを覆うレジスト膜を形成し、周辺回路領域
Rperiのゲート絶縁膜25の厚みを薄くするかあるいは
全厚み分を除去する。その後、全面に、第2のゲート絶
縁膜を酸化法もしくはCVD法による堆積で形成し、そ
の後第2の電極として多結晶シリコン膜26を堆積すれ
ばよい。このような工程により、周辺回路領域Rperiと
メモリーセル領域Rmemoとでは異なる膜厚のゲート絶縁
膜を形成することができる。ただし、図1e,図3e,
図4eに示す工程において、酸化法によってゲート絶縁
膜25を形成する場合には、単結晶シリコンよりも多結
晶シリコンの方が酸化の進行が速いので、メモリーセル
領域Rmemoにおけるゲート絶縁膜25は周辺回路領域R
periにおけるゲート絶縁膜25よりもかなり厚くなるの
が一般的である。したがって、必ずしも上述の工程を行
わなくても、メモリーセル領域Rmemoにおけるゲート絶
縁膜の厚みのみを厚くすることは可能である。
【0066】更には、膜厚の厚い側のゲート絶縁膜をメ
モリーセル領域Rmemo内のみでなく、周辺回路領域Rpe
riでの高耐圧用や入出力用のトランジスタに使用しても
よい。
モリーセル領域Rmemo内のみでなく、周辺回路領域Rpe
riでの高耐圧用や入出力用のトランジスタに使用しても
よい。
【0067】また、上記各実施形態では、第2の導体膜
として多結晶シリコン膜を用いたが、多結晶シリコン膜
と、金属または金属化合物との積層膜(ポリサイド膜な
ど)としてもよい。
として多結晶シリコン膜を用いたが、多結晶シリコン膜
と、金属または金属化合物との積層膜(ポリサイド膜な
ど)としてもよい。
【0068】
【発明の効果】本発明によれば、不揮発性メモリーセル
をメモリーセル領域に配置する一方、電界効果型トラン
ジスタを半導体基板の周辺回路領域に配置してなる半導
体装置の製造方法として、メモリーセル領域と周辺回路
領域とに共通の工程でトレンチを分離を形成し、かつメ
モリーセル領域における浮遊ゲート電極とトレンチ分離
とを自己整合させるようにしたので、全体として高密度
化され平坦性の良好な半導体装置を少ない工程で形成す
るための半導体装置の製造方法の提供を図ることができ
る。
をメモリーセル領域に配置する一方、電界効果型トラン
ジスタを半導体基板の周辺回路領域に配置してなる半導
体装置の製造方法として、メモリーセル領域と周辺回路
領域とに共通の工程でトレンチを分離を形成し、かつメ
モリーセル領域における浮遊ゲート電極とトレンチ分離
とを自己整合させるようにしたので、全体として高密度
化され平坦性の良好な半導体装置を少ない工程で形成す
るための半導体装置の製造方法の提供を図ることができ
る。
【図1】第1の実施形態における半導体装置の製造工程
を示す断面図である。
を示す断面図である。
【図2】第1の実施形態における半導体装置の浮遊ゲー
ト電極の構造を説明するための平面図及びIIb-IIb 線に
おける断面図である。
ト電極の構造を説明するための平面図及びIIb-IIb 線に
おける断面図である。
【図3】第2の実施形態における半導体装置の製造工程
を示す断面図である。
を示す断面図である。
【図4】第3の実施形態における半導体装置の製造工程
を示す断面図である。
を示す断面図である。
10 半導体基板 21 トンネル絶縁膜 22 多結晶シリコン膜(第1の導体膜) 23 パッド酸化膜 24 シリコン窒化膜 25 ゲート絶縁膜 26 多結晶シリコン膜(第2の導体膜) 27 キャップ絶縁膜(電極保護膜) 31 絶縁膜(トレンチ分離) 51〜57 レジスト膜 101 素子分離用溝 110 ゲート電極 111 制御ゲート電極 112 浮遊ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 29/792 (72)発明者 受田 高明 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 荒井 雅利 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 森脇 將 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (6)
- 【請求項1】 トンネル絶縁膜,浮遊ゲート電極,ゲー
ト絶縁膜及び制御ゲート電極を有する不揮発性メモリー
セルを半導体基板のメモリーセル領域に配置する一方、
ゲート絶縁膜及びゲート電極を有する電界効果型トラン
ジスタを半導体基板の周辺回路領域に配置してなる半導
体装置の製造方法であって、 半導体基板のメモリーセル領域と周辺回路領域とに跨る
トンネル絶縁膜及び第1の導体膜を形成する第1の工程
と、 トレンチ分離形成領域を開口した第1のマスク部材を用
いて、上記第1の導体膜,トンネル絶縁膜及び半導体基
板を選択的に除去して、素子分離用溝を形成する第2の
工程と、 上記溝を絶縁膜で埋め込んでトレンチ分離を形成する第
3の工程と、 上記周辺回路領域の上記第1の導体膜及び上記トンネル
絶縁膜を除去する第4の工程と、 基板の全面上にゲート絶縁膜及び第2の導体膜を形成す
る第5の工程と、 上記第1の導体膜,上記ゲート絶縁膜及び上記第2の導
体膜をパターニングして、上記メモリーセル領域に浮遊
ゲート電極及び制御ゲート電極を形成する一方、上記周
辺回路領域にゲート電極を形成する第6の工程とを備え
ていることを特徴とする半導体装置の製造方法。 - 【請求項2】 請求項1記載の半導体装置の製造方法に
おいて、 上記第6の工程は、 メモリーセル領域と周辺回路領域のゲート電極形成領域
とを覆う第2のマスク部材を用いてエッチングを行い、
第2の導体膜を選択的に除去して周辺回路領域のゲート
電極を形成する工程と、 上記第2のマスク部材を除去した後、周辺回路領域とメ
モリーセル領域のゲート電極形成領域とを覆う第3のマ
スク部材を用いてエッチングを行い、第2の導体膜、ゲ
ート絶縁膜及び第1の導体膜を順次選択的に除去してメ
モリーセル領域の浮遊ゲート電極及び制御ゲート電極を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。 - 【請求項3】 請求項1記載の半導体装置の製造方法に
おいて、 上記第6の工程は、 上記第2の導体膜の上に電極保護膜を形成する工程と、 メモリーセル領域及び周辺回路領域のゲート形成領域を
覆う第2のマスク部材を用いてエッチングを行い、上記
電極保護膜及び第2の導体膜を選択的に除去してメモリ
ーセル領域の制御ゲート電極及び周辺回路領域のゲート
電極を形成する工程と、 上記第2のマスク部材を除去した後、周辺回路領域を覆
いかつメモリーセル領域を全て開口した第3のマスク部
材と上記電極保護膜の残存部とをマスクに用いてエッチ
ングを行い、ゲート絶縁膜及び第1の導体膜を順次選択
的に除去してメモリーセル領域の制御ゲート電極を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項4】 トンネル絶縁膜,浮遊ゲート電極,ゲー
ト絶縁膜及び制御ゲート電極を有する不揮発性メモリー
セルをメモリーセル領域に配置する一方、ゲート絶縁膜
及びゲート電極を有する電界効果型トランジスタを周辺
回路領域に配置してなる半導体装置の製造方法であっ
て、 半導体基板のメモリーセル領域と周辺回路領域と跨るト
ンネル絶縁膜及び第1の導体膜を形成する第1の工程
と、 トレンチ分離形成領域を開口した第1のマスク部材を用
いて、上記第1の導体膜,トンネル絶縁膜及び半導体基
板を選択的に除去して、素子分離用溝を形成する第2の
工程と、 上記溝を絶縁膜で埋め込んでトレンチ分離を形成する第
3の工程と、 周辺回路領域を開口し、かつメモリーセル領域の浮遊ゲ
ート電極形成領域を覆う第2のマスク部材を用いてエッ
チングを行い、第1の導体膜及びトンネル絶縁膜を順次
選択的に除去してメモリーセル領域の浮遊ゲート電極を
形成する第4の工程と、 上記第2のマスク部材を除去した後、基板の全面上にゲ
ート絶縁膜及び第2の導体膜を形成する第5の工程と、 上記第2の導体膜をパターニングして、ゲート絶縁膜を
介して浮遊ゲート電極及び半導体基板に跨るメモリーセ
ル領域の制御ゲート電極と、周辺回路領域のゲート電極
とを形成する第6の工程とを備えていることを特徴とす
る半導体装置の製造方法。 - 【請求項5】 請求項1−3のいずれか1つに記載の半
導体装置の製造方法において、 上記第5の工程では、基板の全面上に第1のゲート絶縁
膜を形成した後、上記周辺回路領域の上記第1のゲート
絶縁膜の厚みの少なくとも一部を選択的に除去してか
ら、その後基板の全面上に第2のゲート絶縁膜を形成し
た後、上記第2の導体膜を形成することを特徴とする半
導体装置の製造方法。 - 【請求項6】 請求項1−5のいずれか1つに記載の半
導体装置の製造方法において、 上記第1の工程の後上記第2の工程の前に、上記第1の
導体膜の上に、エッチングストッパ膜を形成しておくこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9098618A JPH10289990A (ja) | 1997-04-16 | 1997-04-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9098618A JPH10289990A (ja) | 1997-04-16 | 1997-04-16 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10289990A true JPH10289990A (ja) | 1998-10-27 |
Family
ID=14224557
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9098618A Withdrawn JPH10289990A (ja) | 1997-04-16 | 1997-04-16 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10289990A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100342822B1 (ko) * | 1999-12-28 | 2002-07-02 | 박종섭 | 플래쉬 메모리 소자의 제조 방법 |
KR20040006433A (ko) * | 2002-07-12 | 2004-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
KR100598990B1 (ko) | 2005-06-29 | 2006-07-12 | 주식회사 하이닉스반도체 | 반도체 소자의 층간 절연막 형성 방법 |
US7172914B1 (en) * | 2001-01-02 | 2007-02-06 | Cypress Semiconductor Corporation | Method of making uniform oxide layer |
KR100891423B1 (ko) | 2006-12-27 | 2009-04-02 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
US7948026B2 (en) | 2002-07-09 | 2011-05-24 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method of manufacturing the same |
US8034681B2 (en) * | 2005-06-29 | 2011-10-11 | Hynix Semiconductor Inc. | Method of forming flash memory device having inter-gate plug |
US8048739B2 (en) | 2005-12-23 | 2011-11-01 | Hynix Semiconductor Inc. | Method of manufacturing flash memory device |
US9224745B2 (en) | 2011-12-28 | 2015-12-29 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
CN111799158A (zh) * | 2020-07-17 | 2020-10-20 | 上海华虹宏力半导体制造有限公司 | 一种一次可编程器件的制造方法 |
-
1997
- 1997-04-16 JP JP9098618A patent/JPH10289990A/ja not_active Withdrawn
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100342822B1 (ko) * | 1999-12-28 | 2002-07-02 | 박종섭 | 플래쉬 메모리 소자의 제조 방법 |
US7172914B1 (en) * | 2001-01-02 | 2007-02-06 | Cypress Semiconductor Corporation | Method of making uniform oxide layer |
US8674431B2 (en) | 2002-07-09 | 2014-03-18 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method of manufacturing the same |
US7948026B2 (en) | 2002-07-09 | 2011-05-24 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method of manufacturing the same |
US8138043B2 (en) | 2002-07-09 | 2012-03-20 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method of manufacturing the same |
KR20040006433A (ko) * | 2002-07-12 | 2004-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
KR100598990B1 (ko) | 2005-06-29 | 2006-07-12 | 주식회사 하이닉스반도체 | 반도체 소자의 층간 절연막 형성 방법 |
US8034681B2 (en) * | 2005-06-29 | 2011-10-11 | Hynix Semiconductor Inc. | Method of forming flash memory device having inter-gate plug |
US8048739B2 (en) | 2005-12-23 | 2011-11-01 | Hynix Semiconductor Inc. | Method of manufacturing flash memory device |
KR100891423B1 (ko) | 2006-12-27 | 2009-04-02 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
US9224745B2 (en) | 2011-12-28 | 2015-12-29 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
CN111799158A (zh) * | 2020-07-17 | 2020-10-20 | 上海华虹宏力半导体制造有限公司 | 一种一次可编程器件的制造方法 |
CN111799158B (zh) * | 2020-07-17 | 2022-09-09 | 上海华虹宏力半导体制造有限公司 | 一种一次可编程器件的制造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2008227535A (ja) | Sonosフラッシュメモリ素子及びその形成方法 | |
KR100331298B1 (ko) | 반도체 기억장치와 그 제조방법 | |
JP2005322912A (ja) | スプリットゲート型フラッシュメモリ素子及びその製造方法 | |
JP2655124B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JP2000077633A (ja) | 不揮発性記憶素子の製造方法 | |
US20030111695A1 (en) | Semiconductor memory device with a silicide layer formed on regions other than source regions | |
JP3420145B2 (ja) | 半導体集積回路装置の製造方法 | |
KR20000053531A (ko) | 반도체 기억 장치의 제조 방법 | |
JPH10289990A (ja) | 半導体装置の製造方法 | |
US6380584B1 (en) | Semiconductor memory device with single and double sidewall spacers | |
US7183158B2 (en) | Method of fabricating a non-volatile memory | |
JP2980171B2 (ja) | スプリットゲート型フラッシュメモリセルの製造方法 | |
JP3762584B2 (ja) | 半導体集積回路装置 | |
JP3283187B2 (ja) | 半導体装置の製造方法 | |
JP2001230330A (ja) | 不揮発性半導体記憶装置とその製造方法 | |
JP2005183763A (ja) | 不揮発性メモリを含む半導体装置の製造方法 | |
JP2004055826A (ja) | 半導体装置の製造方法 | |
JP2004006433A (ja) | 半導体記憶装置及びその製造方法 | |
US7084453B2 (en) | Method of forming different oxide thickness for high voltage transistor and memory cell tunnel dielectric | |
JP3381863B2 (ja) | Nor型フラッシュメモリ | |
JP2003158206A (ja) | フラットセルメモリ素子のシリサイド膜製造方法 | |
US6211017B1 (en) | Method of fabricating floating gate EEPROM | |
US20030157758A1 (en) | Non-volatile semiconductor memory device and manufacturing method therefor | |
JP2989205B2 (ja) | 不揮発性半導体メモリ装置の製造方法 | |
JP3330700B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040706 |