JPH1050855A - 垂直トランジスタ駆動の水平トランジスタを形成したパワー半導体構造 - Google Patents
垂直トランジスタ駆動の水平トランジスタを形成したパワー半導体構造Info
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- JPH1050855A JPH1050855A JP9131190A JP13119097A JPH1050855A JP H1050855 A JPH1050855 A JP H1050855A JP 9131190 A JP9131190 A JP 9131190A JP 13119097 A JP13119097 A JP 13119097A JP H1050855 A JPH1050855 A JP H1050855A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
- H01L27/0722—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with lateral bipolar transistors and diodes, or capacitors, or resistors
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Abstract
(57)【要約】
【課題】 印加可能電圧が高く、ゲインも大きく、か
つ、チップ面積も有効に使用できる、垂直トランジスタ
で駆動する水平トランジスタを形成したパワー半導体構
造を提供する。 【解決手段】 特にＶＩパワー技術において、Ｎ型材料
（１１０）中にコレクタ領域またはドレイン領域を有す
るバイポーラまたは電界効果垂直パワートランジスタ
（１２５、１２０、１１０）と、Ｎ型材料（１１０）中
において前記垂直パワートランジスタのコレクタ領域ま
たはドレイン領域と共通するベース領域を有するＰＮＰ
型バイポーラ水平パワートランジスタ（２１０、１１
０、２２０）とを設けた、Ｎ型半導体材料（１１０）の
チップから形成したパワー半導体構造（２００）を構成
した。
つ、チップ面積も有効に使用できる、垂直トランジスタ
で駆動する水平トランジスタを形成したパワー半導体構
造を提供する。 【解決手段】 特にＶＩパワー技術において、Ｎ型材料
（１１０）中にコレクタ領域またはドレイン領域を有す
るバイポーラまたは電界効果垂直パワートランジスタ
（１２５、１２０、１１０）と、Ｎ型材料（１１０）中
において前記垂直パワートランジスタのコレクタ領域ま
たはドレイン領域と共通するベース領域を有するＰＮＰ
型バイポーラ水平パワートランジスタ（２１０、１１
０、２２０）とを設けた、Ｎ型半導体材料（１１０）の
チップから形成したパワー半導体構造（２００）を構成
した。
Description
【０００１】
【発明の属する技術分野】本発明はパワー半導体構造に
関する。特に、請求項１の導入部に係るパワー半導体構
造に限られないようなパワー半導体構造に関する。
関する。特に、請求項１の導入部に係るパワー半導体構
造に限られないようなパワー半導体構造に関する。
【０００２】
【従来の技術】混合型（信号および電力）集積回路技術
では、高電圧および大電流またはそのいずれか一方で負
荷を駆動することができるパワーデバイスと、制御回路
または信号処理回路とが半導体材料の同一チップ上に集
積されている。通常、パワーデバイスにおいては、電圧
は１００Ｖから１０００Ｖまでの範囲の値をとり、一方
電流は数百ｍＡから数Ａの間で変化する。
では、高電圧および大電流またはそのいずれか一方で負
荷を駆動することができるパワーデバイスと、制御回路
または信号処理回路とが半導体材料の同一チップ上に集
積されている。通常、パワーデバイスにおいては、電圧
は１００Ｖから１０００Ｖまでの範囲の値をとり、一方
電流は数百ｍＡから数Ａの間で変化する。
【０００３】このようなＮＰＮ型垂直バイポーラパワー
トランジスタを備える半導体構造の一例を図７に示す。
従来のとおり、Ｎ型不純物およびＰ型不純物の濃度は、
＋符号または−符号を記号Ｎおよび記号Ｐに付与するこ
とによって示され、それぞれ不純物の高濃度と低濃度と
を表す。これらの符号が付いていない記号Ｎ、Ｐは中間
の濃度値を表す。
トランジスタを備える半導体構造の一例を図７に示す。
従来のとおり、Ｎ型不純物およびＰ型不純物の濃度は、
＋符号または−符号を記号Ｎおよび記号Ｐに付与するこ
とによって示され、それぞれ不純物の高濃度と低濃度と
を表す。これらの符号が付いていない記号Ｎ、Ｐは中間
の濃度値を表す。
【０００４】図７は、半導体材料のチップ１００の断面
を示す。チップ１００は、Ｎ型不純物（Ｎ+ ）が強くド
ープされた単一結晶シリコンからなる基板１０５を備え
る。この基板１０５上には、同じ導電型であるが低濃度
の不純物（Ｎ- ）を有するエピタキシアル層１１０が形
成されている。中間値（Ｐ）濃度の不純物を有するＰ型
の絶縁領域１１５はエピタキシアル層１１０に形成され
ている。このような絶縁領域１１５は、Ｎ型ウェル（明
示せず）の範囲を限定し、その内部で信号トランジスタ
（図示せず）が制御回路を実現できるようになってい
る。エピタキシアル層１１０には、Ｐ型不純物がドープ
されたＮＰＮ型垂直パワートランジスタのベース領域１
２０が設けられている。ベース領域１２０の内部には、
Ｎ型不純物がドープされたエミッタ領域１２５が設けら
れている。
を示す。チップ１００は、Ｎ型不純物（Ｎ+ ）が強くド
ープされた単一結晶シリコンからなる基板１０５を備え
る。この基板１０５上には、同じ導電型であるが低濃度
の不純物（Ｎ- ）を有するエピタキシアル層１１０が形
成されている。中間値（Ｐ）濃度の不純物を有するＰ型
の絶縁領域１１５はエピタキシアル層１１０に形成され
ている。このような絶縁領域１１５は、Ｎ型ウェル（明
示せず）の範囲を限定し、その内部で信号トランジスタ
（図示せず）が制御回路を実現できるようになってい
る。エピタキシアル層１１０には、Ｐ型不純物がドープ
されたＮＰＮ型垂直パワートランジスタのベース領域１
２０が設けられている。ベース領域１２０の内部には、
Ｎ型不純物がドープされたエミッタ領域１２５が設けら
れている。
【０００５】絶縁層１３０で被覆されたチップ１００の
前面においては、金属トラックがチップ１００の表面域
と接触している。特に、金属トラック１３５はベース領
域１２０に接触し、金属トラック１４０はエミッタ領域
１２５に接触することによって、それぞれ、ＮＰＮ型垂
直パワートランジスタのベース電極（または端子）（Ｂ
ｖ）およびエミッタ電極（または端子）（Ｅｖ）を形成
している。チップ１００の底部には、上記パワートラン
ジスタのコレクタ電極（Ｃｖ）を構成する金属層１４５
が設けられている。
前面においては、金属トラックがチップ１００の表面域
と接触している。特に、金属トラック１３５はベース領
域１２０に接触し、金属トラック１４０はエミッタ領域
１２５に接触することによって、それぞれ、ＮＰＮ型垂
直パワートランジスタのベース電極（または端子）（Ｂ
ｖ）およびエミッタ電極（または端子）（Ｅｖ）を形成
している。チップ１００の底部には、上記パワートラン
ジスタのコレクタ電極（Ｃｖ）を構成する金属層１４５
が設けられている。
【０００６】このような構造は、通常、「低ドライバ」
型に適用するために用いられ、ＮＰＮ型パワートランジ
スタのエミッタ電極（Ｅｖ）が、電源の−端子が接続さ
れた基準端子（アース）に接続される一方、コレクタ電
極（Ｃｖ）は負荷の第１の端子に接続され、負荷の第２
の端子は電源（Ｖｃｃ）の＋端子に接続される。
型に適用するために用いられ、ＮＰＮ型パワートランジ
スタのエミッタ電極（Ｅｖ）が、電源の−端子が接続さ
れた基準端子（アース）に接続される一方、コレクタ電
極（Ｃｖ）は負荷の第１の端子に接続され、負荷の第２
の端子は電源（Ｖｃｃ）の＋端子に接続される。
【０００７】
【発明が解決しようとする課題】上記公知の構造は、Ｐ
ＮＰ型パワートランジスタをつくる必要がある場合に問
題がある。ＰＮＰ型パワートランジスタは、通常、「高
ドライバ」型に適用するために用いられる。負荷はアー
ス端子につなげられ、特に、ＰＮＰ型パワートランジス
タのエミッタ端子が電源の＋端子に接続され、コレクタ
端子がアース端子に接続された他方の端子を有する負荷
を駆動する。
ＮＰ型パワートランジスタをつくる必要がある場合に問
題がある。ＰＮＰ型パワートランジスタは、通常、「高
ドライバ」型に適用するために用いられる。負荷はアー
ス端子につなげられ、特に、ＰＮＰ型パワートランジス
タのエミッタ端子が電源の＋端子に接続され、コレクタ
端子がアース端子に接続された他方の端子を有する負荷
を駆動する。
【０００８】このような構成で用いられる公知の集積回
路の適用範囲は、パワーデバイスに印加可能な最大電圧
が一般に１００Ｖを下回る場合に限られる。
路の適用範囲は、パワーデバイスに印加可能な最大電圧
が一般に１００Ｖを下回る場合に限られる。
【０００９】特に、上記パワー半導体構造の通常の製造
工程を経てつくられた水平型ＰＮＰ型パワートランジス
タでは、ゲインが制限され、そのゲインは多岐にわたる
適用には不十分である。
工程を経てつくられた水平型ＰＮＰ型パワートランジス
タでは、ゲインが制限され、そのゲインは多岐にわたる
適用には不十分である。
【００１０】さらに、このようなＰＮＰ型水平パワート
ランジスタは、少なくとも１つのドライバトランジスタ
を備える専用の制御回路を必要とする。このドライバト
ランジスタのコレクタは、表面金属との接触を介して集
積回路基板、すなわちＰＮＰ型水平パワートランジスタ
のベース領域に接続される。このような専用制御回路は
適当な絶縁ウェルの中に形成されるので、その結果チッ
プの面積を無駄に使ってしまう。
ランジスタは、少なくとも１つのドライバトランジスタ
を備える専用の制御回路を必要とする。このドライバト
ランジスタのコレクタは、表面金属との接触を介して集
積回路基板、すなわちＰＮＰ型水平パワートランジスタ
のベース領域に接続される。このような専用制御回路は
適当な絶縁ウェルの中に形成されるので、その結果チッ
プの面積を無駄に使ってしまう。
【００１１】結局、制御域のトランジスタを用いてＰＮ
Ｐ型水平パワートランジスタを駆動させようとすると、
信号トランジスタの中程度の電圧値のために、印加する
ことのできる供給電圧値が制限されてしまう。
Ｐ型水平パワートランジスタを駆動させようとすると、
信号トランジスタの中程度の電圧値のために、印加する
ことのできる供給電圧値が制限されてしまう。
【００１２】
【課題を解決するための手段】このような公知技術の問
題点は本願発明によって回避される。実際、本発明によ
れば、相対する第１面及び第２面を有するＮ型半導体材
料のチップからなるパワー半導体構造であって、前記Ｎ
型材料の中に電荷収集領域を有する垂直パワートランジ
スタと、前記第１面において前記Ｎ型材料と接触する導
電手段から成る電荷収集電極とを備えたパワー半導体構
造を得ることができる。前記パワー半導体構造は、前記
第２面から前記Ｎ型材料内部に延在する第１および第２
のＰ型領域からそれぞれ構成されるエミッタ領域および
コレクタ領域と、前記電荷収集領域と実質的に共通の、
前記Ｎ型材料中に設けられたベース領域とを有するＰＮ
Ｐ型バイポーラ水平パワートランジスタを含むことを特
徴とする。
題点は本願発明によって回避される。実際、本発明によ
れば、相対する第１面及び第２面を有するＮ型半導体材
料のチップからなるパワー半導体構造であって、前記Ｎ
型材料の中に電荷収集領域を有する垂直パワートランジ
スタと、前記第１面において前記Ｎ型材料と接触する導
電手段から成る電荷収集電極とを備えたパワー半導体構
造を得ることができる。前記パワー半導体構造は、前記
第２面から前記Ｎ型材料内部に延在する第１および第２
のＰ型領域からそれぞれ構成されるエミッタ領域および
コレクタ領域と、前記電荷収集領域と実質的に共通の、
前記Ｎ型材料中に設けられたベース領域とを有するＰＮ
Ｐ型バイポーラ水平パワートランジスタを含むことを特
徴とする。
【００１３】このような構造によって、通常、２００Ｖ
を上回る高い破壊電圧のＰＮＰ型水平パワートランジス
タを製造することができる。さらに実験によれば、この
ようなＰＮＰ型水平トランジスタは、飽和状態において
低いシリーズ抵抗を有して低い飽和電圧を有しながら
も、高電圧に耐えうることもできる。
を上回る高い破壊電圧のＰＮＰ型水平パワートランジス
タを製造することができる。さらに実験によれば、この
ようなＰＮＰ型水平トランジスタは、飽和状態において
低いシリーズ抵抗を有して低い飽和電圧を有しながら
も、高電圧に耐えうることもできる。
【００１４】ＰＮＰ型水平パワートランジスタはパワー
トランジスタによって駆動されるので、デバイスのゲイ
ンの総計は、２つのパワートランジスタのゲインの積に
よって求められる。このような解決手段によって、さら
に高い値の供給電圧を用いることができる。
トランジスタによって駆動されるので、デバイスのゲイ
ンの総計は、２つのパワートランジスタのゲインの積に
よって求められる。このような解決手段によって、さら
に高い値の供給電圧を用いることができる。
【００１５】なお、ＰＮＰ型水平パワートランジスタ
は、垂直パワートランジスタの電荷収集領域（コレクタ
またはドレイン）と共通のベース領域を有する。これに
よってパワー構造全体をチップ上にコンパクトに集積す
ることができ、チップに占める面積は比較的小さい。
は、垂直パワートランジスタの電荷収集領域（コレクタ
またはドレイン）と共通のベース領域を有する。これに
よってパワー構造全体をチップ上にコンパクトに集積す
ることができ、チップに占める面積は比較的小さい。
【００１６】
【発明の実施の形態】本発明の種々の実施の形態を図面
を参照しながら実施例を挙げて説明する。
を参照しながら実施例を挙げて説明する。
【００１７】図を参照すると、特に図１（図７について
は説明済）を参照すると、本発明のパワー半導体構造の
第１の実施例の概略図が示されている。説明を簡略化す
るため、以下、基板上およびＮ型不純物がドープされた
エピタキシアル層上に作成されたデバイス、すなわちそ
の結果生じるＰＮＰ型水平トランジスタをいつも参照す
ることにする。Ｎ型領域をそれに相当するＰ型領域に置
き換えたり、逆にＰ型領域をＮ型領域に置き換えたり、
二通りの考えが可能である。
は説明済）を参照すると、本発明のパワー半導体構造の
第１の実施例の概略図が示されている。説明を簡略化す
るため、以下、基板上およびＮ型不純物がドープされた
エピタキシアル層上に作成されたデバイス、すなわちそ
の結果生じるＰＮＰ型水平トランジスタをいつも参照す
ることにする。Ｎ型領域をそれに相当するＰ型領域に置
き換えたり、逆にＰ型領域をＮ型領域に置き換えたり、
二通りの考えが可能である。
【００１８】図１に示すように、半導体材料のチップ２
００は、上記と同様に、Ｎ- 型エピタキシアル層１１０
が形成されているＮ+ 型基板１０５を備える。エピタキ
シアル層１１０には、Ｎ型ウェル（明示せず）の範囲を
限定するＰ型絶縁領域１１５が設けられ、その内部に制
御回路が形成されている（図示せず）。エピタキシアル
層１１０には、ＮＰＮ型垂直パワートランジスタのベー
ス領域を構成するＰ型領域１２０が設けられ、ベース領
域１２０の内部には同じトランジスタのＮ型エミッタ領
域１２５がある。
００は、上記と同様に、Ｎ- 型エピタキシアル層１１０
が形成されているＮ+ 型基板１０５を備える。エピタキ
シアル層１１０には、Ｎ型ウェル（明示せず）の範囲を
限定するＰ型絶縁領域１１５が設けられ、その内部に制
御回路が形成されている（図示せず）。エピタキシアル
層１１０には、ＮＰＮ型垂直パワートランジスタのベー
ス領域を構成するＰ型領域１２０が設けられ、ベース領
域１２０の内部には同じトランジスタのＮ型エミッタ領
域１２５がある。
【００１９】チップ２００の前面は絶縁層１３０で被覆
され、金属トラック１３５がベース領域１２０に接触
し、金属トラック１４０がエミッタ領域１２５に接触す
ることによって、それぞれ、ＮＰＮ型垂直パワートラン
ジスタのベース電極（Ｂｖ）およびエミッタ電極（Ｅ
ｖ）を形成している。チップ２００の底部には、ＮＰＮ
型垂直パワートランジスタのコレクタ電極（Ｃｖ）を構
成する金属層１４５が設けられている。典型的には、上
記のＮＰＮ型垂直パワートランジスタは、平面図で見る
といわゆる交互かん合構造を有している。すなわち、金
属ベース接触１３５によって定義される領域の内部で、
延長部またはフィンガが櫛状に広がるエミッタ領域によ
って形成されている。
され、金属トラック１３５がベース領域１２０に接触
し、金属トラック１４０がエミッタ領域１２５に接触す
ることによって、それぞれ、ＮＰＮ型垂直パワートラン
ジスタのベース電極（Ｂｖ）およびエミッタ電極（Ｅ
ｖ）を形成している。チップ２００の底部には、ＮＰＮ
型垂直パワートランジスタのコレクタ電極（Ｃｖ）を構
成する金属層１４５が設けられている。典型的には、上
記のＮＰＮ型垂直パワートランジスタは、平面図で見る
といわゆる交互かん合構造を有している。すなわち、金
属ベース接触１３５によって定義される領域の内部で、
延長部またはフィンガが櫛状に広がるエミッタ領域によ
って形成されている。
【００２０】エピタキシアル層１１０の内部にはさら
に、Ｐ型不純物がドープされた２つの領域２１０および
２２０が設けられ、領域２１０および２２０はそれぞ
れ、ＰＮＰ型水平パワートランジスタのエミッタ領域お
よびコレクタ領域を構成する。ＰＮＰ型水平パワートラ
ンジスタのベース領域は、エピタキシアル層１１０に含
まれることによって、ＮＰＮ型垂直パワートランジスタ
のコレクタ領域と共通となっている。
に、Ｐ型不純物がドープされた２つの領域２１０および
２２０が設けられ、領域２１０および２２０はそれぞ
れ、ＰＮＰ型水平パワートランジスタのエミッタ領域お
よびコレクタ領域を構成する。ＰＮＰ型水平パワートラ
ンジスタのベース領域は、エピタキシアル層１１０に含
まれることによって、ＮＰＮ型垂直パワートランジスタ
のコレクタ領域と共通となっている。
【００２１】チップ２００の前面にはさらに、チップの
表面域と接触する２つの金属トラックが設けられてい
る。特に、金属トラック２３０はＰＮＰ型水平トランジ
スタのエミッタ領域２１０と接触し、トラック２４０は
ＰＮＰ型水平トランジスタのコレクタ領域２２０と接触
することによって、それぞれ、ＰＮＰ型水平パワートラ
ンジスタのエミッタ電極（Ｅ１）およびコレクタ電極
（Ｃ１）を形成している。このＰＮＰ型水平パワートラ
ンジスタも、平面図で見て、交互かん合構造を有するの
が好ましい。特に、エミッタ領域およびコレクタ領域の
両方において、ベース領域によって互いに離れている相
補的な延長部が櫛状に広がっているのが望ましい。
表面域と接触する２つの金属トラックが設けられてい
る。特に、金属トラック２３０はＰＮＰ型水平トランジ
スタのエミッタ領域２１０と接触し、トラック２４０は
ＰＮＰ型水平トランジスタのコレクタ領域２２０と接触
することによって、それぞれ、ＰＮＰ型水平パワートラ
ンジスタのエミッタ電極（Ｅ１）およびコレクタ電極
（Ｃ１）を形成している。このＰＮＰ型水平パワートラ
ンジスタも、平面図で見て、交互かん合構造を有するの
が好ましい。特に、エミッタ領域およびコレクタ領域の
両方において、ベース領域によって互いに離れている相
補的な延長部が櫛状に広がっているのが望ましい。
【００２２】図１の構造の等価回路（電力領域だけに限
る）を図２に示す。図示の回路は、Ｎ型領域１２５（エ
ミッタ）、Ｐ型領域１２０（ベース）およびＮ型エピタ
キシアル層１１０（コレクタ）からなるＮＰＮ型垂直パ
ワートランジスタＴｖと、Ｐ型領域２１０（エミッ
タ）、Ｎ型エピタキシアル層１１０（ベース）およびＰ
型領域２２０（コレクタ）からなるＰＮＰ型水平パワー
トランジスタＴｌとを備えている。図示したように、垂
直トランジスタＴｖのコレクタは、水平トランジスタＴ
ｌ（エピタキシアル層１１０と共通）のベースに接続さ
れている。
る）を図２に示す。図示の回路は、Ｎ型領域１２５（エ
ミッタ）、Ｐ型領域１２０（ベース）およびＮ型エピタ
キシアル層１１０（コレクタ）からなるＮＰＮ型垂直パ
ワートランジスタＴｖと、Ｐ型領域２１０（エミッ
タ）、Ｎ型エピタキシアル層１１０（ベース）およびＰ
型領域２２０（コレクタ）からなるＰＮＰ型水平パワー
トランジスタＴｌとを備えている。図示したように、垂
直トランジスタＴｖのコレクタは、水平トランジスタＴ
ｌ（エピタキシアル層１１０と共通）のベースに接続さ
れている。
【００２３】図３に本発明の別の実施例を示す（図１に
示した構造と共通する構成要素には同一の番号または符
号を付した）。図３に示されるパワー半導体構造３００
にはＮ型不純物がドープされ、Ｐ型領域２１０内部に形
成された領域３１０からなるレジスタが設けられてい
る。領域３１０は、表面金属トラック３２０によって
（Ｎ型領域３５０を介して）エピタキシアル層１１０に
接続されている。そのため、領域３１０によって形成さ
れているレジスタは、水平トランジスタＴｌ（領域２１
０）のエミッタと水平トランジスタＴｌ（エピタキシア
ル層１１０）のベースとの間に接続されている。このい
わゆるプルアップレジスタは、ＰＮＰ型水平パワートラ
ンジスタがオフのときに役立つ。実際に、導電時にベー
ス域の蓄積電荷の再結合が増加することによってデバイ
スの回復時間を減少させ、デバイスのスイッチオフ時の
速度を上げる。なお、このレジスタを作成するために用
いられるＮ型領域は、集積回路の漂遊成分のいずれも活
性化させない。実際に、Ｎ型領域３１０、Ｐ型領域２１
０およびエピタキシアル層１１０によって形成されたＮ
ＰＮ型漂遊トランジスタは、表面金属トラック３２０を
介して互いに短絡されたエミッタおよびコレクタを有す
る。
示した構造と共通する構成要素には同一の番号または符
号を付した）。図３に示されるパワー半導体構造３００
にはＮ型不純物がドープされ、Ｐ型領域２１０内部に形
成された領域３１０からなるレジスタが設けられてい
る。領域３１０は、表面金属トラック３２０によって
（Ｎ型領域３５０を介して）エピタキシアル層１１０に
接続されている。そのため、領域３１０によって形成さ
れているレジスタは、水平トランジスタＴｌ（領域２１
０）のエミッタと水平トランジスタＴｌ（エピタキシア
ル層１１０）のベースとの間に接続されている。このい
わゆるプルアップレジスタは、ＰＮＰ型水平パワートラ
ンジスタがオフのときに役立つ。実際に、導電時にベー
ス域の蓄積電荷の再結合が増加することによってデバイ
スの回復時間を減少させ、デバイスのスイッチオフ時の
速度を上げる。なお、このレジスタを作成するために用
いられるＮ型領域は、集積回路の漂遊成分のいずれも活
性化させない。実際に、Ｎ型領域３１０、Ｐ型領域２１
０およびエピタキシアル層１１０によって形成されたＮ
ＰＮ型漂遊トランジスタは、表面金属トラック３２０を
介して互いに短絡されたエミッタおよびコレクタを有す
る。
【００２４】図示されている回路は、水平トランジスタ
Ｔｌのエミッタ領域２１０に隣接した水平トランジスタ
Ｔｌ（すなわち、エピタキシアル層１１０）のベース領
域の中に形成されたＮ型領域３３０を備える。さらに、
領域３３０は、水平トランジスタＴｌのＮ型不純物（Ｎ
- エピタキシアル層）でベース領域を高ドープする。ベ
ース領域のドーピングレベルが高いと、ベース領域内の
空乏域の範囲が小さくなる。それによって、水平パワー
トランジスタのエミッタの突抜け現象を防ぐことができ
る。特に、突抜け現象は、高ドープされた領域３３０の
表面で避ければ、ベース領域の深いところで起こる。た
だし、水平トランジスタＴｌのベース領域のドーピング
を増加させることによって、そのゲインが減少する。し
かしながら、本発明の構造によれば、本構造のすべての
ゲインがＮＰＮ型垂直トランジスタおよびＰＮＰ型水平
トランジスタのゲインの積によって求められる限り、こ
のような限定は重要ではない。
Ｔｌのエミッタ領域２１０に隣接した水平トランジスタ
Ｔｌ（すなわち、エピタキシアル層１１０）のベース領
域の中に形成されたＮ型領域３３０を備える。さらに、
領域３３０は、水平トランジスタＴｌのＮ型不純物（Ｎ
- エピタキシアル層）でベース領域を高ドープする。ベ
ース領域のドーピングレベルが高いと、ベース領域内の
空乏域の範囲が小さくなる。それによって、水平パワー
トランジスタのエミッタの突抜け現象を防ぐことができ
る。特に、突抜け現象は、高ドープされた領域３３０の
表面で避ければ、ベース領域の深いところで起こる。た
だし、水平トランジスタＴｌのベース領域のドーピング
を増加させることによって、そのゲインが減少する。し
かしながら、本発明の構造によれば、本構造のすべての
ゲインがＮＰＮ型垂直トランジスタおよびＰＮＰ型水平
トランジスタのゲインの積によって求められる限り、こ
のような限定は重要ではない。
【００２５】しかしながら、水平トランジスタの定格電
圧は、リーチスルー現象による早すぎる破壊によって限
定されるかもしれない。いったんベースとコレクタとの
間の空乏領域が最大の大きさになると、このベースとコ
レクタの接合で発生した電界は、印加電圧の増加ととも
に、急激に増加する。電界強度が高くなりすぎると、ベ
ースとコレクタの接合の破壊が生じる。リーチスルー現
象は、ベースとコレクタのドーピングレベルおよびベー
ス領域の幅に影響される。デバイスを適当な寸法にする
ことによって、リーチスルーに起因する早すぎる破壊現
象を防ぎ、突抜け現象の破壊値は増加し、２００Ｖを上
回る破壊値を得られる。
圧は、リーチスルー現象による早すぎる破壊によって限
定されるかもしれない。いったんベースとコレクタとの
間の空乏領域が最大の大きさになると、このベースとコ
レクタの接合で発生した電界は、印加電圧の増加ととも
に、急激に増加する。電界強度が高くなりすぎると、ベ
ースとコレクタの接合の破壊が生じる。リーチスルー現
象は、ベースとコレクタのドーピングレベルおよびベー
ス領域の幅に影響される。デバイスを適当な寸法にする
ことによって、リーチスルーに起因する早すぎる破壊現
象を防ぎ、突抜け現象の破壊値は増加し、２００Ｖを上
回る破壊値を得られる。
【００２６】したがって、図示されている回路は、エピ
タキシアル層１１０に形成されているとともに水平トラ
ンジスタＴｌのコレクタ領域２２０を囲んでいるＰ型不
純物（Ｐ- ）の低濃度の領域３４０を備える。この領域
３４０は、高抵抗の水平トランジスタＴｌのコレクタ域
を定義し、その定格電圧を増加させる。
タキシアル層１１０に形成されているとともに水平トラ
ンジスタＴｌのコレクタ領域２２０を囲んでいるＰ型不
純物（Ｐ- ）の低濃度の領域３４０を備える。この領域
３４０は、高抵抗の水平トランジスタＴｌのコレクタ域
を定義し、その定格電圧を増加させる。
【００２７】ただし、ＮＰＮ型パワートランジスタとＰ
ＮＰ型パワートランジスタとの間に漂遊成分が形成され
る。特にこの漂遊成分は、Ｐ型領域１２０（コレク
タ）、Ｎ型エピタキシアル層１１０（ベース）およびＰ
型領域２１０（エミッタ）によって形成されるＰＮＰ型
水平トランジスタである。この成分は、トランジスタＴ
ｌに接続された負荷からの電流を分流し、その電流をト
ランジスタＴｖのベースに伝送する。この漂遊トランジ
スタの影響は種々の技術によって低減または削除でき
る。
ＮＰ型パワートランジスタとの間に漂遊成分が形成され
る。特にこの漂遊成分は、Ｐ型領域１２０（コレク
タ）、Ｎ型エピタキシアル層１１０（ベース）およびＰ
型領域２１０（エミッタ）によって形成されるＰＮＰ型
水平トランジスタである。この成分は、トランジスタＴ
ｌに接続された負荷からの電流を分流し、その電流をト
ランジスタＴｖのベースに伝送する。この漂遊トランジ
スタの影響は種々の技術によって低減または削除でき
る。
【００２８】第１の解決法では、領域３５０に高濃度の
Ｎ型ドーピングを導入することによって、漂遊トランジ
スタのベース、すなわち、２つの領域１２０と２１０と
の間にあるエピタキシアル層のドーピングを増加させ
る。このように、ＰＮＰ型水平漂遊トランジスタのゲイ
ンは、電流がトランジスタＴｌの負荷から分流したま
ま、低減される。
Ｎ型ドーピングを導入することによって、漂遊トランジ
スタのベース、すなわち、２つの領域１２０と２１０と
の間にあるエピタキシアル層のドーピングを増加させ
る。このように、ＰＮＰ型水平漂遊トランジスタのゲイ
ンは、電流がトランジスタＴｌの負荷から分流したま
ま、低減される。
【００２９】第２の解決法では、Ｎ型領域３５０と接触
するＰ型領域３６０をさらにエピタキシアル層１１０に
挿入する。この領域３６０によって、２つの領域１２０
と２１０との間にある漂遊成分を２つのＰＮＰ型水平漂
遊トランジスタに分離することができる。ＰＮＰ型水平
漂遊トランジスタのうち、第１のトランジスタはＰ型領
域１２０（コレクタ）、Ｎ型エピタキシアル層１１０
（ベース）およびＰ型領域３６０（エミッタ）によって
形成され、第２のトランジスタはＰ型領域３６０（コレ
クタ）、エピタキシアル層１１０（ベース）およびＰ型
領域２１０（エミッタ）によって形成される。金属トラ
ック３２０は（エピタキシアル層と金属接触（一般に、
Ｐ型不純物を含有するアルミニウム）との間のＰ−Ｎ接
合の形成を避けるために用いられる）Ｎ型領域３５０を
横切って、Ｐ型領域３６０とエピタキシアル層１１０と
を接続させる。そのため、第１の漂遊トランジスタ（Ｐ
型領域３６０）は、金属トラック３２０を介して、それ
自身のベース（エピタキシアル層１１０）にわたって短
絡されることによって、永久的にオフの状態である。し
たがって、トランジスタＴｌに接続されている負荷から
分流された電流は完全に消える。通常、２つの領域３５
０および３６０は、平面図で見て、ＮＰＮ型垂直パワー
トランジスタをＰＮＰ型水平パワートランジスタから離
すように帯状になっている。
するＰ型領域３６０をさらにエピタキシアル層１１０に
挿入する。この領域３６０によって、２つの領域１２０
と２１０との間にある漂遊成分を２つのＰＮＰ型水平漂
遊トランジスタに分離することができる。ＰＮＰ型水平
漂遊トランジスタのうち、第１のトランジスタはＰ型領
域１２０（コレクタ）、Ｎ型エピタキシアル層１１０
（ベース）およびＰ型領域３６０（エミッタ）によって
形成され、第２のトランジスタはＰ型領域３６０（コレ
クタ）、エピタキシアル層１１０（ベース）およびＰ型
領域２１０（エミッタ）によって形成される。金属トラ
ック３２０は（エピタキシアル層と金属接触（一般に、
Ｐ型不純物を含有するアルミニウム）との間のＰ−Ｎ接
合の形成を避けるために用いられる）Ｎ型領域３５０を
横切って、Ｐ型領域３６０とエピタキシアル層１１０と
を接続させる。そのため、第１の漂遊トランジスタ（Ｐ
型領域３６０）は、金属トラック３２０を介して、それ
自身のベース（エピタキシアル層１１０）にわたって短
絡されることによって、永久的にオフの状態である。し
たがって、トランジスタＴｌに接続されている負荷から
分流された電流は完全に消える。通常、２つの領域３５
０および３６０は、平面図で見て、ＮＰＮ型垂直パワー
トランジスタをＰＮＰ型水平パワートランジスタから離
すように帯状になっている。
【００３０】本発明に係るパワー半導体構造の別の実施
例を図４に示す。上記と同様に、図４は、Ｎ+ 型の基板
１０５とＮ- 型のエピタキシアル層１１０とからなる半
導体材料のチップ４００を示し、その中に制御回路（図
示せず）を含むＮ型ウェルのためのＰ型絶縁領域１１５
が設けられている。
例を図４に示す。上記と同様に、図４は、Ｎ+ 型の基板
１０５とＮ- 型のエピタキシアル層１１０とからなる半
導体材料のチップ４００を示し、その中に制御回路（図
示せず）を含むＮ型ウェルのためのＰ型絶縁領域１１５
が設けられている。
【００３１】図４に示されるパワー半導体構造は、垂直
方向に導電する電界効果パワートランジスタ（ＭＯＳ）
を備える。特に、エピタキシアル層１１０には、電界効
果トランジスタの「本体」領域を構成するＰ型領域４１
０が設けられている。通常、図示されているように、こ
の「本体」領域は、低濃度の不純物（Ｐ- ）を有する第
１の領域と、高濃度の不純物（Ｐ+ ）を有する第２の領
域（「高濃度本体」）とからなる。Ｐ型領域４１０内部
には、電界効果トランジスタのソース領域を構成するＮ
型不純物（Ｎ+ ）の割合の高い領域が形成されている。
方向に導電する電界効果パワートランジスタ（ＭＯＳ）
を備える。特に、エピタキシアル層１１０には、電界効
果トランジスタの「本体」領域を構成するＰ型領域４１
０が設けられている。通常、図示されているように、こ
の「本体」領域は、低濃度の不純物（Ｐ- ）を有する第
１の領域と、高濃度の不純物（Ｐ+ ）を有する第２の領
域（「高濃度本体」）とからなる。Ｐ型領域４１０内部
には、電界効果トランジスタのソース領域を構成するＮ
型不純物（Ｎ+ ）の割合の高い領域が形成されている。
【００３２】チップ４００の前面は絶縁層１３０で被覆
され、表面で本体領域４１０と接触するソース領域４２
０を配置するとともに垂直電界効果トランジスタのソー
ス電極（Ｓｖ）を形成する金属トラック４３０が設けら
れている。同じ前面に、垂直ＭＯＳトランジスタのチャ
ネルが形成されている本体領域４１０と隣接して、多結
晶シリコン層４４０が形成されている。この多結晶シリ
コン層４４０は、誘電材料からなる薄い層によってチッ
プの表面から絶縁されているとともに、電界効果トラン
ジスタのゲート電極（Ｇｖ）を構成する。チップ１００
の底部には、前記垂直電力ＭＯＳトランジスタのドレイ
ン電極（Ｄｖ）を構成する金属層１４５が設けられてい
る。
され、表面で本体領域４１０と接触するソース領域４２
０を配置するとともに垂直電界効果トランジスタのソー
ス電極（Ｓｖ）を形成する金属トラック４３０が設けら
れている。同じ前面に、垂直ＭＯＳトランジスタのチャ
ネルが形成されている本体領域４１０と隣接して、多結
晶シリコン層４４０が形成されている。この多結晶シリ
コン層４４０は、誘電材料からなる薄い層によってチッ
プの表面から絶縁されているとともに、電界効果トラン
ジスタのゲート電極（Ｇｖ）を構成する。チップ１００
の底部には、前記垂直電力ＭＯＳトランジスタのドレイ
ン電極（Ｄｖ）を構成する金属層１４５が設けられてい
る。
【００３３】上記の場合と同様に、エピタキシアル層１
１０には、２つのＰ型領域２１０および２２０が設けら
れ、それぞれ、ＰＮＰ型水平パワートランジスタのエミ
ッタ領域およびコレクタ領域を構成している。その前面
には、２つの金属トラック２３０および２４０が設けら
れ、それぞれＰＮＰ型水平パワートランジスタのエミッ
タ電極（Ｅｌ）およびコレクタ電極（Ｃｌ）を形成して
いる。
１０には、２つのＰ型領域２１０および２２０が設けら
れ、それぞれ、ＰＮＰ型水平パワートランジスタのエミ
ッタ領域およびコレクタ領域を構成している。その前面
には、２つの金属トラック２３０および２４０が設けら
れ、それぞれＰＮＰ型水平パワートランジスタのエミッ
タ電極（Ｅｌ）およびコレクタ電極（Ｃｌ）を形成して
いる。
【００３４】当業者には、図３を参照して説明された方
法と同じ解決法が上記の構造に同様に適用できることが
明らかである。
法と同じ解決法が上記の構造に同様に適用できることが
明らかである。
【００３５】図４の構造の等価回路（電力領域だけに限
る）を図５に示す。図示の回路は、Ｎ型領域４２０（ソ
ース）とＮ型エピタキシアル層１１０（ドレイン）とか
らなる垂直電界効果トランジスタＭｖを備える。本体領
域４１０には、ゲート電極（Ｇｖ）に容量性を有して結
合されている電界効果トランジスタのチャネルが形成さ
れている。したがって、図示の回路は、Ｐ型領域２１０
（エミッタ）と、Ｎ型エピタキシアル層１１０（ベー
ス）と、Ｐ型領域２２０（コレクタ）とからなるＰＮＰ
型水平パワートランジスタＴｌを備える。図示のとお
り、電界効果トランジスタＭｖのドレインは、水平トラ
ンジスタＴｌ（エピタキシアル層１１０と共通）のベー
スに接続されている。
る）を図５に示す。図示の回路は、Ｎ型領域４２０（ソ
ース）とＮ型エピタキシアル層１１０（ドレイン）とか
らなる垂直電界効果トランジスタＭｖを備える。本体領
域４１０には、ゲート電極（Ｇｖ）に容量性を有して結
合されている電界効果トランジスタのチャネルが形成さ
れている。したがって、図示の回路は、Ｐ型領域２１０
（エミッタ）と、Ｎ型エピタキシアル層１１０（ベー
ス）と、Ｐ型領域２２０（コレクタ）とからなるＰＮＰ
型水平パワートランジスタＴｌを備える。図示のとお
り、電界効果トランジスタＭｖのドレインは、水平トラ
ンジスタＴｌ（エピタキシアル層１１０と共通）のベー
スに接続されている。
【００３６】図６に、ＶＩＰｏｗｅｒ工程を用いて形成
した本発明の好適な実施例を示す（”ＶＩＰｏｗｅｒ”
は、SGS-THOMSON MICROELECTRONICS S.r.l. の商標であ
る）。
した本発明の好適な実施例を示す（”ＶＩＰｏｗｅｒ”
は、SGS-THOMSON MICROELECTRONICS S.r.l. の商標であ
る）。
【００３７】ＶＩＰｏｗｅｒ工程において、半導体材料
のチップは、同一型の不純物がドープされたエピタキシ
アル層が形成されている第１の導電型の半導体基板から
構成される。パワートランジスタ（バイポーラトランジ
スタまたは電界効果トランジスタ）は、すべて垂直方向
に導電する構造からなり、種々のＰ−Ｎ接合はエピタキ
シアル層に埋めこまれている。コレクタ電極またはドレ
イン電極は、チップの後部、すなわち、基板のエピタキ
シアル層と相対する面に形成されている。他方、制御回
路は、エピタキシアル層に形成された第２の導電型領域
によって絶縁された１つ以上のウェルの内部に形成され
ている。なお、異なるパワーデバイスは半導体材料の同
一チップで形成できる。このような場合、パワートラン
ジスタのコレクタまたはドレインは、チップの後部にあ
る金属層から構成されるので、このようなパワーデバイ
スは、共通のコレクタ領域またはドレイン領域を有す
る。このような構成の工程については、 SGS-THOMSON
MICROELECTRONICS S.r.l.による欧州特許出願ＥＰ−３
２２０４０に記載されている。
のチップは、同一型の不純物がドープされたエピタキシ
アル層が形成されている第１の導電型の半導体基板から
構成される。パワートランジスタ（バイポーラトランジ
スタまたは電界効果トランジスタ）は、すべて垂直方向
に導電する構造からなり、種々のＰ−Ｎ接合はエピタキ
シアル層に埋めこまれている。コレクタ電極またはドレ
イン電極は、チップの後部、すなわち、基板のエピタキ
シアル層と相対する面に形成されている。他方、制御回
路は、エピタキシアル層に形成された第２の導電型領域
によって絶縁された１つ以上のウェルの内部に形成され
ている。なお、異なるパワーデバイスは半導体材料の同
一チップで形成できる。このような場合、パワートラン
ジスタのコレクタまたはドレインは、チップの後部にあ
る金属層から構成されるので、このようなパワーデバイ
スは、共通のコレクタ領域またはドレイン領域を有す
る。このような構成の工程については、 SGS-THOMSON
MICROELECTRONICS S.r.l.による欧州特許出願ＥＰ−３
２２０４０に記載されている。
【００３８】図示されている構造を参照すると、Ｎ型不
純物（Ｎ+ ）が強くドープされた単一結晶シリコンの基
板５０５上に、エピタキシアル成長法によって、同じ導
電型Ｎであるが低濃度不純物（Ｎ- ）を有する第１のエ
ピタキシアル層５１０が形成されている。
純物（Ｎ+ ）が強くドープされた単一結晶シリコンの基
板５０５上に、エピタキシアル成長法によって、同じ導
電型Ｎであるが低濃度不純物（Ｎ- ）を有する第１のエ
ピタキシアル層５１０が形成されている。
【００３９】中間値（Ｐ）濃度の不純物を有するＰ型領
域は、エピタキシアル層５１０の表面に注入および拡散
することによって形成されている。Ｎ型ドーピングされ
た領域は、次の注入および拡散の段階でＰ型領域上に形
成される。第１のエピタキシアル層５１０より濃度の高
い不純物を有するＮ型の第２のエピタキシアル層５１５
は、エピタキシアル成長法によって第１のエピタキシア
ル層５１０上に形成される。
域は、エピタキシアル層５１０の表面に注入および拡散
することによって形成されている。Ｎ型ドーピングされ
た領域は、次の注入および拡散の段階でＰ型領域上に形
成される。第１のエピタキシアル層５１０より濃度の高
い不純物を有するＮ型の第２のエピタキシアル層５１５
は、エピタキシアル成長法によって第１のエピタキシア
ル層５１０上に形成される。
【００４０】この段階は高温で行われ、上記Ｐ型および
Ｎ型が注入された領域は、埋め込み領域を発生させる２
つのエピタキシアル層内に拡散することによって、さら
に拡張される。特にＰ型領域５２０は、内部に信号成分
が集積されるＮ型ウェルのための埋め込み絶縁領域を形
成する。一方、Ｐ型領域５２１はＮＰＮ型垂直パワート
ランジスタの埋め込みベース領域を構成する。Ｎ型領域
５２５および５２６は制御回路の種々の成分の構成を図
る。図示されている例において、Ｎ型領域５２５は、Ｎ
ＰＮ型垂直制御トランジスタの埋め込みコレクタ領域を
形成し、Ｎ型領域５２６は、ＰＮＰ型水平制御トランジ
スタの埋め込みベース領域を形成する。これに対して、
Ｎ型領域５２７は、ＮＰＮ型垂直パワートランジスタの
埋め込みエミッタ領域を形成する。
Ｎ型が注入された領域は、埋め込み領域を発生させる２
つのエピタキシアル層内に拡散することによって、さら
に拡張される。特にＰ型領域５２０は、内部に信号成分
が集積されるＮ型ウェルのための埋め込み絶縁領域を形
成する。一方、Ｐ型領域５２１はＮＰＮ型垂直パワート
ランジスタの埋め込みベース領域を構成する。Ｎ型領域
５２５および５２６は制御回路の種々の成分の構成を図
る。図示されている例において、Ｎ型領域５２５は、Ｎ
ＰＮ型垂直制御トランジスタの埋め込みコレクタ領域を
形成し、Ｎ型領域５２６は、ＰＮＰ型水平制御トランジ
スタの埋め込みベース領域を形成する。これに対して、
Ｎ型領域５２７は、ＮＰＮ型垂直パワートランジスタの
埋め込みエミッタ領域を形成する。
【００４１】このとき、Ｎ型不純物を注入するとともに
拡散する段階は、Ｐ型領域５２０を覆う第２のエピタキ
シアル層５１５の領域で行われ、絶縁領域に対する制御
回路の成分の突抜けを防ぐために表面領域を高ドープす
る。
拡散する段階は、Ｐ型領域５２０を覆う第２のエピタキ
シアル層５１５の領域で行われ、絶縁領域に対する制御
回路の成分の突抜けを防ぐために表面領域を高ドープす
る。
【００４２】高濃度の不純物を有するとともに第２のエ
ピタキシアル層５１５全体にわたるＰ型領域は、マスキ
ングや拡散のような従来の技術を用いて、第２のエピタ
キシアル層５１５内に形成される。特に、Ｐ型領域５３
０は、Ｐ型領域５２０と結合し、制御回路を含むＮ型ウ
ェルの絶縁領域を完成させる。Ｐ型領域５３１は、埋め
込みベース領域５２１と結合し、ＮＰＮ型垂直パワート
ランジスタの深いベース接触領域を構成する。それに対
して、Ｐ型領域５３２は、ＮＰＮ型垂直パワートランジ
スタとＰＮＰ型水平パワートランジスタとの間に挟まれ
た要素の部分を形成し、漂遊成分の影響を軽減する。こ
の段階も低濃度のＰ型不純物５３３を領域に注入するた
めに用いられ、 Ｐ型不純物５３３は、水平パワートラ
ンジスタのために抵抗率の高いコレクタ域を決定するの
に役立つ。
ピタキシアル層５１５全体にわたるＰ型領域は、マスキ
ングや拡散のような従来の技術を用いて、第２のエピタ
キシアル層５１５内に形成される。特に、Ｐ型領域５３
０は、Ｐ型領域５２０と結合し、制御回路を含むＮ型ウ
ェルの絶縁領域を完成させる。Ｐ型領域５３１は、埋め
込みベース領域５２１と結合し、ＮＰＮ型垂直パワート
ランジスタの深いベース接触領域を構成する。それに対
して、Ｐ型領域５３２は、ＮＰＮ型垂直パワートランジ
スタとＰＮＰ型水平パワートランジスタとの間に挟まれ
た要素の部分を形成し、漂遊成分の影響を軽減する。こ
の段階も低濃度のＰ型不純物５３３を領域に注入するた
めに用いられ、 Ｐ型不純物５３３は、水平パワートラ
ンジスタのために抵抗率の高いコレクタ域を決定するの
に役立つ。
【００４３】第２のエピタキシアル層５１５に延在して
いる高濃度の不純物を有するＮ型領域は、同様の注入技
術（または、その代わりに蒸着法）および拡散技術を用
いて形成される。特にＮ型領域５４０は、対応する埋め
込みコレクタ領域５２５まで延長し、ＮＰＮ型垂直信号
トランジスタがベースと深く接触する。一方、Ｎ型領域
５４１は、対応する埋め込みコレクタ領域５２６まで延
長し、ＰＮＰ型平行信号トランジスタがコレクタと深く
接触する。Ｎ型領域５４２は、ＮＰＮ型垂直パワートラ
ンジスタの対応する埋め込みエミッタ領域５２７まで延
長する。Ｎ型領域５４３は、ＮＰＮ型垂直パワートラン
ジスタとＰＮＰ型水平パワートランジスタとの間に挟ま
れた要素を完成させる。それに対して、Ｎ型領域５４４
は、水平パワートランジスタのエミッタに対する突抜け
現象を防ぐために用いられる。
いる高濃度の不純物を有するＮ型領域は、同様の注入技
術（または、その代わりに蒸着法）および拡散技術を用
いて形成される。特にＮ型領域５４０は、対応する埋め
込みコレクタ領域５２５まで延長し、ＮＰＮ型垂直信号
トランジスタがベースと深く接触する。一方、Ｎ型領域
５４１は、対応する埋め込みコレクタ領域５２６まで延
長し、ＰＮＰ型平行信号トランジスタがコレクタと深く
接触する。Ｎ型領域５４２は、ＮＰＮ型垂直パワートラ
ンジスタの対応する埋め込みエミッタ領域５２７まで延
長する。Ｎ型領域５４３は、ＮＰＮ型垂直パワートラン
ジスタとＰＮＰ型水平パワートランジスタとの間に挟ま
れた要素を完成させる。それに対して、Ｎ型領域５４４
は、水平パワートランジスタのエミッタに対する突抜け
現象を防ぐために用いられる。
【００４４】同様の技術で、Ｐ型領域の注入および拡散
が行われる。Ｐ型領域５４５は、ＮＰＮ型垂直信号トラ
ンジスタのベース領域を決定する。Ｐ型領域５４６およ
び５４７は、それぞれ、ＰＮＰ型水平信号トランジスタ
のコレクタ領域およびエミッタ領域を決定する。この段
階は、制御領域（図示せず）のレジスタを決定するため
に用いられる。さらに、これによって、Ｐ型域５４８お
よび５４９を作成することができ、それぞれ、ＰＮＰ型
水平パワートランジスタのエミッタ領域およびコレクタ
領域を決定する。
が行われる。Ｐ型領域５４５は、ＮＰＮ型垂直信号トラ
ンジスタのベース領域を決定する。Ｐ型領域５４６およ
び５４７は、それぞれ、ＰＮＰ型水平信号トランジスタ
のコレクタ領域およびエミッタ領域を決定する。この段
階は、制御領域（図示せず）のレジスタを決定するため
に用いられる。さらに、これによって、Ｐ型域５４８お
よび５４９を作成することができ、それぞれ、ＰＮＰ型
水平パワートランジスタのエミッタ領域およびコレクタ
領域を決定する。
【００４５】結果として、注入および拡散によって、さ
らに高濃度のＮ型領域が形成される。特に、Ｎ型領域５
５０は、ＮＰＮ型垂直信号トランジスタのエミッタ領域
を決定する。Ｎ型領域５５１は、ＮＰＮ型垂直パワート
ランジスタのエミッタ領域とチップの前面との間の接続
領域を構成する。領域５４８内部に形成されたＮ型領域
５５２は、ＰＮＰ型水平パワートランジスタのプルアッ
プレジスタを構成する。この段階は、上記の代替とし
て、要素５４３および高ドープ領域５４４を形成するた
めにも用いられる。
らに高濃度のＮ型領域が形成される。特に、Ｎ型領域５
５０は、ＮＰＮ型垂直信号トランジスタのエミッタ領域
を決定する。Ｎ型領域５５１は、ＮＰＮ型垂直パワート
ランジスタのエミッタ領域とチップの前面との間の接続
領域を構成する。領域５４８内部に形成されたＮ型領域
５５２は、ＰＮＰ型水平パワートランジスタのプルアッ
プレジスタを構成する。この段階は、上記の代替とし
て、要素５４３および高ドープ領域５４４を形成するた
めにも用いられる。
【００４６】次に、種々の成分の表面域と接触する金属
トラックは、蒸着、マスキングおよびエッチングのよう
な公知の技術を用いて、チップの前面に形成され、シリ
コン二酸化層５５５で被覆される。
トラックは、蒸着、マスキングおよびエッチングのよう
な公知の技術を用いて、チップの前面に形成され、シリ
コン二酸化層５５５で被覆される。
【００４７】チップの底部、すなわち、基板５０５の自
由表面には、ＮＰＮ型垂直パワートランジスタのコレク
タ端子を構成する金属層５６０が形成される。
由表面には、ＮＰＮ型垂直パワートランジスタのコレク
タ端子を構成する金属層５６０が形成される。
【００４８】当業者には、上記本発明の好適な実施の形
態によるパワー半導体構造が、余分な段階を必要とする
ことなく標準的な製造工程で作成できることは明らかで
ある。したがって、その製造は通常の製造工程を用いて
容易に達成でき、経済的にも有利である。
態によるパワー半導体構造が、余分な段階を必要とする
ことなく標準的な製造工程で作成できることは明らかで
ある。したがって、その製造は通常の製造工程を用いて
容易に達成でき、経済的にも有利である。
【図１】本発明によるパワー半導体構造の第１の実施例
を示す概略図である。
を示す概略図である。
【図２】図１の構造の等価回路図である。
【図３】本発明の別の実施例を示す概略図である。
【図４】本発明によるパワー半導体構造の異なる実施例
を示す概略図である。
を示す概略図である。
【図５】図４の構造の等価回路図である。
【図６】本発明の好適な実施例を示す断面図である。
【図７】ＮＰＮ型垂直バイポーラパワートランジスタを
有する公知のパワー半導体構造の断面を示す概略図であ
る。
有する公知のパワー半導体構造の断面を示す概略図であ
る。
１０５ 半導体材料基板 １１０ エピタキシアル層 １１５ Ｐ型絶縁領域 １２０ Ｐ型領域 １２５ Ｎ型領域 １３０ 絶縁層 １３５ 金属トラック １４０ 金属トラック １４５ 金属層 ２００ パワー半導体構造 ２１０ Ｐ型領域 ２２０ Ｐ型領域 ２３０ 金属トラック ２４０ 金属トラック ３００ パワー半導体構造 ３１０ Ｎ型領域 ３２０ 金属トラック ３３０ Ｎ型高ドープ領域 ３４０ Ｐ型領域 ３５０ Ｎ型領域 ３６０ Ｐ型領域 ４００ パワー半導体構造 ４１０ Ｐ型領域 ４２０ Ｎ型ソース領域 ４３０ 金属トラック ４４０ 多結晶シリコン層 ５００ パワー半導体構造 ５０５ 単一結晶シリコン基板 ５１０ 第１のエピタキシアル層 ５１５ 第２のエピタキシアル層 ５２０ Ｐ型埋め込み領域 ５２１ Ｐ型埋め込み領域 ５２７ Ｎ型埋め込み領域 ５３１ Ｐ型接触領域 ５４２ Ｎ型接触領域 ５５１ Ｎ型接触領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/331 29/73 (72)発明者 ナターレ アイエッロ イタリア国 95123 カターニア ヴィア デイ ピッチョーニ 23 (72)発明者 ダヴィデ パッティ イタリア国 95122 カターニア ヴィア サルデーニャ 15 (72)発明者 サルヴァトーレ レオナルディ イタリア国 95025 カターニア アチ サンタントニオ ヴィア エッセ．エム. ラ ステッラ 81 (72)発明者 サルヴァトーレ スカッチャノーチェ イタリア国 95018 カターニア リポス ト ヴィア ピエルサンティ マッタレッ ラ ３
Claims (10)
- 【請求項１】 相対する第１面及び第２面を有するＮ型
半導体材料（１０５、１１０）のチップからなるパワー
半導体構造（２００）において、 前記パワー半導体構造（２００）が、前記Ｎ型材料（１
０５、１１０）中に電荷収集領域を有する垂直パワート
ランジスタ（Ｔｖ、Ｍｖ）と、前記第１面にあって前記
Ｎ型材料（１０５）と接触する導電手段（１１５）から
成る電荷収集電極（Ｃｖ、Ｄｖ）とを備え、 前記第２面から前記Ｎ型材料（１０５、１１０）内部に
延在する第１のＰ型領域（２１０）および第２のＰ型領
域（２２０）からそれぞれ構成されるエミッタ領域およ
びコレクタ領域と、前記電荷収集領域と実質的に共通の
前記Ｎ型材料（１０５、１１０）中に設けられたベース
領域とを有するＰＮＰ型バイポーラ水平パワートランジ
スタ（Ｔｌ）を含むことを特徴とするパワー半導体構
造。 - 【請求項２】 制御回路を含むために、前記第２面から
前記Ｎ型材料（１１０）内部に延在するＰ型絶縁領域
（１１５）によって範囲を制限された、少なくとも１つ
のウェルをさらに備えている、請求項１に記載のパワー
半導体構造（５００）。 - 【請求項３】 前記垂直パワートランジスタが電界効果
トランジスタ（Ｍｖ）であり、前記電荷収集領域（１０
５、１１０）がドレイン領域であり、前記電荷収集電極
がドレイン電極（Ｄｖ）であり、かつ、 前記電界効果トランジスタ（Ｍｖ）が、前記第２面から
前記Ｎ型材料（１１０）内部に延在する第３のＰ型領域
（４１０）から成る本体領域と、前記第２面から前記第
３のＰ型領域（４１０）内部に延在する第４のＮ型領域
（５２０）から成るソース領域と、前記第２面において
前記第４のＮ型領域（４３０）と接触する導電手段（４
３０）から成るソース電極（Ｓｖ）と、前記第２面にあ
って誘電材料層によって前記第３のＰ型領域（４１０）
から絶縁されている導電手段（４４０）から成るゲート
電極（Ｇｖ）とを備えている、請求項１又は２に記載の
パワー半導体構造（４００）。 - 【請求項４】 前記垂直パワートランジスタがバイポー
ラトランジスタ（Ｔｖ）であり、前記電荷収集領域（１
０５、１１０）がコレクタ領域であり、前記電荷収集電
極がコレクタ電極（Ｃｖ）であり、かつ、 前記バイポーラトランジスタ（Ｔｖ）が、前記第２面か
ら前記Ｎ型材料（１１０）内部に延在する第５のＰ型領
域（１２０）から成るベース領域と、前記第２面から前
記第５のＰ型領域（１２０）内部に延在する第６のＮ型
領域（１２５）から成るエミッタ領域と、前記第２面に
あって、前記第５のＰ型領域（１２０）と前記第６のＮ
型領域（１２５）とに各々接触している導電手段（１３
５及び１４０）から成るベース電極（Ｂｖ）及びエミッ
タ電極（Ｅｖ）とを備えている、請求項１又は２に記載
のパワー半導体構造（２００）。 - 【請求項５】 前記第２面から前記第１のＰ型領域（２
１０）内部に延在する第７のＮ型領域（３１０）から成
るレジスタと、前記第２面にあって、前記第７のＮ型領
域（３１０）を前記Ｎ型材料（１１０）に電気的に接続
している導電手段（３２０）とをさらに備えている、請
求項１から４のいずれかに記載のパワー半導体構造（３
００）。 - 【請求項６】 前記Ｎ型材料（１１０）よりも高いドー
ピングレベルを有し、かつ、前記第２面から、前記第１
のＰ型領域（２１０）と前記第２のＰ型領域（２２０）
との間に挟まれた前記Ｎ型材料（１１０）の一部分内部
に延在するＮ型高ドープ領域（３３０）をさらに備えて
いる、請求項１から５のいずれかに記載のパワー半導体
構造（３００）。 - 【請求項７】 前記第２のＰ型領域（２２０）を包含
し、かつ、前記第２のＰ型領域（２２０）よりもドーピ
ングレベルが低い、前記第２面から前記Ｎ型材料（１１
０）内部に延在する第８のＰ型領域（３４０）をさらに
備えている、請求項１から６のいずれかに記載のパワー
半導体構造（３００）。 - 【請求項８】 前記垂直トランジスタ（Ｔｖ、Ｍｖ）と
前記平行トランジスタ（Ｔｌ）との間で形成される漂遊
平行トランジスタの効果を軽減する手段（３２０、３５
０、３６０）をさらに備えている、請求項１から７のい
ずれかに記載のパワー半導体構造（３００）。 - 【請求項９】 前記バイポーラ垂直トランジスタ（Ｔ
ｖ）のベース領域が、前記Ｎ型材料（１０５）と第１の
埋め込み接合を形成する第１のＰ型埋め込み層（５２
０）と、前記第２面から延在して前記第１の埋め込み層
（５２１）と接触する第１のＰ型接触領域（５３１）と
を備え、かつ、 前記バイポーラ垂直トランジスタ（Ｔｖ）のエミッタ領
域が、前記第１の埋め込み層（５２１）と第２の埋め込
み接合を形成する第２のＮ型埋め込み層（５２７）と、
前記第２面から延在して前記第２の埋め込み領域（５２
７）と接触する第２のＮ型接触領域（５４２、５５１）
とを備えている、請求項４から８のいずれかに記載のパ
ワー半導体構造（３００）。 - 【請求項１０】 前記Ｎ型領域の代わりにＰ型領域が設
けられ、かつ、逆にＰ型領域の代わりにＮ型領域が設け
られている、請求項１から９のいずれかに記載のパワー
半導体構造。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP96830292A EP0809293B1 (en) | 1996-05-21 | 1996-05-21 | Power semiconductor structure with lateral transistor driven by vertical transistor |
| IT96830292.7 | 1996-05-21 | ||
| US08/859,024 US5914522A (en) | 1996-05-21 | 1997-05-20 | Power semiconductor structure with lateral transistor driven by vertical transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050855A true JPH1050855A (ja) | 1998-02-20 |
Family
ID=26144320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9131190A Pending JPH1050855A (ja) | 1996-05-21 | 1997-05-21 | 垂直トランジスタ駆動の水平トランジスタを形成したパワー半導体構造 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5914522A (ja) |
| EP (1) | EP0809293B1 (ja) |
| JP (1) | JPH1050855A (ja) |
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| KR20170093213A (ko) * | 2014-12-08 | 2017-08-14 | 버클리 라잇츠, 인크. | 측방향/수직 트랜지스터 구조들을 포함하는 미세유체 디바이스 및 그 제조 및 사용 프로세스 |
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|---|---|---|---|---|
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