JP2001296842A - 信号生成装置 - Google Patents
信号生成装置Info
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- JP2001296842A JP2001296842A JP2000133465A JP2000133465A JP2001296842A JP 2001296842 A JP2001296842 A JP 2001296842A JP 2000133465 A JP2000133465 A JP 2000133465A JP 2000133465 A JP2000133465 A JP 2000133465A JP 2001296842 A JP2001296842 A JP 2001296842A
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】液晶パネルを駆動するための信号を生成する信
号生成装置において、集積回路化が可能で、安定した動
作を実現でき、且つ駆動対象となる液晶表示パネルの構
成画素数に任意に対応する。 【解決手段】ビデオ信号中の水平同期信号を検出する同
期検出回路14′と、基本クロックを逓倍した逓倍クロッ
クを、上記水平同期信号を用いて分周することで、液晶
パネル20の信号電極を駆動するための任意周波数のクロ
ックTGCLKを生成する分周回路21とを備える。
号生成装置において、集積回路化が可能で、安定した動
作を実現でき、且つ駆動対象となる液晶表示パネルの構
成画素数に任意に対応する。 【解決手段】ビデオ信号中の水平同期信号を検出する同
期検出回路14′と、基本クロックを逓倍した逓倍クロッ
クを、上記水平同期信号を用いて分周することで、液晶
パネル20の信号電極を駆動するための任意周波数のクロ
ックTGCLKを生成する分周回路21とを備える。
Description
【0001】
【発明の属する技術分野】本発明は、液晶表示パネルを
駆動するための信号を生成する信号生成装置に関する。
駆動するための信号を生成する信号生成装置に関する。
【0002】
【従来の技術】TFT(Thin Film Tran
sistor:薄膜トランジスタ)液晶パネルを駆動し
てビデオ画像を表示させるための、例えば液晶テレビに
用いられる表示系の一般的な回路構成について図5に示
す。
sistor:薄膜トランジスタ)液晶パネルを駆動し
てビデオ画像を表示させるための、例えば液晶テレビに
用いられる表示系の一般的な回路構成について図5に示
す。
【0003】同図で、発振回路11から出力されるクロ
ックCLKは逓倍回路12でその周波数が逓倍され、一
般に27[MHz]あるいは13.5[MHz]のシス
テムクロックとされた後に分周回路13で分周され、所
定の周波数のクロックSDCLKとして同期検出回路1
4に与えられる。
ックCLKは逓倍回路12でその周波数が逓倍され、一
般に27[MHz]あるいは13.5[MHz]のシス
テムクロックとされた後に分周回路13で分周され、所
定の周波数のクロックSDCLKとして同期検出回路1
4に与えられる。
【0004】この同期検出回路14は、クロックSDC
LKに基づいて動作し、ビデオ(Video)信号中か
ら複合同期信号CSYNCを検出してタイミング信号発
生回路(図では「TG」と示す)15及びクロマ回路1
6に出力する。
LKに基づいて動作し、ビデオ(Video)信号中か
ら複合同期信号CSYNCを検出してタイミング信号発
生回路(図では「TG」と示す)15及びクロマ回路1
6に出力する。
【0005】タイミング信号発生回路15は、この複合
同期信号CSYNCとVCO17から与えられるクロッ
クTGCLKとの位相を比較し、その比較結果に応じた
位相比較信号PDをフィルタ18へ出力する。
同期信号CSYNCとVCO17から与えられるクロッ
クTGCLKとの位相を比較し、その比較結果に応じた
位相比較信号PDをフィルタ18へ出力する。
【0006】しかるに、タイミング信号発生回路15と
VCO17及びこのフィルタ18によってPLL回路を
構成するもので、フィルタ18がタイミング信号発生回
路15から与えられる位相比較信号PDを平滑化し、電
圧信号に変換してVCO17に印加すると、VCO17
はその電圧値に対応した周波数の上記クロックTGCL
Kをタイミング信号発生回路15に出力するようになる
ものである。
VCO17及びこのフィルタ18によってPLL回路を
構成するもので、フィルタ18がタイミング信号発生回
路15から与えられる位相比較信号PDを平滑化し、電
圧信号に変換してVCO17に印加すると、VCO17
はその電圧値に対応した周波数の上記クロックTGCL
Kをタイミング信号発生回路15に出力するようになる
ものである。
【0007】タイミング信号発生回路15は、このクロ
ックTGCLKと上記複合同期信号CSYNCとに応じ
て、TFT液晶パネル20を駆動するための各種タイミ
ング信号を発生し、TFTドライバ19と上記クロマ回
路16に出力する。
ックTGCLKと上記複合同期信号CSYNCとに応じ
て、TFT液晶パネル20を駆動するための各種タイミ
ング信号を発生し、TFTドライバ19と上記クロマ回
路16に出力する。
【0008】クロマ回路16は、同期検出回路14から
与えられる複合同期信号CSYNCとタイミング信号発
生回路15からの各種タイミング信号に基づき、ビデオ
信号に対するクロマ処理を施してRGBの各原色信号を
抽出し、TFTドライバ19に与える。
与えられる複合同期信号CSYNCとタイミング信号発
生回路15からの各種タイミング信号に基づき、ビデオ
信号に対するクロマ処理を施してRGBの各原色信号を
抽出し、TFTドライバ19に与える。
【0009】TFTドライバ19では、タイミング信号
発生回路15からの各種タイミング信号により、TFT
液晶パネル20の走査(ゲート)電極を順次走査駆動し
ながら、クロマ回路16から与えられるRGB信号に応
じた電圧値を信号(ソース)電極に印加して、ビデオ画
像を表示させる。
発生回路15からの各種タイミング信号により、TFT
液晶パネル20の走査(ゲート)電極を順次走査駆動し
ながら、クロマ回路16から与えられるRGB信号に応
じた電圧値を信号(ソース)電極に印加して、ビデオ画
像を表示させる。
【0010】図6は上記図5における各信号波形を例示
するもので、図6(1)に示すような同期検出回路14
が出力する複合同期信号CSYNCと図6(2)に示す
ようなVCO17の出力するクロックTGCLKとに応
じて、タイミング信号発生回路15は図6(3)に示す
位相比較信号PDを発生する。
するもので、図6(1)に示すような同期検出回路14
が出力する複合同期信号CSYNCと図6(2)に示す
ようなVCO17の出力するクロックTGCLKとに応
じて、タイミング信号発生回路15は図6(3)に示す
位相比較信号PDを発生する。
【0011】位相比較信号PDは、図6(5)でも示す
ように、図6(4)に示すビデオ信号から同期検出回路
14が生成する複合同期信号CSYNCのLow期間に
反映したものとして与えられ、この位相比較信号PDに
よりVCO17が発振するクロックTGCLKがTFT
液晶パネル20を駆動するTFTドライバ19に動作ク
ロックとして与えられることになる。
ように、図6(4)に示すビデオ信号から同期検出回路
14が生成する複合同期信号CSYNCのLow期間に
反映したものとして与えられ、この位相比較信号PDに
よりVCO17が発振するクロックTGCLKがTFT
液晶パネル20を駆動するTFTドライバ19に動作ク
ロックとして与えられることになる。
【0012】
【発明が解決しようとする課題】しかしながら、上記図
5で示した回路構成では、PLL回路を構成するVCO
17とフィルタ18とがアナログ回路であるために集積
回路化できず、外付けの構成となると共に、周辺の温度
変化等の影響も受けやすいので、さらにその調整回路が
必要となる。
5で示した回路構成では、PLL回路を構成するVCO
17とフィルタ18とがアナログ回路であるために集積
回路化できず、外付けの構成となると共に、周辺の温度
変化等の影響も受けやすいので、さらにその調整回路が
必要となる。
【0013】また、上記図6(4),(5)で示したよ
うにビデオ信号の垂直帰線期間では位相比較信号PDの
波形が乱れるために、動作が不安定なものとなってしま
う。
うにビデオ信号の垂直帰線期間では位相比較信号PDの
波形が乱れるために、動作が不安定なものとなってしま
う。
【0014】加えて、上記クロックTGCLKはTFT
液晶パネル20の構成画素数に合わせた周波数となって
いるため、TFT液晶パネル20の構成画素数に対応し
たVCO17が必要となる。
液晶パネル20の構成画素数に合わせた周波数となって
いるため、TFT液晶パネル20の構成画素数に対応し
たVCO17が必要となる。
【0015】本発明は上記のような実情に鑑みてなされ
たもので、その目的とするところは、集積回路化が可能
で、安定した動作を実現でき、且つ駆動対象となる液晶
表示パネルの構成画素数に任意に対応することが可能な
信号生成装置を提供することにある。
たもので、その目的とするところは、集積回路化が可能
で、安定した動作を実現でき、且つ駆動対象となる液晶
表示パネルの構成画素数に任意に対応することが可能な
信号生成装置を提供することにある。
【0016】
【課題を解決するための手段】請求項1記載の発明は、
液晶表示パネルを駆動するための信号を生成する信号生
成装置において、ビデオ信号中の水平同期信号を検出す
る検出手段と、基本クロックを逓倍した逓倍クロック
を、上記検出手段で得た水平同期信号を用いて分周する
ことで、上記液晶表示パネルの信号電極を駆動するため
の任意周波数のクロック信号を生成する分周手段とを具
備したことを特徴とする。
液晶表示パネルを駆動するための信号を生成する信号生
成装置において、ビデオ信号中の水平同期信号を検出す
る検出手段と、基本クロックを逓倍した逓倍クロック
を、上記検出手段で得た水平同期信号を用いて分周する
ことで、上記液晶表示パネルの信号電極を駆動するため
の任意周波数のクロック信号を生成する分周手段とを具
備したことを特徴とする。
【0017】このような構成とすれば、アナログ動作す
る回路を排除することができるために調整を必要とせ
ず、集積回路化が可能で、さらに分周比を可変設定する
ことで駆動対象となる液晶表示パネルの構成画素数に任
意に対応することが可能となる。
る回路を排除することができるために調整を必要とせ
ず、集積回路化が可能で、さらに分周比を可変設定する
ことで駆動対象となる液晶表示パネルの構成画素数に任
意に対応することが可能となる。
【0018】請求項2記載の発明は、上記請求項1記載
の発明において、上記分周手段は、上記水平同期信号の
立上がりエッジまたは立下がりエッジ毎に位相が揃うよ
うにして上記任意周波数のクロック信号を生成する。
の発明において、上記分周手段は、上記水平同期信号の
立上がりエッジまたは立下がりエッジ毎に位相が揃うよ
うにして上記任意周波数のクロック信号を生成する。
【0019】このような構成とすれば、上記請求項1記
載の発明の作用に加えて、より安定した動作を実現する
ことができる。
載の発明の作用に加えて、より安定した動作を実現する
ことができる。
【0020】
【発明の実施の形態】以下本発明を例えば液晶テレビに
用いられる表示系の回路に適用した場合の実施の一形態
について図面を参照して説明する。図1はその回路構成
を示すもので、基本的には上記図5に示したものと同様
であるので、同一部分には同一符号を付してその説明は
省略する。
用いられる表示系の回路に適用した場合の実施の一形態
について図面を参照して説明する。図1はその回路構成
を示すもので、基本的には上記図5に示したものと同様
であるので、同一部分には同一符号を付してその説明は
省略する。
【0021】しかして、逓倍回路12の出力するシステ
ムクロックは分周回路13と分周回路21とに与えられ
る。
ムクロックは分周回路13と分周回路21とに与えられ
る。
【0022】分周回路21は、同期検出回路14′から
入力される信号TGSYNCに同期して逓倍回路12か
らのシステムクロックを分周し、クロックTGCLKと
してタイミング信号発生回路15に出力する。
入力される信号TGSYNCに同期して逓倍回路12か
らのシステムクロックを分周し、クロックTGCLKと
してタイミング信号発生回路15に出力する。
【0023】上記のような回路構成にあって、図2
(1),(2)に示すように同期検出回路14′は、ビ
デオ信号から垂直帰線期間であっても安定して水平同期
信号を抽出して信号TGSYNCとして出力し続ける。
(1),(2)に示すように同期検出回路14′は、ビ
デオ信号から垂直帰線期間であっても安定して水平同期
信号を抽出して信号TGSYNCとして出力し続ける。
【0024】分周回路21は、図2(4)に示すように
この信号TGSYNCの立下がりエッジをトリガとして
同期して、図2(3)に示すシステムクロックを任意の
分周比で分周して図2(5)に示すようなクロックTG
CLKを生成するもので、得たクロックTGCLKをT
FT液晶パネル20を駆動するための動作クロックとし
てタイミング信号発生回路15に与える。
この信号TGSYNCの立下がりエッジをトリガとして
同期して、図2(3)に示すシステムクロックを任意の
分周比で分周して図2(5)に示すようなクロックTG
CLKを生成するもので、得たクロックTGCLKをT
FT液晶パネル20を駆動するための動作クロックとし
てタイミング信号発生回路15に与える。
【0025】このように、アナログのPLL回路を廃し
た上で、ビデオ信号から垂直帰線期間であっても安定し
て水平同期信号に同期した信号TGSYNCを得、この
信号TGSYNCに同期して分周回路21でクロックT
GCLKを生成させることにより、温度環境等の影響を
受けないために調整を必要とせず、また回路全体の集積
化が可能となる。
た上で、ビデオ信号から垂直帰線期間であっても安定し
て水平同期信号に同期した信号TGSYNCを得、この
信号TGSYNCに同期して分周回路21でクロックT
GCLKを生成させることにより、温度環境等の影響を
受けないために調整を必要とせず、また回路全体の集積
化が可能となる。
【0026】また、上記逓倍回路12及び分周回路21
は、その逓倍率、分周比をそれぞれプログラマブルに可
変設定できるようにすることで、出力するクロックTG
CLKの周波数を任意に可変できるもので、駆動対象と
なるTFT液晶パネル20の構成画素数を限定すること
なく、任意に対応できるようになる。
は、その逓倍率、分周比をそれぞれプログラマブルに可
変設定できるようにすることで、出力するクロックTG
CLKの周波数を任意に可変できるもので、駆動対象と
なるTFT液晶パネル20の構成画素数を限定すること
なく、任意に対応できるようになる。
【0027】なお、上記図2では信号TGSYNCの立
下がりエッジ部分で分周回路21にトリガをかけて、T
FTドライバ19が使用するクロックTGCLKの位相
が水平同期信号に揃うように動作させるものとしたが、
立下がりエッジ部分ではなく立上がりエッジ部分に同期
した制御としても良い。
下がりエッジ部分で分周回路21にトリガをかけて、T
FTドライバ19が使用するクロックTGCLKの位相
が水平同期信号に揃うように動作させるものとしたが、
立下がりエッジ部分ではなく立上がりエッジ部分に同期
した制御としても良い。
【0028】なお、上記実施の形態は本発明を例えば液
晶テレビに用いられる表示系の回路に適用した場合の例
を示したものであるが、同様に例えばデジタルスチルカ
メラでモニタ画像を表示させるための液晶ファインダの
表示回路に応用することも可能である。
晶テレビに用いられる表示系の回路に適用した場合の例
を示したものであるが、同様に例えばデジタルスチルカ
メラでモニタ画像を表示させるための液晶ファインダの
表示回路に応用することも可能である。
【0029】図3はそのような回路の構成を例示するも
ので、タイミング信号系の発生回路については基本的に
上記図1と同様であるので、同一部分には同一符号を付
してその説明は省略する。
ので、タイミング信号系の発生回路については基本的に
上記図1と同様であるので、同一部分には同一符号を付
してその説明は省略する。
【0030】しかして、分周回路13の出力するクロッ
クSDCLKが同期信号発振回路22に出力される。こ
の同期信号発振回路22は、入力されるクロックSDC
LKに基づいて信号TGSYNCと複合同期信号CSY
NCを発振し、信号TGSYNCを上記分周回路21
へ、複合同期信号CSYNCをタイミング信号発生回路
15へそれぞれ出力すると共に、インタフェース(I/
F)23へもクロックを供給するインタフェース23
は、このクロックに基づいてVRAM24のアドレス制
御と書込み/読出しの切換制御とを行なわせることで、
モニタ画像表示のために送られてくる表示データをVR
AM24に順次展開記憶させた後、これを読出してD/
A変換器25へ出力する。
クSDCLKが同期信号発振回路22に出力される。こ
の同期信号発振回路22は、入力されるクロックSDC
LKに基づいて信号TGSYNCと複合同期信号CSY
NCを発振し、信号TGSYNCを上記分周回路21
へ、複合同期信号CSYNCをタイミング信号発生回路
15へそれぞれ出力すると共に、インタフェース(I/
F)23へもクロックを供給するインタフェース23
は、このクロックに基づいてVRAM24のアドレス制
御と書込み/読出しの切換制御とを行なわせることで、
モニタ画像表示のために送られてくる表示データをVR
AM24に順次展開記憶させた後、これを読出してD/
A変換器25へ出力する。
【0031】D/A変換器25は、インタフェース23
から送られて来たデジタル値の表示データをRGBの各
原色信号毎にアナログ化してTFTドライバ19に供給
する。
から送られて来たデジタル値の表示データをRGBの各
原色信号毎にアナログ化してTFTドライバ19に供給
する。
【0032】このような回路構成にあって、同期信号発
振回路22は分周回路13からのクロックSDCLKに
基づいて垂直帰線期間中であっても安定した信号TGS
YNCを発振して分周回路21へ出力し続ける。
振回路22は分周回路13からのクロックSDCLKに
基づいて垂直帰線期間中であっても安定した信号TGS
YNCを発振して分周回路21へ出力し続ける。
【0033】分周回路21は、上記図2(4)に示した
ようにこの信号TGSYNCの立下がりエッジをトリガ
として同期して、上記図2(3)に示した逓倍回路12
からのシステムクロックを任意の分周比で分周して上記
図2(5)に示したようなクロックTGCLKを生成す
るもので、得たクロックTGCLKをTFT液晶パネル
20を駆動するための動作クロックとしてタイミング信
号発生回路15に与える。
ようにこの信号TGSYNCの立下がりエッジをトリガ
として同期して、上記図2(3)に示した逓倍回路12
からのシステムクロックを任意の分周比で分周して上記
図2(5)に示したようなクロックTGCLKを生成す
るもので、得たクロックTGCLKをTFT液晶パネル
20を駆動するための動作クロックとしてタイミング信
号発生回路15に与える。
【0034】この動作クロックによりタイミング信号発
生回路15で発生される各種タイミング信号に従って、
TFTドライバ19がD/A変換器25からのアナログ
値のRGBの原色信号をサンプリングし、TFT液晶パ
ネル20を駆動してモニタ画像を表示させる。
生回路15で発生される各種タイミング信号に従って、
TFTドライバ19がD/A変換器25からのアナログ
値のRGBの原色信号をサンプリングし、TFT液晶パ
ネル20を駆動してモニタ画像を表示させる。
【0035】このように、例えばデジタルスチルカメラ
でモニタ画像を表示させるための液晶ファインダの表示
回路においても、上記図1の回路と同様の効果を得るこ
とができ、TFTドライバ19がD/A変換器25の出
力するアナログ値のRGBの原色信号に対するサンプリ
ングのタイミングを外乱等に影響されずに安定して固定
化することができる。
でモニタ画像を表示させるための液晶ファインダの表示
回路においても、上記図1の回路と同様の効果を得るこ
とができ、TFTドライバ19がD/A変換器25の出
力するアナログ値のRGBの原色信号に対するサンプリ
ングのタイミングを外乱等に影響されずに安定して固定
化することができる。
【0036】通常この種のデジタルスチルカメラでは、
撮像により得られるモニタ画像の全域を表示し得るほど
TFT液晶パネル20の表示容量がないので、モニタ画
像中の一部の範囲をTFT液晶パネル20で表示させる
ようにしている。
撮像により得られるモニタ画像の全域を表示し得るほど
TFT液晶パネル20の表示容量がないので、モニタ画
像中の一部の範囲をTFT液晶パネル20で表示させる
ようにしている。
【0037】そのため、上述した如くTFTドライバ1
9がD/A変換器25の出力する信号のサンプリングの
タイミングを外乱等に影響されずに安定した状態で固定
化することで、元のモニタ画像に対するTFT液晶パネ
ル20での表示位置範囲を例えばその中心位置とするよ
うに確実に固定化することができる。
9がD/A変換器25の出力する信号のサンプリングの
タイミングを外乱等に影響されずに安定した状態で固定
化することで、元のモニタ画像に対するTFT液晶パネ
ル20での表示位置範囲を例えばその中心位置とするよ
うに確実に固定化することができる。
【0038】また、上記のように元の画像データに対す
るTFT液晶パネル20での表示範囲を固定化するので
はなく、あえてユーザのキー操作に応じて移動させるこ
とができるようにしてもよい。
るTFT液晶パネル20での表示範囲を固定化するので
はなく、あえてユーザのキー操作に応じて移動させるこ
とができるようにしてもよい。
【0039】これは、タイミング信号発生回路15がT
FTドライバ19に出力する各種タイミング信号を変更
することで、TFTドライバ19がD/A変換器25の
出力するアナログ値のRGBの原色信号に対するサンプ
リングのタイミングを変更設定することにより容易に実
現可能となる。
FTドライバ19に出力する各種タイミング信号を変更
することで、TFTドライバ19がD/A変換器25の
出力するアナログ値のRGBの原色信号に対するサンプ
リングのタイミングを変更設定することにより容易に実
現可能となる。
【0040】こうすることで、実際には記録されるにも
拘わらずTFT液晶パネル20では表示されない画像部
分をユーザの操作により任意に表示することで、記録前
にモニタ画像の全域を確認することができ、ユーザは構
図を決めやすくなる。
拘わらずTFT液晶パネル20では表示されない画像部
分をユーザの操作により任意に表示することで、記録前
にモニタ画像の全域を確認することができ、ユーザは構
図を決めやすくなる。
【0041】なお、上記図1及び図3では、逓倍回路1
2及び分周回路21での逓倍率、分周比をそれぞれプロ
グラマブルに可変設定することで、出力するクロックT
GCLKの周波数を任意に可変し、駆動対象となるTF
T液晶パネル20の構成画素数に任意に対応するものと
して説明したが、これに代えて、上記D/A変換器25
の前段で垂直方向の画素数を調整するものとしてもよ
い。
2及び分周回路21での逓倍率、分周比をそれぞれプロ
グラマブルに可変設定することで、出力するクロックT
GCLKの周波数を任意に可変し、駆動対象となるTF
T液晶パネル20の構成画素数に任意に対応するものと
して説明したが、これに代えて、上記D/A変換器25
の前段で垂直方向の画素数を調整するものとしてもよ
い。
【0042】図4はこのような調整を行なう上記図3の
回路構成の変形例を示すもので、基本的には上記図3で
示した内容と同様であるため、同一部分には同一符号を
付してその説明は省略する。
回路構成の変形例を示すもので、基本的には上記図3で
示した内容と同様であるため、同一部分には同一符号を
付してその説明は省略する。
【0043】しかして、D/A変換器25の前段に、イ
ンタフェース23の出力する表示データの垂直方向の画
素数を調整するものとしてライン変換回路26を設ける
ものとする。
ンタフェース23の出力する表示データの垂直方向の画
素数を調整するものとしてライン変換回路26を設ける
ものとする。
【0044】このライン変換回路26は、例えばインタ
フェース23から出力される表示データの垂直方向の画
素数が、わが国の標準テレビジョン方式であるNTSC
方式の有効走査線数に合わせて例えば240であり、一
方TFT液晶パネル20の垂直方向の画素数が220で
あったとすると、240水平ライン分の表示データを演
算により220水平ライン分にまで減少させてからD/
A変換器25に供給する。
フェース23から出力される表示データの垂直方向の画
素数が、わが国の標準テレビジョン方式であるNTSC
方式の有効走査線数に合わせて例えば240であり、一
方TFT液晶パネル20の垂直方向の画素数が220で
あったとすると、240水平ライン分の表示データを演
算により220水平ライン分にまで減少させてからD/
A変換器25に供給する。
【0045】この場合、ライン変換回路26はインタフ
ェース23から与えられるデジタル値の表示データを1
2ライン分毎に11ライン分のデータに変換する演算処
理を実行するもので、水平方向のサンプリング位置は上
記図3で示した場合と同様である。
ェース23から与えられるデジタル値の表示データを1
2ライン分毎に11ライン分のデータに変換する演算処
理を実行するもので、水平方向のサンプリング位置は上
記図3で示した場合と同様である。
【0046】タイミング信号発生回路15が、分周回路
21が出力するクロックTGCLKに基づいて適切な周
波数の各種タイミング信号を発生してTFTドライバ1
9に供給することで、TFT液晶パネル20で撮影によ
り得られる画像データの全域を表示させることができる
ようになり、煩雑なキー操作等を一切行なうことなしに
TFT液晶パネル20の表示内容で構図を決めることが
可能となる。
21が出力するクロックTGCLKに基づいて適切な周
波数の各種タイミング信号を発生してTFTドライバ1
9に供給することで、TFT液晶パネル20で撮影によ
り得られる画像データの全域を表示させることができる
ようになり、煩雑なキー操作等を一切行なうことなしに
TFT液晶パネル20の表示内容で構図を決めることが
可能となる。
【0047】なお、上述したように画像データの垂直方
向の画素数を調整するだけでなく、水平変更の画素数の
調整も行なえるようにすれば、パノラマサイズや正方形
サイズ等、任意のアスペクト比のモニタ画像の全域をT
FT液晶パネル20で表示させることができるようにな
る。
向の画素数を調整するだけでなく、水平変更の画素数の
調整も行なえるようにすれば、パノラマサイズや正方形
サイズ等、任意のアスペクト比のモニタ画像の全域をT
FT液晶パネル20で表示させることができるようにな
る。
【0048】その他、本発明はその要旨を逸脱しない範
囲内で種々変形して実施することが可能であるものとす
る。
囲内で種々変形して実施することが可能であるものとす
る。
【0049】
【発明の効果】請求項1記載の発明によれば、アナログ
動作する回路を排除することができるために調整を必要
とせず、集積回路化が可能で、さらに分周比を可変設定
することで駆動対象となる液晶表示パネルの構成画素数
に任意に対応することが可能となる。
動作する回路を排除することができるために調整を必要
とせず、集積回路化が可能で、さらに分周比を可変設定
することで駆動対象となる液晶表示パネルの構成画素数
に任意に対応することが可能となる。
【0050】請求項2記載の発明によれば、上記請求項
1記載の発明の効果に加えて、より安定した動作を実現
することができる。
1記載の発明の効果に加えて、より安定した動作を実現
することができる。
【図1】本発明の実施の一形態に係る回路構成を示すブ
ロック図。
ロック図。
【図2】図1の回路中の各信号波形を示すタイミングチ
ャート。
ャート。
【図3】同実施の形態に係る他の回路構成を示すブロッ
ク図。
ク図。
【図4】同実施の形態に係る他の回路構成の変形例を示
すブロック図。
すブロック図。
【図5】従来の信号生成装置の回路構成を示すブロック
図。
図。
【図6】図5の回路中の各信号波形を示すタイミングチ
ャート。
ャート。
11…発振回路 12…逓倍回路 13…分周回路 14,14′…同期検出回路 15…タイミング信号発生回路(TG) 16…クロマ回路 17…VCO 18…フィルタ 19…TFTドライバ 20…TFT液晶パネル 21…分周回路 22…同期信号発振回路 23…インタフェース(I/F) 24…VRAM 25…D/A変換器 26…ライン変換回路
フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H04N 5/66 102 H04N 5/66 102B Fターム(参考) 2H093 NB07 NC13 NC34 NC52 ND49 5C006 AA01 AA22 AC02 AF42 AF72 AF78 BB16 BC03 BC06 BC12 BF23 BF49 EA03 EB05 FA16 FA19 FA41 5C020 AA01 AA35 BA07 BB08 CA13 5C058 AA06 BA04 BA35 BB10 BB25 5C080 AA10 BB05 CC03 DD20 DD22 DD30 FF09 JJ02 JJ04 KK43
Claims (2)
- 【請求項1】液晶表示パネルを駆動するための信号を生
成する信号生成装置において、 ビデオ信号中の水平同期信号を検出する検出手段と、 基本クロックを逓倍した逓倍クロックを、上記検出手段
で得た水平同期信号を用いて任意分周比で分周すること
で、上記液晶表示パネルの信号電極を駆動するための任
意周波数のクロック信号を生成する分周手段とを具備し
たことを特徴とする信号生成装置。 - 【請求項2】上記分周手段は、上記水平同期信号の立上
がりエッジまたは立下がりエッジ毎に位相が揃うように
して上記任意周波数のクロック信号を生成することを特
徴とする請求項1記載の信号生成装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000133465A JP2001296842A (ja) | 2000-02-07 | 2000-05-02 | 信号生成装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000029368 | 2000-02-07 | ||
JP2000-29368 | 2000-02-07 | ||
JP2000133465A JP2001296842A (ja) | 2000-02-07 | 2000-05-02 | 信号生成装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001296842A true JP2001296842A (ja) | 2001-10-26 |
Family
ID=26584980
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000133465A Pending JP2001296842A (ja) | 2000-02-07 | 2000-05-02 | 信号生成装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001296842A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7340624B2 (en) | 2002-11-22 | 2008-03-04 | Nec Corporation | Clock control system and clock control method |
JP2009159360A (ja) * | 2007-12-27 | 2009-07-16 | Seiko Epson Corp | プログラム、画像処理システム、表示装置および周波数決定方法 |
CN100565285C (zh) * | 2004-02-25 | 2009-12-02 | 恩益禧电子股份有限公司 | 电源电路及显示装置 |
JP2012075156A (ja) * | 2004-07-22 | 2012-04-12 | Microsoft Corp | ビデオパラメータを調整することによるビデオ同期化 |
-
2000
- 2000-05-02 JP JP2000133465A patent/JP2001296842A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7340624B2 (en) | 2002-11-22 | 2008-03-04 | Nec Corporation | Clock control system and clock control method |
CN100565285C (zh) * | 2004-02-25 | 2009-12-02 | 恩益禧电子股份有限公司 | 电源电路及显示装置 |
JP2012075156A (ja) * | 2004-07-22 | 2012-04-12 | Microsoft Corp | ビデオパラメータを調整することによるビデオ同期化 |
JP2009159360A (ja) * | 2007-12-27 | 2009-07-16 | Seiko Epson Corp | プログラム、画像処理システム、表示装置および周波数決定方法 |
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