JPH10289929A - 表面実装部品の実装方法 - Google Patents
表面実装部品の実装方法Info
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- JPH10289929A JPH10289929A JP11183697A JP11183697A JPH10289929A JP H10289929 A JPH10289929 A JP H10289929A JP 11183697 A JP11183697 A JP 11183697A JP 11183697 A JP11183697 A JP 11183697A JP H10289929 A JPH10289929 A JP H10289929A
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/321—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
Landscapes
- Wire Bonding (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】
【課題】 異方性導電膜を用いた表面実装部品の実装方
法において、表面実装部品間隔を小さくして実装面積を
減らすことができる表面実装部品の実装方法を提供する
ことにある。 【解決手段】 実装基板１０に形成された配線パターン
１２上に異方性導電膜２０を貼り付ける工程と、異方性
導電膜２０上に複数のＩＣチップ３０を位置決めして載
せる工程と、複数のＩＣチップ３０を同時に加圧及び加
熱して異方性導電膜２０を介して配線パターン１２に接
続する工程と、を含む。
法において、表面実装部品間隔を小さくして実装面積を
減らすことができる表面実装部品の実装方法を提供する
ことにある。 【解決手段】 実装基板１０に形成された配線パターン
１２上に異方性導電膜２０を貼り付ける工程と、異方性
導電膜２０上に複数のＩＣチップ３０を位置決めして載
せる工程と、複数のＩＣチップ３０を同時に加圧及び加
熱して異方性導電膜２０を介して配線パターン１２に接
続する工程と、を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、異方性導電膜等の
異方導電材料を用いて行う表面実装部品の実装方法に関
する。
異方導電材料を用いて行う表面実装部品の実装方法に関
する。
【０００２】
【発明の背景】基板に表面実装部品を実装するときに、
異方導電材料を使用することがある。例えば、図５
（Ａ）〜図５（Ｄ）には、ガラス基板に複数の半導体チ
ップを実装する従来の工程が示されている。
異方導電材料を使用することがある。例えば、図５
（Ａ）〜図５（Ｄ）には、ガラス基板に複数の半導体チ
ップを実装する従来の工程が示されている。
【０００３】すなわち、まず、図５（Ａ）に示すガラス
基板１００に、図５（Ｂ）に示すように、異方性導電膜
１０２を貼り付ける。この異方性導電膜１０２は、熱硬
化性樹脂に金属微粒子（導電粒子）を分散させてシート
状にしたものあり、ガラス基板１００の実装領域の全面
に貼り付けられている。なお、この実装領域には、図示
しない配線パターンが形成されている。そして、図５
（Ｃ）に示すように、異方性導電膜１０２上に、第１の
半導体チップ１０４を位置合わせして、ボンディングツ
ール１０６にて半導体チップ１０４を加圧し、かつ、加
熱する。こうして、第１の半導体チップ１０４を実装す
る。同様に、図５（Ｄ）に示すように、第２の半導体チ
ップ１０８を実装する。
基板１００に、図５（Ｂ）に示すように、異方性導電膜
１０２を貼り付ける。この異方性導電膜１０２は、熱硬
化性樹脂に金属微粒子（導電粒子）を分散させてシート
状にしたものあり、ガラス基板１００の実装領域の全面
に貼り付けられている。なお、この実装領域には、図示
しない配線パターンが形成されている。そして、図５
（Ｃ）に示すように、異方性導電膜１０２上に、第１の
半導体チップ１０４を位置合わせして、ボンディングツ
ール１０６にて半導体チップ１０４を加圧し、かつ、加
熱する。こうして、第１の半導体チップ１０４を実装す
る。同様に、図５（Ｄ）に示すように、第２の半導体チ
ップ１０８を実装する。
【０００４】ここで、第１の半導体チップ１０４の実装
が終わると、その付近において、熱によって異方性導電
膜１０２が硬化する。図５（Ｄ）において、異方性導電
膜１０２のうち、ハッチングして示す領域が硬化した領
域である。このように、第１の半導体チップ１０４の付
近において異方性導電膜１０２が硬化するため、その領
域を避けて、第２の半導体チップ１０８を配置しなけれ
ばならない。
が終わると、その付近において、熱によって異方性導電
膜１０２が硬化する。図５（Ｄ）において、異方性導電
膜１０２のうち、ハッチングして示す領域が硬化した領
域である。このように、第１の半導体チップ１０４の付
近において異方性導電膜１０２が硬化するため、その領
域を避けて、第２の半導体チップ１０８を配置しなけれ
ばならない。
【０００５】すなわち、従来の実装方法によれば、半導
体チップ１０４、１０８の間隔を広く（例えば１ｍｍ以
上）あけなければならなかった。したがって、実装面積
が大きくなり、製品サイズの小型化が難しかった。
体チップ１０４、１０８の間隔を広く（例えば１ｍｍ以
上）あけなければならなかった。したがって、実装面積
が大きくなり、製品サイズの小型化が難しかった。
【０００６】本発明は、上記従来の問題を解決するため
のもので、その目的は、異方導電材料を用いた表面実装
部品の実装方法において、表面実装部品間隔を小さくし
て実装面積を減らすことができる表面実装部品の実装方
法を提供することにある。
のもので、その目的は、異方導電材料を用いた表面実装
部品の実装方法において、表面実装部品間隔を小さくし
て実装面積を減らすことができる表面実装部品の実装方
法を提供することにある。
【０００７】
【課題を解決するための手段】本発明に係る表面実装部
品の実装方法は、基板に形成された配線パターン上に異
方性導電層を形成する工程と、前記異方性導電層上に複
数の表面実装部品を位置決めして載せる工程と、前記複
数の表面実装部品を同時に加圧及び加熱して前記異方性
導電層を介して前記配線パターンに接続する工程と、を
含む。
品の実装方法は、基板に形成された配線パターン上に異
方性導電層を形成する工程と、前記異方性導電層上に複
数の表面実装部品を位置決めして載せる工程と、前記複
数の表面実装部品を同時に加圧及び加熱して前記異方性
導電層を介して前記配線パターンに接続する工程と、を
含む。
【０００８】本発明によれば、複数の表面実装部品が同
時に加圧及び加熱されて同時に実装されるので、異方性
導電層は、複数の表面実装部品のそれぞれに対応する実
装領域において同時に熱の影響を受ける。例えば、熱硬
化性の樹脂を含む異方性導電層であれば、各表面実装部
品に対応する実装領域において異方性導電層が同時に硬
化する。したがって、隣りの表面実装部品の実装による
影響を受けないので、表面実装部品同士を接近させて配
置することができる。
時に加圧及び加熱されて同時に実装されるので、異方性
導電層は、複数の表面実装部品のそれぞれに対応する実
装領域において同時に熱の影響を受ける。例えば、熱硬
化性の樹脂を含む異方性導電層であれば、各表面実装部
品に対応する実装領域において異方性導電層が同時に硬
化する。したがって、隣りの表面実装部品の実装による
影響を受けないので、表面実装部品同士を接近させて配
置することができる。
【０００９】本発明に係る表面実装部品の実装方法は、
基板に形成された配線パターン上に第１の表面実装部品
の実装領域に対応する第１の異方性導電層を形成する工
程と、前記第１の異方性導電層上に前記第１の表面実装
部品を位置決めして載せる工程と、前記第１の表面実装
部品を加圧及び加熱して前記第１の異方性導電層を介し
て前記配線パターンに接続する工程と、その後に、前記
第１の表面実装部品の実装領域に接近して第２の異方性
導電層を形成する工程と、前記第２の異方性導電層上に
第２の表面実装部品を位置決めして載せる工程と、前記
第２の表面実装部品を加圧及び加熱して前記第２の異方
性導電層を介して前記配線パターンに接続する工程と、
を含む。
基板に形成された配線パターン上に第１の表面実装部品
の実装領域に対応する第１の異方性導電層を形成する工
程と、前記第１の異方性導電層上に前記第１の表面実装
部品を位置決めして載せる工程と、前記第１の表面実装
部品を加圧及び加熱して前記第１の異方性導電層を介し
て前記配線パターンに接続する工程と、その後に、前記
第１の表面実装部品の実装領域に接近して第２の異方性
導電層を形成する工程と、前記第２の異方性導電層上に
第２の表面実装部品を位置決めして載せる工程と、前記
第２の表面実装部品を加圧及び加熱して前記第２の異方
性導電層を介して前記配線パターンに接続する工程と、
を含む。
【００１０】本発明によれば、第１の異方性導電層を用
いて第１の表面実装部品を実装してから、この第１の表
面実装部品の実装領域に接近して第２の異方性導電層が
形成される。したがって、第１の異方性導電層に熱が加
えられたときの影響を、第２の異方性導電層が受けない
ので、第１及び第２の表面実装部品を接近させて配置す
ることができる。
いて第１の表面実装部品を実装してから、この第１の表
面実装部品の実装領域に接近して第２の異方性導電層が
形成される。したがって、第１の異方性導電層に熱が加
えられたときの影響を、第２の異方性導電層が受けない
ので、第１及び第２の表面実装部品を接近させて配置す
ることができる。
【００１１】本発明において、表面実装部品として、例
えば半導体ベアチップが挙げられる。
えば半導体ベアチップが挙げられる。
【００１２】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を参照して説明する。
について図面を参照して説明する。
【００１３】（第１実施形態）図１（Ａ）〜図１（Ｄ）
は、第１実施形態に係る表面実装部品の実装方法を説明
する図である。なお、本実施形態では、表面実装部品と
してＩＣチップが用いられる。
は、第１実施形態に係る表面実装部品の実装方法を説明
する図である。なお、本実施形態では、表面実装部品と
してＩＣチップが用いられる。
【００１４】図１（Ａ）に示すように、本実施形態で使
用される実装基板１０は、ガラス等で構成され、配線パ
ターン１２が形成される周知のものである。この実装基
板１０には、配線パターン１２の上から異方性導電膜２
０が貼り付けられる。詳しくは、異方性導電膜２０は、
実装領域の全面に貼り付けられる。異方性導電膜２０
は、熱硬化性樹脂中に金属微粒子（導電粒子）を分散さ
せてシート状にしたものある。熱硬化性樹脂が用いられ
ていることから、異方性導電膜２０は、加熱されると硬
化する。
用される実装基板１０は、ガラス等で構成され、配線パ
ターン１２が形成される周知のものである。この実装基
板１０には、配線パターン１２の上から異方性導電膜２
０が貼り付けられる。詳しくは、異方性導電膜２０は、
実装領域の全面に貼り付けられる。異方性導電膜２０
は、熱硬化性樹脂中に金属微粒子（導電粒子）を分散さ
せてシート状にしたものある。熱硬化性樹脂が用いられ
ていることから、異方性導電膜２０は、加熱されると硬
化する。
【００１５】そして、図１（Ｃ）に示すように、異方性
導電膜２０の上にＩＣチップ３０が配置される。ＩＣチ
ップ３０は、実装面に複数のバンプ３２を有する半導体
ベアチップであり、バンプ３２が配線パターン１２に対
応するように位置合わせされて配置される。
導電膜２０の上にＩＣチップ３０が配置される。ＩＣチ
ップ３０は、実装面に複数のバンプ３２を有する半導体
ベアチップであり、バンプ３２が配線パターン１２に対
応するように位置合わせされて配置される。
【００１６】少なくとも接近する複数のＩＣチップ３０
が配置されると、複数のＩＣチップ３０に跨る程度の大
きさの圧着面を有する圧着ツール４０を用いて、圧着ツ
ール４０によって、全てのＩＣチップ３０を同時に加熱
及び加圧する。詳しくは、ＩＣチップ３０を異方性導電
膜２０の方向に押しつけ、バンプ３２が異方性導電膜２
０の方向に埋まるように加圧する。
が配置されると、複数のＩＣチップ３０に跨る程度の大
きさの圧着面を有する圧着ツール４０を用いて、圧着ツ
ール４０によって、全てのＩＣチップ３０を同時に加熱
及び加圧する。詳しくは、ＩＣチップ３０を異方性導電
膜２０の方向に押しつけ、バンプ３２が異方性導電膜２
０の方向に埋まるように加圧する。
【００１７】なお、圧着ツール４０の圧着面の大きさに
ついては、複数のＩＣチップ全体を完全にカバーするよ
うに形成されたものを用いると均等に加熱加圧を行うと
いう観点から好ましい。
ついては、複数のＩＣチップ全体を完全にカバーするよ
うに形成されたものを用いると均等に加熱加圧を行うと
いう観点から好ましい。
【００１８】こうして、図１（Ｄ）に示すように、バン
プ３２と配線パターン１２との間で、異方性導電膜２０
に分散される金属微粒子が押しつぶされて、両者間を電
気的に導通させるようになる。
プ３２と配線パターン１２との間で、異方性導電膜２０
に分散される金属微粒子が押しつぶされて、両者間を電
気的に導通させるようになる。
【００１９】また、圧着ツール４０によって、加圧とと
もに加熱もされたことで、異方性導電膜２０は硬化し、
かつ収縮した状態となっている。これによって、バンプ
３２と配線パターン１２との間の導通状態が保持され
る。
もに加熱もされたことで、異方性導電膜２０は硬化し、
かつ収縮した状態となっている。これによって、バンプ
３２と配線パターン１２との間の導通状態が保持され
る。
【００２０】本実施形態によれば、複数のＩＣチップ３
０を同時に実装するので、それぞれのＩＣチップ３０に
対応する実装領域の異方性導電膜２０に対して同時に熱
が加えられる。したがって、それぞれの実装領域の異方
性導電膜２０が同時に硬化収縮するので、隣りの実装領
域の硬化の影響を受けなくなる。こうして、ＩＣチップ
３０の実装面積を減らして製品サイズを小型化すること
ができる。
０を同時に実装するので、それぞれのＩＣチップ３０に
対応する実装領域の異方性導電膜２０に対して同時に熱
が加えられる。したがって、それぞれの実装領域の異方
性導電膜２０が同時に硬化収縮するので、隣りの実装領
域の硬化の影響を受けなくなる。こうして、ＩＣチップ
３０の実装面積を減らして製品サイズを小型化すること
ができる。
【００２１】（第２実施形態）図２（Ａ）〜図２（Ｅ）
は、第２実施形態に係る表面実装部品の実装方法を説明
する図である。なお、本実施形態では、上記第１実施形
態と同様の部品が使用されるので、同一の部品には同一
の符号を付して説明する。
は、第２実施形態に係る表面実装部品の実装方法を説明
する図である。なお、本実施形態では、上記第１実施形
態と同様の部品が使用されるので、同一の部品には同一
の符号を付して説明する。
【００２２】まず、図２（Ａ）に示すように、最初に実
装する一つのＩＣチップ（第１の表面実装部品）３０の
実装領域に、異方性導電膜５０を貼り付ける。上記第１
実施形態では、複数のＩＣチップ３０の実装領域の全面
に異方性導電膜２０が貼り付けられたが、本実施形態で
は、一つのＩＣチップ３０の実装領域のみに異方性導電
膜５０を貼り付ける。さらに、詳しくは、異方性導電膜
５０は、隣りに実装される他のＩＣチップ３４の実装領
域にはみださないように貼り付けられる。
装する一つのＩＣチップ（第１の表面実装部品）３０の
実装領域に、異方性導電膜５０を貼り付ける。上記第１
実施形態では、複数のＩＣチップ３０の実装領域の全面
に異方性導電膜２０が貼り付けられたが、本実施形態で
は、一つのＩＣチップ３０の実装領域のみに異方性導電
膜５０を貼り付ける。さらに、詳しくは、異方性導電膜
５０は、隣りに実装される他のＩＣチップ３４の実装領
域にはみださないように貼り付けられる。
【００２３】次に、図２（Ｂ）に示すように、異方性導
電膜５０の上にＩＣチップ３０を位置合わせして配置す
る。詳しくは、バンプ３２と配線パターン１２とを対応
させてＩＣチップ３０を配置する。そして、圧着ツール
６０によって、ＩＣチップ３０に対して加圧及び加熱を
行う。こうして、図２（Ｃ）に示すように、ＩＣチップ
３０の実装が完了し、異方性導電膜５０は硬化収縮した
状態となっている。
電膜５０の上にＩＣチップ３０を位置合わせして配置す
る。詳しくは、バンプ３２と配線パターン１２とを対応
させてＩＣチップ３０を配置する。そして、圧着ツール
６０によって、ＩＣチップ３０に対して加圧及び加熱を
行う。こうして、図２（Ｃ）に示すように、ＩＣチップ
３０の実装が完了し、異方性導電膜５０は硬化収縮した
状態となっている。
【００２４】続いて、異方性導電膜５０の隣りに、他の
ＩＣチップ（第２の表面実装部品）３４の実装領域に対
応して異方性導電膜５２を貼り付け、図２（Ｄ）に示す
ように、このＩＣチップ３４を実装する。この工程は、
上記ＩＣチップ３０の実装工程と同様に、圧着ツール６
０が使用される。
ＩＣチップ（第２の表面実装部品）３４の実装領域に対
応して異方性導電膜５２を貼り付け、図２（Ｄ）に示す
ように、このＩＣチップ３４を実装する。この工程は、
上記ＩＣチップ３０の実装工程と同様に、圧着ツール６
０が使用される。
【００２５】こうして、図２（Ｅ）に示すように、ＩＣ
チップ３４の実装が完了し、対応する異方性導電膜５２
も硬化収縮した状態となる。
チップ３４の実装が完了し、対応する異方性導電膜５２
も硬化収縮した状態となる。
【００２６】以上説明したように、本実施形態によれ
ば、異方性導電膜５０はＩＣチップ３０のみに対応し、
異方性導電膜５２はＩＣチップ３４のみに対応する。そ
して、一方の異方性導電膜５０を用いたＩＣチップ３０
の実装が完了してから他の異方性導電膜５２が貼り付け
られる。したがって、異方性導電膜５０の硬化収縮の影
響が、他の異方性導電膜５２には及ばない。こうして、
ＩＣチップ３０、３４の間隔を小さくすることで、全体
的な実装面積を減らして製品サイズを小型化することが
できる。
ば、異方性導電膜５０はＩＣチップ３０のみに対応し、
異方性導電膜５２はＩＣチップ３４のみに対応する。そ
して、一方の異方性導電膜５０を用いたＩＣチップ３０
の実装が完了してから他の異方性導電膜５２が貼り付け
られる。したがって、異方性導電膜５０の硬化収縮の影
響が、他の異方性導電膜５２には及ばない。こうして、
ＩＣチップ３０、３４の間隔を小さくすることで、全体
的な実装面積を減らして製品サイズを小型化することが
できる。
【００２７】図３には、本発明を適用して表面実装部品
１１００を実装した回路基板１０００が示されている。
回路基板１０００は、既に述べたガラス基板やセラミッ
クス基板等の無機系基板や、図３に示した例えばガラス
エポキシ基板やフレキシブル基板であるポリイミド基板
等の有機系基板などいずれのものを用いても良く、その
種類は問わない。回路基板１０００には例えば銅からな
る配線パターンが所望の回路となるように形成されてい
て、それらの配線パターンと表面実装部品１１００の外
部端子とを機械的に接続することでそれらの電気的導通
を図る。この場合、表面実装部品１１００は、外部との
熱膨張差により生じる歪みを吸収する構造を有していて
もよい。
１１００を実装した回路基板１０００が示されている。
回路基板１０００は、既に述べたガラス基板やセラミッ
クス基板等の無機系基板や、図３に示した例えばガラス
エポキシ基板やフレキシブル基板であるポリイミド基板
等の有機系基板などいずれのものを用いても良く、その
種類は問わない。回路基板１０００には例えば銅からな
る配線パターンが所望の回路となるように形成されてい
て、それらの配線パターンと表面実装部品１１００の外
部端子とを機械的に接続することでそれらの電気的導通
を図る。この場合、表面実装部品１１００は、外部との
熱膨張差により生じる歪みを吸収する構造を有していて
もよい。
【００２８】そして、この回路基板１０００を備える電
子機器として、図４には、ノート型パーソナルコンピュ
ータ１２００が示されている。
子機器として、図４には、ノート型パーソナルコンピュ
ータ１２００が示されている。
【００２９】なお、上記実施形態は、表面実装部品とし
てＩＣチップを用いた例であるが、ＩＣチップと同様に
多数の外部端子を必要とする表面実装用の電子部品であ
ればいかなるものでも良く、例えばＴＣＰ型半導体装置
等であってもよい。また、能動部品か受動部品かを問わ
ず、本発明を適用することができる。電子部品として、
例えば、抵抗器、コンデンサ、コイル、発振器、フィル
タ、温度センサ、サーミスタ、バリスタ、ボリューム又
はヒューズなどがある。
てＩＣチップを用いた例であるが、ＩＣチップと同様に
多数の外部端子を必要とする表面実装用の電子部品であ
ればいかなるものでも良く、例えばＴＣＰ型半導体装置
等であってもよい。また、能動部品か受動部品かを問わ
ず、本発明を適用することができる。電子部品として、
例えば、抵抗器、コンデンサ、コイル、発振器、フィル
タ、温度センサ、サーミスタ、バリスタ、ボリューム又
はヒューズなどがある。
【００３０】また、上記実施形態では、異方性導電膜が
用いられたが、これ以外の異方性導電材料を用いてもよ
い。すなわち、異方性導電材料としては、フィルム
（膜）状に形成されたものや接着剤になったもの等、周
知のものが各種存在するがそのいずれを用いてもよい。
用いられたが、これ以外の異方性導電材料を用いてもよ
い。すなわち、異方性導電材料としては、フィルム
（膜）状に形成されたものや接着剤になったもの等、周
知のものが各種存在するがそのいずれを用いてもよい。
【００３１】
【図１】図１（Ａ）〜図１（Ｄ）は、第１実施形態に係
る表面実装部品の実装方法を説明する図である。
る表面実装部品の実装方法を説明する図である。
【図２】図２（Ａ）〜図２（Ｅ）は、第２実施形態に係
る表面実装部品の実装方法を説明する図である。
る表面実装部品の実装方法を説明する図である。
【図３】図３は、本発明を適用して表面実装部品を実装
した回路基板を示す図である。
した回路基板を示す図である。
【図４】図４は、本発明を適用して表面実装部品が実装
された回路基板を備える電子機器を示す図である。
された回路基板を備える電子機器を示す図である。
【図５】図５（Ａ）〜図５（Ｄ）は、ガラス基板に複数
の半導体チップを実装する従来の工程を示す図である。
の半導体チップを実装する従来の工程を示す図である。
１０ 実装基板 １２ 配線パターン ２０、５０、５２ 異方性導電膜 ３０、３４ ＩＣチップ（表面実装部品）
Claims (3)
- 【請求項１】 基板に形成された配線パターン上に異方
性導電層を形成する工程と、前記異方性導電層上に複数
の表面実装部品を位置決めして載せる工程と、前記複数
の表面実装部品を同時に加圧及び加熱して前記異方性導
電層を介して前記配線パターンに接続する工程と、を含
む表面実装部品の実装方法。 - 【請求項２】 基板に形成された配線パターン上に第１
の表面実装部品の実装領域に対応する第１の異方性導電
層を形成する工程と、前記第１の異方性導電層上に前記
第１の表面実装部品を位置決めして載せる工程と、前記
第１の表面実装部品を加圧及び加熱して前記第１の異方
性導電層を介して前記配線パターンに接続する工程と、 その後に、前記第１の表面実装部品の実装領域に接近し
て第２の異方性導電層を形成する工程と、前記第２の異
方性導電層上に第２の表面実装部品を位置決めして載せ
る工程と、前記第２の表面実装部品を加圧及び加熱して
前記第２の異方性導電層を介して前記配線パターンに接
続する工程と、を含む表面実装部品の実装方法。 - 【請求項３】 請求項１又は請求項２記載の表面実装部
品の実装方法において、 前記表面実装部品は、半導体ベアチップである表面実装
部品の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11183697A JPH10289929A (ja) | 1997-04-14 | 1997-04-14 | 表面実装部品の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11183697A JPH10289929A (ja) | 1997-04-14 | 1997-04-14 | 表面実装部品の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10289929A true JPH10289929A (ja) | 1998-10-27 |
Family
ID=14571396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11183697A Withdrawn JPH10289929A (ja) | 1997-04-14 | 1997-04-14 | 表面実装部品の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10289929A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000045431A1 (en) * | 1999-01-27 | 2000-08-03 | Citizen Watch Co., Ltd. | Method of packaging semiconductor device using anisotropic conductive adhesive |
| US6717275B2 (en) | 2001-10-29 | 2004-04-06 | Renesas Technology Corp. | Semiconductor module |
| KR100669830B1 (ko) | 2004-11-16 | 2007-04-16 | 삼성전자주식회사 | 이방성 도전막을 이용한 적층 패키지 |
| CN112466784A (zh) * | 2020-11-20 | 2021-03-09 | 深圳市山本光电股份有限公司 | 玻璃衬底芯片生产方法 |
-
1997
- 1997-04-14 JP JP11183697A patent/JPH10289929A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000045431A1 (en) * | 1999-01-27 | 2000-08-03 | Citizen Watch Co., Ltd. | Method of packaging semiconductor device using anisotropic conductive adhesive |
| EP1067598A4 (en) * | 1999-01-27 | 2001-10-24 | Citizen Watch Co Ltd | ENCLOSURE METHOD OF A SEMICONDUCTOR ARRANGEMENT WITH AN ANISOTROPICALLY CONDUCTIVE ADHESIVE |
| US6498051B1 (en) | 1999-01-27 | 2002-12-24 | Citizen Watch Co., Ltd. | Method of packaging semiconductor device using anisotropic conductive adhesive |
| US6717275B2 (en) | 2001-10-29 | 2004-04-06 | Renesas Technology Corp. | Semiconductor module |
| KR100669830B1 (ko) | 2004-11-16 | 2007-04-16 | 삼성전자주식회사 | 이방성 도전막을 이용한 적층 패키지 |
| CN112466784A (zh) * | 2020-11-20 | 2021-03-09 | 深圳市山本光电股份有限公司 | 玻璃衬底芯片生产方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040706 |