KR100669830B1 - 이방성 도전막을 이용한 적층 패키지 - Google Patents

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김길백
정용진
김상영
황현익
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Abstract

본 발명은 이방성 도전막을 이용한 적층 패키지에 관한 것으로, CSP를 적층할 때 CSP에 작용하는 열적 스트레스를 최소화하고, CSP의 손상 없이 적층 패키지에 대한 수리 공정을 용이하게 진행하기 위해서, 배선기판과, 상기 배선기판의 상부면에 실장되어 상기 배선기관과 전기적으로 연결된 반도체 칩과, 상기 반도체 칩 외측의 상기 배선기판의 하부면에 형성된 솔더 볼들을 포함하는 칩 스케일 패키지들을 3차원으로 적층한 적층 패키지에 있어서, 피적층 칩 스케일 패키지의 배선기판 상부면의 반도체 칩 외곽에 개재되어 적층 칩 스케일 패키지의 솔더 볼을 상기 피적층 칩 스케일 패키지의 배선기판에 적층 및 전기적으로 연결하는 열가소성의 이방성 도전막을 포함하는 것을 특징으로 하는 이방성 도전막을 이용한 적층 패키지를 제공한다.
이방성, ACF, CSP, 적층, 패키지

Description

이방성 도전막을 이용한 적층 패키지{Stack package using ACF}
도 1은 종래기술에 따른 적층 패키지를 보여주는 단면도이다.
도 2는 본 발명의 실시예에 따른 이방성 도전막을 이용한 적층 패키지에 있어서, 하부 CSP의 상부면에 이방성 도전막이 부착된 상태를 보여주는 평면도이다.
도 3은 도 2의 3-3선 단면도로서, 하부 CSP에 상부 CSP가 적층된 상태를 보여주는 단면도이다.
도 4는 도 2의 4-4선 단면도로서, 하부 CSP에 상부 CSP가 적층된 상태를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 설명 *
10a, 10b : CSP 20 : 반도체 칩
22 : 전극 패드 30 : 배선기판
31 : 윈도우 32 : 기판 몸체
34 : 금속 배선층 36 : 비아 홀
41 : 기판 패드 43 : 볼 패드
45 : 접속 패드 52 : 본딩 와이어
54 : 수지 봉합부 70 : 솔더 볼
80 : 이방성 도전막 82 : 절연성 접착 필름
84 : 도전 입자 100 : 적층 패키지
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 이방성 도전막을 개재하여 다수개의 칩 스케일 패키지를 3차원으로 적층한 이방성 도전막을 이용한 적층 패키지에 관한 것이다.
오늘날 전자산업의 추세는 더욱 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이며, 이에 따라 근래에 개발된 패키지 중의 하나가 볼 그리드 어레이(Ball Grid Array; BGA) 패키지이다. BGA 패키지는 통상적인 플라스틱 패키지에 비하여, 모 기판(mother board)에 대한 실장 면적을 축소시킬 수 있고, 전기적 특성이 우수하다는 장점들을 갖고 있다.
BGA 패키지는 통상적인 플라스틱 패키지와 달리 리드 프레임 대신에 인쇄회로기판을 사용한다. 인쇄회로기판은 반도체 칩이 접착되는 면의 반대쪽 전면을 솔더 볼(solder ball)들의 형성 영역으로 제공할 수 있기 때문에, 모 기판에 대한 실장 밀도 면에서 유리한 점이 있다. 그러나, 인쇄회로기판의 크기를 축소하는 데는 근본적으로 한계를 안고 있다. 즉, 반도체 칩의 실장을 위하여 회로 배선이 형성되지 않은 영역을 필요로 하기 때문에, 인쇄회로기판의 크기는 여전히 반도체 칩의 크기보다 클 수밖에 없다. 이러한 사정에서 제안된 것이 소위 칩 크기의 패키지(Chip Scale Package; CSP)이다.
CSP는 최근 몇 년 사이에 미국, 일본, 한국 등의 여러 회사들에 의해 다양한 유형들이 소개되어 왔으며, 현재도 개발이 활발히 진행되고 있다. 대표적인 CSP 중의 하나가 유연성을 갖는 폴리이미드 테이프(polyimide tape)에 배선 패턴(circuit pattern)이 형성된 테이프 배선기판(tape circuit board)을 이용한 BGA 패키지이다. 테이프 배선기판과, 테이프 배선기판에 부착되는 반도체 칩 간의 전기적 연결 방법은 빔 리드 본딩(beam lead bonding) 방법과 와이어 본딩(wire bonding) 방법이 일반적으로 사용된다.
이와 같은 하나의 반도체 칩을 패키징하는 CSP 이외에, 패키지의 크기를 줄이기 위해서 제안되어 온 방안 예를 들면, 반도체 칩 또는 패키지를 입체적으로 복수개 적층한 패키징 기술이 있다. 이와 같은 적층 패키징 기술에 의해 구현된 패키지를 통상적으로 적층 패키지(stack package)라 한다.
그런데, 통상적인 반도체 패키지를 적층한 적층 패키지의 경우, 신뢰성 검사를 거친 반도체 패키지를 활용하기 때문에, 적층 패키지로 구현된 이후에 불량률은 적지만 적층되는 반도체 패키지의 두께에 대응되게 적층 패키지의 두께가 두꺼워지는 문제점을 안고 있다. 반도체 칩을 적층하여 적층 패키지(적층 칩 패키지라고도 함)를 구현하는 경우, 적층 패키지의 박형화를 구현할 수는 있지만, 적층되는 반도체 칩에 대한 신뢰성이 검증되지 않았기 때문에, 적층 패키지로 구현된 이후에 불량률이 발생될 우려가 크다.
따라서, 전술된 바와 같은 CSP를 적층하여 적층 패키지를 구현할 수 있다면, 반도체 패키지를 적층하는 경우의 장점과 반도체 칩을 적층하는 경우의 장점을 모두 획득할 수 있다.
이와 같은 CSP(110a, 110b)를 적층한 종래기술에 따른 적층 패키지(200)가 도 1에 도시되어 있다. 도 1을 참조하면, 종래기술에 따른 적층 패키지(200)는 두 개의 CSP(110a, 110b)가 3차원으로 적층된 구조를 갖는다. 이때 CSP(110a, 110b) 중에서 상대적으로 아래쪽에 위치하는 피적층 CSP(110a)를 하부 CSP라 하고, 하부 CSP(110a) 상부에 적층되는 적층 CSP(110b)를 상부 CSP라 한다. 그리고 종래기술에 따른 적층 패키지(200)는 두 개의 CSP(110a, 110b)가 적층된 구조를 갖기 때문에, 하부 CSP(110a)는 피적층용으로 사용되고 상부 CSP(110b)는 적층용으로 사용되지만, 3개 이상의 CSP들이 적층된 경우 최상부와 최하부 CSP 사이에 배치된 CSP는 적층 및 피적층용으로 사용된다.
CSP(110a, 110b)는 배선기판(130)의 상부면에 반도체 칩(120)이 실장된 구조를 가지며, 반도체 칩(120) 외측의 배선기판(130)의 하부면에 솔더 볼들(170)이 형성되어 있다. 이때 CSP(110a, 110b)를 3차원으로 적층할 수 있도록, 솔더 볼(170)은 배선기판(130)의 상부면에 실장된 반도체 칩(120)의 높이보다는 높게 형성하는 것이 바람직하다.
종래기술에 따른 적층 패키지(200)를 제조하는 방법으로는 하부 CSP(110a)의 배선기판(130) 상부면에 상부 CSP(110b)의 솔더 볼(170)이 정렬될 수 있도록 상부 CSP(110b)를 탑재시킨 상태에서 솔더 리플로우 공정을 진행하여 상부 CSP의 솔더 볼(170)을 하부 CSP의 배선기판(130)의 상부면에 직접 접합시키는 방법이 사용된다.
그런데 종래기술에 따른 적층 패키지는 복수개의 CSP를 3차원으로 적층하기 위한 솔더 리플로우 공정을 진행하기 때문에, CSP들에 작용하는 열적 스트레스에 의해 CSP들이 휘는 불량이 발생될 수 있다. 즉 통상적인 CSP의 경우 두께가 얇기 때문에, 열적 스트레스에 취약하다. 따라서 CSP에 솔더 볼을 형성하기 위한 솔더 리플로우 공정과 적층 패키지를 구현하기 위한 솔더 리플로우 공정과 같은 반복적인 열적 스트레스를 작용할 경우, CSP가 휘는 불량이 발생될 확률이 증가하게 된다.
이와 같은 CSP들의 휨이 발생될 경우 부가적으로 CSP들 사이의 솔더 접합성이 떨어지는 문제가 발생될 수 있다. 즉, 휨이 발생된 CSP의 경우 CSP에 형성된 솔더 볼의 높이 또한 편차가 발생되기 때문에, CSP들 간 솔더 접합성이 떨어지는 문제가 발생될 수 있다.
특히 적층 패키지 제조 시 발생될 수 있는 솔더 볼 정렬 불량에 따라서 수리 공정을 진행하는 경우가 발생될 수 있는데, 수리 공정 또한 솔더 리플로우 공정(이하, 재 리플로우 공정이라 한다)을 필요로 한다. 재 리플로우 공정을 진행할 경우 CSP들에 열적 스트레스가 가중되기 때문에, CSP의 휨이 발생될 확률은 더욱 증가하게 된다.
비록 솔더 볼 정렬 불량이 발생되긴 했지만 솔더 리플로우 공정에서 상부 CSP의 솔더 볼이 하부 CSP의 배선기판에 접합되기 때문에, 분리된 CSP들 중에는 솔 더 볼이 온전한 형태로 분리되지 않은 CSP가 존재할 수 있다. 따라서 솔더 볼이 손상된 CSP는 적층 패키지용으로 사용하지 못할 수도 있기 때문에, 제품 수율을 떨어뜨릴 수 있다. 손상된 CSP를 그대로 사용할 경우, 제조된 적층 패키지의 제품 신뢰도가 떨어질 수 있다.
따라서, 본 발명의 제 1 목적은 CSP를 적층할 때 CSP에 작용하는 열적 스트레스를 최소화하는 데 있다.
본 발명의 제 2 목적은 CSP의 손상 없이 적층 패키지에 대한 수리 공정을 용이하게 진행할 수 있도록 하는 데 있다.
상기 목적을 달성하기 위하여, 배선기판과, 상기 배선기판의 상부면에 실장되어 상기 배선기관과 전기적으로 연결된 반도체 칩과, 상기 반도체 칩 외측의 상기 배선기판의 하부면에 형성된 솔더 볼들을 포함하는 칩 스케일 패키지들을 3차원으로 적층한 적층 패키지에 있어서,
피적층 칩 스케일 패키지의 배선기판 상부면의 반도체 칩 외곽에 개재되어 적층 칩 스케일 패키지의 솔더 볼을 상기 피적층 칩 스케일 패키지의 배선기판에 적층 및 전기적으로 연결하는 열가소성의 이방성 도전막을 포함하는 것을 특징으로 하는 이방성 도전막을 이용한 적층 패키지를 제공한다.
본 발명에 따른 적층 패키지에 있어서, 이방성 도전막을 포함한 적층 칩 스케일 패키지의 솔더 볼의 높이는 피적층 칩 스케일 패키지의 배선기판 상부면에 실 장된 반도체 칩의 높이보다는 높게 형성하는 것이 바람직하다.
본 발명에 따른 적층 패키지에 있어서, 칩 스케일 패키지는 솔더 볼이 형성된 배선기판의 하부면에 대응되는 배선기판의 상부면에 솔더 볼과 전기적으로 연결된 접속 패드가 형성되어 있으며, 접속 패드 위에 이방성 도전막이 부착된다.
그리고 본 발명에 따른 이방성 도전막은 절연성의 열가소성 접착 필름 내에 미세 도전 입자들이 혼합된 것을 사용하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 2는 본 발명의 실시예에 따른 이방성 도전막(80)을 이용한 적층 패키지(100)에 있어서, 하부 CSP(10a)의 상부면에 이방성 도전막(80)이 부착된 상태를 보여주는 평면도이다. 도 3은 도 2의 3-3선 단면도로서, 하부 CSP(10a)에 상부 CSP(10b)가 적층된 상태를 보여주는 단면도이다. 그리고 도 4는 도 2의 4-4선 단면도로서, 하부 CSP(10a)에 상부 CSP(10b)가 적층된 상태를 보여주는 단면도이다. 한편 도 2는 하부 CSP(10a)의 상부에 부착된 이방성 도전막(80)을 도시하기 위해서, 하부 CSP(10a)의 상부에 적층된 상부 CSP의 도시를 생략하였다.
도 2 내지 도 4를 참조하면, 본 발명의 실시예에 따른 이방성 도전막(80)을 이용한 적층 패키지(100)는 하부면의 가장자리 둘레에 솔더 볼(80)이 형성된 두 개의 CSP(10a, 10b)가 3차원으로 적층된 구조를 가지며, CSP(10a, 10b)가 상하 적층 및 전기적으로 연결될 수 있도록, 하부 CSP(10a)의 상부면과 상부 CSP(10b)의 솔더 볼(70) 사이에 이방성 도전막(80; Anisotropic Conductive Film; ACF)이 개재된다. 이때 본 발명의 실시예에 따른 적층 패키지(100)는 하부 CSP(10a)의 배선기판(30) 상부면에 이방성 도전막(80)을 개재한 상태에서 상부 CSP의 솔더 볼(70)을 이방성 도전막(80)에 열압착시킴으로써, 하부 CSP(10a)에 상부 CSP(10b)를 적층시켜 전기적으로 연결시킨다.
본 발명의 실시예에 따른 적층 패키지(100)에 대해서 구체적으로 설명하면, CSP(10a, 10b)는 페이스다운 타입의 반도체 패키지로서, 반도체 칩(20)의 활성면이 배선기판(30)의 상부면을 향하도록 실장되어 배선기판(30)과 전기적으로 연결된다. 그리고 반도체 칩(20) 외측의 배선기판(30)의 하부면의 가장자리 둘레에 솔더 볼들(70)이 형성된 구조를 갖는다.
CSP(10, 10b)에 대해서 구체적으로 설명하면, 반도체 칩(20)은 전극 패드들(22)이 활성면의 중심 부분에 형성된 센터 패드 타입의 반도체 칩이다. 한편 센터 패드 타입의 반도체 칩(20)은 에지 타입(edge type)의 반도체 칩에 비해서 고속도(high-speed), 고전압(high-power)에 유리한 특성을 갖고 있다.
배선기판(30)은 반도체 칩의 전극 패드(22)가 노출될 수 있도록 중심 부분에 윈도우(31; window)가 형성되어 있으며, 양면에 금속 배선층(34)이 형성된 구조를 갖는다. 배선기판(30)으로는 테이프 배선기판, 인쇄회로기판이 사용될 수 있다. 즉, 배선기판(30)은 중심 부분에 윈도우(31)를 가지며 반도체 칩(20)의 활성면보다는 큰 면적을 갖는 기판 몸체(32)와, 기판 몸체(32)의 양면에 형성된 금속 배선층(34)을 포함한다. 금속 배선층(34)은 기판 몸체(32)의 하부면에 형성된 하부 배선층과, 기판 몸체(32)의 상부면에 형성된 상부 배선층을 포함한다. 하부 배선층은 윈도우(31)에 근접하게 형성되어 반도체 칩의 전극 패드(22)와 전기적으로 연결되는 기판 패드(41)와, 기판 패드(41)와 연결되어 반도체 칩(20)이 실장된 기판 몸체(32) 하부면의 가장자리 둘레에 형성된 볼 패드(43)를 포함한다. 상부 배선층은 볼 패드(43)에 대응되는 기판 몸체(32)의 상부면에 형성된 접속 패드(45)를 포함하며, 접속 패드(45)와 볼 패드(43)는 비아 홀(36; via hole)을 통하여 각기 전기적으로 연결된다. 그리고 기판 패드(41), 볼 패드(43) 및 접속 패드(45)를 제외한 기판 몸체(32) 전면에 형성된 절연성 보호층(38)에 의해 금속 배선층(34)이 보호된다. 절연성 보호층(38)으로는 포토 솔더 레지스트(photo solder resist)가 주로 사용된다.
이때 CSP(10a, 10b)를 3차원으로 적층할 때, 하부 CSP(10a)의 반도체 칩(20)에 간섭받지 않고 하부 CSP의 접속 패드(45)에 상부 CSP(10b)의 솔더 볼(70)이 접합될 수 있도록, 볼 패드(43)와 접속 패드(45)는 기판 몸체(32)의 상하부면의 동일 위치에 형성된다.
한편 배선기판(30)은 기판 몸체(32)의 양면에 금속 배선층(34)이 형성된 예를 개시하였지만 기판 몸체의 내부에 적어도 한 층 이상의 금속 배선층을 더 형성할 수도 있다.
윈도우(31)에 노출된 반도체 칩의 전극 패드(22)와 배선기판의 기판 패드(41)는 윈도우(31)를 통하여 본딩 와이어(52)에 의해 전기적으로 연결되며, 윈도우(31)에 노출된 반도체 칩의 전극 패드(22), 기판 패드(41) 및 본딩 와이어(52)는 윈도우(31)에 투입되는 성형 수지에 의해 형성된 수지 봉합부(54)에 의해 외부환경 으로부터 보호된다.
그리고 솔더 볼(70)은 볼 패드(43)에 각기 형성된다. 본 발명의 실시예에서는 솔더 볼(70)이 외부접속단자로 사용된 예를 개시하였지만, 솔더 볼(70) 대신에 니켈(Ni), 금(Au)과 같은 금속 범프가 사용될 수 있다. 적층 패키지(100)를 외부기기에 솔더링할 수 있도록, 솔더 볼(70)은 배선기판(30)의 하부면에 형성된 수지 봉합부(54)보다는 아래쪽으로 돌출될 수 있도록 형성하는 것이 바람직하다.
이와 같은 구조를 갖는 CSP(10a, 10b)는 CSP(10a, 10b) 사이에 개재된 이방성 도전막(80)에 의해 상하 적층 및 전기적 연결이 이루어진다. 이방성 도전막(80)은 절연성 접착 필름(82) 내에 다수의 미세 도전 입자(84)가 혼합된 구조를 가지며, 절연성 접착 필름(82)으로는 열가소성 수지를 사용하는 것이 바람직하다. 이방성 도전막(80)은 하부 CSP(10a)의 배선기판(30) 상부면의 반도체 칩(20) 외곽에 형성된 접속 패드(45) 위에 부착된다.
이방성 도전막(80)을 매개로 하부 CSP(10a)의 상부에 상부 CSP(10b)를 적층하는 방법은, 상부 CSP(10b)의 솔더 볼(70)을 하부 CSP의 접속 패드(45)에 대응되게 정렬시킨 상태에서 이방성 도전막(80)을 열압착시켜 상부 CSP의 솔더 볼(70)을 하부 CSP의 접속 패드(45)에 이방성 도전막(80)을 매개로 적층 및 전기적으로 연결된다. 즉, 솔더 볼(70)과 접속 패드(45) 사이에 위치하는 도전 입자(84)에 의해 상하 전기적 연결이 구현되며, 면방향의 도전 입자들(84)은 상호 접촉하지 않을 정도로 분산되어 있어서 높은 절연성이 획득된다. 그리고 이방성 도전막의 절연 접착 필름(82)에 의해 상부 CSP(10b)는 하부 CSP(10a)에 적층된다.
이때 이방성 도전막의 절연성 접착 필름(82)으로 열가소성 수지가 사용되기 때문에, 적층 패키지(100)를 구현한 이후에 적층 패키지(100)에 대한 수리 공정을 용이하게 진행할 수 있다. 즉, 적층 패키지 제조시 솔더 볼 정렬 불량에 따라서 수리 공정을 진행하는 경우가 발생될 수 있는데, 이방성 도전막(80)이 열가소성 특성을 갖기 때문에, 솔더 볼 정렬 불량이 발생된 적층 패키지에 소정의 열을 가하여 솔더 볼 손상 없이 CSP를 분리한 다음 적층 패키지 제조 공정을 다시 진행할 수 있다.
그리고 CSP(10, 10b) 적층시 상부 CSP(10b)에 의해 하부 CSP(10a)의 반도체 칩(20)이 손상되는 것을 방지하기 위해서, 이방성 도전막(80)을 포함한 상부 CSP의 솔더 볼(70)의 높이는 하부 CSP의 배선기판(30) 상부면에 실장된 반도체 칩(20)의 높이보다는 높게 형성될 수 있도록, 이방성 도전막(80) 및 솔더 볼(70)의 높이를 조절하는 것이 바람직하다. 또는 상부 CSP(10b)의 반도체 칩(20)의 배면에 열 매개 물질과 같은 완충수단을 개재할 수도 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다. 예를 들어, 본 발명의 실시예에서는 두 개의 CSP를 적층한 적층 패키지에 대해서만 개시하였지만, 둘 이상의 CSP들 사이에 이방성 도전막을 개재하여 적층 패키지를 구현할 수 있음은 물론이다.
그리고 CSP 구조는 본 발명의 실시예에 개시된 구성에 한정되는 것은 아니다. 예컨대, CSP의 가장자리 둘레에 솔더 볼이 형성되어 상하 적층 및 전기적 연결이 가능한 CSP라면 이방성 도전막을 개재하여 적층 패키지로 구현할 수 있다.
따라서, 본 발명의 구조를 따르면 이방성 도전막을 개재하여 열압착 방법으로 적층 CSP의 솔더 볼을 피적층 CSP의 배선기판에 접합시킬 수 있기 때문에, 종래의 솔더 리플로우 공정에 비해서 낮은 온도에서 CSP 적층을 구현하여 CSP에 작용하는 열적 스트레스를 최소화할 수 있다.
그리고 이방성 도전막의 절연 접착 필름으로 열가소성 수지를 사용하기 때문에, 이방성 도전막에 소정의 열만 작용하게 되면 이방성 도전막에서 CSP를 쉽게 분리할 수 있어 적층 패키지 구현 후 CSP의 솔더 볼 손상없이 수리 공정을 용이하게 진행할 수 있다.

Claims (4)

  1. 배선기판과,
    상기 배선기판의 상부면에 실장되어 상기 배선기관과 전기적으로 연결된 반도체 칩과,
    상기 반도체 칩 외측의 상기 배선기판의 하부면에 형성된 솔더 볼들을 포함하는 칩 스케일 패키지들을 3차원으로 적층한 적층 패키지에 있어서,
    적층 칩 스케일 패키지의 솔더 볼과, 상기 적층 칩 스케일 패키지의 솔더 볼이 적층되는 피적층 칩 스케일 패키지의 반도체 칩 외곽의 배선기판 상부면에 개재되어 상기 적층 칩 스케일 패키지의 솔더 볼을 상기 피적층 칩 스케일 패키지의 배선기판 상부면에 적층 및 전기적으로 연결하는 열가소성의 이방성 도전막;을 포함하며,
    수리 공정시 상기 이방성 도전막에 열을 작용하여 상기 이방성 도전막에서 상기 칩 스케일 패키지들을 분리할 수 있는 것을 특징으로 하는 이방성 도전막을 이용한 적층 패키지.
  2. 제 1항에 있어서, 상기 이방성 도전막을 포함한 상기 적층 칩 스케일 패키지의 솔더 볼의 높이는 상기 피적층 칩 스케일 패키지의 배선기판 상부면에 실장된 상기 반도체 칩의 높이보다는 높은 것을 특징으로 하는 이방성 도전막을 이용한 적층 패키지.
  3. 제 2항에 있어서, 상기 칩 스케일 패키지는 상기 솔더 볼이 형성된 상기 배선기판의 하부면에 대응되는 상기 배선기판의 상부면에 상기 솔더 볼과 전기적으로 연결된 접속 패드가 형성되어 있으며, 상기 접속 패드 위에 상기 이방성 도전막이 부착된 것을 특징으로 하는 이방성 도전막을 이용한 적층 패키지.
  4. 제 3항에 있어서, 상기 이방성 도전막은 절연성의 열가소성 접착 필름 내에 미세 도전 입자들이 혼합된 것을 특징으로 하는 이방성 도전막을 이용한 적층 패키지.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101194549B1 (ko) * 2009-06-12 2012-10-25 삼성전기주식회사 인쇄회로기판의 제조방법

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8518304B1 (en) 2003-03-31 2013-08-27 The Research Foundation Of State University Of New York Nano-structure enhancements for anisotropic conductive material and thermal interposers
US20050170609A1 (en) * 2003-12-15 2005-08-04 Alie Susan A. Conductive bond for through-wafer interconnect
US7608534B2 (en) 2004-06-02 2009-10-27 Analog Devices, Inc. Interconnection of through-wafer vias using bridge structures
US7678610B2 (en) * 2004-10-28 2010-03-16 UTAC-United Test and Assembly Test Center Ltd. Semiconductor chip package and method of manufacture
TWI267967B (en) * 2005-07-14 2006-12-01 Chipmos Technologies Inc Chip package without a core and stacked chip package structure using the same
KR100656587B1 (ko) * 2005-08-08 2006-12-13 삼성전자주식회사 금속 포스트를 매개로 연결된 적층 기판을 이용한 적층패키지
KR100660882B1 (ko) * 2005-10-27 2006-12-26 삼성전자주식회사 보드 온 칩 패키지 및 그 제조 방법
US20080087979A1 (en) * 2006-10-13 2008-04-17 Analog Devices, Inc. Integrated Circuit with Back Side Conductive Paths
JP5042591B2 (ja) * 2006-10-27 2012-10-03 新光電気工業株式会社 半導体パッケージおよび積層型半導体パッケージ
KR101336572B1 (ko) * 2007-05-09 2013-12-03 삼성전자주식회사 반도체 패키지
KR100886712B1 (ko) * 2007-07-27 2009-03-04 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
KR20090028230A (ko) * 2007-09-14 2009-03-18 삼성전자주식회사 반도체 패키지 및 그 제조방법, 그리고 반도체 패키지를이용한 전자 장치
TWI355061B (en) * 2007-12-06 2011-12-21 Nanya Technology Corp Stacked-type chip package structure and fabricatio
CN101572261A (zh) * 2008-04-28 2009-11-04 鸿富锦精密工业（深圳）有限公司 芯片封装结构
WO2009136468A1 (ja) * 2008-05-09 2009-11-12 パナソニック株式会社 半導体装置、およびその製造方法
KR20100095268A (ko) * 2009-02-20 2010-08-30 삼성전자주식회사 반도체 패키지 및 그 제조 방법
JP5635247B2 (ja) * 2009-08-20 2014-12-03 富士通株式会社 マルチチップモジュール
KR101078741B1 (ko) * 2009-12-31 2011-11-02 주식회사 하이닉스반도체 반도체 패키지 및 이를 갖는 적층 반도체 패키지
US8441112B2 (en) * 2010-10-01 2013-05-14 Headway Technologies, Inc. Method of manufacturing layered chip package
KR102161173B1 (ko) 2013-08-29 2020-09-29 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
TWI508258B (zh) * 2013-12-19 2015-11-11 矽品精密工業股份有限公司 半導體封裝件及其製法
CN107427808B (zh) * 2015-01-12 2020-10-23 10X基因组学有限公司 用于制备核酸测序文库的方法和***以及用其制备的文库
US10038264B2 (en) 2016-11-14 2018-07-31 Microsoft Technology Licensing, Llc Universal coupling for electrically connecting a flexible printed circuit to another flexible printed circuit in multiple different orientations
CN118076037B (zh) * 2024-04-24 2024-07-02 成都贡爵微电子有限公司 一种抗振三维堆叠电路结构及制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10289929A (ja) 1997-04-14 1998-10-27 Seiko Epson Corp 表面実装部品の実装方法
JP2000223534A (ja) 1999-01-29 2000-08-11 Toshiba Corp 半導体実装装置及び半導体チップの実装方法
US20020020927A1 (en) 1999-09-02 2002-02-21 Salman Akram Apparatus and methods of testing and assembling bumped devices using an anisotropically conductive layer
US20020074637A1 (en) * 2000-12-19 2002-06-20 Intel Corporation Stacked flip chip assemblies
US20030164550A1 (en) * 2001-04-17 2003-09-04 Lee Teck Kheng Apparatus for package reduction in stacked chip and board assemblies

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6013948A (en) * 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
JP3230487B2 (ja) 1998-04-20 2001-11-19 住友金属工業株式会社 三次元パッケージおよびその製造方法
US6404043B1 (en) * 2000-06-21 2002-06-11 Dense-Pac Microsystems, Inc. Panel stacking of BGA devices to form three-dimensional modules
KR100617071B1 (ko) 2002-12-23 2006-08-30 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지 및 그 제조방법
KR100608327B1 (ko) 2002-12-26 2006-08-04 매그나칩 반도체 유한회사 비지에이 패키지의 적층 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10289929A (ja) 1997-04-14 1998-10-27 Seiko Epson Corp 表面実装部品の実装方法
JP2000223534A (ja) 1999-01-29 2000-08-11 Toshiba Corp 半導体実装装置及び半導体チップの実装方法
US20020020927A1 (en) 1999-09-02 2002-02-21 Salman Akram Apparatus and methods of testing and assembling bumped devices using an anisotropically conductive layer
US20020074637A1 (en) * 2000-12-19 2002-06-20 Intel Corporation Stacked flip chip assemblies
US20030164550A1 (en) * 2001-04-17 2003-09-04 Lee Teck Kheng Apparatus for package reduction in stacked chip and board assemblies

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101194549B1 (ko) * 2009-06-12 2012-10-25 삼성전기주식회사 인쇄회로기판의 제조방법

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Publication number Publication date
US7405105B2 (en) 2008-07-29
US20080026507A1 (en) 2008-01-31
US20060102996A1 (en) 2006-05-18
US7291925B2 (en) 2007-11-06

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