JPH10288972A - サンプリングクロック発生装置 - Google Patents
サンプリングクロック発生装置Info
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- JPH10288972A JPH10288972A JP9099014A JP9901497A JPH10288972A JP H10288972 A JPH10288972 A JP H10288972A JP 9099014 A JP9099014 A JP 9099014A JP 9901497 A JP9901497 A JP 9901497A JP H10288972 A JPH10288972 A JP H10288972A
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- Japan
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- signal
- sampling clock
- delay
- frequency
- signals
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- Controls And Circuits For Display Device (AREA)
- Liquid Crystal Display Device Control (AREA)
- Synchronizing For Television (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】 複数の高周波信号を生じさせることなく、ビ
デオ信号に同期した最適なサンプリングクロックを発生
する装置を提供する。 【解決手段】 HSYNC信号を入力とする位相比較器
10、LPF11、VCO12及び分周器(1/N)1
3からなるPLL回路を基本とし、その分周器13から
出力された低周波クロック信号に対して複数の遅延器1
4a〜14gによる遅延を施し、それら位相の異なる低
周波クロックの中からセレクタ15で選択された1つを
位相比較器10に入力させる。
デオ信号に同期した最適なサンプリングクロックを発生
する装置を提供する。 【解決手段】 HSYNC信号を入力とする位相比較器
10、LPF11、VCO12及び分周器(1/N)1
3からなるPLL回路を基本とし、その分周器13から
出力された低周波クロック信号に対して複数の遅延器1
4a〜14gによる遅延を施し、それら位相の異なる低
周波クロックの中からセレクタ15で選択された1つを
位相比較器10に入力させる。
Description
【0001】
【発明の属する技術分野】本発明は、サンプリングクロ
ック発生装置に関し、特に、ビデオ信号用のサンプリン
グクロックの発生装置に関する。
ック発生装置に関し、特に、ビデオ信号用のサンプリン
グクロックの発生装置に関する。
【0002】
【従来の技術】パソコンから出力されるCRT用のビデ
オ信号をLCDに接続する場合には、そのビデオ信号を
AD変換するためのサンプリングクロックが必要とされ
る。例えば、ビデオ信号がIBM社のグラフィックスコ
ントローラVGAによるアナログRGB信号であり、L
CDがデジタルデータ線駆動回路を備えるLCDの場合
が該当する。
オ信号をLCDに接続する場合には、そのビデオ信号を
AD変換するためのサンプリングクロックが必要とされ
る。例えば、ビデオ信号がIBM社のグラフィックスコ
ントローラVGAによるアナログRGB信号であり、L
CDがデジタルデータ線駆動回路を備えるLCDの場合
が該当する。
【0003】このような場合において、サンプリングク
ロックは、アナログRGB信号に含まれる画素情報に同
期している必要があるが、HSYNC信号(水平同期信
号)がアナログRGB信号に同期していることを利用
し、PLL(Phase Locked Loop)回路により発生させ
ることができる。ところが、パソコンの機種等によって
HSYNC信号とアナログRGB信号との位相差にばら
つきがある。そのために、HSYNC信号と同期した複
数の位相の異なるサンプリングクロックを生成してお
き、その中から最適なものを選択できる装置が必要とさ
れる。
ロックは、アナログRGB信号に含まれる画素情報に同
期している必要があるが、HSYNC信号(水平同期信
号)がアナログRGB信号に同期していることを利用
し、PLL(Phase Locked Loop)回路により発生させ
ることができる。ところが、パソコンの機種等によって
HSYNC信号とアナログRGB信号との位相差にばら
つきがある。そのために、HSYNC信号と同期した複
数の位相の異なるサンプリングクロックを生成してお
き、その中から最適なものを選択できる装置が必要とさ
れる。
【0004】図11は、HSYNC信号と同期する複数
の位相の異なるサンプリングクロックを生成する従来の
装置を示す。図12は、図11に示された各信号の波形
を示すタイミングチャートである。図11において、P
LL回路51は、HSYNC信号に同期し、かつ、一定
倍率で逓倍したクロック信号CLK0を生成する。そし
て、クロック信号CLK0は、種類の異なる7個の遅延
器53a〜53gに入力され、それぞれ位相の異なる7
個のクロック信号CLK1〜7に変換される。それら合
計8個のクロック信号CLK0〜7は、セレクタ52に
入力され、ここで、選択信号によって選択された最適な
1個のクロックがサンプリングクロック(SCLK)と
してサンプリング回路50及びLCDユニットに供給さ
れる。
の位相の異なるサンプリングクロックを生成する従来の
装置を示す。図12は、図11に示された各信号の波形
を示すタイミングチャートである。図11において、P
LL回路51は、HSYNC信号に同期し、かつ、一定
倍率で逓倍したクロック信号CLK0を生成する。そし
て、クロック信号CLK0は、種類の異なる7個の遅延
器53a〜53gに入力され、それぞれ位相の異なる7
個のクロック信号CLK1〜7に変換される。それら合
計8個のクロック信号CLK0〜7は、セレクタ52に
入力され、ここで、選択信号によって選択された最適な
1個のクロックがサンプリングクロック(SCLK)と
してサンプリング回路50及びLCDユニットに供給さ
れる。
【0005】サンプリング回路50においては、パソコ
ンから出力されたアナログRGB信号はセレクタ52か
らのSCLK信号の立ち上がりエッジでサンプリングさ
れ、AD変換された後にデジタルRGB信号としてLC
Dユニットに出力される。図12では、CLK6信号が
SCLK信号として選択されており、アナログRGB信
号が最も安定した瞬間にサンプリングされる様子が示さ
れている。
ンから出力されたアナログRGB信号はセレクタ52か
らのSCLK信号の立ち上がりエッジでサンプリングさ
れ、AD変換された後にデジタルRGB信号としてLC
Dユニットに出力される。図12では、CLK6信号が
SCLK信号として選択されており、アナログRGB信
号が最も安定した瞬間にサンプリングされる様子が示さ
れている。
【0006】このように、従来は、PLL回路から出力
されたクロックを遅延させることで、位相の異なる複数
のサンプリングクロックを発生している。
されたクロックを遅延させることで、位相の異なる複数
のサンプリングクロックを発生している。
【0007】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の方法では、多くの電磁放射ノイズが生じた
り、回路動作が不安定であるという問題点がある。例え
ば、図12に示されるような水平方向の解像度が640
の場合であれば、常に回路基板の複数の箇所において2
5MHz(周期:40ns)という高周波クロックが流
れているために、周辺回路に電磁放射ノイズとして悪影
響を与える。また、ICなどのゲートを使用して遅延さ
せようとすると、高周波であるために、パルス幅が細る
こと等により誤動作が生ずる。
うな従来の方法では、多くの電磁放射ノイズが生じた
り、回路動作が不安定であるという問題点がある。例え
ば、図12に示されるような水平方向の解像度が640
の場合であれば、常に回路基板の複数の箇所において2
5MHz(周期:40ns)という高周波クロックが流
れているために、周辺回路に電磁放射ノイズとして悪影
響を与える。また、ICなどのゲートを使用して遅延さ
せようとすると、高周波であるために、パルス幅が細る
こと等により誤動作が生ずる。
【0008】そこで、本発明はかかる問題点に鑑みてな
されたものであり、複数の高周波信号を生じさせること
なく、ビデオ信号に同期した最適なサンプリングクロッ
クを発生することができる装置を提供することを目的と
する。
されたものであり、複数の高周波信号を生じさせること
なく、ビデオ信号に同期した最適なサンプリングクロッ
クを発生することができる装置を提供することを目的と
する。
【0009】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、外部から入力される同期信号に同期した
サンプリングクロックを発生する装置であって、前記同
期信号と内部信号との位相差を検出する位相差検出手段
と、検出された位相差に基づくサンプリングクロックを
発生する発振手段と、前記サンプリングクロックを分周
する分周手段と、分周された信号を遅延する遅延手段
と、遅延された信号を前記内部信号として前記位相差検
出手段に送るループ手段とを備えることを特徴とする。
に、本発明は、外部から入力される同期信号に同期した
サンプリングクロックを発生する装置であって、前記同
期信号と内部信号との位相差を検出する位相差検出手段
と、検出された位相差に基づくサンプリングクロックを
発生する発振手段と、前記サンプリングクロックを分周
する分周手段と、分周された信号を遅延する遅延手段
と、遅延された信号を前記内部信号として前記位相差検
出手段に送るループ手段とを備えることを特徴とする。
【0010】つまり、PLL回路を基本とし、出力され
るサンプリングクロックを分周した後の低周波クロック
を遅延させ、その遅延された低周波クロックとHSYN
C信号との同期をとる構成としている。これにより、生
成される高周波信号はサンプリングクロックだけとなる
ので、回路基板の複数箇所において高周波信号が流れる
という不具合が回避される。
るサンプリングクロックを分周した後の低周波クロック
を遅延させ、その遅延された低周波クロックとHSYN
C信号との同期をとる構成としている。これにより、生
成される高周波信号はサンプリングクロックだけとなる
ので、回路基板の複数箇所において高周波信号が流れる
という不具合が回避される。
【0011】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて詳細に説明する。 (第1の実施の形態)図1は、本発明に係るサンプリン
グクロック発生部4を備えるLCDモニタ8の構成を示
すブロック図である。
て図面を用いて詳細に説明する。 (第1の実施の形態)図1は、本発明に係るサンプリン
グクロック発生部4を備えるLCDモニタ8の構成を示
すブロック図である。
【0012】本LCDモニタ8は、パソコンのVGAコ
ントローラから出力されるビデオ信号(アナログRGB
信号、HSYNC信号、VSYNC信号(垂直同期信
号))を入力とするカラーTFT−LCDモニタであ
り、LCDインタフェース1、LCDユニット2、画面
調整パネル7及び画面調整制御部6からなる。LCDユ
ニット2は、内部にデジタルデータ線駆動回路を備え、
解像度は640×480ドットである。このLCDユニ
ット2に入力される信号は、デジタルRGB信号(各R
GBデータは6ビットからなる)、SCLK信号(RG
Bデータに同期したサンプリングクロック)及びENA
信号(デジタルRGB信号が有効であることを示す同期
信号)である。
ントローラから出力されるビデオ信号(アナログRGB
信号、HSYNC信号、VSYNC信号(垂直同期信
号))を入力とするカラーTFT−LCDモニタであ
り、LCDインタフェース1、LCDユニット2、画面
調整パネル7及び画面調整制御部6からなる。LCDユ
ニット2は、内部にデジタルデータ線駆動回路を備え、
解像度は640×480ドットである。このLCDユニ
ット2に入力される信号は、デジタルRGB信号(各R
GBデータは6ビットからなる)、SCLK信号(RG
Bデータに同期したサンプリングクロック)及びENA
信号(デジタルRGB信号が有効であることを示す同期
信号)である。
【0013】画面調整パネル7は、ユーザが水平表示位
置、垂直表示位置等を調整するためのボタンの集まりで
あり、画面調整制御部6は、画面調整パネル7からのボ
タン信号に基づいてLCDインタフェース1に同期調整
用等の制御信号を出力する。LCDインタフェース1
は、画面調整制御部6からの制御信号に基づいて、パソ
コンからのビデオ信号(アナログRGB信号,HSYN
C信号,VSYNC)をLCDユニット2に必要な上記
デジタル信号に変換するものであり、さらに、サンプリ
ング回路3、サンプリングクロック発生部4及びイネー
ブル信号生成部5から構成される。
置、垂直表示位置等を調整するためのボタンの集まりで
あり、画面調整制御部6は、画面調整パネル7からのボ
タン信号に基づいてLCDインタフェース1に同期調整
用等の制御信号を出力する。LCDインタフェース1
は、画面調整制御部6からの制御信号に基づいて、パソ
コンからのビデオ信号(アナログRGB信号,HSYN
C信号,VSYNC)をLCDユニット2に必要な上記
デジタル信号に変換するものであり、さらに、サンプリ
ング回路3、サンプリングクロック発生部4及びイネー
ブル信号生成部5から構成される。
【0014】サンプリング回路3は、サンプル&ホール
ド回路及びAD変換器等からなり、サンプリングクロッ
ク発生部4からのSCLK信号をサンプリングクロック
としてその立ち上がりエッジでアナログRGB信号をサ
ンプリングし上記デジタルRGB信号に変換する。イネ
ーブル信号生成部5は、パソコンからのHSYNC信
号、VSYNC信号及びサンプリングクロック発生部4
からのSCLK信号に基づいて上記ENA信号を生成す
る。
ド回路及びAD変換器等からなり、サンプリングクロッ
ク発生部4からのSCLK信号をサンプリングクロック
としてその立ち上がりエッジでアナログRGB信号をサ
ンプリングし上記デジタルRGB信号に変換する。イネ
ーブル信号生成部5は、パソコンからのHSYNC信
号、VSYNC信号及びサンプリングクロック発生部4
からのSCLK信号に基づいて上記ENA信号を生成す
る。
【0015】サンプリングクロック発生部4は、パソコ
ンからのHSYNC信号及び画面調整制御部6からの制
御信号に基づいて、アナログRGB信号をサンプリング
するのに最適なサンプリングクロックSCLKを生成す
るものであり、本発明に関わる特徴的な構成を有する。
図2は、サンプリングクロック発生部4の詳細な構成を
示すブロック図である。
ンからのHSYNC信号及び画面調整制御部6からの制
御信号に基づいて、アナログRGB信号をサンプリング
するのに最適なサンプリングクロックSCLKを生成す
るものであり、本発明に関わる特徴的な構成を有する。
図2は、サンプリングクロック発生部4の詳細な構成を
示すブロック図である。
【0016】サンプリングクロック発生部4は、PLL
回路を基本とする構成であり、位相比較器10、ローパ
スフィルタ(LPF)11、電圧制御発振器(VCO)
12、分周器(1/N)13、7個の遅延器14a〜1
4g及びセレクタ15から構成される。位相比較器10
は、HSYNC信号とセレクタ15からのクロック信号
との位相差を示すデジタル信号を生成し、LPF11
は、そのデジタル信号を直流信号に平滑化し、VCO1
2は、その直流信号に基づく周波数のクロック信号SC
LKを出力する。なお、これら位相比較器10、LPF
11及びVCO12は、位相比較器10への2つの入力
信号の位相差がゼロになるようなSCLK信号が出力さ
れるように調整されている。
回路を基本とする構成であり、位相比較器10、ローパ
スフィルタ(LPF)11、電圧制御発振器(VCO)
12、分周器(1/N)13、7個の遅延器14a〜1
4g及びセレクタ15から構成される。位相比較器10
は、HSYNC信号とセレクタ15からのクロック信号
との位相差を示すデジタル信号を生成し、LPF11
は、そのデジタル信号を直流信号に平滑化し、VCO1
2は、その直流信号に基づく周波数のクロック信号SC
LKを出力する。なお、これら位相比較器10、LPF
11及びVCO12は、位相比較器10への2つの入力
信号の位相差がゼロになるようなSCLK信号が出力さ
れるように調整されている。
【0017】分周器13は、SCLK信号の周波数を1
/795に分周し、クロック信号CLK0を出力する。
この分周比は、HSYNC信号の周波数(31.45K
Hz)と最終的に出力すべきSCLK信号の周波数(2
5MHz)の比に相当する。7個の遅延器14a〜14
gは、それぞれ、抵抗、コンデンサ及びフリップフロッ
プ等からなり、5ns、10ns、…、35nsだけク
ロック信号CLK0を遅延させる。これらの遅延時間
は、クロック信号SCLKの位相に換算すると、45
度、90度、…、315度に相当する。
/795に分周し、クロック信号CLK0を出力する。
この分周比は、HSYNC信号の周波数(31.45K
Hz)と最終的に出力すべきSCLK信号の周波数(2
5MHz)の比に相当する。7個の遅延器14a〜14
gは、それぞれ、抵抗、コンデンサ及びフリップフロッ
プ等からなり、5ns、10ns、…、35nsだけク
ロック信号CLK0を遅延させる。これらの遅延時間
は、クロック信号SCLKの位相に換算すると、45
度、90度、…、315度に相当する。
【0018】セレクタ15は、画面調整制御部6からの
3ビットの制御信号に基づいて、それら8個のクロック
信号CLK0〜7の中から1つを選択して出力する。こ
の3ビットの制御信号は、ユーザの操作に基づいて出力
される水平表示位置調整のための信号である。以上のよ
うに構成されたサンプリングクロック発生部4の動作を
説明する。
3ビットの制御信号に基づいて、それら8個のクロック
信号CLK0〜7の中から1つを選択して出力する。こ
の3ビットの制御信号は、ユーザの操作に基づいて出力
される水平表示位置調整のための信号である。以上のよ
うに構成されたサンプリングクロック発生部4の動作を
説明する。
【0019】図3は、サンプリングクロック発生部4の
各信号の波形を示すタイミングチャートである。このタ
イミングチャートは、セレクタ15においてCLK2信
号が選択された場合に相当する。このサンプリングクロ
ック発生部4は、上述したPLL回路の構成により、位
相比較器10に入力される2つの信号の位相差がゼロに
なるようにSCLK信号を生成する。
各信号の波形を示すタイミングチャートである。このタ
イミングチャートは、セレクタ15においてCLK2信
号が選択された場合に相当する。このサンプリングクロ
ック発生部4は、上述したPLL回路の構成により、位
相比較器10に入力される2つの信号の位相差がゼロに
なるようにSCLK信号を生成する。
【0020】従って、例えば、セレクタ15がCLK2
信号(CLK0信号よりも10nsだけ遅延した信号)
を選択して通過させた場合であれば、位相比較器10に
入力される2つの信号、即ち、HSYNC信号とCLK
2信号との位相差がゼロとなるようなSCLK信号が生
成されることになる。そして、CLK2信号の周波数と
SCLK信号の周波数は常に1:795の関係にある。
信号(CLK0信号よりも10nsだけ遅延した信号)
を選択して通過させた場合であれば、位相比較器10に
入力される2つの信号、即ち、HSYNC信号とCLK
2信号との位相差がゼロとなるようなSCLK信号が生
成されることになる。そして、CLK2信号の周波数と
SCLK信号の周波数は常に1:795の関係にある。
【0021】よって、このサンプリングクロック発生部
4から出力されるSCLK信号は、HSYNC信号の7
95倍の周波数であり、かつ、HSYNC信号よりも1
0nsだけ位相が進んだ信号となる。図3に示されるよ
うに、生成されたSCLK信号は、アナログRGB信号
が最も安定した瞬間に立ち上がる波形となっている。
4から出力されるSCLK信号は、HSYNC信号の7
95倍の周波数であり、かつ、HSYNC信号よりも1
0nsだけ位相が進んだ信号となる。図3に示されるよ
うに、生成されたSCLK信号は、アナログRGB信号
が最も安定した瞬間に立ち上がる波形となっている。
【0022】なお、パソコンから出力されるアナログR
GB信号とHSYNC信号との位相差が図3に示された
タイミングとは異なる場合であっても、セレクタ15に
最適なクロック信号を選択させることで、ユーザは、5
ns(45度)の分解能で最適なサンプリングクロック
を選択することができる。以上のように、本発明に係る
サンプリングクロック発生部4によれば、25MHzの
高周波信号はSCLK信号だけであり、従来技術におい
て生じた7種類の高周波信号CLK1〜7は、このサン
プリングクロック発生部4ではHSYNC信号と同じ低
い周波数(31.45KHz)である。
GB信号とHSYNC信号との位相差が図3に示された
タイミングとは異なる場合であっても、セレクタ15に
最適なクロック信号を選択させることで、ユーザは、5
ns(45度)の分解能で最適なサンプリングクロック
を選択することができる。以上のように、本発明に係る
サンプリングクロック発生部4によれば、25MHzの
高周波信号はSCLK信号だけであり、従来技術におい
て生じた7種類の高周波信号CLK1〜7は、このサン
プリングクロック発生部4ではHSYNC信号と同じ低
い周波数(31.45KHz)である。
【0023】これによって、従来よりも高周波信号が発
生する箇所が少なくなるので、不要な電磁波の輻射が減
少される。また、遅延器14a〜14gは、低周波の信
号CLK0〜7を入力とするので、高周波の信号を入力
とする場合よりも、簡易な回路構成とすることができ
る。さらに、従来と異なり、遅延されたクロック信号C
LK1〜7は、PLL回路のループ中の信号として用い
られているので、従来よりも位相同期の安定性が増す。
生する箇所が少なくなるので、不要な電磁波の輻射が減
少される。また、遅延器14a〜14gは、低周波の信
号CLK0〜7を入力とするので、高周波の信号を入力
とする場合よりも、簡易な回路構成とすることができ
る。さらに、従来と異なり、遅延されたクロック信号C
LK1〜7は、PLL回路のループ中の信号として用い
られているので、従来よりも位相同期の安定性が増す。
【0024】次に、上記サンプリングクロック発生部4
の変形例を示す。図4は、変形例に係るサンプリングク
ロック発生部9の構成を示すブロック図である。図5
は、サンプリングクロック発生部9の各信号の波形を示
すタイミングチャートである。
の変形例を示す。図4は、変形例に係るサンプリングク
ロック発生部9の構成を示すブロック図である。図5
は、サンプリングクロック発生部9の各信号の波形を示
すタイミングチャートである。
【0025】このサンプリングクロック発生部9の構成
要素は、サンプリングクロック発生部4のものと同一で
あるが、接続関係が異なる。つまり、遅延器14a〜1
4gとセレクタ15は、HSYNC信号の入力端子と位
相比較器10との間に挿入されている。これらは、HS
YNC信号を各種遅延時間だけ遅延させるために用いら
れている。
要素は、サンプリングクロック発生部4のものと同一で
あるが、接続関係が異なる。つまり、遅延器14a〜1
4gとセレクタ15は、HSYNC信号の入力端子と位
相比較器10との間に挿入されている。これらは、HS
YNC信号を各種遅延時間だけ遅延させるために用いら
れている。
【0026】図5に示されるように、サンプリングクロ
ック発生部9によっても、サンプリングクロック発生部
4と同様に、低周波信号(HSYNC信号)を遅延させ
ているので、従来の如く多数の高周波信号が生じるとい
う不具合は回避される。但し、PLL用の専用ICを用
いて実現する等の理由により、HSYNC信号が位相比
較器10に固定的に接続されている場合には、このよう
な接続方式とすることはできない。この場合には、図2
に示されたサンプリングクロック発生部4をIC化すれ
ばよい。例えば、図2に示されたサンプリングクロック
発生部4を、位相比較器10、LPF11及びVCO1
2が一体化されたPLL用の専用ICと、分周器13、
遅延器14a〜14g及びセレクタ15を一体化したゲ
ートアレイとを用いて実現する等である。
ック発生部9によっても、サンプリングクロック発生部
4と同様に、低周波信号(HSYNC信号)を遅延させ
ているので、従来の如く多数の高周波信号が生じるとい
う不具合は回避される。但し、PLL用の専用ICを用
いて実現する等の理由により、HSYNC信号が位相比
較器10に固定的に接続されている場合には、このよう
な接続方式とすることはできない。この場合には、図2
に示されたサンプリングクロック発生部4をIC化すれ
ばよい。例えば、図2に示されたサンプリングクロック
発生部4を、位相比較器10、LPF11及びVCO1
2が一体化されたPLL用の専用ICと、分周器13、
遅延器14a〜14g及びセレクタ15を一体化したゲ
ートアレイとを用いて実現する等である。
【0027】なお、上記実施形態では、VGA仕様のL
CDモニタ8を例にして説明したが、本発明は、このよ
うな仕様に限定されるものではない。例えば、1024
×768ドットの解像度を有するLCDモニタ等にも適
用することができる。この場合であれば、サンプリング
クロックSCLK信号はさらに高い周波数(約80MH
z)となり、本発明により得られる効果も増す。
CDモニタ8を例にして説明したが、本発明は、このよ
うな仕様に限定されるものではない。例えば、1024
×768ドットの解像度を有するLCDモニタ等にも適
用することができる。この場合であれば、サンプリング
クロックSCLK信号はさらに高い周波数(約80MH
z)となり、本発明により得られる効果も増す。
【0028】また、上記実施形態では、7個の遅延器1
4a〜14gはそれぞれ、抵抗等からなる独立した回路
であったが、これを、例えば、5nsだけ遅延させるゲ
ート7個を直列に接続し、各接続点での信号をセレクタ
15に入力する構成とすることも可能である。さらに、
上記実施形態では、遅延手段は、8種類の位相の異なる
低周波クロックを生成し、それらの中から1つを選択す
るものであったが、このようなデジタル方式に限られ
ず、可変容量ダイオード等を用いて遅延時間を連続的に
変化させるアナログ方式とすることもできる。
4a〜14gはそれぞれ、抵抗等からなる独立した回路
であったが、これを、例えば、5nsだけ遅延させるゲ
ート7個を直列に接続し、各接続点での信号をセレクタ
15に入力する構成とすることも可能である。さらに、
上記実施形態では、遅延手段は、8種類の位相の異なる
低周波クロックを生成し、それらの中から1つを選択す
るものであったが、このようなデジタル方式に限られ
ず、可変容量ダイオード等を用いて遅延時間を連続的に
変化させるアナログ方式とすることもできる。
【0029】また、上記実施形態では、HSYNC信号
はそのまま位相比較器10や遅延器14a〜14gに入
力されたが、HSYNC信号を1/Mに分周した後にこ
れらに入力するような周波数シンセサイザの構成とする
こともできる。HSYNC信号のN/M倍の周波数を有
するサンプリングクロックを発生させるためである。 (第2の実施の形態)次に、本発明の第2の実施の形態
を説明する。
はそのまま位相比較器10や遅延器14a〜14gに入
力されたが、HSYNC信号を1/Mに分周した後にこ
れらに入力するような周波数シンセサイザの構成とする
こともできる。HSYNC信号のN/M倍の周波数を有
するサンプリングクロックを発生させるためである。 (第2の実施の形態)次に、本発明の第2の実施の形態
を説明する。
【0030】本実施形態は、本発明に係るサンプリング
クロック発生装置を備えたタッチパネル付LCDモニタ
とパソコンとから構成されるシステムであり、パソコン
からのリモートコマンドにより画面調整を行うものであ
る。一般に、表示装置とパソコンを接続した場合におい
て、映像が画面の中心に表示されないことがある。その
ようなときは、表示装置に備えられている画面調整ボタ
ン等を用いて画面の表示位置を調整する必要がある。
クロック発生装置を備えたタッチパネル付LCDモニタ
とパソコンとから構成されるシステムであり、パソコン
からのリモートコマンドにより画面調整を行うものであ
る。一般に、表示装置とパソコンを接続した場合におい
て、映像が画面の中心に表示されないことがある。その
ようなときは、表示装置に備えられている画面調整ボタ
ン等を用いて画面の表示位置を調整する必要がある。
【0031】しかしながら、アナログビデオ信号を使用
するCRTの場合であれば、実際の表示領域よりも表示
画面が大きいために、わずかな表示位置のずれは問題と
ならないが、デジタルビデオ信号を使用するTFT−L
CDの場合には、実際の表示領域と表示画面が一致する
ために、位相ずれのない完全に同期したビデオ信号やク
ロックが必要とされ、そのために、パソコンの機種(ビ
デオコントローラの機種)ごとに微少な調整を強いられ
る。
するCRTの場合であれば、実際の表示領域よりも表示
画面が大きいために、わずかな表示位置のずれは問題と
ならないが、デジタルビデオ信号を使用するTFT−L
CDの場合には、実際の表示領域と表示画面が一致する
ために、位相ずれのない完全に同期したビデオ信号やク
ロックが必要とされ、そのために、パソコンの機種(ビ
デオコントローラの機種)ごとに微少な調整を強いられ
る。
【0032】ところが、LCDモニタを製造するメーカ
等においては、調整すべきLCDモニタの台数が多いた
めに、1台ずつ画面表示ボタン等による調整を行ってい
たのでは多大な労力を要する。そこで、この調整を容易
にするために、パソコンからのシリアル通信を介したリ
モートコマンドによる画面調整システムとした。
等においては、調整すべきLCDモニタの台数が多いた
めに、1台ずつ画面表示ボタン等による調整を行ってい
たのでは多大な労力を要する。そこで、この調整を容易
にするために、パソコンからのシリアル通信を介したリ
モートコマンドによる画面調整システムとした。
【0033】図6(a)〜図6(c)は、画面調整シス
テムの外観を示す図である。図6(a)はタッチパネル
付LCDモニタ20の外観を示す図である。タッチパネ
ル付LCDモニタ20は、TFT−LCD上にタッチパ
ネルを貼り併せて一体化したものであり、パソコン21
の表示装置とポインティング入力装置の両方の役目を果
たす。
テムの外観を示す図である。図6(a)はタッチパネル
付LCDモニタ20の外観を示す図である。タッチパネ
ル付LCDモニタ20は、TFT−LCD上にタッチパ
ネルを貼り併せて一体化したものであり、パソコン21
の表示装置とポインティング入力装置の両方の役目を果
たす。
【0034】図6(b)はタッチパネル付LCDモニタ
20とパソコン21とが接続されている様子を背面から
見た図である。ビデオ信号ケーブル22は、パソコン2
1のVGAコントローラからのビデオ信号をタッチパネ
ル付LCDモニタ20に入力するために用いられてい
る。RS232Cケーブル23は、2種類の情報を伝送
するために用いられている。一つは、タッチパネル付L
CDモニタ20のタッチパネルで検出したタッチ位置を
示す信号(タッチ位置信号)をパソコン21に伝送する
ためであり、もうひとつは、パソコン21から送られて
くる画面調整に関する信号(画面調整コマンド)をタッ
チパネル付LCDモニタ20に伝送するためである。
20とパソコン21とが接続されている様子を背面から
見た図である。ビデオ信号ケーブル22は、パソコン2
1のVGAコントローラからのビデオ信号をタッチパネ
ル付LCDモニタ20に入力するために用いられてい
る。RS232Cケーブル23は、2種類の情報を伝送
するために用いられている。一つは、タッチパネル付L
CDモニタ20のタッチパネルで検出したタッチ位置を
示す信号(タッチ位置信号)をパソコン21に伝送する
ためであり、もうひとつは、パソコン21から送られて
くる画面調整に関する信号(画面調整コマンド)をタッ
チパネル付LCDモニタ20に伝送するためである。
【0035】図6(c)はタッチパネル付LCDモニタ
20の背面右下部を拡大した外観図である。タッチパネ
ル付LCDモニタ20の背面右下部には、RS232C
ケーブル23及びビデオ信号ケーブル22の接続用コネ
クタの他に、画面調整パネル24が設けられている。こ
の画面調整パネル24には、輝度調整ボリューム(VIDE
O LEVEL)、水平表示位置調整ボタン(H-POSITION)、
垂直表示位置調整ボタン(V-POSITION)、画面ちらつき
調整ボタン(PHASE-LOCK)、色の濃淡調整ボリューム
(BRIGHTNESS)及びリセットボタン(RESET)が設けら
れている。
20の背面右下部を拡大した外観図である。タッチパネ
ル付LCDモニタ20の背面右下部には、RS232C
ケーブル23及びビデオ信号ケーブル22の接続用コネ
クタの他に、画面調整パネル24が設けられている。こ
の画面調整パネル24には、輝度調整ボリューム(VIDE
O LEVEL)、水平表示位置調整ボタン(H-POSITION)、
垂直表示位置調整ボタン(V-POSITION)、画面ちらつき
調整ボタン(PHASE-LOCK)、色の濃淡調整ボリューム
(BRIGHTNESS)及びリセットボタン(RESET)が設けら
れている。
【0036】図7は、タッチパネル付LCDモニタ20
の構成を示すブロック図である。このタッチパネル付L
CDモニタ20は、第1に実施形態におけるLCDモニ
タ8に相当する構成要素(LCDインタフェース30、
LCDユニット31、画面調整制御部32及び画面調整
パネル24)と、タッチパネルに関する構成要素(タッ
チパネル34、タッチ位置検出部36及び通信アダプタ
35)と、パソコン21からの画面調整コマンドを実行
する構成要素(画面調整値更新部33)とから構成され
る。
の構成を示すブロック図である。このタッチパネル付L
CDモニタ20は、第1に実施形態におけるLCDモニ
タ8に相当する構成要素(LCDインタフェース30、
LCDユニット31、画面調整制御部32及び画面調整
パネル24)と、タッチパネルに関する構成要素(タッ
チパネル34、タッチ位置検出部36及び通信アダプタ
35)と、パソコン21からの画面調整コマンドを実行
する構成要素(画面調整値更新部33)とから構成され
る。
【0037】画面調整制御部32は、不揮発のRAMか
らなる設定値メモリ32aとROMからなる初期値メモ
リ32bとを内部に有し、設定値メモリ32aに格納さ
れた画面調整に関する値(画面調整値)に基づいてLC
Dインタフェース30を制御することで、LCDユニッ
ト31の輝度、水平垂直表示位置、画面ちらつき等を変
更調整する。これら設定値メモリ32a及び初期値メモ
リ32bには、予め、画面調整パネル24の各ボタンや
ボリュームの位置を特定する値(画面調整値)が格納さ
れている。
らなる設定値メモリ32aとROMからなる初期値メモ
リ32bとを内部に有し、設定値メモリ32aに格納さ
れた画面調整に関する値(画面調整値)に基づいてLC
Dインタフェース30を制御することで、LCDユニッ
ト31の輝度、水平垂直表示位置、画面ちらつき等を変
更調整する。これら設定値メモリ32a及び初期値メモ
リ32bには、予め、画面調整パネル24の各ボタンや
ボリュームの位置を特定する値(画面調整値)が格納さ
れている。
【0038】画面調整制御部32は、画面調整パネル2
4から調整用の各ボタンやボリュームが押された旨の通
知を受けた場合には、設定値メモリ32a中の対応する
設定値を更新する。但し、画面調整パネル24からリセ
ットボタンが押された旨の通知を受けた場合には、初期
値メモリ32bに格納されている画面調整値を設定値メ
モリ32aにコピーする。
4から調整用の各ボタンやボリュームが押された旨の通
知を受けた場合には、設定値メモリ32a中の対応する
設定値を更新する。但し、画面調整パネル24からリセ
ットボタンが押された旨の通知を受けた場合には、初期
値メモリ32bに格納されている画面調整値を設定値メ
モリ32aにコピーする。
【0039】通信アダプタ35は、RS232Cケーブ
ル23を介して送られてくるシリアルデータをパラレル
データに変換したり、その逆の変換を行なう。画面調整
値更新部33は、パソコン21から送られてくる予め取
り極めた画面調整コマンドを解読し、その解読結果に従
って、設定値メモリ32aに格納された画面調整値を更
新する。
ル23を介して送られてくるシリアルデータをパラレル
データに変換したり、その逆の変換を行なう。画面調整
値更新部33は、パソコン21から送られてくる予め取
り極めた画面調整コマンドを解読し、その解読結果に従
って、設定値メモリ32aに格納された画面調整値を更
新する。
【0040】タッチパネル34は、アナログ抵抗膜方式
によるタッチパネルであり、4096×4096の位置
分解能を有する。タッチ位置検出部36は、電圧源やA
D変換器等からなり、タッチパネル34においてタッチ
された位置を特定するデータを生成し、通信アダプタ3
5を介してパソコン21に送る。
によるタッチパネルであり、4096×4096の位置
分解能を有する。タッチ位置検出部36は、電圧源やA
D変換器等からなり、タッチパネル34においてタッチ
された位置を特定するデータを生成し、通信アダプタ3
5を介してパソコン21に送る。
【0041】図8は、画面調整に関するタッチパネル付
LCDモニタ20の動作を示すフローチャートである。
タッチパネル付LCDモニタ20の画面調整は、大きく
2つの方法があり、背面に備えられた画面調整パネル2
4の各ボタンやボリュームを用いる手動による調整と、
パソコン21から画面調整コマンドを送るリモートによ
る調整である。
LCDモニタ20の動作を示すフローチャートである。
タッチパネル付LCDモニタ20の画面調整は、大きく
2つの方法があり、背面に備えられた画面調整パネル2
4の各ボタンやボリュームを用いる手動による調整と、
パソコン21から画面調整コマンドを送るリモートによ
る調整である。
【0042】まず、背面の画面調整パネル24のいずれ
かのボタン等が押された場合は(ステップS31)、画
面調整制御部32は、そのボタンがリセットボタンであ
るときは、初期値メモリ32bの内容を設定値メモリ3
2aにコピーし(ステップS32、S33)、そうでな
いときは、そのボタンに対応する画面調整値を更新する
(ステップS32、S34)。
かのボタン等が押された場合は(ステップS31)、画
面調整制御部32は、そのボタンがリセットボタンであ
るときは、初期値メモリ32bの内容を設定値メモリ3
2aにコピーし(ステップS32、S33)、そうでな
いときは、そのボタンに対応する画面調整値を更新する
(ステップS32、S34)。
【0043】また、パソコン21からRS232Cケー
ブル23及び通信アダプタ35を介して画面調整コマン
ドが送られてきた場合は(ステップS35)、その画面
調整コマンドを解読し、その解読結果に従って、設定値
メモリ32aに格納された画面調整値を更新する(ステ
ップS37)。最後に、画面調整制御部32は、更新さ
れた設定値メモリ32aの内容に従ってLCDインタフ
ェース30に制御信号を送ることで、画面調整を行わせ
る(ステップS37)。
ブル23及び通信アダプタ35を介して画面調整コマン
ドが送られてきた場合は(ステップS35)、その画面
調整コマンドを解読し、その解読結果に従って、設定値
メモリ32aに格納された画面調整値を更新する(ステ
ップS37)。最後に、画面調整制御部32は、更新さ
れた設定値メモリ32aの内容に従ってLCDインタフ
ェース30に制御信号を送ることで、画面調整を行わせ
る(ステップS37)。
【0044】図9は、パソコン21上で実行される画面
調整プログラムのフローチャートであり、1台目の被調
整装置(タッチパネル付LCDモニタ20)に対する処
理手順が示されている。操作者は、画面(タッチパネル
付LCDモニタ20)を介してパソコン21と対話する
ことで、4種類の画面調整値を決定し、タッチパネル付
LCDモニタ20の画面調整値更新部33に対して調整
コマンドを送信することができる。
調整プログラムのフローチャートであり、1台目の被調
整装置(タッチパネル付LCDモニタ20)に対する処
理手順が示されている。操作者は、画面(タッチパネル
付LCDモニタ20)を介してパソコン21と対話する
ことで、4種類の画面調整値を決定し、タッチパネル付
LCDモニタ20の画面調整値更新部33に対して調整
コマンドを送信することができる。
【0045】まず、操作者から水平分周比を調整する旨
の指示を検出すると(ステップS1)、その値を伴った
水平分周比調整コマンドをタッチパネル付LCDモニタ
20に送信する(ステップS2)。具体的には、水平分
周比調整コマンドを特定する1バイトデータと、水平分
周比を1だけ増減させる1バイトデータと、デリミタ記
号を示す1バイトデータの合計3バイトデータがパソコ
ン21からRS232Cケーブル23を介してタッチパ
ネル付LCDモニタ20に送られる。
の指示を検出すると(ステップS1)、その値を伴った
水平分周比調整コマンドをタッチパネル付LCDモニタ
20に送信する(ステップS2)。具体的には、水平分
周比調整コマンドを特定する1バイトデータと、水平分
周比を1だけ増減させる1バイトデータと、デリミタ記
号を示す1バイトデータの合計3バイトデータがパソコ
ン21からRS232Cケーブル23を介してタッチパ
ネル付LCDモニタ20に送られる。
【0046】上記ステップS1〜S2を繰り返すこと
で、操作者は、水平分周比に関する画面調整を終えるこ
とができる(ステップS3)。同様にして、操作者は、
パソコン21と対話しながら、画面ちらつき(ステップ
S4〜S6)、水平表示位置(ステップS7〜S9)、
垂直表示位置(ステップS10〜S12)に関する画面
調整を終えることができる。
で、操作者は、水平分周比に関する画面調整を終えるこ
とができる(ステップS3)。同様にして、操作者は、
パソコン21と対話しながら、画面ちらつき(ステップ
S4〜S6)、水平表示位置(ステップS7〜S9)、
垂直表示位置(ステップS10〜S12)に関する画面
調整を終えることができる。
【0047】以上のようにして1台目のタッチパネル付
LCDモニタ20の画面調整を終えると、次に調整すべ
き(2台目の)タッチパネル付LCDモニタ20に接続
を切り替える。図10は、パソコン21上で実行される
画面調整プログラムのフローチャートであり、2台目以
降の被調整装置(タッチパネル付LCDモニタ20)に
対する処理手順が示されている。
LCDモニタ20の画面調整を終えると、次に調整すべ
き(2台目の)タッチパネル付LCDモニタ20に接続
を切り替える。図10は、パソコン21上で実行される
画面調整プログラムのフローチャートであり、2台目以
降の被調整装置(タッチパネル付LCDモニタ20)に
対する処理手順が示されている。
【0048】まず、1台目のタッチパネル付LCDモニ
タ20の調整時に決定された4つの画面調整値を読み出
す(ステップS20)。次に、図8のフローチャートの
ステップS2、S5、S8、S11でのコマンドと同一
のコマンドを順次送信する(ステップS21、S22、
S22、S23、S24)。
タ20の調整時に決定された4つの画面調整値を読み出
す(ステップS20)。次に、図8のフローチャートの
ステップS2、S5、S8、S11でのコマンドと同一
のコマンドを順次送信する(ステップS21、S22、
S22、S23、S24)。
【0049】このように、2台目以降のタッチパネル付
LCDモニタ20に対しては、1台目に対して行なった
ような調整作業(図8のステップS1、S4、S7、S
10)は不要となる。以上のように、本実施形態によれ
ば、1台目の被調整装置に対する画面調整値をパソコン
21に記憶させておくことで、2台目以降の複数の被調
整装置に対しては、容易に短時間で同一の画面調整を行
うことが可能となる。
LCDモニタ20に対しては、1台目に対して行なった
ような調整作業(図8のステップS1、S4、S7、S
10)は不要となる。以上のように、本実施形態によれ
ば、1台目の被調整装置に対する画面調整値をパソコン
21に記憶させておくことで、2台目以降の複数の被調
整装置に対しては、容易に短時間で同一の画面調整を行
うことが可能となる。
【0050】なお、このような画面調整は新たなパソコ
ン等の初期導入時にのみ行なわれるのが一般的である。
つまり調整ボタンやオンスクリーンデバイスによる調整
は、通常は頻繁に使用されるものではない。本実施形態
による画面調整によれば、表示装置で実行されるプログ
ラムではなく、パソコンで実行されるプログラムによっ
て、それらの機能を果たしているので、表示装置に必要
とされるコストを最小にすることが可能となる。
ン等の初期導入時にのみ行なわれるのが一般的である。
つまり調整ボタンやオンスクリーンデバイスによる調整
は、通常は頻繁に使用されるものではない。本実施形態
による画面調整によれば、表示装置で実行されるプログ
ラムではなく、パソコンで実行されるプログラムによっ
て、それらの機能を果たしているので、表示装置に必要
とされるコストを最小にすることが可能となる。
【0051】なお、本実施形態では、タッチパネル付L
CDモニタ20とパソコン21とは2本の別個のケーブ
ル22、23で接続されたが、1本の専用ケーブルにま
とめてもよい。また、本実施形態の画面調整値更新部3
3は設定値メモリ32aの内容を変更するものであった
が、初期値メモリ32bの内容を変更するものであって
もよい。つまり、不揮発のRAMで初期値メモリ32b
を構成し、ここに、画面調整値を工場出荷値として書き
込む方式とすることもできる。
CDモニタ20とパソコン21とは2本の別個のケーブ
ル22、23で接続されたが、1本の専用ケーブルにま
とめてもよい。また、本実施形態の画面調整値更新部3
3は設定値メモリ32aの内容を変更するものであった
が、初期値メモリ32bの内容を変更するものであって
もよい。つまり、不揮発のRAMで初期値メモリ32b
を構成し、ここに、画面調整値を工場出荷値として書き
込む方式とすることもできる。
【0052】さらに、本実施形態の画面調整プログラム
では、4種類の画面調整コマンドがパソコン21からタ
ッチパネル付LCDモニタ20に送信されたが、これら
4種類のコマンドの他に、表示画面幅を調整するコマン
ドや、設定値メモリ32aと初期値メモリ32bのいず
れに対する書き込みであるかを指定するコマンド等を定
義してもよい。
では、4種類の画面調整コマンドがパソコン21からタ
ッチパネル付LCDモニタ20に送信されたが、これら
4種類のコマンドの他に、表示画面幅を調整するコマン
ドや、設定値メモリ32aと初期値メモリ32bのいず
れに対する書き込みであるかを指定するコマンド等を定
義してもよい。
【0053】
【発明の効果】以上の説明から明らかなように、本発明
に係るサンプリングクロック発生装置は、外部から入力
される同期信号に同期したサンプリングクロックを発生
する装置であって、前記同期信号と内部信号との位相差
を検出する位相差検出手段と、検出された位相差に基づ
くサンプリングクロックを発生する発振手段と、前記サ
ンプリングクロックを分周する分周手段と、分周された
信号を遅延する遅延手段と、遅延された信号を前記内部
信号として前記位相差検出手段に送るループ手段とを備
えることを特徴とする。
に係るサンプリングクロック発生装置は、外部から入力
される同期信号に同期したサンプリングクロックを発生
する装置であって、前記同期信号と内部信号との位相差
を検出する位相差検出手段と、検出された位相差に基づ
くサンプリングクロックを発生する発振手段と、前記サ
ンプリングクロックを分周する分周手段と、分周された
信号を遅延する遅延手段と、遅延された信号を前記内部
信号として前記位相差検出手段に送るループ手段とを備
えることを特徴とする。
【0054】つまり、N倍の周波数のクロックを発生す
るPLL回路において、1/N分周手段によって分周さ
れた低周波クロックを遅延させ、この遅延された低周波
クロックを位相差検出手段にフィードバックさせてい
る。これによって、上記同期信号と一定の位相差を保つ
N倍の周波数を有するサンプリングクロックが生成され
る。そして、1/N分周手段による分周後の低周波クロ
ックを遅延させているので、発生する高周波信号はサン
プリングクロックだけとなり、従来の如く位相の異なる
複数の高周波信号が生じるという不具合が回避される。
また、低周波クロックを遅延させるので、パルスが細る
こと等により回路動作が不安定になるという不具合も回
避される。
るPLL回路において、1/N分周手段によって分周さ
れた低周波クロックを遅延させ、この遅延された低周波
クロックを位相差検出手段にフィードバックさせてい
る。これによって、上記同期信号と一定の位相差を保つ
N倍の周波数を有するサンプリングクロックが生成され
る。そして、1/N分周手段による分周後の低周波クロ
ックを遅延させているので、発生する高周波信号はサン
プリングクロックだけとなり、従来の如く位相の異なる
複数の高周波信号が生じるという不具合が回避される。
また、低周波クロックを遅延させるので、パルスが細る
こと等により回路動作が不安定になるという不具合も回
避される。
【0055】ここで、前記遅延手段は分周された信号か
ら異なる遅延時間だけ遅延された複数の遅延信号を生成
し、前記ループ手段は複数の遅延信号の1つを前記内部
信号として前記位相差検出手段に送るとすることもでき
る。これによって、複数の遅延信号の中から最適なもの
を選択することができるので、同期信号と様々な位相差
をもつサンプリングクロックを発生させることが可能と
なる。
ら異なる遅延時間だけ遅延された複数の遅延信号を生成
し、前記ループ手段は複数の遅延信号の1つを前記内部
信号として前記位相差検出手段に送るとすることもでき
る。これによって、複数の遅延信号の中から最適なもの
を選択することができるので、同期信号と様々な位相差
をもつサンプリングクロックを発生させることが可能と
なる。
【0056】また、前記同期信号は映像用の水平同期信
号であり、前記分周手段は水平同期信号の1周期にサン
プリングすべき映像画素数に基づく分周比でサンプリン
グクロックを分周し、前記複数の遅延信号はサンプリン
グクロックの1周期を所定数で等分割した遅延時間だけ
段階的に遅延された信号であり、前記ループ手段は操作
者からの指示に基づいて1つの遅延信号を選択するもの
とすることもできる。
号であり、前記分周手段は水平同期信号の1周期にサン
プリングすべき映像画素数に基づく分周比でサンプリン
グクロックを分周し、前記複数の遅延信号はサンプリン
グクロックの1周期を所定数で等分割した遅延時間だけ
段階的に遅延された信号であり、前記ループ手段は操作
者からの指示に基づいて1つの遅延信号を選択するもの
とすることもできる。
【0057】これによって、映像信号と水平同期信号と
の時間差に拘わらず、操作者は、映像信号のサンプリン
グに最適なクロックを選択することができる。また、本
発明に係るサンプリングクロック発生装置を、外部から
入力される同期信号に同期したサンプリングクロックを
発生する装置であって、前記同期信号を遅延させること
により複数の位相の異なる遅延信号を生成する遅延手段
と、複数の遅延信号の中から1つを選択する選択手段
と、選択された遅延信号と同期するN倍の周波数のサン
プリングクロックを発生するPLL手段とを備える構成
とすることもできる。
の時間差に拘わらず、操作者は、映像信号のサンプリン
グに最適なクロックを選択することができる。また、本
発明に係るサンプリングクロック発生装置を、外部から
入力される同期信号に同期したサンプリングクロックを
発生する装置であって、前記同期信号を遅延させること
により複数の位相の異なる遅延信号を生成する遅延手段
と、複数の遅延信号の中から1つを選択する選択手段
と、選択された遅延信号と同期するN倍の周波数のサン
プリングクロックを発生するPLL手段とを備える構成
とすることもできる。
【0058】これによって、PLL回路のループの内部
だけではなく、ループの外部に遅延手段と選択手段を配
置する構成によってもサンプリングクロック発生装置を
実現することができるので、回路設計における自由度が
増す。以上のように、本発明は、複数の高周波信号を生
じさせることなく、ビデオ信号に同期した最適なサンプ
リングクロックを発生するので、特に、高解像度のLC
D等の微少な位相調整が必要とされる表示装置に好適で
あり、その実用的効果は大きい。
だけではなく、ループの外部に遅延手段と選択手段を配
置する構成によってもサンプリングクロック発生装置を
実現することができるので、回路設計における自由度が
増す。以上のように、本発明は、複数の高周波信号を生
じさせることなく、ビデオ信号に同期した最適なサンプ
リングクロックを発生するので、特に、高解像度のLC
D等の微少な位相調整が必要とされる表示装置に好適で
あり、その実用的効果は大きい。
【図1】本発明の第1の実施形態に係るサンプリングク
ロック発生部4を備えるLCDモニタ8の構成を示すブ
ロック図である。
ロック発生部4を備えるLCDモニタ8の構成を示すブ
ロック図である。
【図2】サンプリングクロック発生部4の詳細な構成を
示すブロック図である。
示すブロック図である。
【図3】サンプリングクロック発生部4の各信号の波形
を示すタイミングチャートである。
を示すタイミングチャートである。
【図4】上記サンプリングクロック発生部4の変形例に
係るサンプリングクロック発生部9の構成を示すブロッ
ク図である。
係るサンプリングクロック発生部9の構成を示すブロッ
ク図である。
【図5】サンプリングクロック発生部9の各信号の波形
を示すタイミングチャートである。
を示すタイミングチャートである。
【図6】本発明の第2の実施形態に係る画面調整システ
ムの外観を示す図である。図6(a)はタッチパネル付
LCDモニタ20の外観を示す図である。図6(b)は
タッチパネル付LCDモニタ20とパソコン21とが接
続されている様子を背面から見た図である。図6(c)
はタッチパネル付LCDモニタ20の背面右下部を拡大
した外観図である。
ムの外観を示す図である。図6(a)はタッチパネル付
LCDモニタ20の外観を示す図である。図6(b)は
タッチパネル付LCDモニタ20とパソコン21とが接
続されている様子を背面から見た図である。図6(c)
はタッチパネル付LCDモニタ20の背面右下部を拡大
した外観図である。
【図7】タッチパネル付LCDモニタ20の構成を示す
ブロック図である。
ブロック図である。
【図8】画面調整に関するタッチパネル付LCDモニタ
20の動作を示すフローチャートである。
20の動作を示すフローチャートである。
【図9】1台目の被調整装置に対する画面調整を行なう
プログラムのフローチャートである。
プログラムのフローチャートである。
【図10】2台目以降の被調整装置に対する画面調整を
行なうプログラムのフローチャートである。
行なうプログラムのフローチャートである。
【図11】従来のサンプリングクロック発生装置の構成
を示すブロック図である。
を示すブロック図である。
【図12】従来のサンプリングクロック発生装置におけ
る各信号の波形を示すタイミングチャートである。
る各信号の波形を示すタイミングチャートである。
1 LCDインタフェース 2 LCDユニット 3 サンプリング回路 4、9 サンプリングクロック発生部 5 イネーブル信号生成部 6 画面調整制御部 7 画面調整パネル 8 LCDモニタ 10 位相比較器 11 ローパスフィルタ(LPF) 12 電圧制御発振器(VCO) 13 1/N分周器 14a〜14g 遅延器 15 セレクタ 20 タッチパネル付LCDモニタ 21 パソコン 22 ビデオ信号ケーブル 23 RS232Cケーブル 24 画面調整パネル 30 LCDインタフェース 31 LCDユニット 32 画面調整制御部 32a 設定値メモリ 32b 初期値メモリ 33 画面調整値更新部 34 タッチパネル 35 通信アダプタ 36 タッチ位置検出部 50 サンプリング回路 51 PLL回路 52 セレクタ 53a〜53g 遅延器
Claims (4)
- 【請求項1】 外部から入力される同期信号に同期した
サンプリングクロックを発生する装置であって、 前記同期信号と内部信号との位相差を検出する位相差検
出手段と、 検出された位相差に基づくサンプリングクロックを発生
する発振手段と、 前記サンプリングクロックを分周する分周手段と、 分周された信号を遅延する遅延手段と、 遅延された信号を前記内部信号として前記位相差検出手
段に送るループ手段とを備えることを特徴とするサンプ
リングクロック発生装置。 - 【請求項2】 前記遅延手段は、分周された信号から異
なる遅延時間だけ遅延された複数の遅延信号を生成し、 前記ループ手段は、複数の遅延信号の1つを前記内部信
号として前記位相差検出手段に送ることを特徴とする請
求項1記載のサンプリングクロック発生装置。 - 【請求項3】 前記同期信号は、映像用の水平同期信号
であり、 前記分周手段は、水平同期信号の1周期にサンプリング
すべき映像画素数に基づく分周比でサンプリングクロッ
クを分周し、 前記複数の遅延信号は、サンプリングクロックの1周期
を所定数で等分割した遅延時間だけ段階的に遅延された
信号であり、 前記ループ手段は、操作者からの指示に基づいて1つの
遅延信号を選択することを特徴とする請求項2記載のサ
ンプリングクロック発生装置。 - 【請求項4】 外部から入力される同期信号に同期した
サンプリングクロックを発生する装置であって、 前記同期信号を遅延させることにより複数の位相の異な
る遅延信号を生成する遅延手段と、 複数の遅延信号の中から1つを選択する選択手段と、 選択された遅延信号と同期するN倍の周波数のサンプリ
ングクロックを発生するPLL手段とを備えることを特
徴とするサンプリングクロック発生装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9099014A JPH10288972A (ja) | 1997-04-16 | 1997-04-16 | サンプリングクロック発生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9099014A JPH10288972A (ja) | 1997-04-16 | 1997-04-16 | サンプリングクロック発生装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10288972A true JPH10288972A (ja) | 1998-10-27 |
Family
ID=14235287
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9099014A Pending JPH10288972A (ja) | 1997-04-16 | 1997-04-16 | サンプリングクロック発生装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10288972A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000045591A1 (fr) * | 1999-01-29 | 2000-08-03 | Matsushita Electric Industrial Co., Ltd. | Circuit de traitement synchrone |
KR100393068B1 (ko) * | 2001-07-13 | 2003-07-31 | 삼성전자주식회사 | 액정 디스플레이 시스템의 샘플링 클록신호의 위상 제어장치 및 방법 |
-
1997
- 1997-04-16 JP JP9099014A patent/JPH10288972A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000045591A1 (fr) * | 1999-01-29 | 2000-08-03 | Matsushita Electric Industrial Co., Ltd. | Circuit de traitement synchrone |
US6563545B1 (en) | 1999-01-29 | 2003-05-13 | Matsushita Electric Industrial Co., Ltd. | Synchronous processing circuit |
KR100393068B1 (ko) * | 2001-07-13 | 2003-07-31 | 삼성전자주식회사 | 액정 디스플레이 시스템의 샘플링 클록신호의 위상 제어장치 및 방법 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051013 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051018 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060307 |