JPH0944122A

JPH0944122A - 液晶表示システム

Info

Publication number: JPH0944122A
Application number: JP7198747A
Authority: JP
Inventors: Takaaki Uno; 高明鵜野; Shinji Horino; 真司堀野; Yasuhiro Hirayama; 泰弘平山; Yukihiro Mizumoto; 幸弘水本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-08-03
Filing date: 1995-08-03
Publication date: 1997-02-14
Also published as: US6025817A

Abstract

(57)【要約】【課題】液晶表示システムにおいて、パソコン側での
大幅な仕様変更を招くことなく、液晶パネル側にドット
クロックを生成するための信号を供給することができ、
また、液晶パネル側でのドットクロックの生成を簡単な
ものとするとともに、ドットのちらつきや画面の揺れの
無い安定した液晶パネルによる画像表示を得る。【解決手段】パソコン２５０では、そのビデオ信号出
力部１０で発生したドット・クロック・バーストを水平
同期信号に重畳し、これらを合成同期信号として液晶表
示装置１００に供給するようにし、該液晶表示装置１０
０では、該合成同期信号からドット・クロック・バース
トを抜き出し、これに基づいてドット・クロックを再生
するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は液晶表示システムに
関し、特にパーソナルコンピュータ（以下パソコンとい
う。）等からのカラービデオ信号を、高精細度の液晶表
示パネルにより画像表示する液晶表示システムにおい
て、ビデオ信号と同期信号との位相ズレや同期信号自身
の変動に起因した表示画面上のジッタ等を低減し、安定
で鮮明な画像表示を行うことができるようにしたものに
関する。

【０００２】

【従来の技術】通常、パソコン等の演算処理装置では、
その画像表示器としてＣＲＴ（陰極線管）を用いてお
り、パソコン本体からのビデオ表示出力は、ＣＲＴを対
象としたものとなっている。

【０００３】図８は演算処理装置の１種であるパソコン
を説明するための図であり、図８（ａ）は、パソコンの
外観を示す図、図８（ｂ）はパソコン本体の内部構造を
示す図、図８（ｃ）はパソコン本体とＣＲＴ表示部とを
接続するコネクタの構造を示す図である。なお、図８
（ｃ）では、ＶＥＳＡで規定された標準ＶＧＡビデオ出
力用コネクタのピン配置が示されている。図において、
２００はパソコンであり、演算処理を行うパソコン本体
部２１０と、該パソコン本体部からのビデオ表示信号を
画像表示するＣＲＴ表示部２２０とを備え、該パソコン
本体部２１０のビデオ表示出力はアナログケーブル２３
０を介してＣＲＴ表示部２２０へ供給されるようになっ
ている。該アナログケーブル２３０の一端は、接続用コ
ネクタ２１１を介してパソコン本体２１０に接続され、
その他端はＣＲＴ表示部２２０に接続されている。

【０００４】上記パソコン本体部２１０には、ＣＰＵの
機能をもったＬＳＩチップ２０１、ＲＡＭ及びＲＯＭと
してのＬＳＩチップ２０２及び２０３、入出力装置とし
てのＬＳＩチップ２０４等を搭載したマザーボード２１
０ａが内蔵されている。また、パソコン本体部２１０に
は、ＣＰＵでの演算処理内容を表示するためのビデオ信
号を出力するビデオ信号出力部（以下ビデオ信号生成部
ともいう。）を搭載したビデオボード２１０ｂが装着さ
れており、このビデオボード２１０ｂは、パソコンメー
カ以外のメーカが提供できるような構成となっている。
ここで、上記ビデオボード２１０ｂには、ビデオ信号生
成部として、ビデオメモリとしてのＬＳＩチップ２０
５、ＣＲＴ表示部での画像表示に必要な信号を生成する
信号生成部の機能を有するＬＳＩチップ２０６，２０７
等が搭載されている。

【０００５】図９は、上記ビデオ信号生成部の回路構成
を示すブロック図であり、図において、２０は上記ビデ
オ信号生成部で、画像データが格納されているビデオメ
モリ２１と、ＣＰＵバスあるいはローカルバスからの信
号に基づいて、該ビデオメモリ２１から画像データを読
み出す等の処理を行う画面表示制御回路２２と、読み出
されたデジタル画像データをデジタル−アナログ変換す
るＤＡ変換回路（ＤＡＣ）２３と、所定周波数の信号を
発生する発振器を有し、種々のタイミング信号を発生す
るタイミング生成回路２４とを有している。

【０００６】該タイミング生成回路は２４は、内部の発
振器の発振出力に基づいて水平同期信号Ｓｈ及び垂直同
期信号Ｓｖを発生するとともに、ビデオメモリからの画
像デジタルを読み出すためのタイミング信号Ｓ１、及び
ＤＡ変換を行うためのタイミング信号Ｓ２を発生するよ
う構成されている。

【０００７】上記ビデオメモリ２１及び各回路２２〜２
４は、ＬＳＩチップ２０６，２０７内に形成されて上記
ビデオボード２１０ｂ上に搭載されている。なお２１０
ｂ₁は、上記ビデオボード２１０ｂのソケットで、該ソ
ケット２１０ｂ₁によりマザーボード２１０ａ上の各回
路に接続されている。

【０００８】ここで、上記パソコン本体２１０からは、
図９に示すように、該ビデオ表示出力として、赤
（Ｒ）、緑（Ｇ）、青（Ｂ）の３種のビデオ信号Ｖｒ，
Ｖｇ，Ｖｂと、水平同期信号Ｓｈ及び垂直同期信号Ｓｖ
とが上記コネクタ２１１を介してＣＲＴ表示部２２０側
へ出力されるようになっている。

【０００９】ところで、近年、信号ピンの割り当て等、
比較的標準化が進み、上記パソコン２００では、上記コ
ネクタ２１１として図８（ｃ）に示すような１５ピンの
Ｄ−ｓｕｂコネクタを用いている。また、ＤＤＣ１、２
（ディスプレイ・データ・チャンネル１、２）システム
では、１５ピン全部が対応する信号の規定されたもの
（標準ＶＧＡビデオ出力用コネクタ）となっている。こ
の場合、ピン１〜ピン３は、ビデオ赤信号，ビデオ緑信
号，ビデオ青信号に対応したもの、ピン６〜８は、赤リ
ターン信号，緑リターン信号，青リターン信号に対応し
たもの、ピン１１，１２，４，１５は、それぞれモニタ
ＩＤビット０，１，２，３に対応した信号ピンとなって
いる。またピン５はテスト信号、ピン９はＮＣ信号、ピ
ン１０は同期リターン信号に対応したものとなってお
り、ピン１３，ピン１４はそれぞれ水平同期信号，垂直
同期信号に対応したものとなっている。

【００１０】このようにパソコン本体からのビデオ表示
信号をＣＲＴ表示器により画像表示する場合は、同期信
号としては水平同期信号と垂直同期信号のみを表示器に
供給すれば、安定した画像表示を行うことができる。

【００１１】ところで、上記パソコン本体からのビデオ
表示信号を、ＣＲＴ表示器に代えて、液晶パネルを用い
て画像表示させたい場合もあり、図１０（ａ）はパソコ
ン本体からのビデオ表示信号を液晶ディスプレイ（以
下、液晶パネルともいう。）により画像表示するシステ
ムを示している。

【００１２】図において、図８と同一符号は同一のもの
を示し、１１０はパソコン本体２１０からアナログケー
ブル１３０を介してビデオ表示信号が供給される液晶表
示装置（液晶ディスプレイ）である。該アナログケーブ
ル１３０はその一端がパソコン本体２１０に接続用コネ
クタ２１１を介して接続され、その他端は液晶パネル１
１０に接続されている。

【００１３】上記液晶表示装置１１０は、表面に複数の
信号電極（データ信号線）１１５を形成した基板と、表
面に複数の走査電極（走査信号線）１１４を形成した基
板とを、該両電極が交差するよう対向させて配置し、該
両基板間に液晶を介在させてなる液晶パネル１１０ａ
と、上記データ信号線を駆動するデータドライバ１５０
と、上記走査信号線を駆動する走査ドライバ１４０と、
表示コントロール回路を含む信号処理部１２０とを備え
ている。ここで、上記液晶パネル１１０ａは、上記デー
タ信号線と走査信号線との交差部分に絵素（以下ドット
ともいう。）Ｐが形成されている。

【００１４】上記液晶表示装置１１０では、デジタル化
されたビデオデータは、通常バッファ・メモリに一時保
持され、液晶パネルへ適当なタイミングで読み出され
る。このタイミング信号の周波数は、上述のドット・ク
ロックとは少し異なり、普通は、ドット・クロックより
やや低い周波数に設定する。これは、ＣＲＴ表示器では
必要な帰線期間が液晶パネルの場合には不要であり、こ
れを表示期間として使うことができ、より長い期間で表
示ができる（つまり、走査周波数を低くできる）ので、
液晶パネル上のドライバの動作の上限周波数条件をクリ
アし易くなる等の理由による。さらに、ドライバの動作
条件を緩和するために、ビデオデータを２系等に分けて
バファ・メモリに保持し、それぞれの系統のバッファメ
モリからビデオデータを液晶パネルに供給する等の方法
が採られることもある。

【００１５】このような構成の画像表示システムでは、
液晶パネル１１０を構成する各絵素Ｐ毎に、これに対応
するビデオ信号を所定のタイミングで正確に与える必要
があり、このため、液晶パネル１１０側では、主に、ア
ナログのビデオ入力信号をＡＤＣ（アナログデジタル変
換器）で変換する際のサンプリング信号として使われる
ドット・クロックを生成するようにしている。

【００１６】また、このドット・クロックは、ＣＲＴ表
示器との併用性（コンパチビリティ）を考慮して、従来
方式の垂直及び水平同期信号のみから生成している。

【００１７】例えば、通常は、上記ドット・クロック
は、ＰＬＬ（フェイズ・ロックド・ループ）回路、ＶＣ
Ｏ（ボルテージ・コントロールド・オッシレータ）回
路、及び必要に応じて分周回路等を使用して生成するよ
うにしている。

【００１８】図１０（ｂ）は、液晶パネル側に設けられ
たドットクロックの生成回路を示すブロック図であり、
図において、１２０ａは、上記信号処理部１２０内に構
成された、水平同期信号からドットクロックを生成する
ためのクロック生成回路で、水平同期信号Ｓｈと、ドッ
トクロックＤｃの分周出力とを比較する位相比較器１１
と、該位相比較器１１の正，負の比較出力Ｃｐ，Ｃｎを
フィルタ１３及びコンデンサ１４を介して受け、該比較
出力に対応した周波数のドットクロックを発生する電圧
制御発振器（ＶＣＯ）１５とを有している。上記電圧制
御発振器１５と位相比較器の一方の入力との間には、分
周器１２が設けられている。

【００１９】ところが、このような回路構成のクロック
生成回路では、ドットクロックＤｃを安定に生成するた
めに種々の工夫が必要となる（特開平７−１１０６６７
号公報参照）。なぜなら、ドットクロックＤｃは上述し
たように、主に、アナログのビデオ入力信号をＡＤＣ
（アナログデジタル変換器）で変換する際のサンプリン
グ信号として使われるものであり、これによって、ビデ
オ信号をどれだけ適正な時刻にサンプリングできるかが
決まるからである。

【００２０】すなわち、ビデオ信号に対するドット・ク
ロックの位相ずれや揺らぎは、液晶パネル上の各ドット
の表示状態に大きく影響する。具体的には、位相ずれや
揺らぎによって、文字や線の表示がかすれたり、線が太
く見えたり、ちらついたりする等、表示品位が大きく損
なわれる事態が生ずる。

【００２１】従って、ドット・クロックの周波数及び位
相は常に、信号発生側（パソコン側）でのビデオ信号の
デジタル−アナログ変換のタイミングと正確に一致させ
る必要がある。

【００２２】

【発明が解決しようとする課題】ところで、精細度の高
い液晶パネルでは、水平同期信号の周波数に対して、ド
ットクロックの周波数は、１０００〜１５００倍あるい
はそれ以上と極めて高くなるので、液晶パネル側のドッ
トクロック生成回路は、水平同期期間中の発信周波数が
安定であり、しかも水平同期パルスに高速かつ確実に応
答するものでなければならない。また、上記ドットクロ
ック生成回路は、常に、ドットクロックと、パソコン側
のビデオ信号のサンプリングタイミングとの間で同じ位
相関係を高い精度で保持できるものでなければならな
い。

【００２３】しかし、通常、ＰＬＬ回路及びＶＣＯ回路
を用いたドットクロック発生回路では、長期間の安定と
短期間の即応との両立性を与えることは、技術上難しさ
がある。

【００２４】つまり、図１０（ｂ）に示すように、該ド
ットクロック発生回路では、水平同期信号Ｓｈと、ドッ
トクロックＤｃの分周信号との位相比較の結果発生する
電圧Ｖｃによって、ＶＣＯ回路１５のドット・クロック
Ｄｃの発振周波数が制御される。

【００２５】通常、ＶＣＯ回路は、該電圧Ｖｃが高くな
ると、その発振周波数が高くなり、該電圧Ｖｃが低くな
ると発振周波数が低くなるように設定されている。該電
圧Ｖｃが長期的に安定している程、ＶＣＯ回路の発振周
波数は安定するので、該電圧Ｖｃの生成部の時定数は大
きくとることが望ましい。具体的には、時定数を決める
ためのキャパシタ（コンデンサ）の容量を大きくするな
どの方法を用いる。

【００２６】ところが、この場合、ＶＣＯ回路の短期応
答性は悪くなる。例えば、パソコン側で表示モードを切
り替えて表示状態を変化させた場合、表示画像が安定す
るまで時間がかかることになり、この期間の表示は見苦
しく好ましくない。逆に、上記ＶＣＯ回路の応答特性を
よくすれば、その長期安定性が損なわれることとなる。

【００２７】加えて、実使用では、パソコン側での表示
モードの変更により、水平同期周波数が２０％程度変化
することもあるため、ドットクロック発生回路を、水平
同期周波数に対してある程度幅を持たせて設計する必要
があり、その回路設計上の困難さが増すこととなる。

【００２８】また、液晶パネル側で、パソコン側から入
力される水平同期信号に基づいてドットクロックを生成
する際に、パソコン側からドット・クロックが供給され
れば、該ドットクロックの回路設計上の困難さは低減す
るが、パソコン側では、ドットクロックとして利用でき
る信号は生成されているが、そのままでは適さないの
で、適性な信号発生回路をパソコン側に増設する必要が
ある。

【００２９】さらに、パソコンの信号出力用コネクタ及
び出力信号の端子配置が規定されている現状では、ドッ
トクロック出力用端子を増設する余裕はない。また、Ｃ
ＲＴ表示器と液晶ディスプレイとの併用性を考慮する
と、パソコンのビデオ信号出力部から出力される同期信
号を、液晶ディスプレイに適したものに変更することは
有効であるとは言えない。

【００３０】本発明は上記のような問題点を解決するた
めになされたもので、パソコン側での大幅な仕様変更を
招くことなく、液晶パネル側にドットクロックを生成す
るための信号を供給することができ、また、液晶パネル
側でのドットクロックの生成を簡単なものとするととも
に、ドットのちらつきや画面の揺れの無い安定した液晶
パネルによる画像表示を得ることができる液晶表示シス
テムを得ることを目的とする。

【００３１】

【課題を解決するための手段】そこで、本件発明者は鋭
意研究した結果、パソコンからのビデオ表示出力を液晶
パネルで表示する液晶表示システムでは、液晶パネルで
必要となるドット・クロックは、液晶ディスプレイ側で
水平同期信号に同期させて発生させる方法が一般的であ
るのに対し、ＴＶ（テレビジョン）技術分野では、送信
側で発生した色副搬送波の８〜１０サイクル分をカラー
・バースト信号として、水平同期信号のバックポーチ部
分に乗せて送信するようにし、これによってカラー信号
を正確に復調する技法が使われている点に着目し、バー
スト状のドットクロックの液晶表示システムへの適用が
有効であることを見いだした。

【００３２】なお、デジタル信号処理の技術分野では、
信号の供給側で発生したバースト信号を用いて、信号の
被供給側での回路動作を制御する方法は、あまり一般的
ではないし、本発明のように使われた例は見られない。

【００３３】この発明（請求項１）に係る液晶表示シス
テムは、カラービデオ信号を出力するビデオ信号出力部
を有する演算処理装置と、該演算処理装置からのカラー
ビデオ信号をアナログ信号ケーブルを介して受け、該カ
ラービデオ信号をアナログ−デジタル変換したデジタル
信号により画像表示を行う液晶表示装置とを備えてい
る。

【００３４】該演算処理装置のビデオ信号出力部は、バ
ースト状のドットクロックを発生するクロック発生部
と、水平同期信号あるいは垂直同期信号上にバースト状
のドットクロック信号を重畳して合成同期信号を出力す
る同期合成回路とを有している。

【００３５】該液晶表示装置は、該合成同期信号から水
平同期信号あるいは垂直同期信号とバースト状のドット
クロック信号とを分離する分離回路を有し、該分離され
たバースト状のドットクロック信号に基づいて、該カラ
ービデオ信号をアナログ−デジタル変換するためのサン
プリング信号を作成するよう構成されている。そのこと
により上記目的が達成される。

【００３６】この発明（請求項２）は、請求項１記載の
液晶表示システムにおいて、該演算処理装置のビデオ信
号出力部を、前記同期合成回路の前段に設けられた、ド
ットクロック信号の周波数帯域を制限する帯域通過フィ
ルタを備え、該帯域通過フィルタの出力として得られた
狭帯域ドットクロック信号を、水平同期信号と合成する
構成としたものである。

【００３７】この発明（請求項３）は、請求項２記載の
液晶表示システムにおいて、前記同期合成回路を、前記
バースト状のドット・クロックに対して、その液晶表示
装置側での振幅が、該液晶表示装置側で設定されている
論理回路の閾値を越えないよう、振幅制限処理を施し
て、該バースト状のドット・クロックを前記水平同期信
号あるいは垂直同期信号と合成する回路構成とし、該液
晶表示装置側の分離回路を、該同期合成信号から、該振
幅が制限されたバースト状のドット・クロックを、分離
可能な構成としたものである。

【００３８】この発明（請求項４）に係る液晶表示シス
テムは、カラービデオ信号を出力するビデオ信号出力部
を有する演算処理装置と、該演算処理装置からのカラー
ビデオ信号をアナログ信号ケーブルを介して受け、該カ
ラービデオ信号をアナログ−デジタル変換したデジタル
信号により画像表示を行う液晶表示装置とを備えてい
る。

【００３９】該演算処理装置のビデオ信号出力部は、該
演算処理装置本体に着脱可能なビデオボード上に搭載さ
れており、該ビデオ信号出力部は、ドット・クロックを
発生するクロック発生部を有し、液晶表示装置側でのド
ット・クロックに対して、その液晶表示装置側での振幅
が、該液晶表示装置側で設定されている論理回路の閾値
を越えないよう振幅制限処理を施して、該ドット・クロ
ックを該水平同期信号と合成する構成となっている。

【００４０】該液晶表示装置は、該合成同期信号から水
平同期信号とドットクロック信号とを分離する分離回路
を有し、該分離されたドットクロック信号に基づいて、
該カラービデオ信号をアナログ−デジタル変換するため
のサンプリング信号を作成するよう構成されている。そ
のことにより上記目的が達成される。

【００４１】以下作用について説明する。

【００４２】本発明（請求項１）においては、演算処理
装置（パソコン）のビデオ信号出力部で発生したバース
ト状のドットクロック信号を水平同期信号に重畳して、
液晶表示装置に供給するようにしたから、パソコン側に
設けられている現状の規格のコネクタを仕様変更する必
要がない。

【００４３】また、パソコン側で生成したドットクロッ
ク信号の一部が液晶パネルに供給されるので、液晶パネ
ル側でのドットクロックの生成を、簡単な構成でもっ
て、しかもパソコン側でのビデオデータの処理タイミン
グとのずれを小さく抑えて行うことができる。これによ
り、ドットのちらつきや画面の揺れの無い安定した液晶
パネルによる画像表示を簡単に得ることができる。

【００４４】この発明（請求項２）においては、演算処
理装置（パソコン）側で発生したドットクロック信号の
周波数帯域を制限して、液晶表示装置側に供給するよう
にしたので、ドットクロック信号がパルス状でなく、正
弦状に近い波形の信号として送られることとなり、これ
により高い周波数のクロック信号をケーブルを介して伝
送する際の不要輻射を抑制することができる。

【００４５】この発明（請求項３）においては、演算処
理装置（パソコン）側で発生したバースト状のドットク
ロック信号を、液晶表示装置側でのドットクロック信号
の振幅が、該液晶表示装置側で設定されている論理回路
の閾値を越えないようその振幅を制限して送り出すよう
にしたので、高い周波数のクロック信号をケーブルを介
して伝送する際の不要輻射のレベルを低減することがで
きる。

【００４６】この発明（請求項４）においては、演算処
理装置本体に着脱可能なビデオボード上にビデオ信号出
力部を搭載し、該ビデオ信号出力部を、ドット・クロッ
ク信号を発生し、水平同期信号に重畳して送り出すよう
構成したので、ドットクロック信号をパソコン側で発生
して液晶表示装置側に供給する機能を、簡単に既存のパ
ソコンに増設することができる。

【００４７】また、ドットクロックの周波数帯域及び振
幅を制限しているため、高い周波数のクロック信号をケ
ーブルを介して伝送する際の不要輻射による悪影響を大
きく低減できる。

【００４８】さらに、パソコン側で発生したドットクロ
ックの全体が液晶表示装置側に供給されるため、液晶表
示装置側ではドットクロックを発生する必要がなく、送
られてきたドットクロックを用いて、アナログのビデオ
入力信号のＡＤ変換を行うことができる。しかも、液晶
表示装置側でのドットクロック信号の振幅が、液晶表示
装置側で設定されている論理回路の閾値を越えないよ
う、パソコン側でのドットクロックの振幅を制限してい
るので、上記水平同期信号に基づいて動作する論理回路
部分では、水平同期信号に重畳されているドットクロッ
クの影響を受けることがない。

【００４９】

【発明の実施の形態】

（実施の形態１）図１は本発明の実施の形態１による液
晶表示システムを説明するための図であり、図におい
て、１０００は本実施の形態１の液晶表示システムで、
パソコン２５０と、該パソコン２５０からのビデオ表示
出力に基づいて画像表示を行う液晶ディスプレイ１００
とから構成されている。該パソコン２５０は、パソコン
本体２６０と、該パソコン本体２６０にアナログケーブ
ル２３０を介して接続されたＣＲＴ表示器２２０とから
なる。

【００５０】そして、本実施の形態１では、上記パソコ
ン本体２６０は、液晶ディスプレイ１００にて必要とな
るバースト状のドット・クロックを水平同期信号に重畳
して合成同期信号を出力する機能を有するビデオ信号出
力部１０を備えており、この点で、図１０に示す従来の
パソコン本体２１０と異なっている。

【００５１】また、上記液晶ディスプレイ１００は、図
１０に示す液晶ディスプレイ１１０における、ドット・
クロックの発生回路１２０ａに代えて、該合成同期信号
を水平同期信号とバースト状のドット・クロックとに分
離し、該バースト状のドット・クロックに基づいてドッ
ト・クロックを発生する回路１００ａを備えている。そ
の他の構成は、図１０に示す従来の液晶ディスプレイ１
１０と同一である。

【００５２】図２は、上記パソコン本体２６０のビデオ
信号出力部１０を説明するための図であり、図２（ａ）
はその構成を示すブロック図、図２（ｂ）は該ビデオ信
号出力部１０におけるタイミング生成回路の具体的な構
成を示すブロック図、図２（ｃ）はビデオ信号Ｖ、及び
該タイミング生成回路で発生する信号の波形を示す図で
ある。

【００５３】上記ビデオ信号出力部１０では、タイミン
グ生成回路１４ａは、画面表示制御回路２２，デジタル
−アナログ変換器２３へ供給するタイミング信号Ｓ１，
Ｓ２、水平同期信号Ｓｈ、及び垂直同期信号Ｓｖととも
に、ドット・クロックＤｃを発生する回路構成となって
おり、また該ビデオ信号出力部１０には、ドット・クロ
ックＤｃを水平同期信号に重畳して合成する同期合成回
路１０ａが設けられている。この同期合成回路１０ａに
は、上記タイミング生成回路１４ａから開閉スイッチ１
０ｂを介して上記ドット・クロックＤｃが供給されるよ
うになっている。

【００５４】ここで、上記画面表示制御回路２２は、Ｃ
ＰＵパスまたはローカル・バスにつながれており、ＣＰ
Ｕから表示制御用コマンドを受け取り、ＣＰＵへステー
タスを返すようになっている。また、この制御回路２２
は、表示制御コマンドで設定された表示モードに応じ
て、タイミング生成回路１４ａからのタイミング信号に
従って、ビデオ・メモリ２１のメモリ領域上のＲ，Ｇ，
Ｂそれぞれのデジタル画像データを出力するようになっ
ている。この出力は、ＤＡＣ（デジタル・アナログ変換
器）２３を介して、アナログ信号として出力される。こ
こで、ＤＡＣ２３は、タイミング生成回路１４ａからの
サンプリング信号Ｓ２に従って、画面表示制御回路２２
から与えられるビデオ・メモリ２１上のデジタル・デー
タをアナログ信号に変換して出力する。なお、該ＤＡＣ
２３に与えられるサンプリング信号Ｓ２は、ドット・ク
ロックＤｃとして用いることができ、これを水平同期信
号Ｓｈに重畳し、合成同期信号Ｍａとして水平同期信号
ラインに出力するようにしてもよい。

【００５５】また、ここでは、受信側でのドット・クロ
ックの位相遅れを考慮して、ＤＡＣ２３へのサンプリン
グ信号Ｓ２の供給開始前から、数クロックを余分にドッ
ト・クロックＤｃとして同期合成回路１０ａに与えてお
くようにしている。

【００５６】また、上記タイミング生成回路１４ａは、
原クロック信号Ｃを発生する原クロック発振回路１と、
該原クロック信号Ｃを分周して、周波数の異なる複数の
パルス信号Ｐ１，Ｐ２，Ｐｈとともに、ドット・クロッ
クＤｃを出力する分周回路２とを有している。ここで、
上記パルス信号Ｐｈは、第１の選択回路（１）３ａによ
り開閉制御される第１のゲート４ａを介して、水平同期
信号Ｓｈとして同期合成回路１０ａに供給され、ドット
・クロックＤｃは、第２の選択回路（２）３ｂにより開
閉制御される第２のゲート４ｂを介して、バースト状の
ドット・クロック（以下、ドット・クロック・バースト
という。）Ｄｃｂとして上記同期合成回路１０ａに供給
されるようになっている。ここで、上記第１及び第２の
選択回路３ａ，３ｂは、それぞれ分周回路２から供給さ
れるパルス信号Ｐ１，Ｐ２に基づいて上記第１，第２の
ゲート４ａ，４ｂを開閉制御するよう構成されている。

【００５７】図３は、本液晶表示システム１０００で用
いている液晶ディスプレイの構成を示す図であり、図３
（ａ）はその構成を示すブロック図、図３（ｂ）は該液
晶ディスプレイにおける分離回路の具体的な構成を示す
ブロック図である。

【００５８】上記液晶ディスプレイ１００は、図１０に
示す従来の液晶ディスプレイ１１０と同様、液晶パネル
１１０ａ，走査ドライバ１４０，データドライバ１５０
を有するとともに、パソコン側から供給される合成同期
信号Ｍａから、ドット・クロック・バーストＤｃｂと、
水平同期信号Ｓｈとを分離する分離回路１００ａを有し
ている。また、この液晶ディスプレイ１００では、パソ
コン側からの垂直同期信号Ｓｖ、及び分離された水平同
期信号Ｓｈは、表示制御回路１０１を介して走査ドライ
バ１４０に供給され、また、該分離されたドット・クロ
ック・バーストＤｃｂも、表示制御回路１０１を介して
データドライバ１５０に供給されるようになっている。

【００５９】また、上記分離回路１００ａは、合成同期
信号Ｍａから水平同期信号Ｓｈを抜き出す、パルス幅弁
別回路からなる水平同期分離回路３１と、合成同期信号
Ｍａからドット・クロック・バーストＤｃｂのみを抜き
出す、パルス幅弁別回路からなるバースト分離回路３２
とを有している。

【００６０】また、上記分離回路１００ａには、該パソ
コン側で生成されたドット・クロック・バーストＤｃｂ
に、周波数及び位相を正確に一致させて連続的なドット
・クロックＤｃを発生させる、位相制御部３３ａ及びク
ロック発振器３３ｂからなる自励型の発振回路３３が設
けられている。

【００６１】次に動作について説明する。

【００６２】上記のような構成のビデオ信号出力部１０
では、ビデオ信号及び同期信号は以下のようにして出力
される。

【００６３】まず、タイミング生成回路１４ａの原クロ
ック発振回路１では、ドット・クロックＤｃの２倍の周
波数の信号が原クロックＣとして生成される。分周回路
２では、該原クロックＣを１／２分周し、これをドット
・クロックＤｃとして第２のゲート４ｂへ供給する。こ
の時、該第２のゲート４ｂは、分周回路２からのパルス
信号Ｐ２に基づいて第２の選択回路３ｂにより開閉制御
されており、ゲート４ｂの出力側には、ドット・クロッ
クＤｃから水平同期パルス幅よりやや狭い幅で、かつ水
平同期信号と同一のパルス間隔で波形を抜き出してなる
バースト状のドット・クロック（ドット・クロック・バ
ースト）Ｄｃｂが得られ、これがスイッチ１０ｂを介し
て上記同期合成回路１０ａに供給される。なお、図２
（ｂ）では同期合成回路前段のスイッチ１０ｂは図示し
ていない。

【００６４】一方、上記第１のゲート４ａには、水平同
期パルスと同一のパルス幅を持つ分周出力Ｐｈが分周回
路２から供給される。この時、該第１のゲート４ａは、
分周回路２からのパルス信号Ｐ１に基づいて第１の選択
回路３ａにより開閉制御されており、ゲート４ａの出力
側には、水平同期信号Ｓｈが得られ、これが上記同期合
成回路１０ａに供給される。

【００６５】そして、該同期合成回路１０ａからは、上
記ドット・クロック・バーストＤｃｂが水平同期信号Ｓ
ｈに重畳された合成同期信号Ｍａがパソコンのコネクタ
２２１へ出力される。

【００６６】なお、通常、水平同期信号の幅やバックポ
ーチ、フロントポーチの幅は、パソコンの機種、表示モ
ード毎に異なっているが、水平同期のパルス幅は、大体
２〜８μｓｅｃの範囲にある。これに対して、ドット・
クロックの周波数はＳＶＧＡで６０〜１４０ＭＨｚ、パ
ルス幅は大体３〜８ｎｓｅｃ程度（１サイクルは、７〜
１７ｎｓｅｃ）が必要である。このようなことからバー
スト信号で位相制御を行うために、最低８〜１０サイク
ル程度のバースト・パルスがあればよい。

【００６７】これを水平同期信号の立ち上がり部、ある
いは立ち上がり部から一定時間離れた所から重畳する場
合、バースト信号の継続時間は、大体５６〜１７０ｎｓ
ｅｃであり、多目に見積もっても水平同期パルス幅の１
０％以下（水平同期のパルス幅２μｓｅｃに対し、バー
スト信号の継続時間が１７０ｎｓｅｃの場合は８．５％
である。）であるので、水平同期信号の期間に上記バー
スト・パルスを重畳することに時間上の制約は生じな
い。

【００６８】また、この時、上記タイミング生成回路１
４ａからは、第１のサンプリング信号Ｓ１が上記画面表
示制御回路２２に供給されており、該制御回路２２で
は、該信号Ｓ１に基づいてビデオ・メモリ２１から、
Ｒ，Ｇ，Ｂそれぞれデジタル画像データが読み出され
て、デジタル−アナログ変換器２３に供給され、該変換
器２３では、タイミング生成回路１４ａからの第２のサ
ンプリング信号Ｓ２に基づいて、上記Ｒ，Ｇ，Ｂそれぞ
れデジタル画像データがアナログビデオ信号Ｖｒ，Ｖ
ｇ，Ｖｂ（以下、これらの信号をまとめてビデオ信号Ｖ
という。）に変換されて、パソコンのコネクタ２２１へ
出力される。

【００６９】そして、上記パソコン２５０からコネクタ
２２１及びアナログケーブル１３０を介して、上記アナ
ログビデオ信号Ｖ、合成同期信号Ｍａ、及び垂直同期信
号Ｓｖが液晶ディスプレイ１００に供給されると、アナ
ログビデオ信号Ｖは、データドライバ１５０に供給さ
れ、垂直同期信号Ｓｖは表示制御回路１０１に供給さ
れ、さらに、上記合成同期信号Ｍａは、分離回路１００
ａに供給される。

【００７０】該分離回路１００ａでは、パルス幅弁別回
路からなる水平同期分離回路３１によりドット・クロッ
ク・バーストＤｃｂが除去されて水平同期信号のみが取
り出され、パルス幅弁別回路からなるバースト分離回路
３２により、ドット・クロック・バーストＤｃｂのみが
抜き出される。なお、デジタル的なパルス幅弁別回路に
より狭い幅のパルスのみを除去する方法に代えて、アナ
ログ的な低域通過フィルタを用いてもよいが、この場合
には位相の遅れに留意する必要がある。

【００７１】上記合成同期信号Ｍａから取り出された水
平同期信号Ｓｈは、表示制御回路１０１を介して走査ド
ライバ１４０に供給される。またドット・クロック・バ
ーストＤｃｂは、位相制御部３３ａ及びクロック発振器
３３ｂからなる自励型の発振回路３３に供給され、ここ
では、ドット・クロック・バーストＤｃｂに基づいて、
パソコン側のＤＡＣ２３でのサンプリング信号に正確に
同期したドット・クロックＤｃが生成される。このドッ
ト・クロックＤｃは表示制御回路１０１を介してデータ
ドライバ１５０に供給される。

【００７２】このように本実施の形態では、パソコンの
ビデオ信号出力部で発生したバースト状のドットクロッ
ク信号を水平同期信号に重畳して、液晶表示装置に供給
するようにしたから、パソコン側に設けられている現状
の規格のコネクタを仕様変更する必要がない。

【００７３】また、パソコン側で原クロックに基づいて
生成したドットクロック信号の一部が液晶パネルに供給
されるので、液晶パネル側でのドットクロックの生成
を、簡単な構成でもって、しかもパソコン側でのビデオ
データの処理タイミングとのずれを小さく抑えて行うこ
とができる。これにより、ドットのちらつきや画面の揺
れの無い安定した液晶パネルによる画像表示を簡単に得
ることができる。

【００７４】また、表示モードが変更されて上記原クロ
ックの周波数が変わっても、液晶パネル側では、パソコ
ン側からのドット・クロック・バーストに基づいて正確
のドット・クロックＤｃを再生することができる。

【００７５】さらに、水平同期信号とドット・クロック
・バーストの合成及び分離は、デジタル的に行うことは
比較的容易であり、つまり、ドット・クロック・バース
トを、論理値を変化させる程度の振幅レベルで水平同期
信号と重畳する場合は、通常の論理ゲートで容易にこれ
らの合成を行うことができる。

【００７６】また、水平同期信号に重畳するドット・ク
ロック・バーストの振幅を、論理レベルの変化が生ずる
大きさに設定する方式は、受信側で（液晶パネル側）で
の主に論理回路を用いた、該ドット・クロック・バース
トの抜き出しと水平同期信号の再生・処理に適してい
る。

【００７７】また、ドット・クロック・バーストの周波
数が水平同期信号の周波数に比べて２〜３桁以上高いこ
とに加え、重畳する期間を限定しておけば、ＣＲＴ表示
器に、上記ドット・クロック・バーストと水平同期信号
との同期合成信号をそのまま供給しても、ほとんど悪影
響はない。

【００７８】また、ドット・クロック・バーストが不要
な場合、発信側（パソコン側）で、上記オンオフスイッ
チ１０ｂ（これは機械的スイッチに限らず電子的なスイ
ッチ回路でもよい。）によって、バースト信号を停止さ
せることができる。

【００７９】なお、上記実施の形態１では、バースト状
のドット・クロックを矩形波のまま水平同期信号に重畳
する構成を示したが、バースト状のドット・クロックの
周波数帯域を制限して、水平同期信号に重畳するように
してもよい。以下このような構成例を実施の形態２とし
て説明する。

【００８０】（実施の形態２）図４は本発明の実施の形
態２による液晶表示システムを説明するための図であ
り、パソコン本体２６０に搭載されたビデオ信号出力部
１０のタイミング生成回路１４ｂの構成を示している。

【００８１】この実施の形態２では、第２のゲート４ｂ
の出力を帯域制限フィルタ５を介して同期合成回路１０
ａに供給するようにしている点のみ上記実施の形態１と
異なっている。

【００８２】すなわち、分周回路２から第２のゲート４
ｂに供給されたドット・クロックＤｃは、第２の選択回
路３ｂによる該ゲート４ｂの開閉により、ドット・クロ
ック・バーストＤｃｂとなり、帯域通過フィルタ５に供
給される。該フィルタ５では、ドット・クロック・バー
ストＤｃｂの周波数帯域が制限されるため、該ドット・
クロック・バーストＤｃｂは、図４（ｂ）に示すような
狭帯域ドット・クロック・バーストＤｃｂｒとなって、
同期合成回路１０ａに供給される。そして同期合成回路
１０ａでは、該狭帯域ドット・クロック・バーストＤｃ
ｂｒが水平同期信号Ｓｈに重畳されて、合成同期信号Ｍ
ｂが出力される。ここでは、狭帯域ドット・クロック・
バーストＤｃｂｒは、ドット・クロック・バーストＤｃ
ｂの基本周波数の第５高調波程度まで含むものとなって
いる。

【００８３】その他の回路動作は、上記実施の形態１の
同一であるので省略する。

【００８４】このような構成の実施の形態２では、上記
実施の形態１における効果に加えて、パソコン側で発生
したドットクロック信号の周波数帯域を制限して、液晶
表示装置側に供給するようにしたので、ドットクロック
信号がパルス状でなく、正弦状に近い波形の信号として
送られることとなり、これにより高速のクロック信号を
ケーブルを介して伝送する際の不要輻射を抑制すること
ができる。

【００８５】また、ドット・クロックの再生に対して
は、同期信号が矩形波状でなく、正弦波状であっても、
有効であることは、カラーＴＶにおけるカラー・バース
ト信号に見られる通りである。

【００８６】なお、上記フィルタ５は、帯域制限用のも
のであり、高域通過及び低域通過フィルタを組み合わせ
て、ドット・クロックの基本周波数近傍を通過させるよ
う構成されているが、上記帯域制限フィルタは、インダ
クタンス（Ｌ）とキャパシタンス（Ｃ）とから成る高周
波同調回路あるいは分布定数同調回路等で構成すること
もできる。

【００８７】また、上記実施の形態１及び２では、ドッ
ト・クロック・バーストと水平同期信号との合成を、合
成後のドット・クロック・バーストが、論理回路の論理
値を変化させる振幅を持つよう行う構成を示したが、上
記合成は、ドット・クロック・バーストが、論理値を変
化させない振幅を持つよう行うものでもよい。以下この
ような構成を、実施の形態３として説明する。

【００８８】（実施の形態３）図５は本発明の実施の形
態３による液晶表示システムを説明するための図であ
り、パソコン本体２６０に搭載されたビデオ信号出力部
１０のタイミング生成回路１４ｃの構成を示している。

【００８９】この実施の形態３では、第２のゲート４ｂ
の出力（ドット・クロック・バーストＤｃｂ）を帯域制
限フィルタ５及び減衰器（アンプ）６を介して同期合成
回路１０ｃに供給するようにしており、また該同期信号
合成回路１０ｃは、帯域及び振幅が制限されたドット・
クロック・バーストＤｃｂｒ’と水平同期信号Ｓｈとを
アナログ的に合成し、合成した後は、論理回路を通さず
に出力するようにしている。上記同期合成回路１０ｃで
は、ドット・クロックを抜き出すゲート信号（選択回路
（２）の出力）により、水平同期信号出力を高インピー
ダンス状態にし、この期間に周波数占有帯域を制限した
ドット・クロックを挿入するようにしている。その他の
構成は、上記実施の形態２と同一である。

【００９０】上記アナログ的な信号の合成では、上記ド
ット・クロック・バーストＤｃｂｒ’には、振幅の中央
値に相当するバイアスを加えて、ロー側で飽和しないよ
うにし、ハイ側で論理閾値を超えないようにレンジを設
定する。例えば、＋５Ｖで動作させる標準論理（ロジッ
ク）回路では、通常、ロー側は＋０Ｖが下限であるた
め、＋１Ｖを超えず、ハイ側は＋５Ｖが上限であるた
め、＋２．５Ｖを下回らないようにする。

【００９１】ここでは、ドット・クロック・バーストＤ
ｃｂｒ’を水平同期信号の同期パルス期間Ｈ１に重畳し
ているので、バイアスを＋０．３Ｖ、振幅を±０．３Ｖ
程度とする。

【００９２】なお、ドット・クロック・バーストＤｃｂ
ｒ’は、水平同期信号の同期パルスのない期間Ｈ２に重
畳することもでき、この場合は、バイアスを＋４．７
Ｖ、振幅を±０．３程度とする。

【００９３】この実施の形態３においては、パソコン側
で発生したバースト状のドットクロックを、液晶表示装
置側でのドット・クロックの振幅が、該液晶表示装置側
で設定されている論理回路の閾値を越えないようその振
幅を制限して送り出すようにしたので、高い周波数のク
ロック信号をケーブルを介して伝送する際の不要輻射の
レベルを低減することができる。

【００９４】またこの実施の形態３の構成は、バースト
状のドット・クロックの振幅が制限されているため、ビ
デオ表示出力についての、ＣＲＴ用表示信号とＬＣＤ用
表示信号の両立性を維持し、かつ水平同期信号にドット
・クロックを追加するのに適したものとなっている。

【００９５】（実施の形態４）図６は本発明の実施の形
態４による液晶表示システムを説明するための図であ
り、パソコン本体２６０に搭載されたビデオ信号出力部
１０のタイミング生成回路１４ｄの構成を示している。

【００９６】この実施の形態４では、分周回路２から出
力されるドット・クロックＤｃを、フィルタ５により狭
帯域のドット・クロックＤｃｒにし、さらに減衰器（ア
ンプ）６により振幅を制限して同期合成回路１０ｃに供
給するようにしており、また該同期信号合成回路１０ｃ
は、帯域及び振幅が制限されたドット・クロックＤｃ
ｒ’と水平同期信号Ｓｈとをアナログ的に合成し、合成
した後は、論理回路を通さず出力するようにしている。

【００９７】上記アナログ的な信号の合成では、上記ド
ット・クロック・バーストＤｃｂｒ’には、振幅の中央
値に相当するバイアスを加えて、ロー側で飽和しないよ
うにし、ハイ側で論理閾値を超えないようにレンジを設
定する。例えば、＋５Ｖで動作させる標準論理（ロジッ
ク）回路では、通常、ロー側は＋０Ｖが下限であるた
め、＋１Ｖを超えず、ハイ側は＋５Ｖが上限であるた
め、＋２．５Ｖを下回らないようにする。具体的には、
ドット・クロック・バーストＤｃｂｒ’を水平同期信号
の同期パルス期間Ｈ１に重畳する時には、バイアスを＋
０．３Ｖ、振幅を±０．３Ｖ程度とし、ドット・クロッ
ク・バーストＤｃｂｒ’を、水平同期信号の同期パルス
のない期間Ｈ２に重畳するときには、バイアスを＋４．
７Ｖ、振幅を±０．３程度としている。

【００９８】図７は本実施の形態４による液晶表示シス
テムを説明するための図であり、液晶ディスプレイ１０
０に搭載された分離回路１００ｂの構成を示している。

【００９９】この分離回路１００ｂは、合成同期信号Ｍ
ｃから水平同期信号Ｓｈを抜き出す水平同期分離回路３
１と、合成同期信号Ｍｃからドット・クロックＤｃｒを
抜き出すための増幅回路３５と、ドット・クロックＤｃ
ｒの位相補正を行うための位相補正回路３６とから構成
されている。この位相補正回路では、ドット・クロック
Ｄｃのパルスを、水平同期信号の立ち上がりから数えて
所定個目のものから出力するという制御も行っており、
これによりビデオ信号のブランキング期間が表示されて
しまうのを防止するようにしている。

【０１００】本実施の形態では、ドット・クロックの最
大振幅は、同期合成信号Ｍｄの振幅が液晶ディスプレイ
側の論理回路の論理値を変えない範囲に設定しており、
液晶ディスプレイ側では、水平及び垂直同期信号は、直
接論理回路を介して取り出し、ドット・クロックは、振
幅が論理レベルに達するまで増幅回路３５で増幅し、位
相補正回路３６で位相補正をして取り出す。

【０１０１】また、増幅等によりビデオ信号に対するド
ット・クロックＤｃの位相遅れは避けられないので、次
に位相が合うまで手前のドット・クロックを遅らせる手
法を採用している。この手法は、発信側でビデオ信号の
サンプリングに先立ってドット・クロック信号を付加し
てあるため、とることができる。また、この位相調整
は、上記位相補正回路で行うことができる。

【０１０２】なお、上記実施の形態４では、ドット・ク
ロックＤｃをフィルタ５により帯域を制限するようにし
ているが、ドット・クロックＤｃをそのままアンプ６に
供給するようにしてもよい。

【０１０３】また、上記各実施の形態では、ドット・ク
ロック・バーストあるいはドット・クロックを、水平同
期信号に重畳する場合について示したが、これを垂直同
期信号に重畳するようにしてもよい。

【０１０４】

【発明の効果】以上のように本発明によれば、パソコン
等からのビデオ信号に基づいて液晶ディスプレイにて画
像表示を行うシステムにおいて、液晶ディスプレイ側で
必要となるドット・クロックあるいはその一部をパソコ
ン側から供給するようにしたので、液晶表示装置側に
て、該ドット・クロックを極めてクリティカルなＰＬ
Ｌ、ＶＣＯ回路のみにより生成する方法に比べ、発信側
（パソコン側）で用意したドット・クロック・バースト
を基にドット・クロックを生成したり、あるいは発信側
からのドット・クロックをそのままで位相補正をして使
用したりできる点で優れており、これによって安定でク
ッキリした表示が得られる液晶表示システムを実現でき
る。

【図面の簡単な説明】

【図１】本発明の実施の形態１による液晶表示システム
を説明するための図である。

【図２】上記液晶表示システムに用いられているパソコ
ン本体のビデオ信号出力部を説明するための図であり、
図２（ａ）はその構成を示すブロック図、図２（ｂ）は
該ビデオ信号出力部におけるタイミング生成回路の具体
的な構成を示すブロック図、図２（ｃ）はビデオ信号
Ｖ、及び該タイミング生成回路で発生する信号の波形を
示す図である。

【図３】上記液晶表示システムで用いている液晶ディス
プレイの構成を示す図であり、図３（ａ）はその構成を
示すブロック図、図３（ｂ）は該液晶ディスプレイにお
ける分離回路の具体的な構成を示すブロック図である。

【図４】本発明の実施の形態２におけるパソコン本体部
を説明するための図であり、図４（ａ）は該ビデオ信号
出力部におけるタイミング生成回路の具体的な構成を示
すブロック図、図４（ｂ）はビデオ信号Ｖ、及び該タイ
ミング生成回路で発生する信号の波形を示す図である。

【図５】本発明の実施の形態３におけるパソコン本体部
を説明するための図であり、図５（ａ）は該ビデオ信号
出力部におけるタイミング生成回路の具体的な構成を示
すブロック図、図５（ｂ）はビデオ信号Ｖ、及び該タイ
ミング生成回路で発生する信号の波形を示す図である。

【図６】本発明の実施の形態４におけるパソコン本体部
を説明するための図であり、図６（ａ）は該ビデオ信号
出力部におけるタイミング生成回路の具体的な構成を示
すブロック図、図６（ｂ）はビデオ信号Ｖ、及び該タイ
ミング生成回路で発生する信号の波形を示す図である。

【図７】上記実施の形態４における液晶ディスプレイ部
を説明するための図であり、液晶ディスプレイ部におけ
る分離回路の構成を示している。

【図８】演算処理装置の１種であるパソコンを説明する
ための図であり、図８（ａ）は、パソコンの外観を示す
図、図８（ｂ）はパソコン本体内部の構造を示す図、図
８（ｃ）はパソコン本体とＣＲＴ表示部とを接続するコ
ネクタの構造を示す図である。

【図９】上記パソコンのビデオ信号生成部の回路構成を
示すブロック図である。

【図１０】図１０（ａ）はパソコン本体からのビデオ表
示信号を液晶ディスプレイにより画像表示するシステム
を示す図、図１０（ｂ）は、液晶パネル側に設けられた
ドットクロック信号の生成回路を示すブロック図であ
る。

【符号の説明】

１原クロック発振回路２分周回路３ａ，３ｂ第１，第２の選択回路４ａ，４ｂ第１，第２のゲート５フィルタ６減衰器（アンプ）１０ビデオ信号出力部１０ａ同期合成回路１０ｂオンオフスイッチ１４ａ，１４ｂ，１４ｃ，１４ｄタイミング生成回路２１ビデオメモリ２２画面表示制御回路２３デジタル−アナログ変換器（ＤＡＣ）３１水平同期分離回路３２バースト分離回路３３自励型の発振回路３３ａ位相制御部３３ｂクロック発振器３５増幅回路３６位相補正回路１００液晶ディスプレイ１００ａ分離回路１０１表示制御回路１１０ａ液晶パネル１１４走査信号線１１５データ信号線１３０，２３０アナログケーブル１４０走査ドライバ１５０データドライバ２１０ａマザーボード２１０ｂビデオボード２１１コネクタ２２０ＣＲＴ表示器２５０パソコン２６０パソコン本体１０００液晶表示システムＤｃドット・クロックＤｃｂドット・クロック・バーストＤｃｂｒ帯域制限ドット・クロック・バーストＭａ，Ｍｂ，Ｍｃ，Ｍｄ合成同期信号Ｓｈ水平同期信号Ｖビデオ信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者水本幸弘大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内

Claims

【特許請求の範囲】

【請求項１】カラービデオ信号を出力するビデオ信号
出力部を有する演算処理装置と、該演算処理装置からの
カラービデオ信号をアナログ信号ケーブルを介して受
け、該カラービデオ信号をアナログ−デジタル変換した
デジタル信号により画像表示を行う液晶表示装置とを備
えた液晶表示システムであって、該演算処理装置のビデオ信号出力部は、バースト状のド
ットクロックを発生するクロック発生部と、水平同期信
号あるいは垂直同期信号上にバースト状のドットクロッ
ク信号を重畳して合成同期信号を出力する同期合成回路
とを有するものであり、該液晶表示装置は、該合成同期信号から水平同期信号あ
るいは垂直同期信号とバースト状のドットクロック信号
とを分離する分離回路を有し、該分離されたバースト状
のドットクロック信号に基づいて、該カラービデオ信号
をアナログ−デジタル変換するためのサンプリング信号
を作成するよう構成したものである液晶表示システム。
【請求項２】請求項１記載の液晶表示システムにおい
て、該演算処理装置のビデオ信号出力部は、前記同期合成回
路の前段に設けられた、ドットクロック信号の周波数帯
域を制限する帯域通過フィルタを備え、該帯域通過フィ
ルタの出力として得られたドットクロック信号を、水平
同期信号と合成するよう構成したものである液晶表示シ
ステム。
【請求項３】請求項２記載の液晶表示システムにおい
て、前記同期合成回路は、前記バースト状のドット・クロッ
クに対して、その液晶表示装置側での振幅が、該液晶表
示装置側で設定されている論理回路の閾値を越えないよ
う、振幅制限処理を施して、該バースト状のドット・ク
ロックを前記水平同期信号あるいは垂直同期信号と合成
する回路構成としたものであり、該液晶表示装置側の分離回路は、該同期合成信号から、
該振幅が制限されたバースト状のドット・クロックを、
分離可能な構成としたものである液晶表示システム。
【請求項４】カラービデオ信号を出力するビデオ信号
出力部を有する演算処理装置と、該演算処理装置からの
カラービデオ信号をアナログ信号ケーブルを介して受
け、該カラービデオ信号をアナログ−デジタル変換した
デジタル信号により画像表示を行う液晶表示装置とを備
えた液晶表示システムであって、該演算処理装置のビデオ信号出力部は、該演算処理装置
本体に着脱可能なビデオボード上に搭載されており、該ビデオ信号出力部は、ドット・クロックを発生するク
ロック発生部を有し、液晶表示装置側でのドット・クロ
ックに対して、その液晶表示装置側での振幅が、該液晶
表示装置側で設定されている論理回路の閾値を越えない
よう振幅制限処理を施して、該ドット・クロックを該水
平同期信号と合成する構成となっており、該液晶表示装置は、該合成同期信号から水平同期信号と
ドットクロック信号とを分離する分離回路を有し、該分
離されたドットクロック信号に基づいて、該カラービデ
オ信号をアナログ−デジタル変換するためのサンプリン
グ信号を作成するよう構成したものである液晶表示シス
テム。