CN103376357B - 时脉相位差的估计装置及方法 - Google Patents

Abstract

本发明提供一种估计第一时脉与第二时脉之间的时脉相位差的估计装置及方法。该方法包括：检测该第一、第二时脉之间的该时脉相位差，产生代表该时脉相位差的一检测结果信号；以及，决定信号处理的一单位时间，并依据信号处理的该单位时间与该检测结果信号，估计该时脉相位差。

Description

时脉相位差的估计装置及方法

技术领域

本发明涉及半导体工艺的时脉相位差，尤其涉及一种用以估计两时脉之间的时脉相位差﹙Clock Skew﹚的估计装置与方法。

背景技术

随着半导体工艺演进至深次微米工艺﹙Deep Sub-micron﹚阶段，工艺飘移﹙process variation﹚对于电路设计以及良率的影响越来越大，工艺飘移不只会影响数据信号的传递时间，更严重的是会影响芯片时脉的相位差飘移﹙clock skew variation﹚。由于芯片时脉是同步电路所仰赖以作为数据同步的依据，因此，若芯片时脉因为工艺因素而造成前后飘移，则此会严重影响电路的工作时序，现有的解决方法是在设计阶段增加工作时序上的强度以降低因为工作时序偏差而造成的时序错误。但是若在设计阶段设定过大，则会导致电路面积及设计人力等资源的不必要浪费。

发明内容

因此，本发明的目的的之一在于提供一种用以估计第一时脉与第二时脉之间的时脉相位差的估计装置与方法，以解决现有技术遇到的问题。

在本发明的下述的实施方式中，为了更了解工艺所造成的工作时序飘移，我们会在芯片集成电路中植入内建感测电路以检测因为工艺变异或是电压压降改变而造成的电路元件特性的变化，进而检测并估算时脉相位差。

依据本发明一实施例，其提供一种估计第一时脉与第二时脉之间的时脉相位差的估计装置。估计装置包含有检测电路与处理电路。检测电路用以检测第一、第二时脉之间的时脉相位差，产生代表时脉相位差的检测结果信号。处理电路耦接至检测电路并用以决定信号处理的单位时间，以及依据信号处理的单位时间与检测结果信号，估计时脉相位差。

此外，依据本发明上述的实施例，其另提供一种估计第一时脉与第二时脉之间的时脉相位差的方法。该方法包含有：检测第一、第二时脉之间的时脉相位差，产生代表时脉相位差的检测结果信号；决定信号处理的单位时间，以及依据信号处理的单位时间与检测结果信号，估计时脉相位差。

依据本发明的另一实施例，其提供一种估计第一时脉与第二时脉之间的时脉相位差的方法。第一时脉为一频率合成器所产生并传送至第一电路，而第二时脉为该频率合成器所产生并传送至第二电路。该方法包含有：于第一电路之处，接收第一时脉以及频率合成器所产生并经由第二电路所转送的第二时脉；检测由频率合成器所接收的第一时脉与第二电路所转送的第二时脉之间的第一相位差，产生代表第一相位差的第一检测结果信号；依据信号处理的单位时间与第一检测结果信号，估计第一相位差；于第二电路之处，接收第二时脉以及频率合成器所产生并经由第一电路所转送的第一时脉；检测由频率合成器所接收的第二时脉与第一电路所转送的第一时脉之间的第二相位差，产生代表第二相位差的第二检测结果信号；依据信号处理的单位时间与第二检测结果信号，估计第二相位差；以及依据所估计出的第一、第二相位差，计算第一时脉与第二时脉之间的时脉相位差。

本发明的实施例所提出的装置能够量测时序相位差飘移，并能够检测出目前工艺及芯片设计的绕线法则所引发的工作时序相位差飘移量，以利日后能准确的掌握工艺设计参数的设定。

附图说明

图1为本发明一实施例的用以估计第一时脉CLK1与第二时脉CLK2之间的时脉相位差的估计装置的示意图。

图2为图1所示的估计装置所产生的信号的范例示意图。

图3为图1所示的扫描式D型正反器的电路示意图。

图4为图1所示的估计装置的操作流程示意图。

图5为本发明一实施例的具有估计装置的集成电路的电路设置示意图。

图6为图5所示的本发明的一实施例中时脉相位差估计方法的操作流程示意图。

其中，附图标记说明如下：

100、100A、100B                估计装置

105                            检测电路

110                            处理电路

502                            频率合成器

505A、505B、1054、1055         正反器

1051                           比对电路

1052                           缓冲闩锁电路

1053                           缓冲器

1056                           多工器

具体实施方式

请搭配参照图1与图2，图1所示为本发明的一实施例用以估计第一时脉CLK1与第二时脉CLK2之间的时脉相位差﹙Clock Skew﹚的估计装置100的示意图，图2所示为图1所示的估计装置100所估计的该时脉相位差的信号范例示意图。如图1所示，估计装置100包含有检测电路105与处理电路110，检测电路105包含有一比对电路1051与一缓冲闩锁电路1052，比对电路1051包含有一异或门(XOR gate)，而缓冲闩锁电路1052包含有多个缓冲器1503及多个正反器1504。就信号的连接关系来说，第一时脉CLK1与第二时脉CLK2连接至该异或门的输入端，而该异或门的输出端连接至该些缓冲器1503与该些正反器1504，使得其输出端上的比对结果信号S_xor被传输至该些缓冲器1503与该些正反器1504，其中该些缓冲器1503以串联方式电性连接，依序地缓冲并传递所接收的比对结果信号S_xor在不同时间点上的信号逻辑准位值；该些正反器1504以串联方式电性连接，且分别耦接至该些缓冲器1053的输入端，每一正反器在本实施例中利用扫描式D型正反器﹙Scan D-type Flip Flop,Scan DFF﹚加以实现，其数据输入端di连接至一相对应缓冲器的信号输入端，其时脉输入端clk皆连接至第一、第二时脉CLK1、CLK2的其中之一﹙在本实施例中连接至第二时脉CLK2﹚，其移位输入端si连接至前一级正反器的数据输出端q或是连接至一移位输入信号S_si，其移位致能端se皆连接至一移位致能信号S_se，最后一级的正反器则产生并输出检测结果信号S1至处理电路110；该些正反器1054根据时脉输入端clk所接收到的第二时脉CLK2的频率，分别取得相对应缓冲器所暂存的数据，以产生检测结果信号S1。因此，藉由异或门、缓冲器、扫描式D正反器的运作，检测电路105可用来检测第一时脉CLK1与第二时脉CLK2之间的时脉相位差Pd，以产生代表时脉相位差Pd的检测结果信号S1。

在本实施例中，第一时脉CLK1与第二时脉CLK2由同一频率合成器所产生的时脉信号，然而，因为电路线路配置的关系，常造成第一时脉CLK1与第二时脉CLK2之间出现相位差异，所以，在本实施例中，假设第一时脉CLK1与第二时脉CLK2的频率实质上相同，而仅具有相位差；然而，需注意的是，此仅是为了方便说明本发明的实施例的运作，并非是本发明的限制。如图2所示，第一时脉CLK1与第二时脉CLK2为实质上频率相同而相位不同的信号，比对电路1051用以比对第一时脉CLK1与第二时脉CLK2的信号波形，其异或门接收第一时脉CLK1与第二时脉CLK2，对第一时脉CLK1与第二时脉CLK2进行异或运算，产生比对结果信号S_xor，当第一时脉CLK1与第二时脉CLK2的逻辑准位相同时，该异或门的输出为低逻辑准位‘0’，反之，当第一时脉CLK1与第二时脉CLK2的逻辑准位不相同时，该异或门的输出为高逻辑准位‘1’，因此，如图2所示，该异或门所输出的比对结果信号S_xor的高逻辑准位‘1’的信号长度可代表第一时脉CLK1与第二时脉CLK2的相位差Pd，需注意的是，此时尚未估计出所产生的高逻辑准位‘1’的信号长度，因此仍并未估计出相位差Pd的值，在本发明的实施例中，估计装置100利用数字估算的方式来进行时脉相位差Pd的估计，藉由使用后级的缓冲闩锁电路1052与处理电路110的计算，估计装置100可利用数字电路的操作来取得/取样出比对结果信号S_xor所代表相位差Pd的信号长度应对应于多少个单位时间﹙例如晶体管单位运作时间﹚。实作上，本实施例中，晶体管单位运作时间为一缓冲门电路的信号传递时间﹙gate propagation delay﹚，然此并非是本发明的限制。

缓冲闩锁电路1052用以缓冲/闩锁比对结果信号S_xor，依据第一时脉CLK1与第二时脉CLK2的其中的一时脉以及比对结果信号S_xor，产生代表时脉相位差Pd的检测结果信号S1，检测结果信号S1为一数字数据信号并具有时脉相位差Pd所对应的单位时间数目的估计信息，于此需注意的是，本实施例中，缓冲闩锁电路1052根据第二时脉CLK2的频率来产生检测结果信号S1，而因为第一、第二时脉CLK1、CLK2的频率实质上相同，所以，在其他实施例中，缓冲闩锁电路1052也可根据第一时脉CLK1的频率来产生检测结果信号S1。在检测结果信号S1被产生后，处理电路110可依据检测结果信号S1包含有的时脉相位差Pd所对应的单位时间数目以及一单位时间的实际时间长度，估计出时脉相位差Pd的值。此外，信号处理的单位时间的时间长度可由处理电路110预先估计/决定，或是在得到检测结果信号S1之后再决定/估算一信号处理的单位时间。

当该异或门产生并输出比对结果信号S_xor时，上述该些缓冲器1503用以逐一地缓冲比对结果信号S_xor的信号内容，每一相对应的扫描式D型正反器的时脉输入端耦接至第二时脉CLK2，因此，每一扫描式D型正反器依据第二时脉CLK2的频率而进行作动，所以，利用N个扫描式D型正反器，即可在第二时脉CLK2的一信号周期时段内同时对比对结果信号S_xor的波形进行取样，产生N个取样数值。比对结果信号S_xor所代表的是两时脉的间的相位差Pd，因此，在被取样之后，取样数值的变化可指示出相位差Pd的数值大小，如图2所示，检测结果信号S1包含有取样所产生的一连串数据位，举例来说，检测结果信号S1的该一连串数据位，如图2所示，在一信号周期时段P_S1的时间内，具有一连串的连续数据位‘1’与一连串的连续数据位‘0’，其中在此例子中，数据位‘1’的个数等于3并小于数据位‘0’的个数，假设每一正反器的作动反应时间实质上均相同，则数据位‘1’的个数所代表的是比对结果信号S_xor于一次周期时间内处于高逻辑准位的时间，亦即，代表第一、第二时脉CLK1与CLK2的相位差Pd的数值大小。

检测结果信号S1所包含的该连串数据位传送至处理电路110。为了能够得出或计算出相位差Pd的数值，处理电路110先计算或估算估计装置100内的每一信号处理的单位时间，也就是说，估算估计装置100内的基本电路元件的信号处理单位时间，以正反器来说，其基本电路元件由晶体管所组成，等效上，处理电路110可藉由估计晶体管的平均信号处理单位时间来决定前述的每一信号处理的单位时间。在决定出信号处理的单位时间后，处理电路110根据所决定的信号处理的单位时间以及检测电路105所产生的检测结果信号S1，来估计时脉相位差Pd，例如，图2所显示的检测结果信号S1在一周期时间内具有3个数据位‘1’，也就是说，表示了时脉相位差Pd的数值相对应地3倍于信号处理的单位时间，所以，当估算或计算出信号处理的该单位时间，处理电路110就可以决定出时脉相位差Pd的数值。换言之，处理电路110估计检测结果信号S1中对应于时脉相位差Pd的一组数据位﹙例如上述的3个连续的数据位‘1’﹚，并根据信号处理的单位时间，判断该组数据位所对应的单位时间值，来估计出时脉相位差Pd。

此外，在其他实施例中，处理电路110也可藉由判断第一、第二时脉CLK1、CLK2其中一时脉﹙例如第二时脉CLK2﹚的周期具有M1个信号处理单位时间，以及判断上述的该组数据位对应于M2个信号处理单位时间，之后再根据数值M1、M2来估计出时脉相位差Pd的值。举例来说，信号处理单位时间为一个缓冲门电路的信号传递时间，在第二时脉CLK2的频率与周期长度已知的条件下，处理电路110可采集第二时脉CLK2的信号来分析一缓冲门电路的信号传递时间，例如，处理电路110可推算第二时脉CLK2的一周期长度内所对应的一缓冲门电路信号传递时间的个数M1，而在周期长度已知下，即可求出一缓冲门电路的信号传递时间，以进行时脉相位差Pd的估算。

此外，本发明的实施例中所使用的该些正反器1054以扫描式D型正反器实现的，使用扫描式D型正反器来实现可达到缓冲/闩锁所输入的比对结果信号S_xor以及将缓冲/闩锁的结果输出至后级的处理电路110的两种功效。请参照图3，其所示为图1所示的扫描式D型正反器的电路示意图。如图3所示，每一扫描式D型正反器1054等效上可视为由一正反器1055与一多工器1056所组成的电路元件，正反器1055接收第二时脉CLK2与多工器1056的输出来产生信号至扫描式D型正反器1054的数据输出端，多工器1056分别经由扫描式D型正反器1054的数据输入端di与移位输入端si接收缓冲器1053的输入端的比对结果信号S_xor以及前一级扫描式D型正反器的数据或一输入信号的数据，为方便说明，数据输入端si与移位输入端si所接收的信号在图3中以S_di与S_si表示的。而多工器1056将依据扫描式D型正反器1054的移位致能端se所接收的移位致能信号S_se来择一输出信号S_di或S_si，当移位致能信号S_se位于低逻辑准位时，多工器1056输出信号S_di﹙即比对结果信号S_xor﹚至后一级的正反器1055，而移位致能信号S_se位于高逻辑准位时，多工器1056则输出信号S_si﹙前一级扫描式D型正反器的数据或输入信号的数据﹚至后一级的正反器1055。换言之的，当移位致能信号S_se位于低逻辑准位时，扫描式D型正反器1054进行对比对结果信号S_xor的闩锁操作来取样出信号S_xor的内容，而当移位致能信号S_se位于高逻辑准位时，扫描式D型正反器1054则将所取样到的数据输出至处理电路110。于此需注意的是，本发明并不限于使用扫描式D型正反器1054来实现缓冲/闩锁以及将缓冲/闩锁的结果输出的功能，在其他实施例中，也可使用其他电路架构或修改图1所示的电路架构来实现上述的功能与操作，即，图1所示的实施例为本发明的较佳实施例，并非本发明的限制。

此外，在本发明的实施例中，扫描式D型正反器1504的个数N的值相同于该些缓冲器1503的个数，且N的值为大于或等于2的正整数。实现上，为了能够精确地估计出时脉相位差Pd的值，扫描式D型正反器1504的个数N的值与第二时脉CLK2的周期长度p以及信号处理的单位时间d有关，本发明的较佳实施例方式为使N的值大于p/d的值，使得上述缓冲/闩锁的取样操作可精确地取得足够数据。而需注意的是，扫描式D型正反器的个数N不必然与p/d的值相关，且也可由使用者或电路设计者自行决定的，换言之，扫描式D型正反器的个数N的值并非是本发明的限制。因此，前述该些扫描式D型正反器1504与该些缓冲器1503的个数N可根据信号处理的单位时间d以及第一、第二时脉CLK1、CLK2其中一时脉﹙本实施例中为第二时脉CLK2﹚的周期长度p所决定，而决定N的值的操作也可由处理电路110执行。

在本发明的较佳实施例中，前述的异或门及缓冲器设计为对称结构﹙Symmetric Cell﹚，以对称结构所设计的异或门及缓冲器所产生的信号，其上升时间﹙Rising time﹚与下降时间﹙Falling time﹚实质相同或是相近，如此，可避免估计时脉相位差Pd时造成误差。

此外，在应用时，上述实施例的估计装置100可设置于集成电路芯片的内部或外部来检测第一、第二时脉CLK1、CLK2的相位差Pd，例如，该两时脉可皆由集成电路芯片内的同一频率合成器所产生，由于该集成电路芯片内部的电路配置关系，使得该两时脉信号在经过不等长的线路时产生相位差异而造成时脉相位差Pd。需注意的是，上述应用方式仅以方便说明，并非是本发明的限制。

请参照图4，其所示为图1所示的估计装置100的操作流程示意图。倘若大体上可达到相同的结果，并不需要一定照图4所示的流程中的步骤顺序来进行，且图4所示的步骤不一定要连续进行，即其他步骤也可***其中；详细的流程步骤说明如下：

步骤402：开始；

步骤404：接收第一、第二时脉CLK1、CLK2；

步骤406：比对第一、第二时脉CLK1、CLK2，以产生可代表时脉相位差Pd的比对结果信号S_xor；

步骤408：使用多级缓冲器与正反器来缓冲/闩锁比对结果信号S_xor；

步骤410：输出缓冲/闩锁的结果值，产生检测结果信号S1；

步骤412：依据电路元件的信号处理的单位时间以及检测结果信号S1中代表时脉相位差Pd的一组数据位，估计出时脉相位差Pd的值；以及

步骤414：结束。

此外，图1的实施例所示的估计装置100使用于估计被传送至电路中相同位置或相近位置的第一、第二时脉CLK1、CLK2，然而，在实际应用时，第一、第二时脉CLK1、CLK2有可能被传输至同一集成电路中的不同位置。举例来说，请参照图5，其所示为本发明一实施例的集成电路500的电路设置示意图。如图5所示，集成电路500至少包含有一频率合成器﹙或时脉产生器﹚502、多个D型正反器505A与505B以及估计装置100A与100B。由于D型正反器505A与505B的电路设置位置不同且相距较远，所以，在本实施例中，可将正反器505A视为第一部分的电路，而正反器505B被视为第二部分的电路。频率合成器502所产生的第一、第二时脉CLK1、CLK2分别被传输至集成电路500内的不同电路位置﹙上述正反器505A与505B的位置﹚，因此，第一、第二时脉CLK1、CLK2经过不等长的线路或不等数目的电路元件所处理或传送，而具有不同的相位延迟，例如，从频率合成器502至正反器505A的相位延迟为I1，而从频率合成器502至正反器505B的相位延迟为I2，如图5所示。D型正反器505A与505B则用以接收第一、第二时脉CLK1、CLK2以进行后续其他信号处理，而估计装置100A与100B的操作与功能类似于图1所示的估计装置100的操作与功能，其分别设置于D型正反器505A与505B的邻近位置，目的是用以估计出第一、第二时脉CLK1、CLK2在经过相位延迟后的时脉相位差Pd。估计装置100A与100B之间彼此具有线路连接(如图5所示)，使得估计装置100A接收并估计D型正反器505A输入端上的第一时脉CLK1及由估计装置100B所转送的第二时脉，由于由估计装置100B所传送的第二时脉另被额外线路(估计装置100A与100B之间的线路)所处理而具有不同的相位延迟，为了清楚表示，由估计装置100B所传送的第二时脉标示为CLK2’，以和D型正反器505B的输入端所接收的第二时脉CLK2有所区别。相同地，估计装置100B用以接收并估计D型正反器505B输入端上的第二时脉CLK2及由估计装置100A所转送的第一时脉，为了清楚表示，由估计装置100A所转送的第一时脉标示为CLK1’，以和D型正反器505A的输入端所接收的第一时脉CLK1有所区别。

因此，估计装置100A可用来接收并估计出时脉信号CLK1与时脉信号CLK2’之间的时脉相位差D1，而估计装置100B可用来接收并估计出时脉信号CLK2与时脉信号CLK1’之的间的时脉相位差D2，假设频率合成器502至估计装置100A的信号相位延迟为I1，频率合成器502至估计装置100B的信号相位延迟为I2，由估计装置100A至估计装置100B的信号相位延迟为e1，以及估计装置100B估计装置100A的信号相位延迟为e2，则时脉相位差D1实际应等于I1-(I2+e2)，以及时脉相位差D2实际应等于I2-(I1+e1)，因此，如果估计装置100A与100B之间的信号相位延迟e1、e2实质上彼此相同或相近，则时脉相位差D1与D2的差值关系可用以下等式表示的：

D1–D2＝2×(I1–I2+e1–e2)＝2×(I1–I2)；

因此，基于第一时脉CLK1与第二时脉CLK2之间的时脉相位差Pd实质上是相位延迟I1与I2的差值，因此，当估计第一时脉CLK1与第二时脉CLK2之间的时脉相位差Pd时，可藉由以下的计算公式来得到或估算出时脉相位差Pd的值：

Pd＝I1–I2＝(D1–D2)/2；

如此，当使用估计装置100A、100B分别估算出相位差D1、D2的值时，可将第一、第二相位差D1与D2相减，得到一相位差值，然后再将该相位差值除以二来得到第一时脉CLK1与第二时脉CLK2之间的时脉相位差Pd的值，因此，本发明的实施例中的估计方法可利用相位差D1、D2来计算出第一时脉CLK1与第二时脉CLK2之间的时脉相位差Pd，以达到估计时脉相位差Pd的目的。

请参照图6，其所绘示为图5所示的本发明的一实施例中时脉相位差估计方法的操作流程示意图。倘若大体上可达到相同的结果，并不需要一定照图6所示的流程中的步骤顺序来进行，且图6所示的步骤不一定要连续进行，即其他步骤也可***其中；详细的流程步骤说明如下：

步骤602：开始；

步骤604：于第一电路之处﹙D型正反器505A的位置﹚，接收第一时脉CLK1以及频率合成器502所产生并经由第二电路﹙即D型正反器505B﹚所转送的第二时脉CLK2’；

步骤606：检测所接收的第一时脉CLK1与第二电路﹙D型正反器505B﹚所转送的第二时脉CLK2’之间的一第一相位差D1，产生代表第一相位差D1的一第一检测结果信号S1’；

步骤608：依据信号处理的单位时间与第一检测结果信号S1’，估计第一相位差D1；

步骤610：于第二电路之处﹙D型正反器505B的位置﹚，接收第二时脉CLK2以及频率合成器502所产生并经由第一电路﹙亦即D型正反器505A﹚所转送的第一时脉CLK1’；

步骤612：检测所接收的第二时脉CLK2与第一电路﹙D型正反器505A﹚所转送的第一时脉CLK1’之间的一第二相位差D2，产生代表第二相位差D2的一第二检测结果信号S1”；

步骤614：依据信号处理的单位时间与第二检测结果信号S1”，估计第二相位差D2；

步骤616：依据所估计出的第一、第二相位差D1与D2，计算第一时脉CLK1与第二时脉CLK2之间的时脉相位差Pd；以及

步骤618：结束。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种估计一第一时脉与一第二时脉之间的一时脉相位差的估计装置，其包含有：

一检测电路，用以检测该第一、第二时脉之间的该时脉相位差，产生代表该时脉相位差的一检测结果信号；

一处理电路，耦接至该检测电路，用以决定信号处理的一单位时间，以及依据信号处理的该单位时间与该检测结果信号，估计该时脉相位差；

其中信号处理的该单位时间为晶体管的一信号处理单位时间。

2.如权利要求1所述的估计装置，其中该检测电路包含有：

一比对电路，用以比对该第一、第二时脉的信号波形，以产生一比对结果信号；以及

一缓冲闩锁电路，用以缓冲闩锁该比对结果信号，并依据该第一、第二时脉的其中的一时脉及该比对结果信号，产生代表该时脉相位差的该检测结果信号。

3.如权利要求2所述的估计装置，其中该比对电路包含有：

一异或门，用以对该第一、第二时脉进行一异或运算，以产生该比对结果信号，其中该比对结果信号的一高逻辑准位代表该第一、第二时脉的该时脉相位差。

4.如权利要求2所述的估计装置，其中该缓冲闩锁电路包含有：

多个缓冲器，该些缓冲器串联连接，并用以依序接收所产生的该比对结果信号；以及

多个正反器，该些正反器串联连接，并分别耦接至该些缓冲器的输入端，该些正反器用以根据该第一、第二时脉的其中的一时脉的频率，分别取得该些缓冲器所暂存的数据，以产生该检测结果信号。

5.如权利要求4所述的估计装置，其中该处理电路另用以根据信号处理的该单位时间以及该第一、第二时脉的其中之一时脉的周期来决定该缓冲闩锁电路中该些缓冲器、正反器的个数。

6.如权利要求5所述的估计装置，其中该缓冲闩锁电路中该些缓冲器、正反器的个数大于该第一、第二时脉的其中之一时脉的周期除以信号处理的该单位时间。

7.如权利要求1所述的估计装置，其中该检测结果信号为一数字数据信号，并具有该时脉相位差所对应的单位时间数目的估计信息。

8.如权利要求1所述的估计装置，其中该处理电路接收该检测结果信号，估计该检测结果信号中对应于该时脉相位差的一组数据位，并根据信号处理的该单位时间，判断该组数据位所对应的单位时间值，以估计出该时脉相位差。

9.如权利要求8所述的估计装置，其中该处理电路判断该第一、第二时脉的其中之一时脉的周期具有M1个信号处理单位时间，以及判断该组数据位对应于M2个信号处理单位时间，并根据数值M1、M2来估计出该时脉相位差。

10.一种估计一第一时脉与一第二时脉之间的一时脉相位差的方法，其包含有：

检测该第一、第二时脉之间的该时脉相位差，产生代表该时脉相位差的一检测结果信号；

决定信号处理的单位时间，以及依据信号处理的该单位时间与该检测结果信号，估计该时脉相位差；

其中信号处理的该单位时间为晶体管的一信号处理单位时间。

11.如权利要求10所述的方法，其中检测该第一、第二时脉之间的该时脉相位差来产生代表该时脉相位差的该检测结果信号的步骤包含有：

比对该第一、第二时脉的信号波形，以产生一比对结果信号；以及

缓冲闩锁该比对结果信号，并依据该第一、第二时脉的其中的一时脉及该比对结果信号，产生代表该时脉相位差的该检测结果信号。

12.如权利要求11所述的方法，其中产生该比对结果信号的步骤包含有：

对该第一、第二时脉进行一异或运算，以产生该比对结果信号，其中该比对结果信号的一高逻辑准位代表该第一、第二时脉的该时脉相位差。

13.如权利要求11所述的方法，其中缓冲闩锁该比对结果信号并依据该第一、第二时脉的其中之一时脉及该比对结果信号来产生代表该时脉相位差的该检测结果信号的步骤包含有：

使用串联连接的多个缓冲器，依序接收所产生的该比对结果信号；以及

根据该第一、第二时脉的其中的一时脉的频率，分别取得该些缓冲器所暂存的数据，以产生该检测结果信号。

14.如权利要求13所述的方法，其另包含有：

根据信号处理的该单位时间以及该第一、第二时脉的其中之一时脉的周期来决定所使用的该些缓冲器的个数。

15.如权利要求14所述的方法，其中该些缓冲器的个数大于该第一、第二时脉的其中之一时脉的周期除以信号处理的该单位时间。

16.如权利要求10所述的方法，其中该检测结果信号为一数字数据信号，并具有该时脉相位差所对应的单位时间数目的估计信息。

17.如权利要求10所述的方法，其中依据信号处理的该单位时间与该检测结果信号来估计该时脉相位差的步骤包含有：

估计该检测结果信号中对应于该时脉相位差的一组数据位，并根据信号处理的该单位时间，判断该组数据位所对应的单位时间值，以估计出该时脉相位差。

18.如权利要求17所述的方法，其中根据信号处理的该单位时间判断该组数据位所对应的单位时间值以估计出该时脉相位差的步骤包含有：

判断该第一、第二时脉的其中之一时脉的周期具有M1个信号处理单位时间；以及

判断该组数据位对应于M2个信号处理单位时间，并根据数值M1、M2来估计出该时脉相位差。

19.一种估计一第一时脉与一第二时脉之间的一时脉相位差的方法，该第一时脉为一频率合成器所产生并传送至一第一电路，该第二时脉为该频率合成器所产生并传送至一第二电路，以及该方法包含有：

于该第一电路之处，接收该第一时脉以及经由该第二电路所转送的该第二时脉；

检测所接收的该第一时脉与该第二电路所转送的该第二时脉之间的一第一相位差，产生代表该第一相位差的一第一检测结果信号；

依据信号处理的一单位时间与该第一检测结果信号，估计该第一相位差；

于该第二电路之处，接收该第二时脉以及经由该第一电路所转送的该第一时脉；

检测所接收的该第二时脉与该第一电路所转送的该第一时脉之间的一第二相位差，产生代表该第二相位差的一第二检测结果信号；

依据信号处理的该单位时间与该第二检测结果信号，估计该第二相位差；以及

依据所估计出的该第一、第二相位差，计算该第一时脉与该第二时脉之间的该时脉相位差。

20.如权利要求19所述的方法，其中计算该第一时脉与该第二时脉之间的该时脉相位差的步骤包含有：

将该第一、第二相位差相减，得到一相位差值；以及

将该相位差值除以二，来得到该第一时脉与该第二时脉之间的该时脉相位差。