JP3108809B2 - データ信号の位相ジッタ測定方法 - Google Patents
データ信号の位相ジッタ測定方法Info
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- 238000000034 method Methods 0.000 claims description 24
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- SOBMVBSSEJZEBX-UHFFFAOYSA-N 2-[2,2-bis(2-octadecanoyloxyethoxymethyl)butoxy]ethyl octadecanoate Chemical compound CCCCCCCCCCCCCCCCCC(=O)OCCOCC(CC)(COCCOC(=O)CCCCCCCCCCCCCCCCC)COCCOC(=O)CCCCCCCCCCCCCCCCC SOBMVBSSEJZEBX-UHFFFAOYSA-N 0.000 description 1
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
- G01R29/26—Measuring noise figure; Measuring signal-to-noise ratio
-
- H—ELECTRICITY
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
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Description
【発明の詳細な説明】 本発明は、位相変調器により予め定められたクロック
信号を使用してデータ信号の位相ジッタを測定するため
の方法に関する。
信号を使用してデータ信号の位相ジッタを測定するため
の方法に関する。
この形式の方法はIEE刊行物「通信伝送システムの測
定に関する国際会議」MTTS85、1985年、第173および174
頁から公知である。この公知の方法では予め定められた
クロック信号が参照信号として使用され、またデータ信
号の位相ジッタを決定するためにそれぞれ予め定められ
たクロック信号がデータ信号と位相位置に関して比較さ
れる。この公知の方法では、ダイナミックレンジの減少
に通ずる静的な位相ずれにより困難が生ずる。さらにこ
の公知の方法では、得られたジッタ信号の基礎帯に関し
て高周波の成分が生ずるので、その消去のために低域通
過フィルタが使用されなければならない。
定に関する国際会議」MTTS85、1985年、第173および174
頁から公知である。この公知の方法では予め定められた
クロック信号が参照信号として使用され、またデータ信
号の位相ジッタを決定するためにそれぞれ予め定められ
たクロック信号がデータ信号と位相位置に関して比較さ
れる。この公知の方法では、ダイナミックレンジの減少
に通ずる静的な位相ずれにより困難が生ずる。さらにこ
の公知の方法では、得られたジッタ信号の基礎帯に関し
て高周波の成分が生ずるので、その消去のために低域通
過フィルタが使用されなければならない。
本発明の課題は、このような公知の方法を、比較的わ
ずかな費用で正確な測定結果を与えるように構成するこ
とにある。
ずかな費用で正確な測定結果を与えるように構成するこ
とにある。
この課題を解決するため、位相ジッタを測定するため
の方法において、位相比較器の１つの入力端にデータ信
号が、また位相比較器の別の入力端にゲート回路および
分周器を介して予め定められたクロック信号から導き出
されたクロック補助信号が供給される。データ信号とク
ロック補助信号との間の予め定められた位相の偏差を上
回る位相の偏差を確認する際にゲート回路が位相比較器
の出力側に接続されている制御装置により、クロック補
助信号の変更により位相の偏差が予め定められた偏差以
下に低下するように制御され、またその後に変更された
クロック補助信号がクロック比較信号を得るように位相
を、積分器および後段に接続されているサンプル・アン
ド・ホールド回路を有する位相復調器において位相ジッ
タ零の際にデータ信号の相応のパルスのエッジが積分器
のランプ状の出力信号の中央に生起するように変更され
る。
の方法において、位相比較器の１つの入力端にデータ信
号が、また位相比較器の別の入力端にゲート回路および
分周器を介して予め定められたクロック信号から導き出
されたクロック補助信号が供給される。データ信号とク
ロック補助信号との間の予め定められた位相の偏差を上
回る位相の偏差を確認する際にゲート回路が位相比較器
の出力側に接続されている制御装置により、クロック補
助信号の変更により位相の偏差が予め定められた偏差以
下に低下するように制御され、またその後に変更された
クロック補助信号がクロック比較信号を得るように位相
を、積分器および後段に接続されているサンプル・アン
ド・ホールド回路を有する位相復調器において位相ジッ
タ零の際にデータ信号の相応のパルスのエッジが積分器
のランプ状の出力信号の中央に生起するように変更され
る。
確かに前記刊行物の第31頁から、位相ジッタの測定の
範囲内で振幅変調されたパルスを、クロック信号と結合
されたランプ状の信号がデータ信号の生起の際にサンプ
リングされることにより得ることは公知であるが、この
公知の方法では明らかに、制御回路により制御されるゲ
ート回路および分周器を介して予め定められたクロック
信号に接続されている位相比較器は使用されない。
範囲内で振幅変調されたパルスを、クロック信号と結合
されたランプ状の信号がデータ信号の生起の際にサンプ
リングされることにより得ることは公知であるが、この
公知の方法では明らかに、制御回路により制御されるゲ
ート回路および分周器を介して予め定められたクロック
信号に接続されている位相比較器は使用されない。
本発明による方法の主要な利点は、予め定められたク
ロック信号が位相比較器および後段に接続されている分
周器を有するゲート回路によりデータ信号に対して定め
られた位相関係にもたらされることにある。
ロック信号が位相比較器および後段に接続されている分
周器を有するゲート回路によりデータ信号に対して定め
られた位相関係にもたらされることにある。
そのために本発明による方法では、変更されたクロッ
ク補助信号は、有利なことに、制御装置からゲート回路
を相応に駆動することにより、それぞれデータ信号と変
更されたクロック補助信号との間の位相の偏差が予め定
められた偏差以下に下げられている状態とするのに必要
な数の予め定められたクロック信号のパルスを抑制する
ことにより得られる。クロック補助信号を得るこの方法
は特に簡単に実行することができる。
ク補助信号は、有利なことに、制御装置からゲート回路
を相応に駆動することにより、それぞれデータ信号と変
更されたクロック補助信号との間の位相の偏差が予め定
められた偏差以下に下げられている状態とするのに必要
な数の予め定められたクロック信号のパルスを抑制する
ことにより得られる。クロック補助信号を得るこの方法
は特に簡単に実行することができる。
クロック比較信号は、本発明による方法では、制御装
置からゲート回路を駆動することにより、クロック比較
信号が変更されたクロック補助信号にくらべて積分器の
ランプ状の出力信号の立ち上がり時間の半分に相当する
時間だけずらされている状態とするのに必要な数のクロ
ック信号のパルスを抑制することにより得られる。クロ
ック比較信号を得るこの方法は容易に実行することがで
きる。
置からゲート回路を駆動することにより、クロック比較
信号が変更されたクロック補助信号にくらべて積分器の
ランプ状の出力信号の立ち上がり時間の半分に相当する
時間だけずらされている状態とするのに必要な数のクロ
ック信号のパルスを抑制することにより得られる。クロ
ック比較信号を得るこの方法は容易に実行することがで
きる。
本発明による方法は、本発明による方法の有利な実施
態様により、評価回路においてデータ信号から、そのつ
どのコードにより予め定められた全信号ストロークにわ
たり経過するデータ信号が重要なデータ信号として検出
され、評価回路の後に対応付けられている制御ユニット
からクロック補助信号により積分器が始動され、また積
分器の後に対応付けられているサンプル・アンド・ホー
ルド回路がサンプリングを開始し、重要なデータ信号に
よりトリガされて制御ユニットによりサンプル・アンド
・ホールド回路がホールド機能に切換えられ、また後段
に接続されている別のサンプル・アンド・ホールド回路
が保持されたサンプリング値を受け入れるため、一方の
サンプル・アンド・ホールド回路が積分器の再始動の際
に再びサンプリングを開始する以前に、ホールド機能に
切換えられ、またそれぞれ受け入れられたサンプリング
値が前記別のサンプル・アンド・ホールド回路の出力端
から位相ジッタの測定値として取り出されるならば、多
段コードのISDN（ディジタル総合サービス網）データ信
号の位相ジッタを測定するために有利に応用することが
できる。
態様により、評価回路においてデータ信号から、そのつ
どのコードにより予め定められた全信号ストロークにわ
たり経過するデータ信号が重要なデータ信号として検出
され、評価回路の後に対応付けられている制御ユニット
からクロック補助信号により積分器が始動され、また積
分器の後に対応付けられているサンプル・アンド・ホー
ルド回路がサンプリングを開始し、重要なデータ信号に
よりトリガされて制御ユニットによりサンプル・アンド
・ホールド回路がホールド機能に切換えられ、また後段
に接続されている別のサンプル・アンド・ホールド回路
が保持されたサンプリング値を受け入れるため、一方の
サンプル・アンド・ホールド回路が積分器の再始動の際
に再びサンプリングを開始する以前に、ホールド機能に
切換えられ、またそれぞれ受け入れられたサンプリング
値が前記別のサンプル・アンド・ホールド回路の出力端
から位相ジッタの測定値として取り出されるならば、多
段コードのISDN（ディジタル総合サービス網）データ信
号の位相ジッタを測定するために有利に応用することが
できる。
本発明による方法のこの実施態様の主要な利点は、そ
れにより多段のコードのISDNデータ信号の際にも位相ジ
ッタが一義的に決定できることにある。なぜならば、重
要なデータ信号のみが検出されるからである。これら
は、そのつどのコードにより予め定められた全信号スト
ロークを通過することにより特徴付けられている。それ
に対してすべての他のデータ信号は位相ジッタの測定の
際に顧慮されずにとどまる。後者は本質的な測定誤差な
しに可能である。なぜならば、本発明による方法では有
利なことに、予め定められたクロック信号に基づいて２
つの後段に接続されているサンプル・アンド・ホールド
回路を有する積分器を制御する制御ユニットが設けられ
ているからである。両サンプル・アンド・ホールド回路
により重要でないデータ信号の生起の際に積分器の最後
に検出されたサンプル値が保持され、それによって別の
サンプル・アンド・ホールド回路の出力端に最後に測定
された測定値が保持されている。しかし、それにより生
ずる誤測定は、データ信号の周波数が高いために無視す
ることができ、位相ジッタを測定するための本発明によ
る方法は多段コードのISDNデータ信号の存在にもかかわ
らず比較的高い測定精度が得られる点で優れている。。
れにより多段のコードのISDNデータ信号の際にも位相ジ
ッタが一義的に決定できることにある。なぜならば、重
要なデータ信号のみが検出されるからである。これら
は、そのつどのコードにより予め定められた全信号スト
ロークを通過することにより特徴付けられている。それ
に対してすべての他のデータ信号は位相ジッタの測定の
際に顧慮されずにとどまる。後者は本質的な測定誤差な
しに可能である。なぜならば、本発明による方法では有
利なことに、予め定められたクロック信号に基づいて２
つの後段に接続されているサンプル・アンド・ホールド
回路を有する積分器を制御する制御ユニットが設けられ
ているからである。両サンプル・アンド・ホールド回路
により重要でないデータ信号の生起の際に積分器の最後
に検出されたサンプル値が保持され、それによって別の
サンプル・アンド・ホールド回路の出力端に最後に測定
された測定値が保持されている。しかし、それにより生
ずる誤測定は、データ信号の周波数が高いために無視す
ることができ、位相ジッタを測定するための本発明によ
る方法は多段コードのISDNデータ信号の存在にもかかわ
らず比較的高い測定精度が得られる点で優れている。。
本発明による方法の上記の実施態様を実施するための
回路装置では、評価回路は、重要なデータ信号が確実に
検出されることを保証するものでさえあれば、さまざま
なことに構成することができる。しかし、本発明の別の
実施態様により、評価回路が入力側に、データ信号を並
列に与えられる３つのコンパレータを設けられ、それら
のうち第１のコンパレータはデータ信号に対する予め定
められた下側しきいに、第２のコンパレータはしきい零
に、また第３のコンパレータは予め定められた上側しき
いに設定され、第１のコンパレータの後に第１のタイミ
ング段が、また第２のコンパレータの後に第２のタイミ
ング段が接続され、その際に第１のタイミング段により
設定された継続時間はデータ信号の継続時間よりも短
く、また第２のタイミング段により設定された継続時間
は第１のタイミング段の継続時間よりは短いがデータ信
号の予期すべき最大立ち上がり時間よりは長く、両タイ
ミング段および第３のコンパレータの後にトリガ信号を
発生するための共通のアンド回路が接続され、また共通
のアンド回路の後に追加的なタイミング段が接続され、
このタイミング段がトリガ信号の立ち下がりの際にその
出力端にそのつど重要なデータ信号に相当する評価デー
タ信号を発生するようにすると有利である。
回路装置では、評価回路は、重要なデータ信号が確実に
検出されることを保証するものでさえあれば、さまざま
なことに構成することができる。しかし、本発明の別の
実施態様により、評価回路が入力側に、データ信号を並
列に与えられる３つのコンパレータを設けられ、それら
のうち第１のコンパレータはデータ信号に対する予め定
められた下側しきいに、第２のコンパレータはしきい零
に、また第３のコンパレータは予め定められた上側しき
いに設定され、第１のコンパレータの後に第１のタイミ
ング段が、また第２のコンパレータの後に第２のタイミ
ング段が接続され、その際に第１のタイミング段により
設定された継続時間はデータ信号の継続時間よりも短
く、また第２のタイミング段により設定された継続時間
は第１のタイミング段の継続時間よりは短いがデータ信
号の予期すべき最大立ち上がり時間よりは長く、両タイ
ミング段および第３のコンパレータの後にトリガ信号を
発生するための共通のアンド回路が接続され、また共通
のアンド回路の後に追加的なタイミング段が接続され、
このタイミング段がトリガ信号の立ち下がりの際にその
出力端にそのつど重要なデータ信号に相当する評価デー
タ信号を発生するようにすると有利である。
重要なデータ信号を立ち下がりエッジに関して検査で
きるように、評価回路が入力側に、データ信号を並列に
与えられる３つのコンパレータを設けられ、それらのう
ち第１のコンパレータはデータ信号に対する予め定めら
れた下側しきいに、第２のコンパレータはしきい零に、
また第３のコンパレータは予め定められた上側しきいに
設定され、第３のコンパレータの後に第３のタイミング
段が、また第２のコンパレータの後にタイミング回路が
接続され、その際に第３のタイミング段により設定され
た継続時間はデータ信号の継続時間よりも短く、またタ
イミング回路により設定された継続時間は第３のタイミ
ング段の継続時間よりは短いがデータ信号の予期すべき
最大立ち下がり時間よりは長く、第３のタイミング段お
よびタイミング回路ならびに第１のコンパレータの後に
トリガ信号を発生するための共通のアンド回路が接続さ
れ、また共通のアンド回路の後に追加的なタイミング段
が接続され、このタイミング段がトリガ信号の立ち下が
りの際にその出力端にそのつど重要なデータ信号に相当
する評価データ信号を発するようにすると有利である。
きるように、評価回路が入力側に、データ信号を並列に
与えられる３つのコンパレータを設けられ、それらのう
ち第１のコンパレータはデータ信号に対する予め定めら
れた下側しきいに、第２のコンパレータはしきい零に、
また第３のコンパレータは予め定められた上側しきいに
設定され、第３のコンパレータの後に第３のタイミング
段が、また第２のコンパレータの後にタイミング回路が
接続され、その際に第３のタイミング段により設定され
た継続時間はデータ信号の継続時間よりも短く、またタ
イミング回路により設定された継続時間は第３のタイミ
ング段の継続時間よりは短いがデータ信号の予期すべき
最大立ち下がり時間よりは長く、第３のタイミング段お
よびタイミング回路ならびに第１のコンパレータの後に
トリガ信号を発生するための共通のアンド回路が接続さ
れ、また共通のアンド回路の後に追加的なタイミング段
が接続され、このタイミング段がトリガ信号の立ち下が
りの際にその出力端にそのつど重要なデータ信号に相当
する評価データ信号を発するようにすると有利である。
しばしば、重要なデータ信号をそれらの立ち上がりお
よび立ち下がりエッジに関して共通に検査し得ることが
必要であり、または規定されている。この要求は、本発
明による回路装置の有利な実施態様により、立ち上がり
エッジを評価するための本発明による回路装置から出発
して、第３のコンパレータに第３のタイミング段が、ま
た第２のコンパレータにタイミング回路が接続され、そ
の際に第３のタイミング段により設定された継続時間は
データ信号の継続時間よりも短く、またタイミング回路
により設定された継続時間は第３のタイミング段の継続
時間よりは短いがデータ信号の予期すべき最大立ち下が
り時間よりは長く、第３のタイミング段およびタイミン
グ回路ならびに第１のコンパレータの後にトリガ信号を
発生するための共通のアンド回路が接続され、また共通
のアンド回路の後に追加的なタイミング段が接続され、
このタイミング段がトリガ信号の立ち下がりの際にその
出力端にそのつど重要なデータ信号に相当する評価デー
タ信号を発することにより満たされる。
よび立ち下がりエッジに関して共通に検査し得ることが
必要であり、または規定されている。この要求は、本発
明による回路装置の有利な実施態様により、立ち上がり
エッジを評価するための本発明による回路装置から出発
して、第３のコンパレータに第３のタイミング段が、ま
た第２のコンパレータにタイミング回路が接続され、そ
の際に第３のタイミング段により設定された継続時間は
データ信号の継続時間よりも短く、またタイミング回路
により設定された継続時間は第３のタイミング段の継続
時間よりは短いがデータ信号の予期すべき最大立ち下が
り時間よりは長く、第３のタイミング段およびタイミン
グ回路ならびに第１のコンパレータの後にトリガ信号を
発生するための共通のアンド回路が接続され、また共通
のアンド回路の後に追加的なタイミング段が接続され、
このタイミング段がトリガ信号の立ち下がりの際にその
出力端にそのつど重要なデータ信号に相当する評価デー
タ信号を発することにより満たされる。
本発明を説明するため、 図１には本発明による方法を実施するための装置の実施
例が、 図２には積分器を有する位相復調器を有する図１による
回路装置の詳細な実施例が、 図３には図２に示されている評価回路の実施例が示され
ている。
例が、 図２には積分器を有する位相復調器を有する図１による
回路装置の詳細な実施例が、 図３には図２に示されている評価回路の実施例が示され
ている。
位相ジッタを測定するための本発明による方法を実施
するための図１に示されている装置はなかんずく位相比
較器１を含んでおり、その入力端２にデータ信号Ｄが与
えられる。データ信号はISDNシステムのデータ信号から
導き出された信号ＢまたはＢ′であってもよい（図３参
照）。位相比較器１の別の入力端４は分周器５を介し
て、入力側に予め定められたクロック信号Ｔを与えられ
ているゲート回路６と接続されている。クロック信号は
たとえばデータ信号から回収されたシステムクロックと
することができる。位相比較器１の出力端８に制御装置
９が接続されており、制御装置９は出力側でゲート回路
６の制御入力端10と接続されている。
するための図１に示されている装置はなかんずく位相比
較器１を含んでおり、その入力端２にデータ信号Ｄが与
えられる。データ信号はISDNシステムのデータ信号から
導き出された信号ＢまたはＢ′であってもよい（図３参
照）。位相比較器１の別の入力端４は分周器５を介し
て、入力側に予め定められたクロック信号Ｔを与えられ
ているゲート回路６と接続されている。クロック信号は
たとえばデータ信号から回収されたシステムクロックと
することができる。位相比較器１の出力端８に制御装置
９が接続されており、制御装置９は出力側でゲート回路
６の制御入力端10と接続されている。
さらに図１に示されているように、分周器５の出力端
は位相復調器12の入力端11にも接続されている。位相復
調器12は別の入力端13にデータ信号Ｄまたはそれから導
き出された信号ＢまたはＢ′を与えられている。位相復
調器12の出力端14に、データ信号Ｄまたはそれから導き
出された信号ＢまたはＢ′と予め定められたクロック信
号Ｔとの間の位相ジッタの尺度である信号が生ずる。
は位相復調器12の入力端11にも接続されている。位相復
調器12は別の入力端13にデータ信号Ｄまたはそれから導
き出された信号ＢまたはＢ′を与えられている。位相復
調器12の出力端14に、データ信号Ｄまたはそれから導き
出された信号ＢまたはＢ′と予め定められたクロック信
号Ｔとの間の位相ジッタの尺度である信号が生ずる。
本発明による方法を実施するための図１に示されてい
る回路装置は下記のように動作する。
る回路装置は下記のように動作する。
分周器５は予め定められたクロック信号Ｔの比較的高
い周波数を顧慮して、その出力端にデータ信号Ｄの周波
数に相応する周波数のクロック補助信号Thを発するよう
に設定されている。位相比較器１においてクロック補助
信号Thはデータ信号Ｄと比較され、また出力端８を経て
制御装置９に、クロック補助信号Thとデータ信号Ｄとの
間の位相の差を表す信号が発せられる。位相比較器１は
この目的でクロックエッジ制御されるＤフリップフロッ
プとして構成することができる（たとえばハー・ゲルマ
ー、エヌ・ウェーファース著「測定エレクトロニクス」
第２巻、1990年、第34および35頁を参照）。位相比較器
１が位相差を確認すると、マイクロプロセッサを備えて
いる制御装置９から制御入力端10を経てゲート回路６が
予め定められたクロック信号Ｔの１つまたは複数個のパ
ルスが抑制されるように制御される。それによりデータ
信号Ｄに比較してクロック補助信号Thの位相位置が変更
される。クロック補助信号Thおよびデータ信号Ｄの位相
位置がこのようにして、両信号の間の位相の制御装置９
により予め定められた偏差を下回るまで接近すると、図
１には示されていない積分器を設けられている位相復調
器12に対して、クロック補助信号Thから出発して、後で
一層詳細に説明するように、データ信号Ｄの立ち上がり
エッジが位相復調器12の積分器のランプ状出力信号の中
央に生ずるように制御装置９により位相をずらされたク
ロック比較信号Tvが発生される。それにより、位相位置
の復調の際に最大可能な位相ストロークが利用されるこ
とが達成されている。
い周波数を顧慮して、その出力端にデータ信号Ｄの周波
数に相応する周波数のクロック補助信号Thを発するよう
に設定されている。位相比較器１においてクロック補助
信号Thはデータ信号Ｄと比較され、また出力端８を経て
制御装置９に、クロック補助信号Thとデータ信号Ｄとの
間の位相の差を表す信号が発せられる。位相比較器１は
この目的でクロックエッジ制御されるＤフリップフロッ
プとして構成することができる（たとえばハー・ゲルマ
ー、エヌ・ウェーファース著「測定エレクトロニクス」
第２巻、1990年、第34および35頁を参照）。位相比較器
１が位相差を確認すると、マイクロプロセッサを備えて
いる制御装置９から制御入力端10を経てゲート回路６が
予め定められたクロック信号Ｔの１つまたは複数個のパ
ルスが抑制されるように制御される。それによりデータ
信号Ｄに比較してクロック補助信号Thの位相位置が変更
される。クロック補助信号Thおよびデータ信号Ｄの位相
位置がこのようにして、両信号の間の位相の制御装置９
により予め定められた偏差を下回るまで接近すると、図
１には示されていない積分器を設けられている位相復調
器12に対して、クロック補助信号Thから出発して、後で
一層詳細に説明するように、データ信号Ｄの立ち上がり
エッジが位相復調器12の積分器のランプ状出力信号の中
央に生ずるように制御装置９により位相をずらされたク
ロック比較信号Tvが発生される。それにより、位相位置
の復調の際に最大可能な位相ストロークが利用されるこ
とが達成されている。
図１と一致する要素には同じ符号が付されている図２
からわかるように、位相復調器12は入力端22を経てクロ
ック比較信号Tvを供給される制御ユニット21を有する。
入力端22にはモジュール１、９、６および５が図１に示
されているような仕方で接続されている。制御ユニット
21の別の入力端24には評価回路25を介して、入力端27に
与えられているISDNデータ信号から評価回路25で形成さ
れている評価データ信号26が供給される。別の入力端24
は位相比較器１の入力端２とも接続されている。
からわかるように、位相復調器12は入力端22を経てクロ
ック比較信号Tvを供給される制御ユニット21を有する。
入力端22にはモジュール１、９、６および５が図１に示
されているような仕方で接続されている。制御ユニット
21の別の入力端24には評価回路25を介して、入力端27に
与えられているISDNデータ信号から評価回路25で形成さ
れている評価データ信号26が供給される。別の入力端24
は位相比較器１の入力端２とも接続されている。
クロック比較信号Tvにより制御される制御ユニット21
により出力端28を経て積分器29が始動され、その出力端
30に鋸歯状に立ち上がる出力電圧が発せられる。積分器
29の後にサンプル・アンド・ホールド回路31が対応付け
られており、またその後に別のサンプル・アンド・ホー
ルド回路32が対応付けられている。別のサンプル・アン
ド・ホールド回路32の出力端33は回路装置全体の出力端
を形成する。別の出力端34を経て制御ユニット21は積分
器29をそれぞれリセットすることができる。
により出力端28を経て積分器29が始動され、その出力端
30に鋸歯状に立ち上がる出力電圧が発せられる。積分器
29の後にサンプル・アンド・ホールド回路31が対応付け
られており、またその後に別のサンプル・アンド・ホー
ルド回路32が対応付けられている。別のサンプル・アン
ド・ホールド回路32の出力端33は回路装置全体の出力端
を形成する。別の出力端34を経て制御ユニット21は積分
器29をそれぞれリセットすることができる。
さらに図２に示されているように、追加的な出力端35
を経て制御ユニット21は一方のサンプル・アンド・ホー
ルド回路31の制御入力端36と接続されており、この入力
端36を介して積分器29の始動によりサンプリング動作を
していたサンプル・アンド・ホールド回路31が、制御ユ
ニット21に評価回路25から評価データ信号26が供給され
ると、ホールド動作に切換えられる。評価データ信号
は。評価回路25によりそれぞれ重要なデータ信号、すな
わち全信号ストロークにわたるデータ信号、たとえば多
段コード2B1Qのようにたとえば−３から＋３まで経過す
るデータ信号が生ずるときに、多段コードの入来するデ
ータ信号から形成される信号である。一方のサンプル・
アンド・ホールド回路31により保持されたサンプル値
は、制御ユニット21の第４の出力端37を経て与えられる
信号により別のサンプル・アンド・ホールド回路32によ
り保持される。保持された値は出力端33における信号上
の測定点（たとえばP1）を形成する。
を経て制御ユニット21は一方のサンプル・アンド・ホー
ルド回路31の制御入力端36と接続されており、この入力
端36を介して積分器29の始動によりサンプリング動作を
していたサンプル・アンド・ホールド回路31が、制御ユ
ニット21に評価回路25から評価データ信号26が供給され
ると、ホールド動作に切換えられる。評価データ信号
は。評価回路25によりそれぞれ重要なデータ信号、すな
わち全信号ストロークにわたるデータ信号、たとえば多
段コード2B1Qのようにたとえば−３から＋３まで経過す
るデータ信号が生ずるときに、多段コードの入来するデ
ータ信号から形成される信号である。一方のサンプル・
アンド・ホールド回路31により保持されたサンプル値
は、制御ユニット21の第４の出力端37を経て与えられる
信号により別のサンプル・アンド・ホールド回路32によ
り保持される。保持された値は出力端33における信号上
の測定点（たとえばP1）を形成する。
積分器29の出力信号が鋸歯を通過すると、積分器29お
よびサンプル・アンド・ホールド回路31のリセットおよ
び制御ユニット21の再始動が行われ、別の評価データ信
号が第１の評価データ信号に続くかぎり、上記と同一の
過程が進行する。他方、別の評価データ信号が第１の評
価データ信号に続かない場合には、制御ユニット21の入
力端24に評価データ信号が現れず、一方のサンプル・ア
ンド・ホールド回路31が新しいサンプル値を検出せず、
また別のサンプル・アンド・ホールド回路32は一方のサ
ンプル・アンド・ホールド回路31から信号を受け入れる
ためのサンプリング動作に切換えられない。その場合、
別のサンプル・アンド・ホールド回路32により保持され
ている先行のサイクルのサンプル値が引き続いて保持さ
れ、また出力端33には値P1に相当するサンプル値P1′が
発生される。サンプル値P1′とP1との相違は、P1′は後
のサイクルから生じたものであるから、時間的にわずか
にずれていることだけである。
よびサンプル・アンド・ホールド回路31のリセットおよ
び制御ユニット21の再始動が行われ、別の評価データ信
号が第１の評価データ信号に続くかぎり、上記と同一の
過程が進行する。他方、別の評価データ信号が第１の評
価データ信号に続かない場合には、制御ユニット21の入
力端24に評価データ信号が現れず、一方のサンプル・ア
ンド・ホールド回路31が新しいサンプル値を検出せず、
また別のサンプル・アンド・ホールド回路32は一方のサ
ンプル・アンド・ホールド回路31から信号を受け入れる
ためのサンプリング動作に切換えられない。その場合、
別のサンプル・アンド・ホールド回路32により保持され
ている先行のサイクルのサンプル値が引き続いて保持さ
れ、また出力端33には値P1に相当するサンプル値P1′が
発生される。サンプル値P1′とP1との相違は、P1′は後
のサイクルから生じたものであるから、時間的にわずか
にずれていることだけである。
後続の測定サイクルで再び評価データ信号26が制御ユ
ニット21の入力端24に与えられると、追加的な出力端37
を経て制御ユニット21により別のサンプル・アンド・ホ
ールド回路32がサンプリング動作に切換えられるので、
新しいサンプル値を前段に接続されているサンプル・ア
ンド・ホールド回路31から受け入れる準備ができること
になる。
ニット21の入力端24に与えられると、追加的な出力端37
を経て制御ユニット21により別のサンプル・アンド・ホ
ールド回路32がサンプリング動作に切換えられるので、
新しいサンプル値を前段に接続されているサンプル・ア
ンド・ホールド回路31から受け入れる準備ができること
になる。
図３には図２による評価回路25の実施例が示されてい
る。図３からわかるように、ISDNシステムのデータ信号
は４元（４要素）コードとして入力端27および入力増幅
器40を経て並列に第１のコンパレータ44、第２のコンパ
レータ45および第３のコンパレータ46の非反転入力端4
1、42および43に接続されている。好ましくは差動増幅
器として構成されているコンパレータ44ないし46はそれ
らの反転入力端47、48および49に関して、入力側で計算
機バス51に接続されているディジタル−アナログ変換器
50を介して用意される相い異なる基準電圧に接続されて
いる。このようにして第１のコンパレータ44は約−３の
下側しきいに、第２のコンパレータ45はしきい零に、ま
た第３のコンパレータ46は約＋３の上側しきいに設定さ
れ得る。
る。図３からわかるように、ISDNシステムのデータ信号
は４元（４要素）コードとして入力端27および入力増幅
器40を経て並列に第１のコンパレータ44、第２のコンパ
レータ45および第３のコンパレータ46の非反転入力端4
1、42および43に接続されている。好ましくは差動増幅
器として構成されているコンパレータ44ないし46はそれ
らの反転入力端47、48および49に関して、入力側で計算
機バス51に接続されているディジタル−アナログ変換器
50を介して用意される相い異なる基準電圧に接続されて
いる。このようにして第１のコンパレータ44は約−３の
下側しきいに、第２のコンパレータ45はしきい零に、ま
た第３のコンパレータ46は約＋３の上側しきいに設定さ
れ得る。
さらに図３からわかるように、第１のコンパレータ44
の後にタイミング段53が、また第２のコンパレータ45の
後に第２のタイミング段54が接続されている。両タイミ
ング段53および54は出力側でアンド回路55と接続されて
おり、このアンド回路はさらに直接に第３のコンパレー
タ46に接続されている。
の後にタイミング段53が、また第２のコンパレータ45の
後に第２のタイミング段54が接続されている。両タイミ
ング段53および54は出力側でアンド回路55と接続されて
おり、このアンド回路はさらに直接に第３のコンパレー
タ46に接続されている。
出力側でアンド回路55は追加的なタイミング段57と接
続されており、その出力端58は制御ユニット１（図２参
照）の別の入力端24と接続されている。
続されており、その出力端58は制御ユニット１（図２参
照）の別の入力端24と接続されている。
図３に示されている評価回路は下記のように動作す
る。
る。
重要なデータ信号61の立ち上がりエッジ60が位相ジッ
タ測定のために検出されるべきであれば、このエッジ60
により時点t1で第１のタイミング段53が始動される。こ
のタイミング段により設定される継続時間T1は重要なデ
ータ信号61の継続時間よりも若干短い。若干遅い時点t2
でエッジ60の零通過の際に第２のタイミング段54が始動
され、その設定される継続時間T2は第１のタイミング段
53の継続時間T1よりは短いが重要なデータ信号61の予期
すべき最大立ち上がり時間よりは長い。重要なデータ信
号61が上側のしきい＋３に達すると、短い時間間隔で両
タイミング段53および54から、また第３のコンパレータ
46からアンド回路55が共通に入力を与えられる。図３か
らわかるように、それに基づいてアンド回路55の出力端
62に生ずるトリガ信号Ａが第２のタイミング段54の立ち
下がりにより立ち下がり、それによって追加的なタイミ
ング段57が始動される。その後に重要なデータ信号61に
相応する評価データ信号Ｂが生ずる。この評価データ信
号Ｂは出力端58における曲線経過に実線の曲線で記入さ
れている。さらに、理解を容易にするため、もう一度入
力側のデータ信号の経過が示されている。
タ測定のために検出されるべきであれば、このエッジ60
により時点t1で第１のタイミング段53が始動される。こ
のタイミング段により設定される継続時間T1は重要なデ
ータ信号61の継続時間よりも若干短い。若干遅い時点t2
でエッジ60の零通過の際に第２のタイミング段54が始動
され、その設定される継続時間T2は第１のタイミング段
53の継続時間T1よりは短いが重要なデータ信号61の予期
すべき最大立ち上がり時間よりは長い。重要なデータ信
号61が上側のしきい＋３に達すると、短い時間間隔で両
タイミング段53および54から、また第３のコンパレータ
46からアンド回路55が共通に入力を与えられる。図３か
らわかるように、それに基づいてアンド回路55の出力端
62に生ずるトリガ信号Ａが第２のタイミング段54の立ち
下がりにより立ち下がり、それによって追加的なタイミ
ング段57が始動される。その後に重要なデータ信号61に
相応する評価データ信号Ｂが生ずる。この評価データ信
号Ｂは出力端58における曲線経過に実線の曲線で記入さ
れている。さらに、理解を容易にするため、もう一度入
力側のデータ信号の経過が示されている。
さらに図２および図３からわかるように、第１のコン
パレータ44はアンド回路63の反転入力端と直接に接続さ
れている。アンド回路63の別の入力端はタイミング回路
64を介して第２のコンパレータ45の出力端と、またアン
ド回路63の追加的な入力端は第３のタイミング段65を介
して第３のコンパレータ46の出力端と接続されている。
重要なデータ信号61の立ち下がりの際にまたはその立ち
下がりエッジ66において、アンド回路63の出力端にトリ
ガパルスＡ′が発生され、それに応じて追加的なタイミ
ング段57から追加的なタイミング段57の出力端58に破線
で示されている別の評価データ信号Ｂ′が発せられる。
パレータ44はアンド回路63の反転入力端と直接に接続さ
れている。アンド回路63の別の入力端はタイミング回路
64を介して第２のコンパレータ45の出力端と、またアン
ド回路63の追加的な入力端は第３のタイミング段65を介
して第３のコンパレータ46の出力端と接続されている。
重要なデータ信号61の立ち下がりの際にまたはその立ち
下がりエッジ66において、アンド回路63の出力端にトリ
ガパルスＡ′が発生され、それに応じて追加的なタイミ
ング段57から追加的なタイミング段57の出力端58に破線
で示されている別の評価データ信号Ｂ′が発せられる。
フロントページの続き (56)参考文献 特開 平７−174799（ＪＰ，Ａ) 特開 平２−147866（ＪＰ，Ａ) 特開 昭59−125142（ＪＰ，Ａ) 特開 昭53−15175（ＪＰ，Ａ) 米国特許3671776（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 25/02 302 G01R 29/02 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (1)
- 【請求項１】所定クロック信号を用いる位相復調器によ
りデータ信号の位相ジッタを測定する方法であって、 周波数が上記データ信号の周波数に対応するクロック補
助信号を、上記所定クロック信号から分周により導出
し、 上記データ信号及び上記クロック補助信号の位相差を求
め、 上記位相差が所定位相偏差を超えたときに、上記位相差
が上記所定位相偏差以下になるように上記クロック補助
信号を変更し、 上記変更したクロック補助信号からクロック比較信号を
発生し、 上記位相復調器では、上記データ信号及び上記クロック
比較信号を受け、上記クロック比較信号で積分器を始動
させてランプ状出力信号を発生し、上記積分器の後段に
配置されたサンプル・アンド・ホールド回路が上記デー
タ信号によりホールド動作に切り替えられ、 上記位相ジッタのゼロのときに、上記データ信号に相応
するパルスのエッジが上記ランプ状出力信号の中央とな
るように、上記クロック比較信号及び上記変更されたク
ロック補助信号の位相関係を調整し、 上記位相復調器の上記サンプル・アンド・ホールド回路
から、上記位相ジッタを表す信号を発生する ことを特徴とするデータ信号の位相ジッタ測定方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4426713A DE4426713C2 (de) | 1994-07-21 | 1994-07-21 | Verfahren zum Messen des Phasenjitters eines Datensignals |
| DE4426713.4 | 1994-07-21 | ||
| PCT/DE1995/000977 WO1996003659A1 (de) | 1994-07-21 | 1995-07-18 | Verfahren zum messen des phasenjitters eines datensignals |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10503069A JPH10503069A (ja) | 1998-03-17 |
| JP3108809B2 true JP3108809B2 (ja) | 2000-11-13 |
Family
ID=6524340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08505364A Expired - Fee Related JP3108809B2 (ja) | 1994-07-21 | 1995-07-18 | データ信号の位相ジッタ測定方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5923706A (ja) |
| EP (1) | EP0771422B1 (ja) |
| JP (1) | JP3108809B2 (ja) |
| DE (2) | DE4426713C2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19650833C1 (de) * | 1996-11-29 | 1998-03-26 | Siemens Communications Test Eq | Meßeinrichtung für die Schnittstelle einer Übertragungsstrecke mit einer Vollduplex-Übertragung im Zweidrahtgleichlageverfahren |
| TW388795B (en) * | 1997-12-24 | 2000-05-01 | Via Tech Inc | Auxiliary device and method for signal testing |
| FR2775789B1 (fr) * | 1998-03-09 | 2001-10-12 | Sgs Thomson Microelectronics | Test numerique de signal periodique |
| US7006562B2 (en) * | 2000-03-17 | 2006-02-28 | Chien Chou | Phase demodulator, phase difference detector, and interferometric system using the phase difference detector |
| GB2368651B (en) * | 2000-10-31 | 2006-05-31 | Consultronics Europ Ltd | Method and apparatus for measurement of jitter |
| US6775321B1 (en) * | 2000-10-31 | 2004-08-10 | Advantest Corporation | Apparatus for and method of measuring a jitter |
| US6922439B2 (en) * | 2001-03-16 | 2005-07-26 | Advantest Corporation | Apparatus for and method of measuring jitter |
| US7203229B1 (en) * | 2001-06-14 | 2007-04-10 | Advantest Corporation | Apparatus for and method of measuring jitter |
| JP2004021316A (ja) * | 2002-06-12 | 2004-01-22 | Fujitsu Ltd | 通信方法、電子機器、および通信プログラム |
| KR100471006B1 (ko) * | 2002-07-24 | 2005-03-10 | 삼성전자주식회사 | 고속 데이터 출력 소자의 지터 측정 장치 및 토탈 지터측정방법 |
| TWI258922B (en) * | 2004-07-08 | 2006-07-21 | Chroma Ate Inc | Digital jitter synthesizer |
| DE602005015438D1 (de) * | 2005-08-04 | 2009-08-27 | Dibcom | Verfahren und Vorrichtung zur automatischen Verstärkungsregelung mit geringem Jitter |
| CN111404525B (zh) * | 2020-03-25 | 2023-07-07 | 美的集团股份有限公司 | 信号检测电路、开关管驱动控制电路、控制方法及空调器 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3671776A (en) * | 1970-05-01 | 1972-06-20 | Xerox Corp | Digital signal synchronizing system |
| FR2194971B1 (ja) * | 1972-08-03 | 1978-06-02 | Commissariat Energie Atomique | |
| DE2718175C2 (de) * | 1977-04-23 | 1983-12-15 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Abtast-Halte-Schaltung für einen Phasendiskriminator |
| JPS60210025A (ja) * | 1984-04-03 | 1985-10-22 | Pioneer Electronic Corp | 位相比較器 |
| GB2199470B (en) * | 1986-12-31 | 1991-01-30 | Racal Recorders Ltd | Electrical circuit arrangements |
| IT1210836B (it) * | 1987-06-26 | 1989-09-29 | Sip | Strumento per la misura del rumore di fase di segnali analogici |
| DE3833486C1 (ja) * | 1988-10-01 | 1989-08-03 | Wandel & Goltermann Gmbh & Co, 7412 Eningen, De | |
| JPH0750926B2 (ja) * | 1991-07-08 | 1995-05-31 | 三星電子株式会社 | ジッタ検出回路 |
-
1994
- 1994-07-21 DE DE4426713A patent/DE4426713C2/de not_active Expired - Fee Related
-
1995
- 1995-07-18 EP EP95925728A patent/EP0771422B1/de not_active Expired - Lifetime
- 1995-07-18 DE DE59504575T patent/DE59504575D1/de not_active Expired - Fee Related
- 1995-07-18 JP JP08505364A patent/JP3108809B2/ja not_active Expired - Fee Related
- 1995-07-18 US US08/776,467 patent/US5923706A/en not_active Expired - Lifetime
- 1995-07-18 WO PCT/DE1995/000977 patent/WO1996003659A1/de active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| US5923706A (en) | 1999-07-13 |
| WO1996003659A1 (de) | 1996-02-08 |
| DE4426713A1 (de) | 1996-02-01 |
| DE59504575D1 (de) | 1999-01-28 |
| JPH10503069A (ja) | 1998-03-17 |
| EP0771422A1 (de) | 1997-05-07 |
| EP0771422B1 (de) | 1998-12-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |