JPH06326306A - Mosトランジスタおよびその製造方法 - Google Patents
Mosトランジスタおよびその製造方法Info
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Abstract
ジスタおよびその製造方法を提供する。 【構成】 第1導電型の半導体基板14上にゲート絶縁
膜27を介在してゲート電極28が形成されている。ゲ
ート電極28の長さ方向と平行に基板内に一定な間隔を
おいて第1導電型と反対である第2導電型のソース領域
およびドレイン領域34が形成されている。ソース領域
とドレイン領域との間の基板14上に形成されるチャネ
ル領域には基板14の表面からバルクの方に侵入するよ
うに第2導電型のスレショルド電圧調節用不純物領域2
6と第2導電型の拡散障壁用不純物領域22と前記拡散
障壁用不純物より高い拡散係数を有する第1導電型のパ
ンチスルー防止用不純物領域18とが形成されている。
これにより、電流駆動能力を低下させることなくショー
トチャネル効果およびパンチスルー特性を向上させる。
Description
miconductor;以下MOSと称する)トランジスタおよび
その製造方法に係り、特に素子の電気的特性を向上させ
うるPチャネルMOSトランジスタおよびその製造方法
に関する。
板に基板と反対の導電型の不純物イオンを注入して形成
されたソース領域およびドレイン領域と、前記ソース領
域と前記ドレイン領域との間に形成されるチャネル領域
と、基板上にゲート絶縁膜を介在して形成されたゲート
電極とからなる。このような通常のMOSトランジスタ
技術ではゲート電極の材料として燐を多量に添加したN
型ポリシリコンが使用される。また、最近多く使われる
高融点金属シリサイド(silicide)膜とポリシリコン膜
から構成されるポリサイド(polycide) ゲート構造を使
用する場合にもゲート絶縁膜と直接接するのはN型ポリ
シリコン層である。このようなN型ポリシリコンがPチ
ャネルMOSトランジスタのゲート電極を構成する物質
として使われる場合にはN型基板とN型ポリシリコン層
との仕事関数差が小さいのでスレショルド電圧が負方向
に大きくなるため、チャネル領域に基板と反対の導電型
の不純物イオンを注入してスレショルド電圧の絶対値を
小さくしている。その結果N型ポリシリコン層をゲート
電極として使用するPチャネルMOSトランジスタはチ
ャネル領域に極めて浅いP−N接合が形成されて埋没チ
ャネル(buried channel) 型になる。このような埋没チ
ャネル型PチャネルMOSトランジスタは表面チャネル
型に比べてショートチャネル効果(short-channel effe
ct)が発生しやすいため、スレショルド電圧低下、サブ
スレショルド(sub-threshold)特性低下およびパンチス
ルー(punchthrough)電圧低下などの問題を起こす恐れが
ある。このような埋没チャネル型PチャネルMOSトラ
ンジスタのショートチャネル効果を軽減するために、ゲ
ート電極を構成する物質としてP型ポリシリコンを使用
してPチャネルMOSトランジスタを表面チャネル型に
作る方法や、埋没チャネル領域のP−N接合の深さをで
きるだけ浅くして表面チャネル型に近く形成する方法が
研究された。しかし、前者の場合にはP型ポリシリコン
層内のホウ素(boron)イオンがチャネル領域に拡散して
PチャネルMOSトランジスタのスレショルド電圧を制
御しにくくなるため量産性が悪いという問題がある。ま
た、後者の場合にはホウ素の代わりに質量数の大きいBF
2 を注入することによりチャネル領域のP−N接合の深
さを浅くすることができるが、パンチスルー発生を抑制
することが難しい。また、半導体装置が高集積化される
につれてトランジスタのチャネル長さがさらに短くなる
ため、PチャネルMOSトランジスタのショートチャネ
ル効果およびパンチスルー特性を改善させうる方法が要
求されている。パンチスルー電圧を増加させる方法の一
つとして、チャネルの直下にパンチスルーストッパ(st
opper)を形成する方法が研究された。この方法では、チ
ャネル直下の領域にウェルまたは基板と同じ導電型の不
純物イオンを比較的高濃度に注入してチャネル直下の不
純物濃度を高めることにより、チャネルおよびソース領
域にドレイン領域の不純物が拡散することを防止してパ
ンチスルーを抑制する。このようなパンチスルーストッ
パを形成する方法として、砒素(arsenic)を深く注入す
る方法(参照「Device Design for the Submicrometer
p-Channel FETwith n+ Polyslicon Gate 」IEEE Trans.
on. Electron Device,VOL.ED-31, NO7,JULY, 1984 ) 、
燐を高濃度で深く注入するアンチ(anti)パンチスルー
イオン注入方法(参照「Submicron Short Channel Effe
cts due toGate Reoxidation induced Lateral Interst
itial Diffusion 」IDEM Tech.Digest, pp632-635, 198
7 )などが研究された。しかし、前者の場合には拡散係
数(diffusion coefficient ) が小さい砒素イオンを注
入するため、表面(surface )パンチスルーは抑制する
ことができるがバルク(bulk) パンチスルーを抑制する
ことは難しい。さらに、バルクパンチスルーを抑制する
ために高濃度の砒素イオンを注入すると、質量数の大き
い砒素によってシリコン基板が損傷(defect) されて漏
洩電流が増加するという問題がある。また、後者の場合
には拡散係数が大きい燐イオンを注入することによりチ
ャネルの表面まで燐イオンが拡散するため、不純物分布
を制御することが難しい。このためP型チャネル領域の
キャリア(carrier)の相当数がN型不純物によって相殺
され、スレショルド電圧が増加して電流駆動能力が著し
く減少するという問題がある。
問題点を解決して素子の作動特性を向上させうるMOS
トランジスタを提供することである。また、本発明の他
の目的は前記MOSトランジスタの製造に特に適したM
OSトランジスタの製造方法を提供することにある。
に本発明は、第1導電型の半導体基板と、前記半導体基
板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上
に形成されたゲート電極と、前記ゲート電極の長さ方向
と平行に前記半導体基板内に一定な間隔をおいて形成さ
れた第1導電型と反対の第2導電型のソース領域および
ドレイン領域と、前記ソース領域と前記ドレイン領域と
の間の基板表面からバルクの方に侵入するように形成さ
れて第2導電型のスレショルド電圧調節用第1不純物領
域と第2導電型の拡散障壁用第2不純物領域と前記拡散
障壁用第2不純物領域より高い拡散係数を有する第1導
電型のパンチスルー防止用第3不純物領域とを含むチャ
ネル領域と、を具備することを特徴とするMOSトラン
ジスタを提供する。前記他の目的を達成するために本発
明は、第1導電型の半導体基板に第1導電型の第1不純
物イオンをチャネルが形成される基板領域内の所定の深
さに位置するように注入してパンチスルー防止用第1不
純物領域を形成する段階と、前記基板に前記第1不純物
イオンより低い拡散係数を有する第2不純物イオンを注
入して前記第1不純物領域の上に拡散障壁用第2不純物
領域を形成する段階と、前記基板に前記第1導電型と反
対の第2導電型の第3不純物イオンを注入して前記第2
不純物領域の上端と基板表面との間にスレショルド電圧
調節用第3不純物領域を形成する段階と、前記基板の表
面上にゲート絶縁膜を形成する段階と、前記ゲート絶縁
膜上にゲート電極を形成する段階と、前記基板に第2導
電型の第4不純物イオンを注入してソース領域およびド
レイン領域を形成する段階とを具備することを特徴とす
るMOSトランジスタの製造方法を提供する。
てパンチスルー防止用不純物領域がチャネル領域に拡散
することを防止するとともにスレショルド電圧調節用不
純物領域がバルクの方に拡散することを防止することに
より、チャネル領域内の移動度を低下させることなくP
−N接合を浅く形成することができる。
説明する。図1は本発明によるPチャネルMOSトラン
ジスタを示す断面図である。図1に示すように、N型の
半導体基板またはNウェル(well) 14上にゲート絶縁
膜27が形成されており、前記ゲート絶縁膜27上にN
型ゲート電極28が形成されている。前記ゲート電極2
8の下部に位置したチャネル領域には基板表面からバル
クの方に侵入するようにスレショルド電圧調節用P型不
純物領域26、拡散障壁用N型不純物領域22およびパ
ンチスルー防止用N型不純物領域18が形成されてい
る。前記ゲート電極28の長さ方向と平行に一対のP型
ソース領域およびドレイン領域34が基板14内に一定
の間隔を置いて形成されている。図2は第1の切断線A
A´における、基板表面からの深さと不純物濃度との関
係を示す特性図である。図2に示すように、スレショル
ド電圧調節用P型不純物領域26とパンチスルー防止用
N型不純物領域18との間に拡散障壁用不純物領域22
が位置しており、前記スレショルド電圧調節用P型不純
物領域26と拡散障壁用不純物領域22とから形成され
る浅いP−N接合によって埋没チャネル領域(CH)が形
成される。ここで、前記拡散障壁用不純物領域22は拡
散係数が低い不純物イオンから形成されるため、スレシ
ョルド電圧調節用P型不純物領域26が基板のバルクの
方に拡散することを抑制するとともに前記拡散障壁用不
純物領域22より高い拡散係数を有する不純物によって
形成されるパンチスルー防止用N型不純物領域18が基
板の表面に拡散されることも抑制する。従って、チャネ
ルに対する影響を最小限にとどめながら前記チャネル領
域(CH) の下の基板またはウェル濃度を高めるため、チ
ャネル領域内の移動度(mobility)を低下させることな
くショートチャネル効果およびパンチスルー特性を向上
させうる。図3〜図7は本発明の第1実施例によるPチ
ャネルMOSトランジスタの製造方法を説明するための
断面図である。図3はNウェル14を形成する段階を示
す。熱酸化工程によってP型の半導体基板10上に酸化
膜(図示せず)を形成したのち、PチャネルMOSトラ
ンジスタが形成される領域にN型の不純物イオン、例え
ば燐イオンを注入する。次いで、結果物全面に熱処理を
実施して前記燐イオンを拡散させてNウェル14を形成
する。図4はパンチスルー防止用N型不純物領域18を
形成する段階を示す。前記Nウェル14が形成された結
果物上に素子分離のためのフィルド酸化膜(図示せず)
を形成し、前記半導体基板10を分離領域と活性領域と
に区分する。次いで、フォトリソグラフィ工程で前記N
ウェル14を除いた半導体基板10上にフォトレジスト
パタン(図示せず)を形成したのち、拡散係数が比較的
高いN型の不純物イオン16、例えば燐イオンを投射範
囲(projected range)がPチャネルMOSトランジスタ
のチャネル領域の下に位置するように注入エネルギーを
調節して適正な面密度(dose) に注入することにより、
パンチスルー防止用N型不純物領域18を形成する。パ
ンチスルー防止用N型不純物領域18の不純物濃度のピ
ーク深さはソース領域およびドレイン領域の底面と同程
度の深さであることが望ましいが、これより深くてもよ
い。ただし、ソース領域およびドレイン領域の底面付近
においても半導体基板10と同程度の追加不純物濃度を
有することが望ましい。図5は拡散障壁用不純物領域2
2を形成する段階を示す。前記パンチスルー防止用N型
不純物領域18が形成された結果物上に前記パンチスル
ー防止用N型不純物領域18より低い拡散係数を有する
不純物イオン20、例えば砒素(arsenic)、アンチモン
(antimony) などのN型不純物イオンまたはゲルマニウ
ム(Germanium)などの中性不純物イオンを投射範囲が前
記パンチスルー防止用N型不純物領域18の深さより浅
くなるように低濃度で注入することにより、拡散障壁用
不純物領域22を形成する。図6はスレショルド電圧調
節用不純物領域26を形成する段階を示す。前記拡散障
壁用不純物領域22が形成された結果物上にP型不純物
イオン24、例えばホウ素またはBF2 イオンを投射範囲
が前記拡散障壁用不純物領域22の深さより浅くなるよ
うに注入エネルギーを調節して適正な面密度に注入する
ことにより、PチャネルMOSトランジスタのスレショ
ルド電圧調節用不純物領域26を形成する。図7はPチ
ャネルMOSトランジスタを完成する段階を示す。前記
Nウェル14を除いた半導体基板10上に形成されたフ
ォトレジストパタンを除去した後、結果物全面に熱酸化
法を実施してゲート絶縁膜27を形成する。次いで、N
型にドープされたポリシリコンを沈積し、パタニングす
ることによって前記ゲート絶縁膜27上にゲート電極2
8を形成する。シリサイド膜とポリシリコン膜より構成
されるポリサイド(polycide) ゲートを前記ゲート電極
28として使用することもできる。次に、前記ゲート電
極28をマスクにしてP型不純物イオン32、例えば B
F2イオンを高濃度で注入しP型ソース領域およびドレイ
ン領域34を形成することにより、PチャネルMOSト
ランジスタを完成する。ここで、前記ゲート電極28を
形成した後、結果物全面に低圧化学気相蒸着(LPCVD)方
法を利用して酸化膜を沈積し、食刻してゲート電極の側
壁にスペーサ(図示せず)を形成した後、前記スペーサ
をマスクにして BF2イオン32を注入することにより、
前記P型ソース領域およびドレイン領域34を形成する
こともできる。前述した第1実施例によると、砒素のよ
うな低拡散係数を有する不純物イオンによって形成され
た拡散障壁用不純物領域22により、燐のような高拡散
係数を有する不純物イオンによって形成されたパンチス
ルー防止用N型不純物領域18がチャネル領域に拡散す
ることを抑制するとともにホウ素または BF2イオンによ
り形成されるスレショルド電圧調節用P型不純物領域2
6が基板のバルク領域に拡散することを抑制する。従っ
て、チャネル領域のP−N接合の深さを浅くしながらチ
ャネル領域の移動度を低下させないため、電流駆動能力
を低下させることなくショートチャネル効果およびパン
チスルー特性を向上させることができる。図8は本発明
の第2実施例によるPチャネルMOSトランジスタの製
造方法を説明するための断面図である。図8に示すよう
に、図7で説明した方法でゲート電極28を形成した
後、前記ゲート電極28をマスクにしてN型不純物イオ
ン29、例えば燐イオンを低濃度で注入して、Nチャネ
ルMOSトランジスタのソース領域とドレイン領域とに
提供され同時にPチャネルMOSトランジスタのパンチ
スルーを防止する役割を果たすN型不純物領域30を形
成する。この際、前記燐イオン29はNチャネルMOS
トランジスタのLDD領域を形成するための不純物イオ
ンであって、NチャネルMOSトランジスタとPチャネ
ルMOSトランジスタの双方に注入することによりフォ
トマスク作業を別途行う必要がなくなる。次いで、結果
物全面に低圧化学気相蒸着方法を利用して酸化膜を沈積
した後、これを食刻してゲート電極の側壁にスペーサ
(図示せず)を形成する。次に前記スペーサをマスクに
して BF2イオン32を注入することにより、P型ソース
領域およびドレイン領域34を形成する。図9および図
10は本発明の第3実施例によるPチャネルMOSトラ
ンジスタの製造方法を説明するための断面図である。図
9に示すように、P型の半導体基板10上に熱酸化法に
よって酸化膜(図示せず)を形成した後、PチャネルM
OSトランジスタが形成される領域にN型不純物イオン
13、例えば燐イオンを高エネルギーで注入して熱処理
を追加することなく高濃度のNウェル14´を形成す
る。ここで、高エネルギーで形成された前記Nウェル1
4´を通常リトログレードNウェル(retrograde N-wel
l )と称する。図10は、前記リトログレードNウェル
14´のチャネル領域における基板表面からの深さと不
純物濃度との関係を示す特性図である。前記図2と同様
に、スレショルド電圧調節用P型不純物領域26、拡散
障壁用不純物領域22およびパンチスルー防止用N型不
純物領域18が基板の表面からバルクの方に侵入するよ
うに形成されており、前記パンチスルー防止用N型不純
物領域の深さよりさらに深いバルクの方に高濃度を有す
るリトログレードNウェル14´が形成されている。前
記リトグレードNウェル14´はラッチアップ(latch-
up) 、ソフトエラー(soft-error)などを抑制する役割を
する。図11〜図13は本発明によって製造されたPチ
ャネルMOSトランジスタのゲート長さと電気的特性と
の関係を示す特性図であって、拡散障壁用不純物領域を
形成する砒素イオン注入を行わなかった場合および砒素
イオン注入を1E12/cm 2 と2E12/cm2 の面密度でそれぞ
れ実施した場合のゲート長さと電気的特性との関係を示
している。図11はゲート長さとスレショルド電圧との
関係を示したグラフであり、図12は飽和電流(satura
tion current)を、図13はブレークダウン(breakdow
nvoltage)を示したグラフである。図11〜図13よ
り、前記砒素イオンを注入しない場合(記号NO)と1E12
/cm2 の面密度で砒素イオン注入を実施した場合にはロ
ングチャネル(long-channel)ゲートで既にパンチスル
ーが発生したことが分かる。これに対して、前記砒素イ
オンの面密度が2E12/cm2である場合にはゲート長さが
0.45μm まで短くなってもスレショルド電圧が -0.78V
程度で一定な値を維持しており、ショートチャネル効果
が全く起こらないことがわかる。また、飽和電流も単位
チャネル毎に0.1 μA 以上であり、PチャネルMOSト
ランジスタで要求される電流駆動能力を満足することが
わかる。
数が大きい不純物イオンをチャネル領域の下に注入して
パンチスルー防止用不純物領域を形成し、拡散係数が小
さい不純物イオンを前記パンチスルー防止用不純物領域
より浅く注入して拡散障壁用不純物領域を形成した後、
スレショルド電圧調節用不純物領域を形成する。これに
より、前記拡散障壁用不純物領域によってパンチスルー
防止用不純物領域がチャネル領域に拡散することを防止
するとともにスレショルド電圧調節用不純物領域がバル
クの方に拡散することを防止するため、チャネル領域内
の移動度を低下させることなくP−N接合を浅くするこ
とができる。従って、電流駆動能力を低下させることな
くショートチャネル効果およびパンチスルー特性を向上
させうる。本発明は前記の実施例に限定されず、本発明
の技術的思想を逸脱しない範囲内で当分野の通常の知識
を有した者による多様な変形が可能なのは無論である。
示す断面図である。
深さと不純物濃度との関係を示す特性図である。
トランジスタの製造方法を説明するための断面図であ
る。
トランジスタの製造方法を説明するための断面図であ
る。
トランジスタの製造方法を説明するための断面図であ
る。
トランジスタの製造方法を説明するための断面図であ
る。
トランジスタの製造方法を説明するための断面図であ
る。
ランジスタの製造方法を説明するための断面図である。
ランジスタの製造方法を説明するための断面図である。
トランジスタの製造方法を説明するための断面図であ
る。
トランジスタのゲート長さと電気的特性との関係を示す
グラフである。
トランジスタのゲート長さと電気的特性との関係を示す
グラフである。
トランジスタのゲート長さと電気的特性との関係を示す
グラフである。
Claims (6)
- 【請求項1】 第1導電型の半導体基板と、 前記半導体基板上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ゲート電極の長さ方向と平行に前記半導体基板内に
一定な間隔をおいて形成された第1導電型と反対の第2
導電型のソース領域およびドレイン領域と、 前記ソース領域と前記ドレイン領域との間の基板表面か
らバルクの方に侵入するように形成されて、第2導電型
のスレショルド電圧調節用第1不純物領域と第2導電型
の拡散障壁用第2不純物領域と前記拡散障壁用第2不純
物領域より高い拡散係数を有する第1導電型のパンチス
ルー防止用第3不純物領域とを含むチャネル領域と、 を具備することを特徴とするMOSトランジスタ。 - 【請求項2】 第1導電型の半導体基板に第1導電型の
第1不純物イオンをチャネルが形成される基板領域内の
所定の深さに位置するように注入してパンチスルー防止
用第1不純物領域を形成する段階と、 前記基板に前記第1不純物イオンより低い拡散係数を有
する第2不純物イオンを注入して前記第1不純物領域の
上に拡散障壁用第2不純物領域を形成する段階と、 前記基板に前記第1導電型と反対の第2導電型の第3不
純物イオンを注入して前記第2不純物領域の上端と基板
表面との間にスレショルド電圧調節用第3不純物領域を
形成する段階と、 前記基板の表面上にゲート絶縁膜を形成する段階と、 前記ゲート絶縁膜上にゲート電極を形成する段階と、 前記基板に第2導電型の第4不純物イオンを注入してソ
ース領域およびドレイン領域を形成する段階とを具備す
ることを特徴とするMOSトランジスタの製造方法。 - 【請求項3】 前記第1不純物イオンは燐イオンである
ことを特徴とする請求項2記載のMOSトランジスタの
製造方法。 - 【請求項4】 前記第2不純物イオンは砒素、アンチモ
ン等のN型不純物イオンであることを特徴とする請求項
2記載のMOSトランジスタの製造方法。 - 【請求項5】 前記第2不純物イオンはゲルマニウム等
の中性不純物イオンであることを特徴とする請求項2記
載のMOSトランジスタの製造方法。 - 【請求項6】 前記第3不純物イオンはホウ素またはBF
2 イオンであることを特徴とする請求項2記載のMOS
トランジスタの製造方法。
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