JPH10270659A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10270659A JPH10270659A JP9073443A JP7344397A JPH10270659A JP H10270659 A JPH10270659 A JP H10270659A JP 9073443 A JP9073443 A JP 9073443A JP 7344397 A JP7344397 A JP 7344397A JP H10270659 A JPH10270659 A JP H10270659A
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- 239000004065 semiconductor Substances 0.000 title claims description 81
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 239000012535 impurity Substances 0.000 claims abstract description 230
- 230000005669 field effect Effects 0.000 claims abstract description 58
- 238000002513 implantation Methods 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims description 56
- 238000002955 isolation Methods 0.000 claims description 17
- 239000003990 capacitor Substances 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 10
- 230000002265 prevention Effects 0.000 claims description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 30
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 30
- 239000011574 phosphorus Substances 0.000 abstract description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 28
- 229910052710 silicon Inorganic materials 0.000 abstract description 28
- 239000010703 silicon Substances 0.000 abstract description 28
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract description 27
- 230000015556 catabolic process Effects 0.000 abstract description 20
- 230000015572 biosynthetic process Effects 0.000 abstract description 7
- 238000003860 storage Methods 0.000 description 25
- 238000004088 simulation Methods 0.000 description 23
- 230000000052 comparative effect Effects 0.000 description 22
- 238000010586 diagram Methods 0.000 description 17
- 230000005684 electric field Effects 0.000 description 17
- 238000000034 method Methods 0.000 description 17
- 239000010410 layer Substances 0.000 description 14
- 229910052785 arsenic Inorganic materials 0.000 description 9
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 230000001133 acceleration Effects 0.000 description 4
- 230000002411 adverse Effects 0.000 description 4
- 230000002040 relaxant effect Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 pn接合耐圧の向上と電界緩和を図るととも
に、電界効果トランジスタの特性に悪影響を与えない不
純物濃度プロファイルを実現する。 【解決手段】 シリコン基板1にはn型ソース・ドレイ
ン領域6が形成されている。p型不純物濃度プロファイ
ルは、p型ウェル形成用ドープ領域3とp型チャネルカ
ット領域4とp型チャネルドープ領域5とにおいてピー
ク濃度を有する。n型ソース・ドレイン領域6の不純物
濃度プロファイルは、低い濃度でp型不純物濃度プロフ
ァイルと交差し、またp型チャネルカット領域4とp型
チャネルドープ領域5のそれぞれの不純物濃度よりも高
く、それらの深さ近傍で、それぞれピークの不純物濃度
を示すリン注入領域63と62を有する。リン注入領域
62と63の不純物濃度ピークの間の領域においてn型
ソース・ドレイン領域6の不純物濃度プロファイルは極
小点または変曲点を有する。
に、電界効果トランジスタの特性に悪影響を与えない不
純物濃度プロファイルを実現する。 【解決手段】 シリコン基板1にはn型ソース・ドレイ
ン領域6が形成されている。p型不純物濃度プロファイ
ルは、p型ウェル形成用ドープ領域3とp型チャネルカ
ット領域4とp型チャネルドープ領域5とにおいてピー
ク濃度を有する。n型ソース・ドレイン領域6の不純物
濃度プロファイルは、低い濃度でp型不純物濃度プロフ
ァイルと交差し、またp型チャネルカット領域4とp型
チャネルドープ領域5のそれぞれの不純物濃度よりも高
く、それらの深さ近傍で、それぞれピークの不純物濃度
を示すリン注入領域63と62を有する。リン注入領域
62と63の不純物濃度ピークの間の領域においてn型
ソース・ドレイン領域6の不純物濃度プロファイルは極
小点または変曲点を有する。
Description
【0001】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に半導体基板と導電層との間
のコンタクト領域に適用される不純物濃度プロファイル
を備えた半導体装置およびその製造方法に関するもので
ある。
びその製造方法に関し、特に半導体基板と導電層との間
のコンタクト領域に適用される不純物濃度プロファイル
を備えた半導体装置およびその製造方法に関するもので
ある。
【0002】
【従来の技術】近年、半導体集積回路装置の集積度が著
しく高まるにつれて、素子の微細化が急速に進んでい
る。特に、半導体記憶装置としてダイナミック・ランダ
ム・アクセス・メモリ(DRAM)においては、メモリ
の集積度が64メガビットから256メガビット、さら
には1ギガビットと記憶容量の増加に伴って高められつ
つある。このように高度に集積化されたメモリを構成す
る能動素子としての電界効果トランジスタやキャパシタ
はそれぞれ微細化された構造を備えていなければならな
い。一方、能動素子の微細化に伴い、半導体基板の不純
物領域に接触するコンタクトの直径も微細化されてい
る。
しく高まるにつれて、素子の微細化が急速に進んでい
る。特に、半導体記憶装置としてダイナミック・ランダ
ム・アクセス・メモリ(DRAM)においては、メモリ
の集積度が64メガビットから256メガビット、さら
には1ギガビットと記憶容量の増加に伴って高められつ
つある。このように高度に集積化されたメモリを構成す
る能動素子としての電界効果トランジスタやキャパシタ
はそれぞれ微細化された構造を備えていなければならな
い。一方、能動素子の微細化に伴い、半導体基板の不純
物領域に接触するコンタクトの直径も微細化されてい
る。
【0003】コンタクトから半導体基板へと抜け出るリ
ーク電流は、個々のコンタクトでの電流が小さい場合で
も、能動素子の集積につれて1つの装置内に形成される
コンタクト個数の増加にしたがって1つの半導体装置に
おいては大きなリーク電流となる。今後、さらに高集積
化された半導体装置を形成する際に、リーク電流が全体
の消費電力に占める割合は大きなものとなり得る。ま
た、能動素子のスケーリングによる半導体基板の不純物
濃度の上昇により、コンタクトにおいて接合耐圧が低下
し、能動素子、たとえば電界効果トランジスタの動作電
圧が限定されるという問題がある。
ーク電流は、個々のコンタクトでの電流が小さい場合で
も、能動素子の集積につれて1つの装置内に形成される
コンタクト個数の増加にしたがって1つの半導体装置に
おいては大きなリーク電流となる。今後、さらに高集積
化された半導体装置を形成する際に、リーク電流が全体
の消費電力に占める割合は大きなものとなり得る。ま
た、能動素子のスケーリングによる半導体基板の不純物
濃度の上昇により、コンタクトにおいて接合耐圧が低下
し、能動素子、たとえば電界効果トランジスタの動作電
圧が限定されるという問題がある。
【0004】図21は、従来のコンタクト構造を示す部
分断面図である。図21に示すようにp型シリコン基板
101の表面から所定の深さまでの領域にn型不純物を
含むn型不純物領域106が形成されている。このn型
不純物領域106の表面を露出するようにコンタクトホ
ール116が層間絶縁膜115に形成されている。この
コンタクトホール116を通じてn型不純物領域106
の表面に接触するように導電層110、たとえば電極
層、キャパシタのストレージノードが形成されている。
分断面図である。図21に示すようにp型シリコン基板
101の表面から所定の深さまでの領域にn型不純物を
含むn型不純物領域106が形成されている。このn型
不純物領域106の表面を露出するようにコンタクトホ
ール116が層間絶縁膜115に形成されている。この
コンタクトホール116を通じてn型不純物領域106
の表面に接触するように導電層110、たとえば電極
層、キャパシタのストレージノードが形成されている。
【0005】このようなコンタクト構造においては、コ
ンタクトホール116を形成した後、必要に応じて、リ
ーク電流防止用のイオン注入を追加し、その後、n型不
純物がドープされた多結晶シリコン等の導電性物質をコ
ンタクトホール116に充填することにより導電層11
0が形成されている。
ンタクトホール116を形成した後、必要に応じて、リ
ーク電流防止用のイオン注入を追加し、その後、n型不
純物がドープされた多結晶シリコン等の導電性物質をコ
ンタクトホール116に充填することにより導電層11
0が形成されている。
【0006】図22は、図21のXXIIの位置におけ
る不純物濃度プロファイルを示す図である。図22に示
すように、シリコン基板101は、p型の不純物として
ボロン(B)が導入された不純物濃度プロファイルp
(B)を有する。n型不純物領域106は、n型不純物
としてリン(P)が導入された不純物濃度プロファイル
n(P)を有する。これらの2つの不純物濃度プロファ
イルを示す曲線が交差する接合点Jは、1×1017cm
-3程度の濃度を有する。
る不純物濃度プロファイルを示す図である。図22に示
すように、シリコン基板101は、p型の不純物として
ボロン(B)が導入された不純物濃度プロファイルp
(B)を有する。n型不純物領域106は、n型不純物
としてリン(P)が導入された不純物濃度プロファイル
n(P)を有する。これらの2つの不純物濃度プロファ
イルを示す曲線が交差する接合点Jは、1×1017cm
-3程度の濃度を有する。
【0007】上記のような不純物濃度プロファイルを有
するシリコン基板の領域において、電界効果トランジス
タのしきい値電圧調整用のp型不純物領域や、素子分離
絶縁膜の下の領域に形成される反転防止用のp型不純物
領域が、素子形成領域にわたって延在するように形成さ
れる。その場合、図22において、p型不純物濃度プロ
ファイルp(B)の浅い領域においてp型不純物濃度が
上昇する。このとき、接合点Jの位置が不純物濃度の高
い側に移行することになる。導電層110に電圧が印加
された場合に、pn接合における不純物濃度が大きいた
めに、空乏層が広がりにくく、電界集中が起こりやすく
なる。特に、pn接合における不純物濃度の上昇によ
り、接合耐圧が低下するという問題があった。また、p
n接合における不純物濃度の上昇により、コンタクト構
造においてリーク電流が増大するという問題もあった。
するシリコン基板の領域において、電界効果トランジス
タのしきい値電圧調整用のp型不純物領域や、素子分離
絶縁膜の下の領域に形成される反転防止用のp型不純物
領域が、素子形成領域にわたって延在するように形成さ
れる。その場合、図22において、p型不純物濃度プロ
ファイルp(B)の浅い領域においてp型不純物濃度が
上昇する。このとき、接合点Jの位置が不純物濃度の高
い側に移行することになる。導電層110に電圧が印加
された場合に、pn接合における不純物濃度が大きいた
めに、空乏層が広がりにくく、電界集中が起こりやすく
なる。特に、pn接合における不純物濃度の上昇によ
り、接合耐圧が低下するという問題があった。また、p
n接合における不純物濃度の上昇により、コンタクト構
造においてリーク電流が増大するという問題もあった。
【0008】
【発明が解決しようとする課題】そこで、特願平8−2
6861号(出願日:平成8年2月14日)において、
上記のような接合耐圧の低下やリーク電流の増大を解消
するためのコンタクト構造が提案されている。
6861号(出願日:平成8年2月14日)において、
上記のような接合耐圧の低下やリーク電流の増大を解消
するためのコンタクト構造が提案されている。
【0009】図23は、上記の出願において提案された
コンタクト構造を示す部分断面図である。図23に示す
ように、p型のシリコン基板101にp型ウェル形成用
ドープ領域103、p型チャネルカット領域(反転防止
領域)104およびp型チャネルドープ領域(しきい値
電圧調整用)105がそれぞれ、所定の深さを有するよ
うに形成されている。n型不純物領域106は、p型シ
リコン基板101に形成されている。このn型不純物領
域106の表面を露出させるコンタクトホール116が
層間絶縁膜115に形成されている。このコンタクトホ
ール116を通じてn型不純物領域106の表面に接触
するように導電層110が形成されている。
コンタクト構造を示す部分断面図である。図23に示す
ように、p型のシリコン基板101にp型ウェル形成用
ドープ領域103、p型チャネルカット領域(反転防止
領域)104およびp型チャネルドープ領域(しきい値
電圧調整用)105がそれぞれ、所定の深さを有するよ
うに形成されている。n型不純物領域106は、p型シ
リコン基板101に形成されている。このn型不純物領
域106の表面を露出させるコンタクトホール116が
層間絶縁膜115に形成されている。このコンタクトホ
ール116を通じてn型不純物領域106の表面に接触
するように導電層110が形成されている。
【0010】図24は、図23のXXIVの位置におけ
る不純物濃度プロファイルを示す図である。図24に示
すように、p型不純物濃度プロファイルp(B)は、p
型ウェル形成用ドープ領域103、p型チャネルカット
領域104およびp型チャネルドープ領域105にそれ
ぞれ対応するように不純物濃度ピークを有する。n型不
純物濃度プロファイルn(P)は、p型チャネルカット
領域104、p型チャネルドープ領域105の深さ位置
においてはそれらの不純物濃度よりも高い不純物濃度を
有する。そして、n型不純物濃度プロファイルn(P)
は、p型不純物濃度プロファイルp(B)の極小値Xの
近傍において接合点Jを有する。
る不純物濃度プロファイルを示す図である。図24に示
すように、p型不純物濃度プロファイルp(B)は、p
型ウェル形成用ドープ領域103、p型チャネルカット
領域104およびp型チャネルドープ領域105にそれ
ぞれ対応するように不純物濃度ピークを有する。n型不
純物濃度プロファイルn(P)は、p型チャネルカット
領域104、p型チャネルドープ領域105の深さ位置
においてはそれらの不純物濃度よりも高い不純物濃度を
有する。そして、n型不純物濃度プロファイルn(P)
は、p型不純物濃度プロファイルp(B)の極小値Xの
近傍において接合点Jを有する。
【0011】上述のように、pn接合の位置が、n型不
純物濃度プロファイルn(P)とp型不純物濃度プロフ
ァイルp(B)のいずれの不純物濃度も小さい位置に存
在する。そのため、接合点Jが不純物濃度の大きい位置
に存在する場合と比較して、導電層110に印加される
電圧が同じであっても空乏層が広がりやすく、延びが大
きくなるため、コンタクトに印加される電圧が大きくな
るまで接合が降伏せず、接合耐圧が向上する。これによ
り、pn接合において生ずる電界が緩和され、コンタク
ト領域におけるリーク電流が減少する。
純物濃度プロファイルn(P)とp型不純物濃度プロフ
ァイルp(B)のいずれの不純物濃度も小さい位置に存
在する。そのため、接合点Jが不純物濃度の大きい位置
に存在する場合と比較して、導電層110に印加される
電圧が同じであっても空乏層が広がりやすく、延びが大
きくなるため、コンタクトに印加される電圧が大きくな
るまで接合が降伏せず、接合耐圧が向上する。これによ
り、pn接合において生ずる電界が緩和され、コンタク
ト領域におけるリーク電流が減少する。
【0012】図25は、図24で示されるような不純物
濃度プロファイルが適用されたDRAMのメモリ部分を
示す部分断面図である。図25に示すように、p型シリ
コン基板101の上にゲート絶縁膜108を介在してゲ
ート電極109が形成されている。ゲート電極109の
両側でシリコン基板101の表面領域には1対のn型ソ
ース・ドレイン領域106と107が形成されている。
一方のソース・ドレイン領域106の表面に接触するよ
うにストレージノード110が形成されている。ストレ
ージノード110の表面を被覆するように誘電体膜11
1が形成されている。誘電体膜111の表面を被覆する
ようにセルプレート112が形成されている。キャパシ
タはストレージノード110と誘電体膜111とセルプ
レート112とから構成される。他方のソース・ドレイ
ン領域107に接触するようにビット線113が形成さ
れている。なお、ストレージノード110は、層間絶縁
膜115に形成されたコンタクトホール116を通じて
n型ソース・ドレイン領域106に接触する。n型ソー
ス・ドレイン領域106は、ヒ素(As)が導入された
領域と、上述のようにpn接合の耐圧の向上とリーク電
流の抑制のために形成されたリン(P)を含む領域とか
らなる。
濃度プロファイルが適用されたDRAMのメモリ部分を
示す部分断面図である。図25に示すように、p型シリ
コン基板101の上にゲート絶縁膜108を介在してゲ
ート電極109が形成されている。ゲート電極109の
両側でシリコン基板101の表面領域には1対のn型ソ
ース・ドレイン領域106と107が形成されている。
一方のソース・ドレイン領域106の表面に接触するよ
うにストレージノード110が形成されている。ストレ
ージノード110の表面を被覆するように誘電体膜11
1が形成されている。誘電体膜111の表面を被覆する
ようにセルプレート112が形成されている。キャパシ
タはストレージノード110と誘電体膜111とセルプ
レート112とから構成される。他方のソース・ドレイ
ン領域107に接触するようにビット線113が形成さ
れている。なお、ストレージノード110は、層間絶縁
膜115に形成されたコンタクトホール116を通じて
n型ソース・ドレイン領域106に接触する。n型ソー
ス・ドレイン領域106は、ヒ素(As)が導入された
領域と、上述のようにpn接合の耐圧の向上とリーク電
流の抑制のために形成されたリン(P)を含む領域とか
らなる。
【0013】図26は、図25のXXVIの位置での不
純物濃度プロファイルを示す図である。図26に示すよ
うに、p型不純物濃度プロファイルp(B)は、p型ウ
ェル形成用ドープ領域103、p型チャネルカット領域
104およびp型チャネルドープ領域105のそれぞれ
に対応して不純物濃度ピークを有する。n型不純物濃度
プロファイルn(P)は、p型チャネルカット領域10
4とp型チャネルドープ領域105の位置においてそれ
らの不純物濃度よりも高い不純物濃度を有する。n型不
純物濃度プロファイルn(P)は、p型不純物濃度プロ
ファイルp(B)の極小値Xの近傍においてpn接合点
Jを有する。これにより、接合耐圧の向上と、電界緩和
によるリーク電流の低減が図られている。なお、図26
には、本来のソース・ドレイン領域を形成するためのヒ
素(As)が導入されたn型不純物濃度プロファイルn
(As)も示されている。
純物濃度プロファイルを示す図である。図26に示すよ
うに、p型不純物濃度プロファイルp(B)は、p型ウ
ェル形成用ドープ領域103、p型チャネルカット領域
104およびp型チャネルドープ領域105のそれぞれ
に対応して不純物濃度ピークを有する。n型不純物濃度
プロファイルn(P)は、p型チャネルカット領域10
4とp型チャネルドープ領域105の位置においてそれ
らの不純物濃度よりも高い不純物濃度を有する。n型不
純物濃度プロファイルn(P)は、p型不純物濃度プロ
ファイルp(B)の極小値Xの近傍においてpn接合点
Jを有する。これにより、接合耐圧の向上と、電界緩和
によるリーク電流の低減が図られている。なお、図26
には、本来のソース・ドレイン領域を形成するためのヒ
素(As)が導入されたn型不純物濃度プロファイルn
(As)も示されている。
【0014】上述のように図26で示されるような不純
物濃度プロファイルを備えたDRAMのメモリ部分で
は、記憶容量の増加に伴って電界効果トランジスタの微
細化が図られている。特に、1ギガビット程度の記憶容
量を有するDRAMにおいては、図25に示される電界
効果トランジスタにおいてゲート長Lが0.15μm程
度となり、コンタクトホール116の側壁とゲート電極
109の側壁との間の距離Dも0.075μm程度と極
度に小さくなる。このように電界効果トランジスタの微
細化が進むと、図26においてp型チャネルドープ領域
105が浅く急峻な濃度勾配を有するように形成され
る。これに伴って図26に矢印で示されるように、n型
ソース・ドレイン領域106のn型不純物濃度プロファ
イルn(P)は、浅い領域においてより高い不純物濃度
を有するように形成される。その結果、図25におい
て、電界緩和や接合耐圧向上のために形成されるn型ソ
ース・ドレイン領域106の一部としてリン(P)が導
入される領域は、二点鎖線で示されるように浅い領域で
濃度が高くなり、また横方向にも広がるように形成され
る。
物濃度プロファイルを備えたDRAMのメモリ部分で
は、記憶容量の増加に伴って電界効果トランジスタの微
細化が図られている。特に、1ギガビット程度の記憶容
量を有するDRAMにおいては、図25に示される電界
効果トランジスタにおいてゲート長Lが0.15μm程
度となり、コンタクトホール116の側壁とゲート電極
109の側壁との間の距離Dも0.075μm程度と極
度に小さくなる。このように電界効果トランジスタの微
細化が進むと、図26においてp型チャネルドープ領域
105が浅く急峻な濃度勾配を有するように形成され
る。これに伴って図26に矢印で示されるように、n型
ソース・ドレイン領域106のn型不純物濃度プロファ
イルn(P)は、浅い領域においてより高い不純物濃度
を有するように形成される。その結果、図25におい
て、電界緩和や接合耐圧向上のために形成されるn型ソ
ース・ドレイン領域106の一部としてリン(P)が導
入される領域は、二点鎖線で示されるように浅い領域で
濃度が高くなり、また横方向にも広がるように形成され
る。
【0015】上述のようにn型ソース・ドレイン領域1
06が形成されることにより、以下のような問題点が生
ずる。
06が形成されることにより、以下のような問題点が生
ずる。
【0016】まず、n型ソース・ドレイン領域106が
図25の二点鎖線で示されるように広がることにより、
設計値よりも低いしきい値電圧で電界効果トランジスタ
がオン状態になりやすくなる。すなわち、電界効果トラ
ンジスタの特性が変化し、たとえば、しきい値電圧が低
下する。その結果、ストレージノード110の電子がリ
ークしやすくなる。
図25の二点鎖線で示されるように広がることにより、
設計値よりも低いしきい値電圧で電界効果トランジスタ
がオン状態になりやすくなる。すなわち、電界効果トラ
ンジスタの特性が変化し、たとえば、しきい値電圧が低
下する。その結果、ストレージノード110の電子がリ
ークしやすくなる。
【0017】また、図25において距離Dの変動によっ
て、n型ソース・ドレイン領域106の二点鎖線で示さ
れる広がりが電界効果トランジスタの特性に与える影響
の程度は変動することになる。これは、コンタクトホー
ル116の位置の変動によって、電界効果トランジスタ
の特性が変動することを意味する。したがって、コンタ
クトホール116を形成する工程、製造プロセス条件の
変動によって電界効果トランジスタの特性が変動するこ
とになる。すなわち、電界効果トランジスタの特性が、
ストレージノード116の形成位置のばらつきの影響を
受けやすくなる。
て、n型ソース・ドレイン領域106の二点鎖線で示さ
れる広がりが電界効果トランジスタの特性に与える影響
の程度は変動することになる。これは、コンタクトホー
ル116の位置の変動によって、電界効果トランジスタ
の特性が変動することを意味する。したがって、コンタ
クトホール116を形成する工程、製造プロセス条件の
変動によって電界効果トランジスタの特性が変動するこ
とになる。すなわち、電界効果トランジスタの特性が、
ストレージノード116の形成位置のばらつきの影響を
受けやすくなる。
【0018】そこで、この発明の目的は、電界効果トラ
ンジスタの特性を損なうことなく、pn接合の耐圧の向
上を図るとともに電界緩和を図り、リーク電流を低減さ
せることが可能な不純物濃度プロファイルを提供するこ
とである。
ンジスタの特性を損なうことなく、pn接合の耐圧の向
上を図るとともに電界緩和を図り、リーク電流を低減さ
せることが可能な不純物濃度プロファイルを提供するこ
とである。
【0019】また、この発明のもう1つの目的は、電界
効果トランジスタの特性を損なうことなく、DRAMの
ストレージノード側のコンタクトにおいてpn接合の耐
圧の向上を図るとともに、電界緩和を図り、リーク電流
を低減することである。
効果トランジスタの特性を損なうことなく、DRAMの
ストレージノード側のコンタクトにおいてpn接合の耐
圧の向上を図るとともに、電界緩和を図り、リーク電流
を低減することである。
【0020】さらに、この発明の別の目的は、電界効果
トランジスタの特性を損なうことなく、pn接合の耐圧
を向上させ、電界緩和を図り、リーク電流を低減するこ
とが可能な不純物濃度プロファイルを容易に形成するこ
とである。
トランジスタの特性を損なうことなく、pn接合の耐圧
を向上させ、電界緩和を図り、リーク電流を低減するこ
とが可能な不純物濃度プロファイルを容易に形成するこ
とである。
【0021】
【課題を解決するための手段】この発明の1つの局面に
従った半導体装置は、主表面を有する第1導電型の半導
体基板と、その半導体基板の主表面から深さ方向に延在
する第2導電型の不純物濃度プロファイルを有するよう
に形成された第2導電型の不純物領域とを備える。半導
体基板は、主表面から深さ方向に延在する第1導電型の
不純物濃度プロファイルを有する。第1導電型の不純物
濃度プロファイルは、主表面から第1の深さに不純物濃
度の第1の極大点と、その第1の深さよりも深い第2の
深さに不純物濃度の第2の極大点と、その第2の深さよ
りも深い領域に第1と第2の極大点よりも小さい不純物
濃度を示す低濃度領域とを有する。第2導電型の不純物
濃度プロファイルは、低濃度領域で第1導電型の不純物
濃度プロファイルと交差して接合点を形成し、主表面か
ら接合点までの領域において第1導電型の不純物濃度プ
ロファイルが示す不純物濃度よりも高い第2導電型の不
純物濃度を有し、さらに第1の深さと第2の深さとの間
の領域において極小点または変曲点を有する。
従った半導体装置は、主表面を有する第1導電型の半導
体基板と、その半導体基板の主表面から深さ方向に延在
する第2導電型の不純物濃度プロファイルを有するよう
に形成された第2導電型の不純物領域とを備える。半導
体基板は、主表面から深さ方向に延在する第1導電型の
不純物濃度プロファイルを有する。第1導電型の不純物
濃度プロファイルは、主表面から第1の深さに不純物濃
度の第1の極大点と、その第1の深さよりも深い第2の
深さに不純物濃度の第2の極大点と、その第2の深さよ
りも深い領域に第1と第2の極大点よりも小さい不純物
濃度を示す低濃度領域とを有する。第2導電型の不純物
濃度プロファイルは、低濃度領域で第1導電型の不純物
濃度プロファイルと交差して接合点を形成し、主表面か
ら接合点までの領域において第1導電型の不純物濃度プ
ロファイルが示す不純物濃度よりも高い第2導電型の不
純物濃度を有し、さらに第1の深さと第2の深さとの間
の領域において極小点または変曲点を有する。
【0022】上述のように構成された半導体装置におい
ては、第2導電型の不純物濃度プロファイルは、より低
い不純物濃度の領域で第1導電型の不純物濃度プロファ
イルと交差して接合点を形成する。このため、pn接合
の耐圧を向上させることができるとともに、電界緩和を
図ることができ、リーク電流を低減することができる。
さらに、この発明の半導体装置においては、第2導電型
の不純物濃度プロファイルが、主表面から接合点までの
領域において第1導電型の不純物濃度プロファイルが示
す不純物濃度よりも高い第2導電型の不純物濃度を有
し、第1の深さと第2の深さとの間の領域において極小
点または変曲点を有する。上記の極小点または変曲点の
存在により、より高い不純物濃度を有する第2導電型の
不純物濃度プロファイルが電界効果トランジスタのゲー
ト電極形成領域に与える影響は抑制される。その結果、
電界効果トランジスタの特性が変化することはない。た
とえば、電界効果トランジスタのしきい値電圧が低下す
ることもない。
ては、第2導電型の不純物濃度プロファイルは、より低
い不純物濃度の領域で第1導電型の不純物濃度プロファ
イルと交差して接合点を形成する。このため、pn接合
の耐圧を向上させることができるとともに、電界緩和を
図ることができ、リーク電流を低減することができる。
さらに、この発明の半導体装置においては、第2導電型
の不純物濃度プロファイルが、主表面から接合点までの
領域において第1導電型の不純物濃度プロファイルが示
す不純物濃度よりも高い第2導電型の不純物濃度を有
し、第1の深さと第2の深さとの間の領域において極小
点または変曲点を有する。上記の極小点または変曲点の
存在により、より高い不純物濃度を有する第2導電型の
不純物濃度プロファイルが電界効果トランジスタのゲー
ト電極形成領域に与える影響は抑制される。その結果、
電界効果トランジスタの特性が変化することはない。た
とえば、電界効果トランジスタのしきい値電圧が低下す
ることもない。
【0023】また、上述のようにこの発明の1つの局面
に従った半導体装置において、第1導電型の不純物濃度
プロファイルは、接合点よりも深い第3の深さに不純物
濃度の第3の極大点を有するのが好ましい。
に従った半導体装置において、第1導電型の不純物濃度
プロファイルは、接合点よりも深い第3の深さに不純物
濃度の第3の極大点を有するのが好ましい。
【0024】さらに、第2導電型の不純物濃度プロファ
イルは、第1の深さの近傍に不純物濃度の第1の極大点
と、第2の深さの近傍に不純物濃度の第2の極大点とを
有するのが好ましい。
イルは、第1の深さの近傍に不純物濃度の第1の極大点
と、第2の深さの近傍に不純物濃度の第2の極大点とを
有するのが好ましい。
【0025】この場合、第2導電型の不純物濃度プロフ
ァイルの前記第1と第2の極大点は、第1導電型の不純
物濃度プロファイルの第1と第2の極大点よりもそれぞ
れ大きい不純物濃度を有するのが好ましい。
ァイルの前記第1と第2の極大点は、第1導電型の不純
物濃度プロファイルの第1と第2の極大点よりもそれぞ
れ大きい不純物濃度を有するのが好ましい。
【0026】このようにすることにより、pn接合の耐
圧の向上と電界緩和を図ることが可能で電界効果トラン
ジスタの特性に悪影響を与えない不純物濃度プロファイ
ルを容易に形成することができる。
圧の向上と電界緩和を図ることが可能で電界効果トラン
ジスタの特性に悪影響を与えない不純物濃度プロファイ
ルを容易に形成することができる。
【0027】また、好ましくは、第1導電型の不純物濃
度プロファイルの第1、第2および第3の極大点は、そ
れぞれ、電界効果トランジスタのしきい値電圧調整用の
不純物領域、反転防止用の不純物領域およびウェル形成
用の不純物領域のピーク濃度を示す。
度プロファイルの第1、第2および第3の極大点は、そ
れぞれ、電界効果トランジスタのしきい値電圧調整用の
不純物領域、反転防止用の不純物領域およびウェル形成
用の不純物領域のピーク濃度を示す。
【0028】さらに好ましくは、この発明の1つの局面
に従った半導体装置は電界効果トランジスタを備える。
その電界効果トランジスタは、ゲート電極と、第2導電
型の第1と第2のソース・ドレイン領域を含む。ゲート
電極は、半導体基板の主表面上にゲート絶縁膜を介在し
て形成されている。第1と第2のソース・ドレイン領域
は、ゲート電極の両側で半導体基板の主表面に形成され
ている。第1のソース・ドレイン領域は、上記の第2導
電型の不純物領域を含む。さらに、半導体装置は、第1
のソース・ドレイン領域に接触するように形成された導
電層を備える。
に従った半導体装置は電界効果トランジスタを備える。
その電界効果トランジスタは、ゲート電極と、第2導電
型の第1と第2のソース・ドレイン領域を含む。ゲート
電極は、半導体基板の主表面上にゲート絶縁膜を介在し
て形成されている。第1と第2のソース・ドレイン領域
は、ゲート電極の両側で半導体基板の主表面に形成され
ている。第1のソース・ドレイン領域は、上記の第2導
電型の不純物領域を含む。さらに、半導体装置は、第1
のソース・ドレイン領域に接触するように形成された導
電層を備える。
【0029】上述のように構成された半導体装置におい
ては、第1のソース・ドレイン領域の不純物濃度プロフ
ァイルの影響を受けて、電界効果トランジスタの特性が
変化することはない。たとえば、電界効果トランジスタ
のしきい値電圧が低下することもない。その結果、第1
のソース・ドレイン領域に接触するように形成された導
電層、たとえばキャパシタのストレージノードに蓄えら
れた電子がリークすることも抑制される。
ては、第1のソース・ドレイン領域の不純物濃度プロフ
ァイルの影響を受けて、電界効果トランジスタの特性が
変化することはない。たとえば、電界効果トランジスタ
のしきい値電圧が低下することもない。その結果、第1
のソース・ドレイン領域に接触するように形成された導
電層、たとえばキャパシタのストレージノードに蓄えら
れた電子がリークすることも抑制される。
【0030】また、上述のように構成された半導体装置
においては、第1のソース・ドレイン領域に接触するよ
うに導電層を形成するためのコンタクトホールの位置が
変動することによって、第2導電型の不純物濃度プロフ
ァイルが電界効果トランジスタに与える影響は抑制され
る。したがって、製造プロセスの変動によって電界効果
トランジスタの特性が変動することもない。
においては、第1のソース・ドレイン領域に接触するよ
うに導電層を形成するためのコンタクトホールの位置が
変動することによって、第2導電型の不純物濃度プロフ
ァイルが電界効果トランジスタに与える影響は抑制され
る。したがって、製造プロセスの変動によって電界効果
トランジスタの特性が変動することもない。
【0031】上述のように構成された半導体装置は、好
ましくは、ゲート電極の下の半導体基板の領域にしきい
値電圧調整用の不純物領域を備える。この不純物領域の
ピーク濃度は、上記の第1導電型の不純物濃度プロファ
イルの第1の極大点に相当する。
ましくは、ゲート電極の下の半導体基板の領域にしきい
値電圧調整用の不純物領域を備える。この不純物領域の
ピーク濃度は、上記の第1導電型の不純物濃度プロファ
イルの第1の極大点に相当する。
【0032】また、上記の導電層は、第1のソース・ド
レイン領域に接触するように形成されたキャパシタの電
極を構成するのが好ましい。
レイン領域に接触するように形成されたキャパシタの電
極を構成するのが好ましい。
【0033】また、上述のように構成された半導体装置
は、好ましくは、電界効果トランジスタを電気的に分離
する素子分離絶縁膜と、その素子分離絶縁膜の下の半導
体基板の領域に反転防止用の不純物領域とをさらに備え
る。この不純物領域のピーク濃度は、第1導電型の不純
物濃度プロファイルの第2の極大点に相当する。
は、好ましくは、電界効果トランジスタを電気的に分離
する素子分離絶縁膜と、その素子分離絶縁膜の下の半導
体基板の領域に反転防止用の不純物領域とをさらに備え
る。この不純物領域のピーク濃度は、第1導電型の不純
物濃度プロファイルの第2の極大点に相当する。
【0034】この発明の別の局面に従った半導体装置の
製造方法は、以下の工程を備える。 (a) 第1導電型の半導体基板の主表面に素子分離絶
縁膜を形成する工程。
製造方法は、以下の工程を備える。 (a) 第1導電型の半導体基板の主表面に素子分離絶
縁膜を形成する工程。
【0035】(b) 素子分離絶縁膜の下の半導体基板
の領域に反転防止用の第1導電型の不純物領域を形成す
るように主表面から第1の深さに第1の注入量で第1導
電型の不純物をイオン注入する第1の注入工程。
の領域に反転防止用の第1導電型の不純物領域を形成す
るように主表面から第1の深さに第1の注入量で第1導
電型の不純物をイオン注入する第1の注入工程。
【0036】(c) 素子分離絶縁膜の間の半導体基板
の領域にしきい値電圧調整用の第1導電型の不純物領域
を形成するように第1の深さよりも浅い第2の深さに第
2の注入量で第1導電型の不純物をイオン注入する第2
の注入工程。
の領域にしきい値電圧調整用の第1導電型の不純物領域
を形成するように第1の深さよりも浅い第2の深さに第
2の注入量で第1導電型の不純物をイオン注入する第2
の注入工程。
【0037】(d) 素子分離絶縁膜の間の半導体基板
の領域にゲート絶縁膜を介在させてゲート電極を形成す
る工程。
の領域にゲート絶縁膜を介在させてゲート電極を形成す
る工程。
【0038】(e) ゲート電極の両側で半導体基板の
主表面に第2導電型の第1と第2のソース・ドレイン領
域を形成する工程。
主表面に第2導電型の第1と第2のソース・ドレイン領
域を形成する工程。
【0039】(f) 第1のソース・ドレイン領域で主
表面から第1の深さ近傍に第1の注入量による不純物濃
度よりも高い不純物濃度となる第3の注入量で第2導電
型の不純物をイオン注入する第3の注入工程。
表面から第1の深さ近傍に第1の注入量による不純物濃
度よりも高い不純物濃度となる第3の注入量で第2導電
型の不純物をイオン注入する第3の注入工程。
【0040】(g) 第1のソース・ドレイン領域で主
表面から第2の深さ近傍に第2の注入量による不純物濃
度よりも高い不純物濃度となる第4の注入量で第2導電
型の不純物をイオン注入する第4の注入工程。
表面から第2の深さ近傍に第2の注入量による不純物濃
度よりも高い不純物濃度となる第4の注入量で第2導電
型の不純物をイオン注入する第4の注入工程。
【0041】上述のように構成された本発明の半導体装
置の製造方法においては、pn接合の耐圧を向上させ、
電界緩和を図るとともに、電界効果トランジスタの特性
に悪影響を与えない不純物濃度プロファイルを、複雑な
製造プロセスを用いることなく容易に実現することがで
きる。
置の製造方法においては、pn接合の耐圧を向上させ、
電界緩和を図るとともに、電界効果トランジスタの特性
に悪影響を与えない不純物濃度プロファイルを、複雑な
製造プロセスを用いることなく容易に実現することがで
きる。
【0042】上述のこの発明の別の局面に従った半導体
装置の製造方法において、第1の注入工程の前に、第1
導電型のウェル領域を形成するように第1の深さよりも
深い第3の深さに第1導電型の不純物をイオン注入する
第5の注入工程をさらに備えてもよい。
装置の製造方法において、第1の注入工程の前に、第1
導電型のウェル領域を形成するように第1の深さよりも
深い第3の深さに第1導電型の不純物をイオン注入する
第5の注入工程をさらに備えてもよい。
【0043】また、上述の半導体装置の製造方法は、第
1のソース・ドレイン領域に接触するように導電層を形
成する工程をさらに備えてもよい。
1のソース・ドレイン領域に接触するように導電層を形
成する工程をさらに備えてもよい。
【0044】さらに、上述の半導体装置の製造方法にお
いて第3と第4の注入工程は、第1のソース・ドレイン
領域の表面を露出させるように形成されたコンタクトホ
ールを通じて不純物をイオン注入することによって行な
われるのが好ましい。
いて第3と第4の注入工程は、第1のソース・ドレイン
領域の表面を露出させるように形成されたコンタクトホ
ールを通じて不純物をイオン注入することによって行な
われるのが好ましい。
【0045】
(実施の形態1)図1は、この発明の実施の形態1に従
った半導体装置を示す部分断面図である。図2は、図1
のIIの位置における不純物濃度プロファイルを示す図
である。図1と図2を参照して、この発明の実施の形態
1に従った半導体装置の構造と不純物濃度プロファイル
について説明する。
った半導体装置を示す部分断面図である。図2は、図1
のIIの位置における不純物濃度プロファイルを示す図
である。図1と図2を参照して、この発明の実施の形態
1に従った半導体装置の構造と不純物濃度プロファイル
について説明する。
【0046】図1に示すように、p型シリコン基板1の
主表面上にトレンチ構造の分離絶縁膜2が形成されてい
る。シリコン基板1には、p型ウェル形成用ドープ領域
3、p型チャネルカット領域(反転防止領域)4および
p型チャネルドープ領域(しきい値電圧調整用)5がそ
れぞれ所定の深さ位置に形成されている。ゲート電極9
がゲート酸化膜8を介在してシリコン基板1の上に形成
されている。ゲート電極9の両側でシリコン基板1の主
表面にはn型ソース・ドレイン領域6と7が形成されて
いる。n型ソース・ドレイン領域6は、シリコン基板1
の主表面近傍のヒ素注入領域61と、リン注入領域62
と、リン注入領域63とから構成される。n型ソース・
ドレイン領域6の表面に接触するようにストレージノー
ド10が形成されている。ストレージノード10は、リ
ン(P)がドープされた多結晶シリコン膜から形成され
ている。ストレージノード10は、層間絶縁膜15に形
成されたコンタクトホール16を通じてn型ソース・ド
レイン領域6の表面に接触するように形成されている。
ストレージノード10の表面を被覆するように誘電体膜
11が形成されている。誘電体膜11の表面を被覆する
ようにセルプレート12が形成されている。このように
して、n型ソース・ドレイン領域6に接続されるキャパ
シタは、ストレージノード10と誘電体膜11とセルプ
レート12とから構成される。n型ソース・ドレイン領
域7の表面に接触するようにビット線13が形成されて
いる。n型ソース・ドレイン領域7はヒ素(As)が注
入された領域からなる。ビット線13は、層間絶縁膜1
4に形成されたコンタクトホールを通じてn型ソース・
ドレイン領域7に接続されている。
主表面上にトレンチ構造の分離絶縁膜2が形成されてい
る。シリコン基板1には、p型ウェル形成用ドープ領域
3、p型チャネルカット領域(反転防止領域)4および
p型チャネルドープ領域(しきい値電圧調整用)5がそ
れぞれ所定の深さ位置に形成されている。ゲート電極9
がゲート酸化膜8を介在してシリコン基板1の上に形成
されている。ゲート電極9の両側でシリコン基板1の主
表面にはn型ソース・ドレイン領域6と7が形成されて
いる。n型ソース・ドレイン領域6は、シリコン基板1
の主表面近傍のヒ素注入領域61と、リン注入領域62
と、リン注入領域63とから構成される。n型ソース・
ドレイン領域6の表面に接触するようにストレージノー
ド10が形成されている。ストレージノード10は、リ
ン(P)がドープされた多結晶シリコン膜から形成され
ている。ストレージノード10は、層間絶縁膜15に形
成されたコンタクトホール16を通じてn型ソース・ド
レイン領域6の表面に接触するように形成されている。
ストレージノード10の表面を被覆するように誘電体膜
11が形成されている。誘電体膜11の表面を被覆する
ようにセルプレート12が形成されている。このように
して、n型ソース・ドレイン領域6に接続されるキャパ
シタは、ストレージノード10と誘電体膜11とセルプ
レート12とから構成される。n型ソース・ドレイン領
域7の表面に接触するようにビット線13が形成されて
いる。n型ソース・ドレイン領域7はヒ素(As)が注
入された領域からなる。ビット線13は、層間絶縁膜1
4に形成されたコンタクトホールを通じてn型ソース・
ドレイン領域7に接続されている。
【0047】図2に示すように、ボロン(B)が注入さ
れたp型不純物濃度プロファイルp(B)は、p型ウェ
ル形成用ドープ領域3、p型チャネルカット領域4およ
びp型チャネルドープ領域5のそれぞれに対応するよう
に不純物濃度ピークを有し、さらにこれらの不純物濃度
ピーク領域4,5より深い領域に低濃度不純物領域を有
する。この低濃度不純物領域においてp型不純物濃度プ
ロファイルp(B)はn型不純物濃度プロファイルn
(P)と交差して接合点Jを形成する。リン(P)が注
入されたn型不純物濃度プロファイルn(P)は、リン
注入領域62と63のそれぞれに対応して不純物濃度ピ
ークを有する。n型不純物濃度プロファイルn(P)に
おいてシリコン基板の表面近傍で見られる不純物濃度ピ
ーク64は、ストレージノードにドープされたリン
(P)のソース・ドレイン領域への拡散によって生じた
ものである。本来のn型ソース・ドレイン領域6を形成
するヒ素注入領域61はn型不純物濃度プロファイルn
(As)として示されている。
れたp型不純物濃度プロファイルp(B)は、p型ウェ
ル形成用ドープ領域3、p型チャネルカット領域4およ
びp型チャネルドープ領域5のそれぞれに対応するよう
に不純物濃度ピークを有し、さらにこれらの不純物濃度
ピーク領域4,5より深い領域に低濃度不純物領域を有
する。この低濃度不純物領域においてp型不純物濃度プ
ロファイルp(B)はn型不純物濃度プロファイルn
(P)と交差して接合点Jを形成する。リン(P)が注
入されたn型不純物濃度プロファイルn(P)は、リン
注入領域62と63のそれぞれに対応して不純物濃度ピ
ークを有する。n型不純物濃度プロファイルn(P)に
おいてシリコン基板の表面近傍で見られる不純物濃度ピ
ーク64は、ストレージノードにドープされたリン
(P)のソース・ドレイン領域への拡散によって生じた
ものである。本来のn型ソース・ドレイン領域6を形成
するヒ素注入領域61はn型不純物濃度プロファイルn
(As)として示されている。
【0048】以上のように示される不純物濃度プロファ
イルにおいて、n型不純物濃度プロファイルn(P)
は、接合点Jにおいてp型不純物濃度プロファイルp
(B)に交差する。n型不純物濃度プロファイルn
(P)の不純物濃度は、シリコン基板の表面から接合点
Jまでの領域においてp型不純物濃度プロファイルp
(B)が示す不純物濃度よりも高い値を示している。n
型不純物濃度プロファイルn(P)の不純物濃度ピーク
62と63は、それぞれ、p型不純物濃度プロファイル
p(B)の不純物濃度ピーク5と4よりも高い値を示し
ている。n型不純物濃度プロファイルn(P)は、不純
物濃度ピーク62と63との間の領域において極小点ま
たは変曲点Kを有する。この極小点または変曲点Kにお
いてもn型不純物濃度プロファイルn(P)はp型不純
物濃度プロファイルp(B)よりも高い不純物濃度を示
している。なお、図2において図示されていないが、p
型ウェル形成用ドープ領域3に対応する不純物濃度ピー
クもp型不純物濃度プロファイルp(B)の下方に存在
する。
イルにおいて、n型不純物濃度プロファイルn(P)
は、接合点Jにおいてp型不純物濃度プロファイルp
(B)に交差する。n型不純物濃度プロファイルn
(P)の不純物濃度は、シリコン基板の表面から接合点
Jまでの領域においてp型不純物濃度プロファイルp
(B)が示す不純物濃度よりも高い値を示している。n
型不純物濃度プロファイルn(P)の不純物濃度ピーク
62と63は、それぞれ、p型不純物濃度プロファイル
p(B)の不純物濃度ピーク5と4よりも高い値を示し
ている。n型不純物濃度プロファイルn(P)は、不純
物濃度ピーク62と63との間の領域において極小点ま
たは変曲点Kを有する。この極小点または変曲点Kにお
いてもn型不純物濃度プロファイルn(P)はp型不純
物濃度プロファイルp(B)よりも高い不純物濃度を示
している。なお、図2において図示されていないが、p
型ウェル形成用ドープ領域3に対応する不純物濃度ピー
クもp型不純物濃度プロファイルp(B)の下方に存在
する。
【0049】以上のようにして、n型不純物濃度プロフ
ァイルn(P)が低い不純物濃度の領域においてp型不
純物濃度プロファイルp(B)に交差して接合点Jを形
成することにより、pn接合の耐圧の向上を図ることが
でき、電界を緩和することができる。これにより、pn
接合におけるリーク電流を抑制することができる。
ァイルn(P)が低い不純物濃度の領域においてp型不
純物濃度プロファイルp(B)に交差して接合点Jを形
成することにより、pn接合の耐圧の向上を図ることが
でき、電界を緩和することができる。これにより、pn
接合におけるリーク電流を抑制することができる。
【0050】また、図2に示される不純物濃度プロファ
イルにおいて、n型不純物濃度プロファイルn(P)が
極小点または変曲点Kを有することにより、図1のn型
ソース・ドレイン領域6の広がり、特にリン注入領域6
3の広がりがゲート電極9の下のシリコン基板1の領域
に悪影響を及ぼすことはない。これにより、電界効果ト
ランジスタのしきい値電圧が低下するという影響も抑制
される。このため、n型ソース・ドレイン領域6に接続
されたストレージノード10に蓄えられた電子のリーク
も抑制される。
イルにおいて、n型不純物濃度プロファイルn(P)が
極小点または変曲点Kを有することにより、図1のn型
ソース・ドレイン領域6の広がり、特にリン注入領域6
3の広がりがゲート電極9の下のシリコン基板1の領域
に悪影響を及ぼすことはない。これにより、電界効果ト
ランジスタのしきい値電圧が低下するという影響も抑制
される。このため、n型ソース・ドレイン領域6に接続
されたストレージノード10に蓄えられた電子のリーク
も抑制される。
【0051】さらに、DRAMの記憶容量が1ギガビッ
ト程度に高集積化された場合において、ゲート電極9の
長さが極度に短くなり(0.15μm程度)、また、ゲ
ート電極9の側壁とコンタクトホール16の側壁との間
の距離が極度に小さくなって(0.075μm程度)、
それらの寸法の変動によって電界効果トランジスタの特
性が変動することも抑制される。すなわち、コンタクト
ホール16の位置が変動することによって、電界効果ト
ランジスタの特性が変動するのは抑制される。このこと
は、ストレージノード10の形成位置のばらつきの影響
を電界効果トランジスタが受けがたくなることを意味す
る。したがって、本発明に従った半導体装置において
は、たとえばDRAMのメモリ領域において電界効果ト
ランジスタやキャパシタの特性がそれらを製造するため
のプロセス条件によって影響を受けがたい。
ト程度に高集積化された場合において、ゲート電極9の
長さが極度に短くなり(0.15μm程度)、また、ゲ
ート電極9の側壁とコンタクトホール16の側壁との間
の距離が極度に小さくなって(0.075μm程度)、
それらの寸法の変動によって電界効果トランジスタの特
性が変動することも抑制される。すなわち、コンタクト
ホール16の位置が変動することによって、電界効果ト
ランジスタの特性が変動するのは抑制される。このこと
は、ストレージノード10の形成位置のばらつきの影響
を電界効果トランジスタが受けがたくなることを意味す
る。したがって、本発明に従った半導体装置において
は、たとえばDRAMのメモリ領域において電界効果ト
ランジスタやキャパシタの特性がそれらを製造するため
のプロセス条件によって影響を受けがたい。
【0052】図3〜図10は、図1に示す半導体装置の
製造工程を順に示す部分断面図である。図3〜図10を
参照して本発明の実施の形態1の半導体装置の製造方法
について説明する。
製造工程を順に示す部分断面図である。図3〜図10を
参照して本発明の実施の形態1の半導体装置の製造方法
について説明する。
【0053】まず、図3に示すように、p型シリコン基
板1が準備される。図4に示すように、トレンチ型の分
離絶縁膜2が形成される。シリコン基板1にボロン
(B)を加速電圧700keV、注入量1.0×1013
cm-2でイオン注入する。これにより、p型ウェル形成
用ドープ領域3が形成される。次に、ボロン(B)が加
速電圧100〜180keV、注入量0.5×1012〜
8.0×1012cm-2でシリコン基板1にイオン注入さ
れる。これにより、分離絶縁膜2の下部表面に接触する
ようにp型チャネルカット領域4が形成される。さら
に、ボロン(B)が加速電圧10〜50keV、注入量
1.0×1012〜5.0×1013cm-2でシリコン基板
1に注入される。これにより、p型チャネルドープ領域
(しきい値電圧調整用)5がシリコン基板1に形成され
る。
板1が準備される。図4に示すように、トレンチ型の分
離絶縁膜2が形成される。シリコン基板1にボロン
(B)を加速電圧700keV、注入量1.0×1013
cm-2でイオン注入する。これにより、p型ウェル形成
用ドープ領域3が形成される。次に、ボロン(B)が加
速電圧100〜180keV、注入量0.5×1012〜
8.0×1012cm-2でシリコン基板1にイオン注入さ
れる。これにより、分離絶縁膜2の下部表面に接触する
ようにp型チャネルカット領域4が形成される。さら
に、ボロン(B)が加速電圧10〜50keV、注入量
1.0×1012〜5.0×1013cm-2でシリコン基板
1に注入される。これにより、p型チャネルドープ領域
(しきい値電圧調整用)5がシリコン基板1に形成され
る。
【0054】その後、図5に示すように、ゲート電極9
がゲート酸化膜8を介在してシリコン基板1の上に形成
される。ゲート電極9の長さは0.13〜0.18μm
程度である。ゲート電極9の厚みは500〜1000Å
である。ゲート電極9は10 20cm-3程度の濃度でリン
(P)が導入された多結晶シリコンからなる。ゲート酸
化膜の厚みは50〜60Åである。ゲート電極9をマス
クとしてヒ素(As)がシリコン基板1にイオン注入さ
れることにより、n型ソース・ドレイン領域6のうちヒ
素注入領域61と、n型ソース・ドレイン領域7が形成
される。
がゲート酸化膜8を介在してシリコン基板1の上に形成
される。ゲート電極9の長さは0.13〜0.18μm
程度である。ゲート電極9の厚みは500〜1000Å
である。ゲート電極9は10 20cm-3程度の濃度でリン
(P)が導入された多結晶シリコンからなる。ゲート酸
化膜の厚みは50〜60Åである。ゲート電極9をマス
クとしてヒ素(As)がシリコン基板1にイオン注入さ
れることにより、n型ソース・ドレイン領域6のうちヒ
素注入領域61と、n型ソース・ドレイン領域7が形成
される。
【0055】図6に示すように、層間絶縁膜14が、C
VD法により酸化膜から形成される。層間絶縁膜14に
形成されたコンタクトホールを通じてn型ソース・ドレ
イン領域7の表面に接触するようにビット線13が形成
される。このときのコンタクトホールの直径は0.07
〜0.1μm程度である。ビット線13は、リン(P)
が1020cm-3程度の濃度でドープされた多結晶シリコ
ンからなる。
VD法により酸化膜から形成される。層間絶縁膜14に
形成されたコンタクトホールを通じてn型ソース・ドレ
イン領域7の表面に接触するようにビット線13が形成
される。このときのコンタクトホールの直径は0.07
〜0.1μm程度である。ビット線13は、リン(P)
が1020cm-3程度の濃度でドープされた多結晶シリコ
ンからなる。
【0056】その後、図7に示すように、層間絶縁膜1
5がCVD法によりビット線13を被覆するように形成
される。層間絶縁膜15には、ヒ素注入領域61の表面
を露出するようにコンタクトホール16が形成される。
コンタクトホール16の直径は0.07〜0.1μm程
度である。
5がCVD法によりビット線13を被覆するように形成
される。層間絶縁膜15には、ヒ素注入領域61の表面
を露出するようにコンタクトホール16が形成される。
コンタクトホール16の直径は0.07〜0.1μm程
度である。
【0057】図8に示すように、コンタクトホール16
を通じてリン(P)のイオン注入が2回行なわれる。1
回目のイオン注入においては、リン(P)が加速電圧3
0〜50keV、注入量1.0×1013〜5.0×10
13cm-2でイオン注入される。この注入量は、p型チャ
ネルドープ領域5を形成するための注入量よりも多くな
るように設定される。また、2回目のイオン注入とし
て、リン(P)が加速電圧180〜230keV、注入
量1.0×1013〜5.0×1013cm-2でイオン注入
される。この注入量は、p型チャネルカット領域4を形
成するためのイオン注入量よりも多くなるように設定さ
れる。このようにして、リン注入領域62と63が形成
される。リン注入領域62は、p型チャネルドープ領域
5と同程度の深さでそのp型不純物濃度よりも高いn型
不純物濃度を有するように形成される。リン注入領域6
3は、p型チャネルカット領域4と同程度の深さでその
p型不純物濃度よりも高いn型不純物濃度を有するよう
に形成される。
を通じてリン(P)のイオン注入が2回行なわれる。1
回目のイオン注入においては、リン(P)が加速電圧3
0〜50keV、注入量1.0×1013〜5.0×10
13cm-2でイオン注入される。この注入量は、p型チャ
ネルドープ領域5を形成するための注入量よりも多くな
るように設定される。また、2回目のイオン注入とし
て、リン(P)が加速電圧180〜230keV、注入
量1.0×1013〜5.0×1013cm-2でイオン注入
される。この注入量は、p型チャネルカット領域4を形
成するためのイオン注入量よりも多くなるように設定さ
れる。このようにして、リン注入領域62と63が形成
される。リン注入領域62は、p型チャネルドープ領域
5と同程度の深さでそのp型不純物濃度よりも高いn型
不純物濃度を有するように形成される。リン注入領域6
3は、p型チャネルカット領域4と同程度の深さでその
p型不純物濃度よりも高いn型不純物濃度を有するよう
に形成される。
【0058】その後、図9に示すように、リン(P)が
ドープされた多結晶シリコンからなるストレージノード
10がコンタクトホール16を通じてn型ソース・ドレ
イン領域6の表面に接触するように形成される。
ドープされた多結晶シリコンからなるストレージノード
10がコンタクトホール16を通じてn型ソース・ドレ
イン領域6の表面に接触するように形成される。
【0059】最後に、図10に示すように、ストレージ
ノード10を被覆するように誘電体膜11が形成され
る。誘電体膜11の表面を被覆するようにセルプレート
12が形成される。このようにしてn型ソース・ドレイ
ン領域6に接続されるキャパシタが形成される。
ノード10を被覆するように誘電体膜11が形成され
る。誘電体膜11の表面を被覆するようにセルプレート
12が形成される。このようにしてn型ソース・ドレイ
ン領域6に接続されるキャパシタが形成される。
【0060】以上のようにして、コンタクトホール16
等の製造プロセスの条件に左右されずに、また不純物濃
度プロファイルの影響を受けずに設計値どおりの特性を
有する電界効果トランジスタが形成され得る。
等の製造プロセスの条件に左右されずに、また不純物濃
度プロファイルの影響を受けずに設計値どおりの特性を
有する電界効果トランジスタが形成され得る。
【0061】(実施の形態2)実施の形態2において
は、本発明の不純物濃度プロファイルのシミュレーショ
ン結果について説明する。
は、本発明の不純物濃度プロファイルのシミュレーショ
ン結果について説明する。
【0062】図11は、この発明に従った不純物濃度プ
ロファイルを有する電界効果トランジスタのシミュレー
ション結果を示す断面図である。図12は、図11のX
IIの位置における不純物濃度プロファイルのシミュレ
ーション結果を示す図である。
ロファイルを有する電界効果トランジスタのシミュレー
ション結果を示す断面図である。図12は、図11のX
IIの位置における不純物濃度プロファイルのシミュレ
ーション結果を示す図である。
【0063】図13は、従来の不純物濃度プロファイル
を有する電界効果トランジスタのシミュレーション結果
を示す断面図である。図14は、図13のXIVの位置
における不純物濃度プロファイルのシミュレーション結
果を示す図である。
を有する電界効果トランジスタのシミュレーション結果
を示す断面図である。図14は、図13のXIVの位置
における不純物濃度プロファイルのシミュレーション結
果を示す図である。
【0064】図15は、本発明の比較例として不純物濃
度プロファイルを有する電界効果トランジスタのシミュ
レーション結果を示す断面図である。図16は、図15
のXVIの位置における不純物濃度プロファイルのシミ
ュレーション結果を示す図である。
度プロファイルを有する電界効果トランジスタのシミュ
レーション結果を示す断面図である。図16は、図15
のXVIの位置における不純物濃度プロファイルのシミ
ュレーション結果を示す図である。
【0065】図11〜図16を参照して、シリコン基板
の上にゲート絶縁膜を介在してゲート電極9が形成され
ている。ゲート電極の両側のシリコン基板の表面にはn
型ソース・ドレイン領域6と7が形成されている。n型
ソース・ドレイン領域6と7のそれぞれに接続するよう
に電極17が形成されている。
の上にゲート絶縁膜を介在してゲート電極9が形成され
ている。ゲート電極の両側のシリコン基板の表面にはn
型ソース・ドレイン領域6と7が形成されている。n型
ソース・ドレイン領域6と7のそれぞれに接続するよう
に電極17が形成されている。
【0066】図11の本発明に従った不純物濃度プロフ
ァイルにおいては、n型ソース・ドレイン領域6はリン
注入領域62と63を含み、図12に示すようにシリコ
ン基板の表面近傍には電極17に含まれたリンが拡散し
た領域64を有する。図13の従来の不純物濃度プロフ
ァイルにおいても、図14に示すように、n型ソース・
ドレイン領域6は電極17からのリン拡散領域64を含
む。図15の比較例に従った不純物濃度プロファイルに
おいては、n型ソース・ドレイン領域6はリン拡散領域
64とリン注入領域65を含む。
ァイルにおいては、n型ソース・ドレイン領域6はリン
注入領域62と63を含み、図12に示すようにシリコ
ン基板の表面近傍には電極17に含まれたリンが拡散し
た領域64を有する。図13の従来の不純物濃度プロフ
ァイルにおいても、図14に示すように、n型ソース・
ドレイン領域6は電極17からのリン拡散領域64を含
む。図15の比較例に従った不純物濃度プロファイルに
おいては、n型ソース・ドレイン領域6はリン拡散領域
64とリン注入領域65を含む。
【0067】図11と図12の本発明例では、リンの2
回注入が行なわれることにより、2つのピーク濃度を示
すリン注入領域62と63が形成されている。これに対
して、図15と図16の比較例においては、1回のリン
のイオン注入が行なわれることにより、1つの不純物濃
度ピークを示すリン注入領域65が形成されている。
回注入が行なわれることにより、2つのピーク濃度を示
すリン注入領域62と63が形成されている。これに対
して、図15と図16の比較例においては、1回のリン
のイオン注入が行なわれることにより、1つの不純物濃
度ピークを示すリン注入領域65が形成されている。
【0068】なお、図12、図14および図16のいず
れの例においても、ヒ素の注入による不純物濃度プロフ
ァイルは省略して図示されていない。また、不純物濃度
プロファイルにおいてp型不純物濃度プロファイルp
(B)とn型不純物濃度プロファイルn(P)の両者を
総合的に見たキャリア濃度のプロファイルはネットドー
ピング50として示されている。
れの例においても、ヒ素の注入による不純物濃度プロフ
ァイルは省略して図示されていない。また、不純物濃度
プロファイルにおいてp型不純物濃度プロファイルp
(B)とn型不純物濃度プロファイルn(P)の両者を
総合的に見たキャリア濃度のプロファイルはネットドー
ピング50として示されている。
【0069】図12の本発明例においてはpn接合点J
が低濃度の領域で示されるのに対し、従来例の図14に
おいては浅くかつ濃度の高い領域で接合点Jが見られ
る。図16の比較例においてもpn接合点Jが濃度の低
い領域で見られる。このように、本発明例と比較例にお
いては濃度の低い領域でpn接合が示されるので、接合
耐圧を向上させることができ、また電界を緩和させるこ
とによってリーク電流の低減を図ることができる。
が低濃度の領域で示されるのに対し、従来例の図14に
おいては浅くかつ濃度の高い領域で接合点Jが見られ
る。図16の比較例においてもpn接合点Jが濃度の低
い領域で見られる。このように、本発明例と比較例にお
いては濃度の低い領域でpn接合が示されるので、接合
耐圧を向上させることができ、また電界を緩和させるこ
とによってリーク電流の低減を図ることができる。
【0070】しかしながら、図16の比較例では、リン
注入領域のピーク濃度65が比較的浅い領域で見られる
ので、図15に示すようにp型ソース・ドレイン領域6
がゲート電極の下のシリコン基板の領域に大きく広がっ
ている。そのため、接合耐圧の向上や電界の緩和を図る
ことができても、その不純物濃度プロファイルによって
電界効果トランジスタの特性が低下する。これに対し
て、本発明例の図12においては、リン注入領域62と
63との間で極小点または変曲点が示されるので、浅い
領域においてn型ソース・ドレイン領域6の広がりが小
さい。したがって、図11に示すように、n型ソース・
ドレイン領域6の浅い領域での広がりが小さく、電界効
果トランジスタの特性を低下させることはない。
注入領域のピーク濃度65が比較的浅い領域で見られる
ので、図15に示すようにp型ソース・ドレイン領域6
がゲート電極の下のシリコン基板の領域に大きく広がっ
ている。そのため、接合耐圧の向上や電界の緩和を図る
ことができても、その不純物濃度プロファイルによって
電界効果トランジスタの特性が低下する。これに対し
て、本発明例の図12においては、リン注入領域62と
63との間で極小点または変曲点が示されるので、浅い
領域においてn型ソース・ドレイン領域6の広がりが小
さい。したがって、図11に示すように、n型ソース・
ドレイン領域6の浅い領域での広がりが小さく、電界効
果トランジスタの特性を低下させることはない。
【0071】上述の本発明例、従来例および比較例の不
純物濃度プロファイルを備えた電界効果トランジスタの
特性のシミュレーション結果について以下に説明する。
図17は、本発明例(A)、従来例(B)および比較例
(C)に従った電界効果トランジスタのゲート電圧−ド
レイン電流(Vg−Id)特性のシミュレーション結果
を示す図である。図17に示すように、本発明例(A)
は従来例(B)と同様の特性を示し、接合耐圧の向上や
電界緩和のためのリン注入の影響を受けず、本来のゲー
ト電圧−ドレイン電流特性を示す。これに対して、比較
例(C)では、ゲート電圧の増加に対してドレイン電流
が著しく増加し、本来の特性よりも劣化したゲート電圧
−ドレイン電流特性が示されている。
純物濃度プロファイルを備えた電界効果トランジスタの
特性のシミュレーション結果について以下に説明する。
図17は、本発明例(A)、従来例(B)および比較例
(C)に従った電界効果トランジスタのゲート電圧−ド
レイン電流(Vg−Id)特性のシミュレーション結果
を示す図である。図17に示すように、本発明例(A)
は従来例(B)と同様の特性を示し、接合耐圧の向上や
電界緩和のためのリン注入の影響を受けず、本来のゲー
ト電圧−ドレイン電流特性を示す。これに対して、比較
例(C)では、ゲート電圧の増加に対してドレイン電流
が著しく増加し、本来の特性よりも劣化したゲート電圧
−ドレイン電流特性が示されている。
【0072】図18は、図11、図13および図15の
それぞれにおいて電極17のコンタクト位置がゲート電
極9に向かって0.025μmだけずれた場合のゲート
電圧−ドレイン電流(Vg−Id)特性のシミュレーシ
ョン結果を示す。図18に示すように、本発明例(A)
は従来例(B)と同様に本来の特性を維持する。しかし
ながら、比較例(C)ではゲート電圧の増加に対してド
レイン電流の増加がさらに著しくなり、ゲート電圧−ド
レイン電流特性が悪化していることがわかる。
それぞれにおいて電極17のコンタクト位置がゲート電
極9に向かって0.025μmだけずれた場合のゲート
電圧−ドレイン電流(Vg−Id)特性のシミュレーシ
ョン結果を示す。図18に示すように、本発明例(A)
は従来例(B)と同様に本来の特性を維持する。しかし
ながら、比較例(C)ではゲート電圧の増加に対してド
レイン電流の増加がさらに著しくなり、ゲート電圧−ド
レイン電流特性が悪化していることがわかる。
【0073】図19は、本発明例(A)、従来例(B)
および比較例(C)のドレイン電圧−ドレイン電流(V
d−Id)特性のシミュレーション結果を示す。図19
から明らかなように、本発明例(A)は従来例(B)と
同様の特性を示し、不純物濃度プロファイルによって悪
影響を受けていない。これに対して、比較例(C)は、
いずれのゲート電圧(Vg)においてもドレイン電圧に
対してドレイン電流の増加する割合が大きく、ドレイン
電圧−ドレイン電流特性が劣化している。
および比較例(C)のドレイン電圧−ドレイン電流(V
d−Id)特性のシミュレーション結果を示す。図19
から明らかなように、本発明例(A)は従来例(B)と
同様の特性を示し、不純物濃度プロファイルによって悪
影響を受けていない。これに対して、比較例(C)は、
いずれのゲート電圧(Vg)においてもドレイン電圧に
対してドレイン電流の増加する割合が大きく、ドレイン
電圧−ドレイン電流特性が劣化している。
【0074】図20は、図18と同様に、電極17のn
型ソース・ドレイン領域6に対するコンタクト位置がゲ
ート電極9に向かって0.025μmだけずれた場合
の、本発明例(A)、従来例(B)および比較例(C)
のそれぞれのドレイン電圧−ドレイン電流(Vd−I
d)特性のシミュレーション結果を示す図である。図2
0から明らかなように、本発明例(A)は、従来例
(B)と同様に、本来のドレイン電圧−ドレイン電流特
性を維持している。これに対して、比較例(C)は、い
ずれのゲート電圧(Vg)においてもドレイン電圧に対
するドレイン電流の増加する割合が著しく大きくなり、
ドレイン電圧−ドレイン電流特性が劣化している。
型ソース・ドレイン領域6に対するコンタクト位置がゲ
ート電極9に向かって0.025μmだけずれた場合
の、本発明例(A)、従来例(B)および比較例(C)
のそれぞれのドレイン電圧−ドレイン電流(Vd−I
d)特性のシミュレーション結果を示す図である。図2
0から明らかなように、本発明例(A)は、従来例
(B)と同様に、本来のドレイン電圧−ドレイン電流特
性を維持している。これに対して、比較例(C)は、い
ずれのゲート電圧(Vg)においてもドレイン電圧に対
するドレイン電流の増加する割合が著しく大きくなり、
ドレイン電圧−ドレイン電流特性が劣化している。
【0075】以上のシミュレーション結果に基づいて、
従来例(B)に対してpn接合耐圧の向上や電界緩和を
図った比較例(C)は、不純物濃度プロファイルの影響
を受けて電界効果トランジスタの特性が劣化している。
これに対して、本発明例(A)によれば、pn接合の耐
圧の向上と電界緩和を実現することができるとともに、
そのための不純物濃度プロファイルの影響を受けずに電
界効果トランジスタの特性が維持されることがわかる。
従来例(B)に対してpn接合耐圧の向上や電界緩和を
図った比較例(C)は、不純物濃度プロファイルの影響
を受けて電界効果トランジスタの特性が劣化している。
これに対して、本発明例(A)によれば、pn接合の耐
圧の向上と電界緩和を実現することができるとともに、
そのための不純物濃度プロファイルの影響を受けずに電
界効果トランジスタの特性が維持されることがわかる。
【0076】以上に開示された実施の形態はすべての点
で例示であって制限的なものではないと考慮されるべき
である。本発明の範囲は、以上の実施の形態ではなく、
特許請求の範囲によって示され、特許請求の範囲と均等
の意味および範囲内でのすべての変更や修正を含むもの
である。
で例示であって制限的なものではないと考慮されるべき
である。本発明の範囲は、以上の実施の形態ではなく、
特許請求の範囲によって示され、特許請求の範囲と均等
の意味および範囲内でのすべての変更や修正を含むもの
である。
【0077】
【発明の効果】この発明に従った半導体装置によれば、
pn接合の耐圧の向上を図ることができ、また電界緩和
によってリーク電流の低減を図ることができる不純物濃
度プロファイルを実現することができる。また、その不
純物濃度プロファイルによって電界効果トランジスタの
特性が劣化することはない。たとえば、設計値どおりの
しきい値電圧を維持することができる。その結果、ソー
ス・ドレイン領域に接続されたストレージノードの電子
がリークするのを抑制することができる。さらに、ソー
ス・ドレイン領域に接触するコンタクトホールの位置の
変動によって電界効果トランジスタの特性が変動するこ
ともない。このことは、製造プロセスの条件の変動によ
って電界効果トランジスタの特性が変動しないことを意
味する。
pn接合の耐圧の向上を図ることができ、また電界緩和
によってリーク電流の低減を図ることができる不純物濃
度プロファイルを実現することができる。また、その不
純物濃度プロファイルによって電界効果トランジスタの
特性が劣化することはない。たとえば、設計値どおりの
しきい値電圧を維持することができる。その結果、ソー
ス・ドレイン領域に接続されたストレージノードの電子
がリークするのを抑制することができる。さらに、ソー
ス・ドレイン領域に接触するコンタクトホールの位置の
変動によって電界効果トランジスタの特性が変動するこ
ともない。このことは、製造プロセスの条件の変動によ
って電界効果トランジスタの特性が変動しないことを意
味する。
【0078】また、この発明の別の局面に従った半導体
装置の製造方法によれば、上述のような不純物濃度プロ
ファイルを、複雑な製造プロセスを採用することなく容
易に実現することができる。
装置の製造方法によれば、上述のような不純物濃度プロ
ファイルを、複雑な製造プロセスを採用することなく容
易に実現することができる。
【図1】 発明の実施の形態1に従った半導体装置の構
造を示す部分断面図である。
造を示す部分断面図である。
【図2】 図1のIIの位置における不純物濃度プロフ
ァイルを示す図である。
ァイルを示す図である。
【図3】 発明の実施の形態1に従った半導体装置の製
造方法において第1工程を示す部分断面図である。
造方法において第1工程を示す部分断面図である。
【図4】 発明の実施の形態1に従った半導体装置の製
造方法において第2工程を示す部分断面図である。
造方法において第2工程を示す部分断面図である。
【図5】 発明の実施の形態1に従った半導体装置の製
造方法において第3工程を示す部分断面図である。
造方法において第3工程を示す部分断面図である。
【図6】 発明の実施の形態1に従った半導体装置の製
造方法において第4工程を示す部分断面図である。
造方法において第4工程を示す部分断面図である。
【図7】 発明の実施の形態1に従った半導体装置の製
造方法において第5工程を示す部分断面図である。
造方法において第5工程を示す部分断面図である。
【図8】 発明の実施の形態1に従った半導体装置の製
造方法において第6工程を示す部分断面図である。
造方法において第6工程を示す部分断面図である。
【図9】 発明の実施の形態1に従った半導体装置の製
造方法において第7工程を示す部分断面図である。
造方法において第7工程を示す部分断面図である。
【図10】 発明の実施の形態1に従った半導体装置の
製造方法において第8工程を示す部分断面図である。
製造方法において第8工程を示す部分断面図である。
【図11】 発明の実施の形態2において本発明例とし
て示す電界効果トランジスタの構造のシミュレーション
結果を示す部分断面図である。
て示す電界効果トランジスタの構造のシミュレーション
結果を示す部分断面図である。
【図12】 発明の実施の形態2において本発明例の不
純物濃度プロファイルのシミュレーション結果を示す図
である。
純物濃度プロファイルのシミュレーション結果を示す図
である。
【図13】 発明の実施の形態2において従来例の電界
効果トランジスタの構造のシミュレーション結果を示す
部分断面図である。
効果トランジスタの構造のシミュレーション結果を示す
部分断面図である。
【図14】 発明の実施の形態2において従来例の不純
物濃度プロファイルのシミュレーション結果を示す図で
ある。
物濃度プロファイルのシミュレーション結果を示す図で
ある。
【図15】 発明の実施の形態2において比較例の電界
効果トランジスタの構造のシミュレーション結果を示す
部分断面図である。
効果トランジスタの構造のシミュレーション結果を示す
部分断面図である。
【図16】 発明の実施の形態2において比較例の不純
物濃度プロファイルのシミュレーション結果を示す図で
ある。
物濃度プロファイルのシミュレーション結果を示す図で
ある。
【図17】 本発明例、従来例および比較例の電界効果
トランジスタのゲート電圧−ドレイン電流特性のシミュ
レーション結果を示す図である。
トランジスタのゲート電圧−ドレイン電流特性のシミュ
レーション結果を示す図である。
【図18】 コンタクト位置がずれた場合の本発明例、
従来例および比較例の電界効果トランジスタのゲート電
圧−ドレイン電流特性のシミュレーション結果を示す図
である。
従来例および比較例の電界効果トランジスタのゲート電
圧−ドレイン電流特性のシミュレーション結果を示す図
である。
【図19】 本発明例、従来例および比較例の電界効果
トランジスタのドレイン電圧−ドレイン電流特性のシミ
ュレーション結果を示す図である。
トランジスタのドレイン電圧−ドレイン電流特性のシミ
ュレーション結果を示す図である。
【図20】 コンタクト位置がずれた場合の本発明例、
従来例および比較例の電界効果トランジスタのドレイン
電圧−ドレイン電流特性のシミュレーション結果を示す
図である。
従来例および比較例の電界効果トランジスタのドレイン
電圧−ドレイン電流特性のシミュレーション結果を示す
図である。
【図21】 従来のコンタクト構造を備えた半導体装置
を示す部分断面図である。
を示す部分断面図である。
【図22】 図21のXXIIの位置における不純物濃
度プロファイルを示す図である。
度プロファイルを示す図である。
【図23】 改善された比較例のコンタクト構造を備え
た半導体装置を示す部分断面図である。
た半導体装置を示す部分断面図である。
【図24】 図23のXXIVの位置における不純物濃
度プロファイルを示す図である。
度プロファイルを示す図である。
【図25】 改善された比較例のコンタクト構造を備え
たDRAMのメモリ領域を示す部分断面図である。
たDRAMのメモリ領域を示す部分断面図である。
【図26】 図25のXXVIの位置における不純物濃
度プロファイルを示す図である。
度プロファイルを示す図である。
1 シリコン基板、2 分離絶縁膜、3 p型ウェル形
成用ドープ領域、4p型チャネルカット領域、5 p型
チャネルドープ領域、6 n型ソース・ドレイン領域、
9 ゲート電極、10 ストレージノード、61 ヒ素
注入領域、62,63 リン注入領域
成用ドープ領域、4p型チャネルカット領域、5 p型
チャネルドープ領域、6 n型ソース・ドレイン領域、
9 ゲート電極、10 ストレージノード、61 ヒ素
注入領域、62,63 リン注入領域
Claims (13)
- 【請求項1】 主表面を有する第1導電型の半導体基板
と、 前記半導体基板の主表面から深さ方向に延在する第2導
電型の不純物濃度プロファイルを有するように形成され
た第2導電型の不純物領域とを備え、 前記半導体基板は、前記主表面から深さ方向に延在する
第1導電型の不純物濃度プロファイルを有し、 前記第1導電型の不純物濃度プロファイルは、前記主表
面から第1の深さに不純物濃度の第1の極大点と、前記
第1の深さよりも深い第2の深さに不純物濃度の第2の
極大点と、前記第2の深さよりも深い領域に前記第1と
第2の極大点よりも小さい不純物濃度を示す低濃度領域
とを有しており、 前記第2導電型の不純物濃度プロファイルは、前記低濃
度領域で前記第1導電型の不純物濃度プロファイルと交
差して接合点を形成し、前記主表面から前記接合点まで
の領域において前記第1導電型の不純物濃度プロファイ
ルが示す不純物濃度よりも高い第2導電型の不純物濃度
を有しており、さらに前記第1の深さと前記第2の深さ
との間の領域において極小点または変曲点を有する、半
導体装置。 - 【請求項2】 前記第1導電型の不純物濃度プロファイ
ルは、前記接合点よりも深い第3の深さに不純物濃度の
第3の極大点を有する、請求項1に記載の半導体装置。 - 【請求項3】 前記第2導電型の不純物濃度プロファイ
ルは、前記第1の深さの近傍に不純物濃度の第1の極大
点と、前記第2の深さの近傍に不純物濃度の第2の極大
点とを有する、請求項1に記載の半導体装置。 - 【請求項4】 前記第2導電型の不純物濃度プロファイ
ルの前記第1と第2の極大点は、前記第1導電型の不純
物濃度プロファイルの前記第1と第2の極大点よりもそ
れぞれ大きい不純物濃度を有する、請求項3に記載の半
導体装置。 - 【請求項5】 前記第1導電型の不純物濃度プロファイ
ルの前記第1、第2および第3の極大点は、それぞれ、
電界効果トランジスタのしきい値電圧調整用の不純物領
域、反転防止用の不純物領域およびウェル形成用の不純
物領域のピーク濃度を示す、請求項2に記載の半導体装
置。 - 【請求項6】 電界効果トランジスタを備え、 前記電界効果トランジスタは、 前記半導体基板の主表面上にゲート絶縁膜を介在して形
成されたゲート電極と、 前記ゲート電極の両側で前記半導体基板の主表面に形成
された第2導電型の第1と第2のソース・ドレイン領域
とを含み、 前記第1のソース・ドレイン領域は、前記第2導電型の
不純物領域を含み、さらに、 前記第1のソース・ドレイン領域に接触するように形成
された導電層とを備える、請求項1に記載の半導体装
置。 - 【請求項7】 前記ゲート電極の下の前記半導体基板の
領域にしきい値電圧調整用の不純物領域を備え、この不
純物領域のピーク濃度は前記第1導電型の不純物濃度プ
ロファイルの前記第1の極大点に相当する、請求項6に
記載の半導体装置。 - 【請求項8】 前記導電層は、前記第1のソース・ドレ
イン領域に接触するように形成されたキャパシタの電極
を構成する、請求項6に記載の半導体装置。 - 【請求項9】 前記電界効果トランジスタを電気的に分
離する素子分離絶縁膜と、 前記素子分離絶縁膜の下の前記半導体基板の領域に反転
防止用の不純物領域とをさらに備え、 この不純物領域のピーク濃度は前記第1導電型の不純物
濃度プロファイルの前記第2の極大点に相当する、請求
項6に記載の半導体装置。 - 【請求項10】 第1導電型の半導体基板の主表面に素
子分離絶縁膜を形成する工程と、 前記素子分離絶縁膜の下の前記半導体基板の領域に反転
防止用の第1導電型の不純物領域を形成するように前記
主表面から第1の深さに第1の注入量で第1導電型の不
純物をイオン注入する第1の注入工程と、 前記素子分離絶縁膜の間の前記半導体基板の領域にしき
い値電圧調整用の第1導電型の不純物領域を形成するよ
うに前記第1の深さよりも浅い第2の深さに第2の注入
量で第1導電型の不純物をイオン注入する第2の注入工
程と、 前記素子分離絶縁膜の間の前記半導体基板の領域にゲー
ト絶縁膜を介在させてゲート電極を形成する工程と、 前記ゲート電極の両側で前記半導体基板の主表面に第2
導電型の第1と第2のソース・ドレイン領域を形成する
工程と、 前記第1のソース・ドレイン領域で前記主表面から前記
第1の深さ近傍に前記第1の注入量による不純物濃度よ
りも高い不純物濃度となる第3の注入量で第2導電型の
不純物をイオン注入する第3の注入工程と、 前記第1のソース・ドレイン領域で前記主表面から前記
第2の深さ近傍に前記第2の注入量による不純物濃度よ
りも高い不純物濃度となる第4の注入量で第2導電型の
不純物をイオン注入する第4の注入工程とを備えた、半
導体装置の製造方法。 - 【請求項11】 前記第1の注入工程の前に、第1導電
型のウェル領域を形成するように前記第1の深さよりも
深い第3の深さに第1導電型の不純物をイオン注入する
第5の注入工程をさらに備える、請求項10に記載の半
導体装置の製造方法。 - 【請求項12】 前記第1のソース・ドレイン領域に接
触するように導電層を形成する工程をさらに備える、請
求項10に記載の半導体装置の製造方法。 - 【請求項13】 前記第3と第4の注入工程は、前記第
1のソース・ドレイン領域の表面を露出させるように形
成されたコンタクトホールを通じて不純物をイオン注入
することによって行なわれる、請求項10に記載の半導
体装置の製造方法。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07344397A JP3403312B2 (ja) | 1997-03-26 | 1997-03-26 | 半導体装置およびその製造方法 |
TW086110137A TW356582B (en) | 1997-03-26 | 1997-07-17 | Semiconductor device and its manufacturing method |
KR1019970038178A KR100254642B1 (ko) | 1997-03-26 | 1997-08-11 | 반도체 장치 및 그 제조 방법 |
US08/919,205 US5880507A (en) | 1997-03-26 | 1997-08-28 | Semiconductor device with improved pn junction breakdown voltage |
DE19740947A DE19740947B4 (de) | 1997-03-26 | 1997-09-17 | Halbleitereinrichtung und Herstellungsverfahren derselben |
CN97122476A CN1114949C (zh) | 1997-03-26 | 1997-11-10 | 半导体器件及其制造方法 |
US09/233,210 US6342418B1 (en) | 1997-03-26 | 1999-01-20 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07344397A JP3403312B2 (ja) | 1997-03-26 | 1997-03-26 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10270659A true JPH10270659A (ja) | 1998-10-09 |
JP3403312B2 JP3403312B2 (ja) | 2003-05-06 |
Family
ID=13518390
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07344397A Expired - Fee Related JP3403312B2 (ja) | 1997-03-26 | 1997-03-26 | 半導体装置およびその製造方法 |
Country Status (6)
Country | Link |
---|---|
US (2) | US5880507A (ja) |
JP (1) | JP3403312B2 (ja) |
KR (1) | KR100254642B1 (ja) |
CN (1) | CN1114949C (ja) |
DE (1) | DE19740947B4 (ja) |
TW (1) | TW356582B (ja) |
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DE10250888B4 (de) * | 2002-10-31 | 2007-01-04 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterelement mit verbesserten Dotierprofilen und ein Verfahren zur Herstellung der Dotierprofile eines Halbleiterelements |
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JPH0831957A (ja) * | 1994-07-19 | 1996-02-02 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
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-
1997
- 1997-03-26 JP JP07344397A patent/JP3403312B2/ja not_active Expired - Fee Related
- 1997-07-17 TW TW086110137A patent/TW356582B/zh active
- 1997-08-11 KR KR1019970038178A patent/KR100254642B1/ko not_active IP Right Cessation
- 1997-08-28 US US08/919,205 patent/US5880507A/en not_active Expired - Fee Related
- 1997-09-17 DE DE19740947A patent/DE19740947B4/de not_active Expired - Fee Related
- 1997-11-10 CN CN97122476A patent/CN1114949C/zh not_active Expired - Fee Related
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1999
- 1999-01-20 US US09/233,210 patent/US6342418B1/en not_active Expired - Fee Related
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JP2006165451A (ja) * | 2004-12-10 | 2006-06-22 | Renesas Technology Corp | 半導体装置及びその製造方法 |
JP2010232677A (ja) * | 2010-06-18 | 2010-10-14 | Renesas Electronics Corp | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
DE19740947B4 (de) | 2007-05-03 |
TW356582B (en) | 1999-04-21 |
CN1194465A (zh) | 1998-09-30 |
US5880507A (en) | 1999-03-09 |
JP3403312B2 (ja) | 2003-05-06 |
KR100254642B1 (ko) | 2000-05-01 |
DE19740947A1 (de) | 1998-10-01 |
KR19980079311A (ko) | 1998-11-25 |
CN1114949C (zh) | 2003-07-16 |
US6342418B1 (en) | 2002-01-29 |
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