JPH10243000A - スイッチングフロー制御 - Google Patents

スイッチングフロー制御

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JPH10243000A
JPH10243000A JP3750298A JP3750298A JPH10243000A JP H10243000 A JPH10243000 A JP H10243000A JP 3750298 A JP3750298 A JP 3750298A JP 3750298 A JP3750298 A JP 3750298A JP H10243000 A JPH10243000 A JP H10243000A
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JP
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cells
output
input
switch
buffer
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JP3750298A
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Berndt Larsson
ラルソン ベルンドト
Magnus Buhrgard
ブールガルド マグヌス
Krzysztof Kaminski
カミンスキイ クルジイスズトフ
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Telefonaktiebolaget LM Ericsson AB
Original Assignee
Telefonaktiebolaget LM Ericsson AB
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Publication date
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Abstract

(57)【要約】 ＡＴＭ 【課題】 パケット通信の通信効率を改善することを目
的とする 【解決手段】 好適には、ＡＴＭトラヒック内で、また
入出力バッファ（３１−３３および１１−１３）を具備
したスイッチ（１）内で、フロー制御にいわゆる”クレ
ジットに基づく解決策”が使用される。入力ポート（２
−４）からスイッチコア（８）を通して出力ポート（５
−７）へセル（５１）を送るための要求の間隔に非常に
短い時間間隔を使用し、出力バッファの充足度を正確に
監視し、入力バッファ内のセルの個数を考慮して、次の
時間間隔の間に各々の出力ポート（５−７）に送信する
ことを許されるセルの個数を決定する際に計算を行う。
各々の出力ポートへのある程度の過剰割当が許されてい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は好適に、データ通信
および電話トラヒックを管理するＡＴＭスイッチの方法
ならびに装置に関し、比較的小型で廉価なバッファを用
いて大容量を実現できるようにするためのものである。
【０００２】
【従来の技術】最新の遠距離通信システムに於いて、情
報は”パケット”と呼ばれる小さなデータユニットにグ
ループ化され、この様なパケットの各々はそのパケット
を識別するために使用される”ヘッド”を具備したフィ
ールドと有用な情報を含むフィールドとで構成されてい
る。パケットはまたそのセルの発信元に関する情報を具
備したフィールドを含むことも可能である。このパケッ
トは通常は通信システムを通して発信元から宛先に、こ
の様なパケットをスイッチングすることを意図したスイ
ッチを介して誘導され、これらのスイッチはパケットを
各々のパケットのヘッド内の情報とスイッチ内部のテー
ブルに従ってデータネットワークを通して搬送する。こ
れらのスイッチはデータパケットのフローを多数の入力
から受信する。ヘッドが読み込まれ次にそのパケットが
スイッチを通して、存在している多数の出力の１つに向
けて誘導される。
【０００３】ＡＴＭネットワーク（非同期伝送モード）
は、従来のパケット送信の様な可変長パケットに代わっ
て、大きさが固定のいわゆるセルと呼ばれる複数のパケ
ットの中に分割して詰め込まれたデータを送信する。こ
れらのセルは、例えば光ファイバーの上を高速で送信さ
れ、高速ハードウェアスイッチングを経験する。ＡＴＭ
ネットワークは柔軟性があり、異なる送信速度を必要と
する複数のサービスを提供することが可能であって、こ
のネットワークは更に送信経路を効率的に種々選択して
使用することが出来る。
【０００４】トラヒックが強い”バースト状”特性で送
信されるＡＴＭ接続は大きなバッファを必要とし、これ
らは高価であり実現するのも困難である。
【０００５】従来技術では２つの主なスイッチ構造を示
している。第１のものは出力接続部にバッファを有す
る。この構造は性能は最高であるが、大きなバッファを
必要とするため高価でありかつ実現するのが難しい。こ
の理由は各々のバッファがスイッチ全部と同一の容量を
持たなければならないからであり、それは最悪の場合全
ての入力が同時に同一の出力に向けて送信される情況が
生じるためである。ＡＴＭスイッチはリンク毎に毎秒６
２２メガビット、また全容量で１０ギガビット毎秒以上
の容量のデータ速度で動作するので、十分な帯域幅とＡ
ＴＭスイッチがサポートしなければならないサービスで
必要なメモリ容量を具備した出力バッファを構築するこ
とは非常に困難である。
【０００６】第２の構造では、バッファはスイッチへの
入力部に設置されている。これらのバッファは普通のＦ
ＩＦＯメモリで作られ、通常いわゆるスイッチポートの
中に配置されている。この各々の入力装置に対してバッ
ファを用意する解決方法では、各々のバッファが単に同
一入力上のトラヒックに対して同じセル速度に対処する
ことが必要である。このモデルに関しての問題は、いく
つかの入力が同時に同一出力に送られる場合にセルが喪
失されるのでフロー制御が必要となることである。同じ
スイッチ構造に関しての別の欠点は、既知のヘッドオブ
ライン（ＨＯＬ:head-of-the-line ）問題である。これ
は、ある期間の間あるＦＩＦＯがセルをその出力に順番
に送信することを制御ロジックで防止された際に発生
し、これは異なる別の入力を同時にある出力に送信した
いために起きる。その結果として、停止されたＦＩＦＯ
の中で送信を待機しているセルの後続の全てのセルは、
たとえそれらがその時点でトラヒックをロードされてい
ない別の出力に送られる予定のものであったとしても送
信を中断される。従って、ＨＯＬ問題はスイッチの利用
効率を低下させる。
【０００７】この技術分野に於いてコストおよび”市場
への時期”に関する決定的な要因は、そのバッファを市
販メモリカプセルで作ることが出来るか、またはそれら
を大規模な特別に構築された回路の中に含めなければな
らないかにかかっている。
【０００８】いくつかの問題に対処するために、時には
スイッチコアに向かうものとそこから出るものとの両ス
イッチポートにそれぞれの入出力バッファを具備したＡ
ＴＭスイッチが使用されていて、これは例えばＵＳ−Ａ
−５４９３５５６に示されており、ここではＳＴＯＰ−
ＧＯ解決法が使用されていて、これは出力バッファ内の
充足度を監視し、バッファ内の何処かでいわゆる”ＳＴ
ＯＰレベル”に達すると、ＳＴＯＰ信号を入力ポートに
送りバッファがほぼ満杯になりかけている特定出力への
送信を停止させる。その出力バッファが低位のいわゆ
る”ＧＯレベル”に達すると、ＧＯ信号が入力ポートに
送られセルの送信を再開させる。この解決方法は各入力
ポートが各出力用のＦＩＦＯメモリに分割された入力バ
ッファを持つ必要がある。出力バッファの大きさはここ
では、とり分け”最悪事例”の情況でＳＴＯＰ信号が送
信された後に１つの出力バッファが最大いくつのセルを
受信できるかに依存している。
【０００９】従って先に述べた特許では、入力および出
力バッファの両方を有するＡＴＭスイッチを通るフロー
制御用のシステムを提示している。出力バッファの充足
度が測定され、入力バッファ用のいわゆる”アクセス装
置”に報告される。これは入力バッファとチョーク機構
との両方を含んでセルフローを停止し、出力バッファ内
の充足度がある予め定められたレベルを超えると入力バ
ッファ内にセルを保留出来るようにしている。出力バッ
ファの充足度に関する状態メッセージが、入力バッファ
内のセルでどの出力バッファがアドレス指定されている
かを示すアクセスメッセージと比較され、満杯の出力バ
ッファへアドレス指定されているセルのみがチョーク機
構で停止される。
【００１０】セルのフローを制御するための別の既知の
方法は、いわゆる”クレジットに基づく手法”を用いる
ものであり、そこでは複数の異なる入力が一定数のセル
の送信要求を固定の予め定められた時間間隔の間に行
う。ここでも全てのバッファは多数のＦＩＦＯに分割さ
れているが、１つずつは各々の出力に対応している。要
求を行っている全てのＦＩＦＯに対する制御処理手順
は、各々の出力にどれだけのトラヒックが予定されてい
るかを示す。続いて出力はＦＩＦＯメモリ中の制御処理
手順の結果に基づいて、各々のＦＩＦＯがどれだけのセ
ルを送ることが出来るかを決定する。
【００１１】入力が一定の時間間隔の間に一定数のセル
の送信要求を行う際、これらは出力部で待ち行列が形成
される危険が無く送ることの出来る送信のみを要求す
る。従ってこれらの場合には、出力バッファは不要であ
る。また従来技術はクレジットに基づく手法に於いて、
如何にして出力バッファが使用されるかを示しており、
これは複数の要求間に長い予め定められた時間間隔が存
在するときにセルを格納する。従来技術によればこの事
例には２つの趨勢がある。１つの方法ではセルは許可を
受けると直ちにスイッチコアを通して直接送信すること
を許される。これは大きく高価な出力バッファを必要と
するが、それは長い時間間隔の間に送信されるセルの個
数が大きく変わり得るためであり、特にＡＴＭセルを使
用する際はしばしば強いバースト状トラヒック配信が行
われる。
【００１２】別の方法はいわゆる”整形”(shaping) を
行うことであって、これはその時間間隔の間にセルの送
信を分散しようと試みることを意味する。例えば、仮に
要求間の時間間隔が１００セル分にセットされ、入力ポ
ートがそのバッファ内に１０セルを有する場合、１つの
セルは１０セル間隔毎に送信出来る。しかしながらこの
技術の欠点は、全体のトラヒック強度を考慮すればその
時間間隔の更に早い時点で十分送信出来るはずのセルの
送信が遅らされてしまうことである。この結果スイッチ
の利用効率が低下する。更に、バースト状トラヒックに
対してはスイッチコアが低トラヒック中に処理すること
が出来るものより少ない数のセル要求となり、トラヒッ
クが混んでいる場合は要求が拒絶される、これはスイッ
チの利用効率を低下させる。
【００１３】
【発明が解決しようとする課題】いわゆる”クレジット
に基づく手法”(Credit based scheme) の中でスイッチ
の高い利用効率を維持できるようにすることが１つの課
題として考慮されなければならない。また、大きく高価
な出力バッファ無しで”セル喪失”(cell loss)に対す
る高い安全性を維持することも１つの課題として考慮さ
れなければならない。別の課題はまた、”整形”無しの
小さな出力バッファをどのようにして実現できるかであ
る。
【００１４】本発明はスイッチ内の出力バッファを最少
とし、短い時間間隔の要求を使用しながら非常に高い利
用効率を”過剰割当”(over-allocation) の形式を使用
して維持し、次の時間間隔の間に各々の入力ポートから
いくつのセル（”クレジット”）を送ることが出来るか
を決定する際に、出力バッファの充足程度を考慮に入れ
る方法ならびに装置を意図している。この処理工程を今
後”クレジット委託”(giving credit) と呼ぶことにす
る。
【００１５】ここで入力ポートは各々の出力バッファに
対して、その出力バッファにアドレス指定されているセ
ルをそのバッファ内にいくつ有しているかを通知する。
これは結果として各々の入力ポートの入力バッファが多
数のＦＩＦＯメモリの中に、それぞれ１つが各々の入力
ポートに対応するように分割されているので可能とな
る。この入力ポートは次の特定の時間間隔の間に送信可
能な量より全体として多くのセルを送信できるように終
始一貫して要求、いわゆる”過剰割当”を行い、この方
法でスイッチの利用効率を増加させるようにしている。
過剰な数のセルを送信する要求（過剰割当）とは、入力
ポートが出力バッファを具備していないスイッチ構造の
を用いて、出力部に待ち行列が形成されもしも出力バッ
ファが無ければセルが喪失されるだけ多くのセルを送信
出来るように要求を出すことを意味する。
【００１６】次の時間間隔の間に各々の入力がどれだけ
の個数のセルを送信出来るかを決定するが、これに加え
て何処に対して入力が送信出来るように要求されている
かも決定され、この決定は本発明によればまた、各々の
出力バッファ内に既にどれだけの個数のセルが存在して
るかにも基づいて行われる。出力バッファが空であるか
またはほとんど空である場合は結果として十分な配分が
行われ、出力バッファがほとんど満杯の場合は結果とし
てほとんど全ての入力ポートに対してセルの送信が許可
されないことになる。”セル喪失”を防止するために、
出力バッファを複数の充足レベルの程度、好適に３から
５の異なるレベルにクラス分けして正確に監視する必要
がある、３から５の異なるレベルで十分であるが、それ
は短い時間間隔の間だけであるので少数のセルしか処理
されないためである。
【００１７】本発明の概念に基づけば、非常に短い時間
間隔、例えば３〜１０セル時間、の要求が使用されるの
でトラヒックがその時間間隔の間で分散する度合いはそ
れほど大きくはならない。これはまたスイッチの利用効
率を低下させる”整形”を使用しないで済むことを意味
している。これは先の動作と共に、かなり小さな出力バ
ッファを使用できることを意味する。本発明はまた、出
力バッファを使用することでスイッチの利用効率を上げ
ることを可能とする。本発明はまた、入力からの各々の
要求の間の時間間隔を短くすること、また出力バッファ
の充足度を監視して参照することにより、出力バッファ
のサイズを最少とすることを可能とする。
【００１８】次に本発明の実施例を添付図を参照して説
明する。
【００１９】
【課題を解決するための手段】図１は従来技術を示して
おり、バッファが入力ポート上にスイッチを構築する通
常の方法で具備されている、そして図２は別の型式で出
力上にバッファを具備する。従来技術に基づく第３の型
式のスイッチは、入力および出力の両方にバッファを有
し、本発明が適用可能なのはこの型式のものである。図
３は提出された実施例に基づき本発明を示している。こ
の図はスイッチ１を通るセルの経路を重点的に示してお
り、簡単のために３つの入力ポート２−４のみを示す。
更に、同様の理由で３つの出力ポート５−７のみが示さ
れている。しかしながら今日のスイッチは非常に多数の
入力および出力をそれぞれ有することを理解されたい。
【００２０】図３に示すように、スイッチはスイッチコ
ア８を含み、これはそれ自体多数の接続点（例えば９お
よび１０）を入力が全ての出力に達することが出来るよ
うに、マトリクスの形式で含む。各々の出力には出力バ
ッファ１１−１３が存在し、これはセルを収集しそれら
をそれぞれの出力ポート５−７に送る。この提出された
実施例に於いて、出力バッファ１１−１３はスイッチコ
ア８の内部に存在している。これに代わる別な方法は出
力ポート５−７の中に設置することである。
【００２１】各々の入力ポート２−４の中にはバッファ
３１−３３が存在し、これらは順に多数のＦＩＦＯメモ
リ４１−４３に分割されており、その中にセル５１がど
の出力ポート５−７に行くのかに応じて格納される。従
って各々の入力バッファは出力ポートと同じ数のＦＩＦ
Ｏメモリに分割されている。これはスイッチ内の何らか
の情報判断機能に基づいて、出力ポートからの要求をセ
ルに伝送処理し、どの出力ポートがセルを受信すること
が出来るかを、もしも可能である場合はどれだけの数を
またどのＦＩＦＯメモリから受信できるかを判断出来る
ようにするためである。スイッチ内のこの情報判断機能
を図４の制御装置２０として示すことが出来る。
【００２２】入力ポート２−４はその入力バッファ３１
−３３の中にどれだけの個数のセルを持っているかを制
御装置２０に通知する、そしてこれらはＦＩＦＯメモリ
の中に格納されているので、その情報は正確にどれだけ
の数のセル５１が異なる出力ポート５−７に向けられよ
うとしているかに関して送信することができる。入力ポ
ートは全体として常にそれぞれの出力がその出力バッフ
ァ１１−１３の中に１つのセルも待機させずに処理でき
るより多くのセル送信要求、すなわち”過剰割当”を行
うが、これは当然入力ポート２−４がそれらの入力バッ
ファ３１−３３の中に多数のセルを有していると仮定し
て行われる。
【００２３】入力ポートからのセル送信要求は短い時間
間隔、好適に３、４または５個のセル間隔で行われ、制
御装置は入力ポートからの要求を読み取って、同時に出
力バッファ１１−１３の充足度の監視を実行する。出力
バッファはその充足度を正確に読み取ることを可能とす
るのに必要な数の充足レベル１４に分割されている。制
御装置２０は出力バッファ１１−１３の充足度を考慮に
入れて、もしもバッファが空であるかまたはほとんど空
の場合は次の時間間隔の間に多数のセルを送信する事を
許し、また同時にそのバッファが満杯であるかまたは満
杯に近い場合は、スイッチコア８を通すセルは極僅かで
あるかまたは１つのセルも通さない。
【００２４】スイッチ内の情報判断機能をスイッチコア
８の内部に設置された制御装置２０として図示している
が、これはハードウェア構造の制限として見られるべき
ではなく、単に提出された実施例の簡単な方法を示して
いるだけである。別の解決方法もまた考えられ、例えば
制御装置を同じようにスイッチコア８の外側に置くこと
も可能であろうし、制御装置を別に置かない解決方法を
考えることも可能であり、その場合入力ポートが出力バ
ッファの充足度を読み取ることが出来るはずである、こ
れらの事実と一定数のセルの送信要求と共に入力ポート
から送られた情報とを合わせて、次の時間間隔の中で送
信を許されるセルの数を容易に計算できる。
【００２５】図４は提出された実施例に基づき結果的
に、本発明を実現するために必要な信号経路を図示す
る。我々は制御装置２０がスイッチコア８の内部に存在
していると仮定し、接続２２経由で別々の入力ポート２
−４から、それらのＦＩＦＯメモリからそれぞれの出力
ポートに送信要求されているセルがいくつ有るかの情報
を受信する。この情報は制御装置の中に取り込まれ、各
々の出力ポートへの負荷が計算される。接続２１を経由
して制御装置は各々の出力バッファ１１−１３の充足度
を知り、従ってどれだけの数のセルをそれぞれの出力バ
ッファに送ることが出来るかを容易に計算することが可
能であり、また優先順位クラス分けを行う何らかの考え
られる形式を通して、もしもいくつかが競合し合う場合
はどの入力ポートがそのセルの送信を許可されるかを計
算することも可能である。送信許可に関する情報は次
に、接続２２を経由して関係する入力ポートに送られ、
続いてセルがスイッチコア８を通してそれぞれの出力バ
ッファ１１−１３に送信される。
【００２６】次の時間間隔の間にどれだけの数のセルを
送信すべきかの判断をまた、現時間間隔の間にどれだけ
の数のセルが実際に送信許可を受けているかに基づいて
行うことも考えられる。
【００２７】図３および図４の中で出力バッファ１１−
１３はスイッチコア８の中に組み込まれて示されてい
る。これらを出力ポート５−７の中に組み込むことも考
えられる。
【図面の簡単な説明】
【図１】図１は従来技術に基づき、スイッチングの前に
セル／パケットがバッファに入れられている、簡単なブ
ロック図を示す。
【図２】図２は従来技術に基づき、スイッチングの後で
セル／パケットがバッファに入れられている、簡単なブ
ロック図を示す。
【図３】図３は本発明の提出された実施例に基づくセル
経路のブロック図を示し、スイッチコアの前後両方にバ
ッファを含む、そして
【図４】図４は本発明の提出された実施例に基づく信号
経路のブロック図を示し、スイッチコアの前後両方にバ
ッファを含む。
【符号の説明】
１ スイッチ ２、３、４ 入力ポート ５、６、７ 出力ポート ８ スイッチコア ９、１０ 接続点 １１、１２、１３ 出力バッファ ２０ 制御装置 ３１、３２、３３ 入力バッファ ４１、４２、４３ ＦＩＦＯメモリ ５１ セル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クルジイスズトフ カミンスキイ スウェーデン国 ツリンゲ，ノルスケンス バッケン 15，５ トル

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１つのスイッチ（１）を含む
    データ／遠距離通信システム内でデータパケット／セル
    のスイッチングを行うための方法であって、フロー制御
    が ・入力ポート（２−４）をスイッチコア（８）の入力に
    接続し、 ・出力ポート（５−７）をスイッチコア（８）の出力に
    接続し、 ・少なくとも１つの入力バッファ（３１−３３）を各々
    の入力ポートに接続するように配置し、前記入力バッフ
    ァを１つずつが各々の出力ポート（５−７）に対応する
    ように複数のＦＩＦＯメモリ（４−４３）に分割し、 ・入力ポートに対して、ある時間間隔の間にそれらのＦ
    ＩＦＯメモリからスイッチコア（８）を通して送ること
    の許されるセル送信要求を行わせて行われる、前記方法
    に於いて、 ・前記要求が非常に短い時間間隔で繰り返され、 ・その要求がスイッチコアから出力を過剰割当し、 ・出力バッファ（１１−１３）が出力ポート（５−７）
    に接続して配置されていることを特徴とする、前記方
    法。
  2. 【請求項２】 請求項１記載のデータ／遠距離通信シス
    テム内でデータパケット／セルのスイッチングを行うた
    めの方法であって、要求が３〜５セル間隔で生じること
    を特徴とする前記方法。
  3. 【請求項３】 請求項１または２記載のデータ／遠距離
    通信システム内でデータパケット／セルのスイッチング
    を行うための方法であって、それらの要求の中で入力ポ
    ート（２−４）が要求する、それらのＦＩＦＯメモリ
    （４１−４３）から送信を許されるセルの個数が、これ
    らの中にいくつのセルが存在するかと、それぞれのＦＩ
    ＦＯメモリでアドレス指定された出力バッファ内にいく
    つのセルが存在するかの両方に基づいてなされることを
    特徴とする前記方法。
  4. 【請求項４】 請求項３記載のデータ／遠距離通信シス
    テム内でデータパケット／セルのスイッチングを行うた
    めの方法であって、次の時間間隔の間にそれらの要求の
    中で入力ポート（２−４）が要求する、それらのＦＩＦ
    Ｏメモリ（４１−４３）から送信を許されるセルの個数
    がまた、現時間間隔の間に実際に受信した送信許可され
    たセルの個数に基づいて行われることを特徴とする前記
    方法。
  5. 【請求項５】 少なくとも１つのスイッチ（１）を含む
    データ／遠距離通信システム内でデータパケット／セル
    のスイッチングを行うための方法であって、フロー制御
    が： ・入力ポート（２−４）をスイッチコア（８）の入力に
    接続し、 ・出力ポート（５−７）をスイッチコア（８）の出力に
    接続し、 ・少なくとも１つの入力バッファ（３１−３３）を各々
    の入力ポートに接続するように配置し、前記入力バッフ
    ァを１つずつが各々の出力ポート（５−７）に対応する
    ように複数のＦＩＦＯメモリ（４−４３）に分割し、 ・入力ポートに対して、それらのＦＩＦＯメモリ（４１
    −４３）からスイッチコアを通して送ることの許される
    セル送信要求を行わせて行われる、前記方法に於いて、
    出力バッファ（１１−１３）が出力ポート（５−７）に
    接続して配置され、各々のＦＩＦＯメモリ（４１−４
    ３）から送信されるべきセルの個数の決定が、これらの
    中にどれだけの個数のセルが存在するかと、それぞれの
    ＦＩＦＯメモリでアドレス指定されている出力バッファ
    の中にどれだけの個数のセルが存在するかの両方に基づ
    いてなされることを特徴とする、前記方法。
  6. 【請求項６】 請求項５記載のデータ／遠距離通信シス
    テム内でデータパケット／セルのスイッチングを行うた
    めの方法であって、出力バッファ（１１−１３）および
    入力ポート（２−４）が制御装置（２０）で監視され、
    これが各々のＦＩＦＯメモリから送信されるべきセルの
    個数を決定する、前記方法。
  7. 【請求項７】 請求項６記載のデータ／遠距離通信シス
    テム内でデータパケット／セルのスイッチングを行うた
    めの方法であって、出力バッファ（１１−１３）の充足
    度が、複数の充足レベル、好適に３−５で読み取られ
    る、前記方法。
  8. 【請求項８】 請求項１〜請求項７のいずれか記載のデ
    ータ／遠距離通信システム内でデータパケット／セルの
    スイッチングを行うための方法であって、ＡＴＭスイッ
    チがスイッチ（１）として使用されている、前記方法。
  9. 【請求項９】 少なくとも１つのスイッチ（１）を含む
    データ／遠距離通信システム内でデータパケット／セル
    のスイッチングを行うための装置であって、前記スイッ
    チは少なくとも ・スイッチコア（８）と、 ・スイッチコア（８）の入力部に、一定時間間隔の間に
    スイッチコア（８）を通してセルを送信する事が許され
    る要求を送信するように配置された入力ポート（２−
    ４）と、 ・スイッチコア（８）からの各々の出力部に出力ポート
    （５−７）と、 ・各々の入力ポートに接続された入力バッファ（３１−
    ３３）で、各々の入力バッファが１つずつが各々の出力
    ポート（５−７）用に、複数のＦＩＦＯメモリ（４１−
    ４３）に分割されている、前記入力バッファ（３１−３
    ３）とを含んでおり、 ・前記要求の間の時間間隔が非常に短く、 ・入力ポート（２−４）が、それらの要求でスイッチコ
    ア（８）から出力ポートの過剰割当を行うように構成さ
    れ、 ・出力バッファが出力に接続して配置されていることを
    特徴とする、前記装置。
  10. 【請求項１０】 請求項９記載のデータ／遠距離通信シ
    ステム内でデータパケット／セルのスイッチングを行う
    ための装置であって、要求間の時間間隔が３〜５セル間
    隔であることを特徴とする前記装置。
  11. 【請求項１１】 請求項１０記載のデータ／遠距離通信
    システム内でデータパケット／セルのスイッチングを行
    うための装置であって、出力バッファ（１１−１３）の
    中が複数の充足レベル（１４）、好適に３−５に分割さ
    れていることを特徴とする、前記装置。
  12. 【請求項１２】 請求項９〜請求項１１のいずれかに記
    載のデータ／遠距離通信システム内でデータパケット／
    セルのスイッチングを行うための装置であって、制御装
    置（２０）が入力ポート（２−４）からの要求と出力バ
    ッファ（１１−１３）内の充足度とを監視し、次の時間
    間隔の間に各々のＦＩＦＯメモリ（４１−４３）から各
    々の出力ポート（５−７）へ送信許可されるセルの個数
    を計算するように構成されていることを特徴とする前記
    装置。
  13. 【請求項１３】 請求項９〜請求項１２のいずれかに記
    載のデータ／遠距離通信システム内でデータパケット／
    セルのスイッチングを行うための装置であって、スイッ
    チ（１）がＡＴＭスイッチであることを特徴とする前記
    装置。
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