JP3018975B2 - Ａｔｍプロトコル処理コントローラ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，ＡＴＭ−ＬＡＮに
接続する端末に実装し，ＡＡＬレイヤのＳＡＲ機能と，
ＡＴＭレイヤのセルの多重／分離機能を持つＡＴＭプロ
トコル処理コントローラに関し，特に複数論理コネクシ
ョンに対するトラヒックシェーピング機能を実現する送
信トラヒック制御に関するものである。

【０００２】

【従来の技術】ＡＴＭに於て，ＶＰＩ／ＶＣＩによって
一意に識別できる論理コネクション（ＶＣ）設定時に，
その論理コネクション上を転送するトラヒックの種別に
より，遅延の許容をどこまで許可するか等の通信品質
と，送信レートをネットワーク，エンドシステムに要求
することが出来る。実際には，ＡＴＭレイヤの機能とし
て定義されている４つのトラヒックサービスクラス（Ｃ
ＢＲ：固定レートサービス，ＶＢＲ：可変レートサービ
ス，ＡＢＲ：ネットワーク輻輳状態に対応してレートを
変動させるサービス，ＵＢＲ：無規定，無保証のサービ
ス）から，ＶＣ設定時に使用するクラスを選択するとと
もに，送信レートを要求する。

【０００３】ＡＴＭ−ＬＡＮに接続する為に必要なＡＴ
Ｍプロトコル処理コントローラは，ＶＣ設定時に申告し
たサービスクラスに従い，同じくＶＣ設定時に申告した
送信レートに即してセルの送信をＶＣ対応に実現させる
必要がある。

【０００４】既存のＡＴＭプロトコル処理コントローラ
でサポートしているトラヒックシェーピング機能として
は，例えば，ハードウェアにて２つのプライオリティ対
応に４つのレートキューを具備し，レートキュー対応に
ピークレートを規定し，規定したレートでレートキュー
に登録してある複数ＶＣをラウンドロビン方式でアクセ
スしてセルを送信するといった方法により実現している
もの，全体ＶＣの送信レートから，セルを送信するＶＣ
の順番を記載したテーブルを予め準備しておき，ハード
ウェアでは前記テーブルを一定周期毎にアクセスし，記
載してあるＶＣに対応したセルを送信するといった方法
により実現しているものがある。

【０００５】尚，前記トラヒックシェーピング機能を持
ったＡＴＭプロトコル処理コントローラとしては，Tran
Switch社ＳＡＲＡチップ，後記機能を持つコントローラ
としては，Integrated Device Technology社のＡＴＭ
ＳＡＲチップ（IDT77201）がある。

【０００６】

【発明が解決しようとする課題】しかしながらこのよう
な従来装置では，ＶＣ対応に申告されたＡＴＭプロトコ
ルで規定されているサービスクラス，送信レートに即し
た送信トラヒック制御を実現するためには，ＡＴＭプロ
トコル処理コントローラのドライバにてＶＣ対応に送信
レートを意識することが必要であり，加えて，ＶＣが設
定された場合，全体の送信レートのスケジュールを見直
す必要がある。

【０００７】例えば，上述した公知例のように，レート
キューヘのピークレートの割り付けや，スケジュールの
ため予めテーブルを作成が必要である。

【０００８】一般に，ＡＴＭ−ＬＡＮに接続するネット
ワークカードでは，コスト低減のため，ＡＴＭプロトコ
ル処理コントローラのドライバ用のローカルプロセッサ
を実装しない構成をとるため，計算機側の主プロセッサ
にてＶＣ対応の送信トラヒック制御を実行する必要があ
る。

【０００９】本発明の目的は，ＡＴＭプロトコル処理コ
ントロール内において，ＡＴＭレイヤの規定する様々な
サービスクラス，送信レートに即したトラヒック制御に
柔軟に対応することにある。

【００１０】本発明の他の目的は，ＶＣ対応に申告され
る送信レートに即したトラヒックシェーピング機能をハ
ードウェアとファームウェアの双方で実現することにあ
る。

【００１１】本発明の他の目的は，全ＶＣ上の総送信レ
ートを監視，常に各ＶＣに最適な送信レートを割り付け
ることにある。

【００１２】

【課題を解決するための手段】本発明の特徴は，ＡＴＭ
プロトコル処理コントローラにおいて，ＶＣ単位にセル
の送信間隔を管理する手段と，セル送信時刻到達時にセ
ルの送信を行う手段と，複数ＶＣにおいて同時にセル送
信時刻に到達した場合にスケジューリングを行う手段を
持ったハードウェア回路であるセル送信処理部を具備
し，複数のＶＣに対して同時にトラヒックシェーピング
を実現する点にある。

【００１３】さらに，ＡＴＭプロトコル処理コントロー
ラにＣＰＵコアとＣＰＵコアで実行するファームウェア
を格納するメモリと，ファームウエアが使用するテーブ
ルを配置するメモリを具備することにより，前記ファー
ムウエアにてＶＣ毎にセル送信間隔を管理する機能と，
ＶＣ毎に最適な送信レートを選択する機能と，総送信レ
ートを監視する機能等を持つことにより，ＶＣ対応に申
告されるサービスクラスの例えばＢｕｒｓｔ ｔｏｌｅ
ｒａｎｃｅといったパラメータと送信レートに即したト
ラヒック制御を実現する点も本発明の特徴の一つであ
る。

【００１４】さらに，セル送信管理部においては，複数
セル送信毎に送信レートを変更できる手段と，セルの周
期転送手段とを持つことも特徴の一つである。

【００１５】このような構成とすることから，セル送信
管理部にて，複数ＶＣに対するトラヒックシェーピング
機能を実現することが可能である。さらに，複数セル送
信毎にセル送信レートを変更することが可能である。セ
ル送信間隔管理方法として，一定周期でのセル送信と，
セル送信完了から一定時間でのセル送信から選択するこ
とが可能である。

【００１６】さらに，セル送信管理部とＣＰＵコアで実
行するファームウェアの双方で，同時に複数のＶＣに対
するトラヒックシェーピング機能を実現することが可能
である。セル送信管理部とファームウェアが担当する処
理を，データセルと管理セル，あるいは高速な送信レー
トが申告されたＶＣと低速な送信レートが申告されたＶ
Ｃ等に分担することが可能である。

【００１７】各ＶＣに対して，ＡＴＭプロトコル規定の
サービスタイプのパラメータと，送信レートとを申告す
るだけで，ＣＰＵコアで実行するファームウェアが各Ｖ
Ｃに即したセル送信間隔の算出と，管理セルの送信管理
とをすることが可能である。

【００１８】さらに，送信中のＶＣの総送信レートを監
視し，総送信レートが伝送路の転送帯域を越えた場合，
各ＶＣ毎にサービスクラスに対応して送信レートを削減
することが可能である。

【００１９】

【発明の実施の形態】

（実施例１）本発明の第一の実施例を図１から図１３を
参照して説明する。

【００２０】図１は，本発明を適用したＡＴＭプロトコ
ル処理コントローラ１１０を実装し，ＡＴＭ−ＬＡＮに
計算機を接続するＡＴＭカード１０８の構成例を示すブ
ロック図である。計算機は，主プロセッサ１００と主メ
モリ１０２から構成され，プロセッサバス１０４とＰＣ
ＭＣＩＡ接続部１０６を介してＡＴＭカード１０８に接
続されている。ＡＴＭカード１０８は，計算機とのイン
タフェース機能とＡＡＬ／ＡＴＭ機能とを持つＡＴＭプ
ロトコル処理コントローラ１１０，ＰＨＹ機能を持つＰ
ＨＹプロトコル処理コントーラ１１４，セルの分割／組
立に使用するバッファメモリ１１２，トランス１１６，
メタルケーブルのコネクタ１１８を備えており，メタル
ケーブル１２０を介して支線ＨＵＢ１２２に接続しＡＴ
Ｍ−ＬＡＮを構成するものである。ＡＴＭプロトコル処
理コントローラ１１０は，ＰＣＭＣＩＡとして物理的な
インタフェースを実現するＰＣＭＣＩＡ Ｉ／Ｆ部１３
２，主プロセッサからの送信要求，ＡＴＭカードからの
受信報告などに係わる制御情報を授受するホストＩ／Ｆ
部１３４，主メモリ１０２とバッファメモリ１１２間の
データ転送を行うホストＤＭＡＣ１３６，バッファメモ
リ１１２とＰＨＹプロトコル処理プロセッサ１１４間で
セル送信を行うセル送信ＤＭＡＣ１４０，セル受信を行
うセル受信ＤＭＡＣ１４２，ＰＨＹプロトコル処理部１
１４とのインタフェース部であるセル送受信インタフェ
ース部１４６，ＤＭＡＣ１３６，１４０，１４２，ある
いはＣＰＵコア１２８によるバッファメモリアクセス競
合を制御するアービタ１３８，セル送信時のトラヒック
シェーピング機能を実現するハードウェア回路であるセ
ル送信管理部１４８，上記処理部とＣＰＵコア１２８を
接続するＣＰＵコアＩ／Ｆ部１３０，ＣＰＵコア１２
８，ＣＰＵコアが実行するファームウェアを格納するＦ
ＲＯＭ１２４，ＣＰＵコアが管理するテーブル等を配置
するＲＡＭ１２４から構成する。

【００２１】図２は，ＡＴＭにおける通信プロトコル構
成例と通信プロトコルで規定されている処理動作例を示
した図である。ＡＡＬレイヤとしてＡＡＬ５の適用を仮
定している。ＡＴＭカード１０８は，ＡＡＬレイヤのＣ
ＰＣＳレイヤ以下のプロトコル処理をＡＴＭプロトコル
処理コントローラ１１０とＰＨＹプロトコル処理コント
ローラ１１４とにより実行する。

【００２２】送信処理と受信処理の概略を以下に示す。

【００２３】ＡＴＭプロトコル処理コントローラ１１０
は，主プロセッサ１００からの送信要求を受け付ける
と，主プロセッサ１００が主メモリ１０２上に準備した
送信ＣＰＣＳ−ＰＤＵをホストＤＭＡＣ１３６を用いて
バッファメモリ１１２へＤＭＡ転送する。その後，バッ
ファメモリ１１２上のＣＰＣＳ−ＰＤＵを４８Ｂに分割
し，セルヘッダを付加し，ＰＨＹプロトコ処理コントロ
ーラ１１４に対して送信を要求する。尚，セル送信ＤＭ
ＡＣ１４０ではセルを送信しながらＣＲＣ３２を計算
し，ＣＰＣＳ−ＰＤＵのトレイラにＣＲＣ３２の計算結
果を挿入する。

【００２４】ＡＴＭプロトコル処理コントローラ１１０
は，ＰＨＹプロトコル処理コントローラ１１４から受信
報告を受けて，受信セルからセルヘッダを削除し，バッ
ファメモリ１１２上でＣＰＣＳ−ＰＤＵの組立を行う。
尚，セル受信ＤＭＡＣ１４２ではセルを受信しながらＣ
ＲＣ３２を計算し，ＣＰＣＳ−ＰＤＵ組立完了時にＣＲ
Ｃ３２のチェックを行う。ＣＰＣＳ−ＰＤＵ組立が完了
すると，ホストＤＭＡＣ１３６にて，バッファメモリ１
１２から主プロセッサ１００が指定する主メモリ１０２
上へ受信ＣＰＣＳ−ＰＤＵをＤＭＡ転送する。転送完了
後，ＡＴＭプロトコル処理コントローラ１１０から主プ
ロセッサ１００へ受信完了を割り込み等により通知す
る。

【００２５】図３にバッファメモリ１１２の構成を示
す。バッファメモリ１１２は，ＡＴＭプロトコル処理コ
ントローラ１１０がセル送信処理を行うために使用する
送信管理テーブル３００，セル受信処理に使用する受信
管理テーブル３１２，送信ＣＰＣＳ−ＰＤＵを格納する
ための複数の送信バッファ３１４（３１４Ａ，３１４
Ｂ，３１４Ｍ），受信ＣＰＣＳ−ＰＤＵを格納するため
の複数の受信バッファ３１６（３１６Ａ，３１６Ｂ，３
１６Ｎ）から構成する。送信管理テーブル３００のエン
トリ３１０は，セルヘッダのＶＰＩ，ＶＣＩにより識別
可能な論理コネクション（ＶＣ）対応に準備し，ＣＲＣ
計算結果を退避するエリア３０２，セル送信時に付加す
るセルヘッダ３０４，ＡＴＭプトコル処理コントローラ
にて連続して送信する送信セル数３０６，次に送信する
セルペイロードの送信バッファでの位置を示す送信ポイ
ンタ３０８，から構成する。ＡＴＭプロトコル処理コン
トローラは１１０，送信管理テーブル３００を用いてセ
ル送信管理部１４８にてトラヒックシェーピングを実現
する。

【００２６】図４は，本発明のセル送信管理部１４８の
機能を示すブロック構成図である。セル送信管理部１４
８では，ＶＣ対応にセル送信間隔を管理し，セル送信時
刻に到達するとセル送信ＤＭＡＣに対してセル送信要求
を発行することにより，ＶＣ毎に規定される種々の送信
レート（セル数／秒）に対応し，加えて複数ＶＣのセル
多重を行い，トラヒックシェーピングを実現するもので
ある。セル送信管理部１４８は，ＶＣ対応にセル送信間
隔を管理するための管理エントリ４０４（４０４Ａ，４
０４Ｂ，４０４Ｎ），トラヒック制御を柔軟に行うため
ＣＰＵコア１２８からの１セル送信要求を受け付ける送
信要求レジスタ４０６，セル送信間隔管理のためのＣｌ
ｏｃｋ４０２，複数の管理エントリ４０４，あるいはＣ
ＰＵコア１２８からのセル送信要求をスケジューリング
するスケジューラ部４００，セル送信完了をＣＰＵコア
へ報告するための送信報告レジスタ４０８から構成す
る。管理エントリ数はセル送信管理部にて同時に管理可
能なＶＣ数に対応する。管理エントリ４０４は，セル送
信間隔管理を起動するためのｃｔｌレジスタ４０１（４
１０Ａ，４１０Ｂ，４１０Ｎ），バッファメモリ上に設
ける送信管理テーブル（ＳＭＴ）３００の位置情報（Ｓ
ＭＴ ｉｎｄｅｘ）を設定するＳＭＴ ｉｎｄｅｘレジ
スタ４１２（４１２Ａ，４１２Ｂ，４１２Ｎ），セル送
信間隔を設定するｒａｔｅ ｖａｌｕｅレジスタ４１４
（４１４Ａ，４１４Ｂ，４１４Ｎ），セル送信間隔管理
のためのワークエリアであるｃｏｕｎｔレジスタ４１６
（４１６Ａ，４１６Ｂ，４１６Ｎ）の４レジスタと，ｃ
ｏｕｎｔレジスタ４１６を利用してセル送信間隔管理を
行うタイマ処理部４１８（４１８Ａ，４１８Ｂ，４１８
Ｎ）から構成する。セル送信間隔管理を起動する際に
は，上記４レジスタの設定をＣＰＵコア１２８にて行う
必要がある。

【００２７】次に，セル送信管理部１４８を用いること
により実現するトラヒック制御方式を図５から図１０に
示す処理フローにより示す。これらのフローにて，セル
送信処理部１４８のタイマ処理部４１８とスケジューラ
部４００，セル送信ＤＭＡＣ１４０の処理を示す。

【００２８】図５は，タイマ処理部４１８のカウント処
理を示す処理フローである。Ｃｌｏｃｋ４０２から一定
時間，たとえばμｓｅｃ毎に信号が入ると，管理エント
リ４０４に対して起動要求が出されているかをｃｔｌレ
ジスタ４１０の設定値より確認する（５０２）。起動要
求が無ければ処理を終了し，起動要求があれば，ｃｏｕ
ｎｔレジスタ４１６の設定値をチェックし，「０」であ
れば処理を終了し（５０４），「０」でなければ，ｃｏ
ｕｎｔレジスタ４１６の設定値から「１」減算する（５
０６）。その後，再度ｃｏｕｎｔレジスタ４１６の設定
をチェックし（５０８），「０」であればスケジューラ
部４００へｔｉｍｅ ｏｕｔ信号を発行する（５１
０）。同時にＳＭＴ ｉｎｄｅｘをスケジューラ部４０
０へ渡す（５１０）。タイマ処理部４１８は，スケジュ
ーラ部４００からの再起動要求があるまで，処理を停止
する（５１４）。

【００２９】図６，図７においてスケジューラ部４００
のスケジューリング処理を示した処理フローである。

【００３０】図６は，スケジューラ部４００のセル送信
起動のランダムなスケジューリング処理を行う場合の処
理フローである。各管理エントリ４０４のタイマ処理部
４１８からのＴｉｍｅ ｏｕｔ信号の有無と（６０２，
６０４，６０６），ＣＰＵコア１２８による送信要求レ
ジスタ４０６の設定有無（６０８）を順番にチェックし
続け，セル送信要求があれば，セル送信ＤＭＡＣ１４０
を起動する（６１０）。上述したスケジューリング処理
を繰り返し行う事により，各管理エントリ４０４のタイ
マ処理部４１８からの複数のＴｉｍｅ ｏｕｔ信号とＣ
ＰＵコアによる送信要求レジスタの設定によるセル送信
要求をランダムに受け付け，複数ＶＣに対するセル送信
要求を平等に扱う。

【００３１】図７は，スケジューラ部４００のセル送信
起動の優先機能付きスケジューリング処理を行う場合の
一処理フローである。優先順位は，管理エントリ４０４
番号が小さい方が優先順位が高いと仮定する（管理エン
トリ１，４０４Ａは管理エントリ２，４０４Ｂよりも優
先順位が高く，管理エントリｎ−１は管理エントリｎ，
４０４Ｎよりも優先順位が高い）。スケジュール部４０
０では，まず管理エントリ４０４のタイマ処理部４１８
からのＴｉｍｅ ｏｕｔ信号をチェックする（６１
２）。Ｔｉｍｅ ｏｕｔ信号が無い場合，ＣＰＵコア１
２８による送信要求レジスタ４０６の設定有無を調べ
（６０８），セル送信要求があれば，セル送信ＤＭＡＣ
１４０を起動する（６１０）。Ｔｉｍｅ ｏｕｔ信号が
ある場合，管理エントリ１から順番にＴｉｍｅ ｏｕｔ
信号の有無をチェックし（６０２，６０４），セル送信
要求があれば，セル送信ＤＭＡＣ１４０を起動する（６
１０）。一管理エントリに対してセル送信ＤＭＡＣ１４
０を起動後，ＣＰＵコア１２８による送信要求レジスタ
４０６の設定有無を調べ（６０８），セル送信要求があ
れば，セル送信ＤＭＡＣ１４０を起動し（６１０），管
理エントリ４０４のタイマ処理部４１８からのＴｉｍｅ
ｏｕｔ信号によるセル送信と，ＣＰＵコア１２８によ
る送信要求レジスタ４０６の設定によるセル送信とは交
互に行う。上述した処理を繰り返して行う事により，優
先順位をサポートしたスケジューリング処理を実現す
る。

【００３２】図８は，スケジューラ部４００におけるセ
ル送信ＤＭＡＣ起動処理を示した処理フローである。セ
ル送信ＤＭＡＣ１４０にＳＭＴ ｉｎｄｅｘを渡すこと
により起動した後（７０２），１セルの送信が完了する
までウェイトする（７０４）。セル送信ＤＭＡＣ１４０
からセル送信完了とＳＭＴの送信セル数が「０」になっ
たことを示す信号を受け付けた場合，タイマ処理部へ停
止要求を発行する（７０６，７０８，７１０）。送信報
告レジスタ４０８にＳＭＴ ｉｎｄｅｘをロードし（７
１２），ＣＰＵコア１２８へ通知するため割り込み信号
を発行する（７１４）。セル送信ＤＭＡＣ１４０からセ
ル送信完了の信号だけを受け付けた場合，タイマ処理部
へ再起動要求を発行する（７１６，７１８，７２０）。

【００３３】図９は，タイマ処理部４１８のセル送信完
了処理を示す処理フローである。スケジューラ部４００
からの要求を受け付けると，タイマ処理部４１８は停止
状態から回復し，要求の種別により（８０２），再起動
要求であれば，管理エントリ４０４のｒａｔｅ ｖａｌ
ｕｅレジスタ４１４の設定値をｃｏｕｎｔレジスタ４１
６にロードし（８０４），停止要求であれば，管理エン
トリ４０４のｃｔｌレジスタ４１０を「ｉｎａｃｔｉｖ
ｅ」にする（８０６）。

【００３４】図１０は，スケジューラ部４００より起動
されるセル送信ＤＭＡＣ１４０の処理を示す処理フロー
である。スケジューラ部４００より指定されたＳＭＴ
ｉｎｄｅｘの指すＳＭＴ３００のエントリ３１０内の送
信ポインタ３０８より４８バイトを読みだし，読みだし
たデータの前にセルヘッダ３０４を付加してセルを作成
し，セル送受信Ｉ／Ｆ部１４６へＤＭＡ転送する（９０
２）。エントリ３１０内の送信ポインタ３０８に４８バ
イトを加算し（９０４），送信セル数３０６から「１」
を減算する（９０６）。送信セル数３０６の値をチェッ
クし（９０８），「０」の場合，スケジューラ部４００
へ送信完了と送信セル数「０」を通知し（９１０），
「０」でなければ，スケジュータ部４００へ送信完了の
みを通知する（９１２）。

【００３５】次に，セル送信管理部１４８の機能を利用
する場合のＣＰＵコア１２８にて実行するファームェア
の処理フローを図１１から図１３を用いて述べる。

【００３６】図１１は，ＶＣに対するセル送信管理を管
理エントリ４０４を用いて行う場合のファームウェアの
処理フローである。バッファメモリ１１２上のＳＭＴ３
００内のＶＣに対応したエントリ３１０の送信ポインタ
３０８に送信バッファ３１４先頭アドレスを設定し（１
００２），送信セル数３０６として，送信バッファ３１
４内の総送信セル数を設定する（１００４）。管理エン
トリ４０４のＳＭＴｉｎｄｅｘレジスタ４１２にＳＭＴ
３００のエントリ３１０の位置情報を設定する（１００
６）。セル送信間隔を計算し（１００８），管理エント
リのｒａｔｅｖａｌｕｅレジスタ４１４，ｃｏｕｎｔレ
ジスタ４１６に計算値を設定する（１０１０，１０１
２，１０１４）。その後，ｃｔｌレジスタ４１０に「Ａ
ｃｔｉｖｅ」を設定し，タイマ処理部４１８によりセル
送信管理を行う（１０１６）。

【００３７】図１２は，セル送信管理をファームウェア
で行った場合の処理を示したフローである。ファームウ
ェアにて時計を規定し，予め送信レートより次のセル送
信時刻を計算しておく。次のセル送信時刻が現在時刻を
越えたＶＣに対して１セル送信処理を行う（１１０
２）。ＳＭＴ３００のＶＣに対応したエントリ３１０の
送信ポインタ３０８に送信するデータのある位置を設定
し（１１０４），送信セル数３０６に「１」を設定する
（１１０６）。送信要求レジスタ４０６にＳＭＴｉｎｄ
ｅｘを設定しセル送信管理部１４８のスケジューラ部４
００へセル送信ＤＭＡＣ起動を要求する（１１０８）。
その後，送信するセルがあれば，送信レートより次のセ
ル送信時刻を計算する（１１１０）。

【００３８】図１３は，セル送信管理部１４８からの割
り込みを受け付けた場合のファームウェアの処理であ
る。管理エントリ４０４を使用してセル送信管理を行っ
ている場合，送信バッファ３１４を解放し空き状態とし
（１２０２，１２０４），さらに未送信の送信バッファ
があれば，管理エントリ４０４を利用してセル送信を行
う（１２０６）。管理エントリ４０４を利用していない
場合（図１１に従い，送信要求レジスタからセル送信を
要求した場合），送信バッファ３１４内のデータが全て
送信されていれば，送信バッファを解放する（１２０
２，１２０８，１２１０）。次のセル送信に関しては，
図１２のフローに従う。

【００３９】本実施例で示したように，上述した機能を
持つセル送信管理部１４８を実装したＡＴＭプロトコル
処理コントローラ１１０では，セル送信管理部１４８が
管理するＶＣに対するセル送信とＣＰＵコアで実行され
るファームウェアからのセル送信とを併せてトラヒック
シェーピングできることから，高速な送信レートである
ＶＣに関しては，セル送信部のセル送信管理機能を利用
し，低速な送信レートであるＶＣに関しては，ファーム
ウェアにてセル送信管理を行う事が可能である。さら
に，セル送信管理部１４８が持つ管理エントリ数を越え
たＶＣ数の同時送信に対しても，ファームェアにてセル
送信管理が可能であるため，同時に送信可能なＶＣ数は
ハードウェア制限を受けない。

【００４０】（実施例２）本発明の第２の実施例を図
５，図８，１４を用いて説明する。

【００４１】図１４は，セル送信管理部１４８における
セル送信間隔の管理方式を示す図である。実施例１で示
したセル送信管理部のタイマ処理部の管理方式は，図１
４のリスタート方式に当たる。この方式では，セル送信
ＤＭＡＣ１４０よりセル送信完了通知を受けたスケジュ
ーラ部４００からの再起動要求を受け，タイマ処理部４
１８がセル送信間隔を再度カウントを開始する。スケジ
ュラー部４００へのＴｉｍｅ ｏｕｔ信号が同時に２つ
の管理エントリ４０４から発行された場合（図１４にお
ける管理エントリ１，４０４Ａと管理エントリ２，４０
４Ｂ），スケジューラ部４００のスケジューリング機能
にて，例えば図１４に示すように管理エントリ２，４０
４Ｂの要信要求を受けてセルを送信した後，管理エント
リ１，４０４Ａのセルを送信する。このため，同時に２
つのＴｉｍｅ ｏｕｔが生じた場合，実際にせルが送信
される間隔は，管理エントリ１，４０４Ａでは登録した
セル送信間隔よりΔｔだけ遅延することになる。Δｔの
大きさは，回線の伝送速度が１５５Ｍｂｐｓの場合，約
２．７μｓｅｃである。

【００４２】遅延が生じた後，そこから新たにセル送信
間隔のカウントを行うリスタート方式は，ＵＮＩで規定
されているVirtual Scheduling Algorithmに即してい
るが，一方，音声，動画のようなコンティニュアスなデ
ータ送信では，図１４のフリーラン方式に示すように，
ある程度の送信間隔の変動は許可されるが，転送開始時
から常に一定の間隔でのセルの周期転送が要求される。

【００４３】図１４に示す一定のセル送信間隔を実現す
るフリーラン方式を，図５と図８のタイマ処理部４１８
とスケジューラ部４００の処理フローにより示す。

【００４４】図５は，タイマ処理部４１４のカウント処
理を示す処理フローである。Ｃｌｏｃｋ４０２からの信
号を受けて，タイマ処理部４１８は実施例１で述べた処
理を開始する（５０２，５０４，５０６，５０８）。ス
ケジューラ部４００へＴｉｍｅ ｏｕｔ信号を発行した
後（５１０），管理エントリ４０４を使用しているＶＣ
がフリーラン方式を要求している場合，タイマ処理部を
停止させずに，ｃｏｕｎｔレジスタ４１６にｒａｔｅ
ｖａｌｕｅレジスタ４１４の設定値をロードし，続けて
カウント処理を実行する（５１２，５１６）。

【００４５】図８は，スケジューラ部４００におけるセ
ル送信ＤＭＡＣ起動処理を示した処理フローである。セ
ル送信ＤＭＡＣ１４０からセル送信完了の信号を受け付
けた場合（ＳＭＴ３００の送信セル数は「０」でな
い），フリーラン方式の場合，既にタイマ処理部は次の
セル送信時間のカウントを開始しているので，タイマ処
理部に対して再起動要求を発行する必要はない。

【００４６】本実施例に示すように，セル送信管理部に
おいて，フリーラン方式によるセル送信間隔の時間管理
を行い，音声，動画といったデータ転送に対して周期転
送を実現する。

【００４７】（実施例３）本発明の第３の実施例を図１
５から図１８を用いて説明する。

【００４８】図１５は本発明のセル送信管理部１４８の
構成を示す図である。セル送信管理部１４８は，複数の
管理エントリ４０４，スケジューラ部４００，送信要求
レジスタ４０６，受信報告レジスタ４０８，Ｃｌｏｃｋ
４０２，複数セル毎に新たなセル送信間隔を管理エント
リのｒａｔｅ ｖａｌｕｅレジスタ４１４にロードする
ｒａｔｅ設定処理部１４０２から構成する。

【００４９】図１６にバッファメモリ１１２の構成を示
す。バッファメモリ１１２は，送信管理テーブル３０
０，受信管理テーブル３１２，複数の送信バッファ３１
４，複数の受信バッファ３１６，複数セル送信毎に変更
するセル送信間隔を複数設定可能なレートエントリ１５
０８（１５０８Ａ，１５０８Ｂ）から構成する。レート
エントリ１５０８は，ＶＣ単位に準備するものであり，
ＶＣに対応したＳＭＴ３００のエントリ３１０によりポ
インタ情報を管理される。ＳＭＴ３００のエントリ３１
０は，ＣＲＣ結果３０２，セルヘッダ３０４，送信セル
数３０６，送信ポインタ３０８，何セル送信毎にセル送
信間隔を変更するかを設定する連続送信数１５０２，セ
ル送信ＤＭＡＣ１４０のセル送信数のカウンタとして利
用される連続数カウンタ１５０４，レートエントリ１５
０８のポインタ情報を管理するレートエントリポインタ
１５０６から構成する。

【００５０】管理エントリ４０４を用いてセル送信管理
を行う場合，ＣＰＵコア１２８にて実行するファームウ
ェアにて，ＳＭＴ３００の送信ポインタ３０８と送信セ
ル数３０６，管理エントリのレジスタを設定する。加え
て，複数セル送信毎にセル送信間隔を変更する場合，レ
ートエントリ１５０８にセル送信間隔を複数設定し，Ｓ
ＭＴのレートエントリポインタ１５０６にレートエント
リの先頭アドレスを，連続送信数１５０４に同一のセル
送信間隔で送信するセル数を設定する。例えば１セル送
信毎にセル送信間隔を変更する場合，ＳＭＴ３００の連
続送信数１５０２には「１」を設定する。

【００５１】図１７は，セル送信管理部１４８のｒａｔ
ｅ設定処理部１４０２の処理を示す処理フローである。
スケジューラ部４００では，送信ＤＭＡＣ起動処理内で
ｒａｔｅ設定処理部１４０２を起動しＳＭＴ ｉｎｄｅ
ｘを渡す。本処理を図８の処理Ａ７２２の部分にて行
う。これを受けてｒａｔｅ設定処理部１４０２は，バッ
ファメモリ１１２上のレートエントリ１５０８内のレー
ト値の転送するため，ＳＭＴ ｉｎｄｅｘを渡すことに
より，セル送信ＤＭＡＣ１４０を起動する（１６０
２）。ｒａｔｅ設定処理部１４０２は，レート値の転送
を受けて，ＳＭＴ ｉｎｄｅｘに対応した管理エントリ
３００のｒａｔｅ ｖａｌｕｅレジスタ４１４にレート
値をロードする（１６０４，１６０６）。

【００５２】図１８は，ｒａｔｅ設定処理部１４０２よ
り起動されるセル送信ＤＭＡＣ１４０によるレート値転
送処理を示す処理フローである。ｒａｔｅ設定処理部１
４０２から指定されたＳＭＴ ｉｎｄｅｘの指すＳＭＴ
３００のエントリ３１０内のレートエントリポインタ１
５０６よりレート値を読みだし，ｒａｔｅ設定処理部１
４０２へＤＭＡ転送する（１７０２）。エントリ３１０
内の連続数カウンタ１５０４が「０」であるかチェック
し（１７０４），「０」の場合のみ連続送信数１５０２
の設定値を連続数カウンタ１５０４にロードする（１７
０６）。連続数カウンタ１５０４から「１」を減算し
（１７０８），連続セル数カウンタ１５０４が「０」に
なった場合に限り，レートエントリポインタ１５０６を
次のレート値を指すように更新する（１７１０，１７１
２）。

【００５３】本実施例に示すように，セル送信管理部で
は複数セル送信毎にセル送信間隔を変更することが可能
であるため，１ＣＰＣＳ ＰＤＵ転送中でも送信レート
を変更でき，柔軟なトラヒック制御を実現する。

【００５４】（実施例４）本発明の第４の実施例を図１
９から図２１を用いて説明する。

【００５５】図１９は，ＣＰＵコア１２８にて実行する
ファームウェアにおいて複数ＶＣに対する送信トラヒッ
ク制御を行うため，ＲＡＭ１２６上に作成する送信トラ
ヒック管理テーブル１８０２の構成例を示す。送信トラ
ヒック管理テーブル１８０２は，ＶＣ毎に，ＣＢＲ，Ｖ
ＢＲ等のサービスクラスを示すエリア１８０４，現在の
送信レートを示すエリア１８０６，連続送信セル数のカ
ウンタ１８０８，ＰＣＲ（peak cell rate），ＳＣＲ
（Sustainable cell rate），ＡＣＲ（Availabel ce
ll rate），ＭＣＲ（Minimum cell rate），バース
ト等のトラヒック管理パラメータ群１８１０から構成す
る。

【００５６】例えば，サービスクラスとしてＣＢＲを選
択した場合，トラヒック管理パラメータ１８１０として
は，例えばＰＣＲが規定され，現在レート１８０６とし
てはＰＣＲを設定する。ＶＢＲでは，トラヒック管理パ
ラメータ１８１０として，例えばＰＣＲ，ＳＣＲ，バー
ストが規定される。バーストを監視するため，連続送信
セル数１８０８を用いる。現在レート１８０６としては
ＰＣＲかＳＣＲの何れかを設定する。ＡＢＲでは，トラ
ヒック管理パラメータ１８１０は，例えばＭＣＲ，ＰＣ
Ｒ，ＡＣＲ等が規定される。ＡＣＲはＡＢＲの規定に従
い，ＭＣＲとＰＣＲの間で輻輳状態を反映して規定し，
このＡＣＲを現在レート１８０６として設定する。

【００５７】ＣＰＵコア１２８で実行するファームウェ
アで行うトラヒック制御を図２０，図２１を参照して説
明する。

【００５８】図２０は，サービスクラスに対応したセル
送信間隔規定処理の処理フローを示す。ＣＰＣＳ−ＰＤ
Ｕの送信要求を受け付けると，以下のようにＶＣのサー
ビスクラスに対応した送信レートを選択し，選択した送
信レートからセル送信管理部１４８の管理エントリ４０
４内のｒａｔｅ ｖａｌｕｅレジスタ４１４，ｃｏｕｎ
ｔレジスタ４１６に設定するセル送信間隔を算出する
（１９２０）。ＶＣのサービスクラスがＣＢＲの場合
（１９０２），送信トラヒック管理テーブル１８０２の
現在レート１８０６にＰＣＲを設定する（１９０４）。
ＶＢＲの場合（１９０６），連続送信セル数１８０８が
バースト数より大きければ，現在レート１８０６にＳＣ
Ｒを（１９０８，１９１２），そうでなければＰＣＲを
設定する（１９１０）。ＡＢＲの場合，まずＡＣＲ削減
の有無をチェックし（１９１４），必要ならばＡＣＲを
削減する（１９１６）。現在レート１８０６にＡＣＲを
設定する（１９１８）。

【００５９】図２１は，ＡＴＭプロトコル処理コントロ
ーラ１１０が送信要求を受け付ける毎に行う全体レート
監視処理の処理フローである。送信要求を受け付けたＶ
Ｃ上で現在セルの送信が行われているかを調べるため，
送信トラヒック管理テーブル１８０２の現在レート１９
０６が「０」であるかどうかをチェックする（２００
２）。送信が行われている場合，送信トラヒック管理テ
ーブル１８０２の現在レート１８０６には現在の送信レ
ートが登録されている。送信が行われていない場合，図
１９に従い，トラヒック管理テーブル１８０２の現在レ
ート１８０６に送信レートを設定する（２００４）。ト
ラヒック管理テーブル１８０２の現在レート１８０６の
総和が伝送帯域以下であることをチェックする（２００
６）。伝送路の伝送速度が１５５Ｍｂｐｓであれば，伝
送帯域は約３６５ｋセル／秒である。伝送帯域を越えて
いる場合，送信中である全てのＶＣに対して，現在レー
トを再設定し送信レートの保証を行う。サービスクラス
としてＣＢＲを選択した場合，現在レートは変更しない
（２００８）。ＶＢＲの場合，現在レートをＳＣＲとす
る（２０１０，２０１２）。ＡＢＲの場合，現在レート
をＭＣＲとし，トラヒック管理テーブル１８０２のトラ
ヒック管理パラメータ１８１０のＡＣＲにＭＣＲを設定
する（２０１４）。

【００６０】本実施例に示すように，ＣＰＵコアで実行
するファームウェアでは，セル送信管理部１４８を用い
て，種々のサービスクラスに対応した処理を行う事が可
能である。加えて，帯域制御を行う事により，ＶＣ対応
に規定した送信レートを保証することが可能である。

【００６１】

【発明の効果】本発明によれば，ＡＴＭーＬＡＮに接続
する端末に実装し，ＡＡＬレイヤのＳＡＲ機能，ＡＴＭ
レイヤのセル多重／分離機能を持つＡＴＭプロトコル処
理プロセッサに於て，セル送受信機能に加えて，ＶＣ対
応にセル送信間隔を管理する手段と，セル送信要求をス
ケジューリングする手段と，セル送信要求を受けてセル
を送信する手段を持つハードウェア回路であるセル送信
管理部と，ＣＰＵコアを具備することにより，ＶＣ対応
に申告されるサービスクラスと送信レートに対応したト
ラヒック制御を行うことが出来る。

【００６２】さらに，ＶＣ毎に規定された送信レートに
即したトラヒックシェーピング機能を，複数ＶＣに対し
てセル送信管理部とＣＰＵコアで実行するファームウェ
アの双方にて実現することが出来る。

【図面の簡単な説明】

【図１】本発明を適用したＡＴＭプロトコル処理コント
ローラを実装したＡＴＭカードの構成例を示す図であ
る。

【図２】ＡＴＭにおける通信プロトコル構成例と通信プ
ロトコルで規定されている処理動作例を示す図である。

【図３】バッファメモリの一構成例を示す図である。

【図４】本発明のセル送信管理部の一構成例を示す図で
ある。

【図５】タイマ処理部におけるカウント処理を示すフロ
ーチャートである。

【図６】スケジューラ部におけるランダムなスケジュー
リング処理を示すフローチャートである。

【図７】スケジューラ部における優先順位付きスケジュ
ーリング処理を示すフローチャートである。

【図８】スケジューラ部におけるセル送信ＤＭＡＣ起動
処理を示すフローチャートである。

【図９】タイマ処理部におけるセル送信完了処理を示す
フローチャートである。

【図１０】セル送信ＤＭＡＣにおけるセル送信処理を示
すフローチャートである。

【図１１】ＣＰＵコアで実行するファームウェアにおけ
る管理エントリ使用時の処理を示すフローチャートであ
る。

【図１２】ＣＰＵコアで実行するファームウェアにおけ
るセル送信管理処理を示すフローチャートである。

【図１３】ＣＰＵコアで実行するファームウェアにおけ
る送信完了処理を示すフローチャートである。

【図１４】セル送信管理部におけるセル送信時間の管理
方式を示す図である。

【図１５】本発明における，複数セル送信毎に送信レー
トを変更する場合のセル送信管理部の一構成例を示す図
である。

【図１６】複数セル送信毎に送信レートを変更する場合
のバッファメモリの一構成例を示す図である。

【図１７】ｒａｔｅ設定処理部の処理を示すフローチャ
ートである。

【図１８】セル送信ＤＭＡＣにおけるレート値転送処理
を示すフローチャートである。

【図１９】送信トラヒック管理テーブルの構成例を示す
図である。

【図２０】ＣＰＵコアで実行するファームウェアにおけ
るサービスクラスに対応したセル送信間隔規定処理を示
すフローフャートである。

【図２１】ＣＰＵコアで実行するファームウェアにおけ
る全体レート監視処理を示すフローチャートである。

【符号の説明】

１０８…ＡＴＭカード，１１０…ＡＴＭプロトコル処理
コントローラ，１１２…バッファメモリ，１１４…ＰＨ
Ｙプロトコル処理コントローラ，１２８…ＣＰＵコア，
１３０…ＣＰＵ Ｉ／Ｆ部，１３６…ホストＤＭＡＣ，
１３８…アービタ，１４０…セル送信ＤＭＡＣ，１４２
…セル受信ＤＭ，１４６…セル送受信Ｉ／Ｆ部，１４８
…セル送信管理部，３００…送信管理テーブル，４００
…スケジューラ部，４０２…Ｃｌｏｃｋ，４０４…管理
エントリ，４０６…送信要求レジスタ，４０８…送信報
告レジスタ，４１０…ｃｔｌレジスタ，４１２…ＳＭＴ
ｉｎｄｅｘレジスタ，４１４…ｒａｔｅ ｖａｌｕｅ
レジスタ，４１６…ｃｏｕｎｔレジスタ，４１８…タイ
マ処理部，１４０２…ｒａｔｅ設定処理部，１５０８…
レートエントリ，１８０２…送信トラヒック管理テーブ
ル

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 清水洋他「ＡＴＭ−ＬＡＮ」（1995. ７．５），株式会社ソフトリサーチセン ター，Ｐ．115−116及びＰ．200−203 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/28

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】ホスト計算機インターフェース回路と、送
   受信データを保持するバッファメモリとのインタフェー
   ス回路と、ＡＴＭ−ＬＡＮに接続するためのＰＨＹプロ
   トコル処理コントローラとのインタフェース回路と、計
   算機内の主メモリと前記バッファメモリ間のデータ転送
   を行う第一のデータ転送装置と、前記バッファメモリ内
   のパケットを53バイトのセルとして送信を行う第2のデ
   ータ転送装置と、受信したセルをバッファメモリ上にパ
   ケットとして構成する第3のデータ転送装置と、ＣＰＵ
   コアと、前記ＣＰＵコアが実行するファームウェアを格
   納する第1のメモリと、前記ＣＰＵコアが使用するデー
   タを格納する第2のメモリとを有するＡＴＭ処理コント
   ローラにおいて、複数論理コネクションに対し、論理コ
   ネクション単位にセル送信間隔を管理する機能と、前記
   ＣＰＵコアが実行するファームウェアによりセル送信間
   隔を設定するインタフェースと、セル送信時刻到達時に
   セル送信を要求する機能と、前記ファームウェアからの
   セル送信要求を記憶する手段を備え、セル送信間隔を管
   理している複数の論理コネクションからの少なくとも一
   つ以上のセル送信要求とファームウェアからのセル送信
   要求のスケジューリングを行い、選択したセル送信要求
   に応じたセル送信を前記第2のデータ転送装置に要求す
   る機能を備えたハードウェア回路を備えることを特徴と
   するＡＴＭプロトコル処理コントローラ。
2. 【請求項２】請求項１のＡＴＭプロトコル処理コントロ
   ーラと、前記ＡＴＭプロトコル処理コントローラとのイ
   ンタフェース機能を持つＰＨＹプロトコル処理コントロ
   ーラと、トランスと、ケーブルコネクタとを有するＡＴ
   Ｍ通信アダプタ。
3. 【請求項３】ＰＣＭＣＩＡとして物理インターフェース
   を実現するホスト計算機インターフェース回路を具備し
   た請求項１記載のＡＴＭプロトコル処理コントローラ
   と、前記ＡＴＭプロトコル処理コントローラとのインタ
   フェース機能を持つＰＨＹプロトコル処理コントローラ
   と、トランスと、ケーブルコネクタとを有するＰＣＭＣ
   ＩＡ準拠のＡＴＭ通信カード。