JPH10242820A - 集積回路用の非重複クロック信号発生回路および方法 - Google Patents

集積回路用の非重複クロック信号発生回路および方法

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JPH10242820A
JPH10242820A JP9339043A JP33904397A JPH10242820A JP H10242820 A JPH10242820 A JP H10242820A JP 9339043 A JP9339043 A JP 9339043A JP 33904397 A JP33904397 A JP 33904397A JP H10242820 A JPH10242820 A JP H10242820A
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pulse width
clock
pulse
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slave
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JP9339043A
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Jason A T Jones
エイ．ティー．ジョーンズ ジェイソン
Gary L Swoboda
エル．スウオボダ ゲイリー
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Texas Instruments Inc
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Texas Instruments Inc
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    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
    • H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping

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Abstract

(57)【要約】 （修正有） 【課題】 非重複刻時信号を形成する方法と装置を提供
する。 【解決手段】 周波数が集積回路の動作周波数の２倍で
ある基準クロック３００が使用される。基準クロックの
高位パルス幅とほぼ同一である高位パルス幅Ｔ９ｂを有
する主クロック信号の周波数は基準クロックの周波数の
半分である。同様に、基準クロックの高位パルス幅とほ
ぼ同一である高位パルス幅Ｔ１０ｂを有する従クロック
信号が形成されるが、従クロックの周波数も、基準クロ
ックの周波数の半分である。次に、主クロック信号と従
クロック信号が重複しないように、主クロック信号と従
クロック信号のいずれか、またはいずれもが、アナログ
遅延手段によるが、基準クロックの低位パルス幅より小
さい量Ｔ１３とＴ１４により広げられる。回路要素の伝
達時間が動作温度または電圧により変化すると、アナロ
グ遅れＴ１３とＴ１４は、比例して変化し、回路要素の
伝達時間の変化を補償する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する分野】本発明は、電子処理装置及び素子
の非重複クロック出力信号を発生する駆動回路の分野に
関する。
【０００２】
【従来の技術】集積回路装置において、回路の多様な部
分に複数のクロック信号を使用することが、しばしば望
まれている。効率を最大にするため、集積回路に使用さ
れるすべてのクロック信号を単一のクロック入力から発
生することが好ましい。今日、多くの回路設計は、ラッ
チとレジスタを刻時する二相クロック発生機構を採用し
ている。一般に、データの使い果たしとほかのタイミン
グ障害を避けるため、二相は非重複でなければならない
主（マスタークロック）と従（スレイブクロック）から
構成している。しかし、この非重複タイミングは、多様
な処理、温度、電圧、およびローディングに亘って維持
することが困難である。
【０００３】従来技術の図１に示された非重複クロック
信号を発生する典型的回路において、単一の基準クロッ
ク１００は、二相の非重複クロック、主１０２と従１０
４を駆動するために使用される。
【０００４】非重複タイミングは普通、主クロック（マ
スタークロック）１０２の各立ち上がりを遅れ時間Ｔ１
だけ遅らせるために基準クロック１００へ接続されたア
ナログ遅れ経路を有し、かつ、従クロック（スレイブク
ロック）１０４の各立ち上がりを遅れ時間Ｔ２だけ遅ら
せるために基準クロック１００へ接続されたアナログ遅
延経路を有することにより実行される。
【０００５】
【発明が解決しようとする課題】従来技術の構成の不利
な点は、アナログ遅延が、処理変数、動作温度、および
動作電圧に非常に依存していることである。従って、周
波数対電圧または温度の処理シュムー（ｓｃｈｍｏｏ）
曲線の弱化した隅にある動作特性により生成された部分
については、アナログ遅延は、従来技術の図２に示され
た付加された遅れ時間Ｔ３により示されているように増
加し、クロック信号１０２及びまたは１０４に短い高位
のパルス幅Ｔ４を発生する。装置は一般に、論理回路の
各種層により長い遅れに順応するため、弱化した隅でゆ
っくり動作し、長いパルス幅を必要とするので、これは
問題の原因となる。
【０００６】この構成のほかの不利な点は、アナログ遅
延がすべての処理／温度／電圧の隅について制御するこ
とが非常に難しいことである。従って、最小量の非重複
時間が、装置が適切に機能することを必要とするなら
ば、回路は、処理シュムーの強化された隅においてさえ
も、この非重複時間を確実にする十分な遅れを発生する
ように設計されなければならない。従って、弱化した隅
において、非重複時間は、過度に大きくなり、上述のよ
うに、装置の最大動作周波数に衝撃を与える。
【０００７】従って、本発明の目的は、非重複刻時信号
の出力を発生する駆動回路を提供することである。
【０００８】本発明の目的はさらに、処理に感受性のな
い駆動回路を提供することである。
【０００９】ほかの目的と利点は、以降の図面と明細書
を参照する、本技術に通常に習熟した当事者には明らか
であろう。
【００１０】
【課題を解決するための手段】本発明により、方法が、
集積回路用の非重複クロック信号を形成するために提供
されている。周波数が集積回路の所望の動作周波数の２
倍である基準クロックが、使用されている。基準クロッ
クは、各周期内に高位のパルス幅と低位のパルス幅を有
する。基準クロックの高位のパルス幅とほぼ同じである
高位のパルス幅を有する主クロック信号が形成される
が、主クロックの周波数は、基準クロックの半分であ
る。同様に、基準クロックの高位のパルス幅とほぼ同じ
である高位のパルス幅を有する従クロック信号が形成さ
れる。次に、主クロック信号と従クロック信号のいずれ
か、またはどちらの高位のパルス幅は、主クロック信号
と従クロック信号が相互に重複しないように、基準クロ
ックの低位のパルス幅より小さい量だけ広げられる。
【００１１】集積回路内の回路要素の伝達時間は、動作
温度または電圧の変化により変動するので、アナログ遅
れは比例して変化し、回路要素の伝達時間の変化を補償
する。
【００１２】
【発明の実施の形態】従来技術の非重複クロック発生器
に関して考察された問題が、非重複クロック信号を形成
するディジタル化を使用し、クロック信号のパルス幅を
伸ばす補助アナログ遅延を使用することにより、処理で
きることが分かった。
【００１３】図３は、本発明によりディジタル手段によ
り発生した非重複クロック信号のタイミング図である。
この構成は、基準クロック３０２が所望の出力クロック
周波数の２倍速いことが必要である。実際の非重複タイ
ミングはディジタルで行われ、クロックパルス幅はアナ
ログ遅延により改善される。
【００１４】非重複クロック信号は、主クロック３０２
と従クロック３０４を形成するため、すべてのほかの基
準クロック３００の高位パルスを使用することにより、
ディジタルで生成される。基準クロック３００は、高位
パルス幅Ｔ５と低位パルス幅Ｔ６とから成る周期Ｔ７を
有する。主クロック３０２はＴ８の周期で形成され、こ
れは周期Ｔ７の２倍長い。主クロック３０２は、基準ク
ロック３００の高位のパルス幅Ｔ５にほぼ等しい高位の
パルス幅Ｔ９ａを有する。同様に、従クロック３０４は
Ｔ８の周期で形成され、これは周期Ｔ７の２倍長く、高
位のパルス幅Ｔ５にほぼ等しい高位パルス幅Ｔ１０ａを
有する。従って、基準クロック３００の低位パルス幅Ｔ
６にほぼ等しいクロック３０２と３０４の各高位パルス
の間に、非重複時間Ｔ１１ａとＴ１２ａが常にある。
【００１５】この完全ディジタル構成の欠点は、主／従
の高位パルス幅Ｔ９ａとＴ１０ａが、集積回路（ＩＣ）
内のある論理回路設計に十分ほど広くないことである。
これは、図４に示されているように、遅れ時間Ｔ１３と
して各主クロック信号の縁の立ち下がりに、および遅れ
時間Ｔ１４として各従クロック信号縁の立ち下がりに幾
らかのアナログ遅延を導入することにより処理される。
【００１６】有利なことに、従来技術の非重複回路と異
なって、アナログ遅延の処理に対する依存性は、ここで
説明したように、パルス幅Ｔ９ａとＴ１０ａを広げるた
めに使用される時の問題ではない。ドーピング、酸化物
の厚さ、抵抗性などの各種処理変数は、集積回路の回路
要素の伝達遅れの変化の原因である。生成処理シュムー
の曲線の緩慢な隅に生成されるＩＣに関しては、アナロ
グ遅れが増加し、これにより、パルス幅Ｔ９ｂとＴ１０
ｂを増加し、これにより、論理回路設計の緩慢なタイミ
ング経路に大きい伝達時間を与える。速い隅のＩＣに関
しては、パルス幅Ｔ９ｂとＴ１０ｂは減少するが、ＩＣ
内のタイミング経路も加速され、短い伝達時間を要する
だけである。
【００１７】本発明のアナログ遅延法のほかの利点は、
所望の最小非重複時間Ｔ１１ｂとＴ１２ｂを確保するた
め、処理曲線の弱化した隅において最適化されることだ
けを必要とするアナログ遅延Ｔ１３とＴ１４である。
【００１８】図５は、本発明による非重複クロック信号
を形成するクロック回路５００の概要図であり、図６
は、この回路の動作を示すタイミング図である。単一の
基準クロック信号ＣＬＫがクロック回路５００へ送られ
る。回路５００の二つの出力は、基準クロック信号ＣＬ
Ｋの周波数の半分で進行するクロック信号ＭＡＳＴＥＲ
とクロック信号ＳＬＡＶＥとから構成している二相の非
重複クロックを生成する。
【００１９】基準信号ＣＬＫは、受信回路５１０により
受信される。ゲート５１１〜５１３、５１４ａ〜ｎ、お
よび５１５ａ〜ｎは、図６に示されたように、信号Ｓと
Ｍの立ち上がりを遅らせる一般的な回路により、二つの
予備非重複クロック信号ＳとＭを形成する。これらの予
備非重複クロック信号は、偶発的故障がクロック信号Ｍ
ＡＳＴＥＲとＳＬＡＶＥの形成中に確実に発生しないこ
とが必要である。予備非重複回路が立ち上がりを遅らせ
る従来のタイプであることに留意されたい。この局部Ｓ
／Ｍクロックは最小の論理へ進み、よく制御されるの
で、この場合、これは許容される。
【００２０】局部クロック信号Ｓは、Ｄフリップ−フロ
ップ５１６を刻時して、信号ＳＥＴ＿ＣＬＫを発生す
る。信号ＳＥＴ＿ＣＬＫは、半分に分割された単なる信
号Ｓであり、クロック信号ＳＬＡＶＥを形成するために
従回路６３０、およびクロック信号ＭＡＳＴＥＲを形成
するために主回路５４０により使用される。
【００２１】従回路５３０は、信号ＳＬＡＶＥを生成す
るＡＮＤ−ＯＲゲート５３１により形成された非同期ラ
ッチを有する。信号ＳＥＴ＿ＣＬＫは、図６に示されて
いるように時間Ｔ６００において、信号Ｍをゲートし
て、クロック信号ＳＬＡＶＥの立ち上がりを形成するよ
うにこのラッチをセットする。
【００２２】同様に、反転されたＳＥＴ＿ＣＬＫは、信
号Ｍをゲートして、時間Ｔ６０１においてクロック信号
ＭＡＳＴＥＲの立ち上がりを形成主回路５４０のほかの
非同期ラッチ５４１をセットする。信号Ｍは、ＳＥＴ＿
ＣＬＫが安定している時にのみ行使され、従って、非同
期ラッチ５４を偶発的にセットする故障が確実にないよ
うにする。これは、局部非重複クロックＭとＳが発生さ
れた理由である。
【００２３】信号Ｍは、遅延回路５２０のフリップ−フ
ロップ５２１を刻時して、信号ＳＥＴ＿ＣＬＫＤを生成
する。これは遅れ型の信号ＳＥＴ＿ＣＬＫである。ＳＥ
Ｔ＿ＣＬＫとＳＥＴ＿ＣＬＫＤは、ゲート５２２により
否定論理和され、信号ＣＬＲ＿ＣＬＫＤを生成する。次
に、ＣＬＲ＿ＣＬＫは、遅延ブロック５２３により遅ら
され、信号ＣＬＲ＿ＣＬＫＤを生成する。ＣＬＫ＿ＣＬ
ＫＤがＬＯＷになると、ＳＬＡＶＥとＭＡＳＴＥＲの非
同期ラッチ５３１と５４１は、時間Ｔ６０２とＴ６０３
においてそれぞれクリアされる。ＣＬＫ＿ＣＬＫＤを生
成する遅延ブロック５２３の遅れ時間は、微調節され
て、例えば、インバータ５２３ａ〜ｎの数を変化するこ
とにより、所望の最小非重複時間と最小パルス幅を達成
する。同じ立ち下がり時間が、ＭＡＳＴＥＲとＳＬＡＶ
Ｅの両方に適用されることに留意して戴きたい。これ
は、信号ＳＥＴ＿ＣＬＫＤと否定論理和ゲート５２２が
使用されたためである。
【００２４】図７は、本発明による非重複クロック信号
を形成するクロック回路７００のほかの出力の概略図で
ある。二つの遅れブロック７２３と７２４が、ＳＬＡＶ
ＥとＭＡＳＴＥＲの非同期ラッチ５３１と５４１をクリ
アするために使用されることを除いて、クロック回路７
００は、クロック回路５００と似ている。クロック信号
ＳＬＡＶＥとＭＡＳＴＥＲが異なるパルス幅を有するよ
うに、遅延ブロック７２３と７２４は、異なる遅れを有
するように微調節される。
【００２５】ここに使用されているように、用語”付加
された”、”接続された”、および”接続”は、電気的
に接続されたことを意味しており、付加的要素が電気接
続経路にある場合を含んでいる。
【００２６】本発明は例証実施態様に関連して説明され
ており、この説明は限定する意味で解釈されるものでは
ない。本発明の多様なほかの実施態様は、本技術に精通
した当事者にはこの説明を参照することにより明らかで
あろう。例えば、基準クロックＣＬＫの立ち下がりは、
信号ＭＡＳＴＥＲとＳＬＡＶＥが形成される非同期基準
クロックを形成するように、遅延ブロックにより遅らさ
れる。従って、添付請求の範囲は、本発明の本来の範囲
と技術思想に含まれる実施態様のすべての変形を含んで
いると考えられるものである。
【００２７】以上の説明に関し更に以下の項を開示す
る。 （１）集積回路の非重複クロック信号を形成する方法で
あって、該方法は、周波数が前記集積回路の所望動作周
波数の二倍である基準クロックを生成し、前記基準信号
発生器クロックが第一パルス幅を有する第一パルスと第
二パルス幅を有する第二パルスとから成る第一周期を有
し、前記第一周期の二倍の長さの第二周期を有し、前記
第一パルス幅とほぼ等しい第三パルス幅を有する第三パ
ルスと第四パルス幅を有する第四パルスとから成る主ク
ロックを形成し、前記第一周期の二倍の長さの第三周期
を有し、前記第一パルス幅とほぼ等しい第五パルス幅を
有する第五パルスと第六パルス幅を有する第六パルスと
から成る従クロックを形成し、前記主クロックと前記従
クロックとが重複しないように、前記第五パルスがほぼ
前記第二パルス幅だけ前記第三パルスから時間的に分離
されており、前記第三パルス幅を前記第二パルス幅より
小さい第一量だけ長くする、段階を含んでいる方法。 （２）第１項記載の方法であって、さらに、前記第五パ
ルス幅を前記第二パルス幅より小さい量だけ長くするこ
とを含んでいる、方法。 （３）第１項記載の方法であって、さらに、前記集積回
路の動作温度の変化に応答して前記集積回路内の論理要
素の信号伝達時間に比例した第二量だけ前記第三パルス
幅を変化することを含んでいる、方法。 （４）第１項記載の方法であって、さらに、前記集積回
路の動作電圧の変化に応答して前記集積回路内の論理要
素の信号伝達時間に比例した第二量だけ前記第三パルス
幅を変化することを含んでいる、方法。 （５）第１項記載の方法であって、さらに、前記集積回
路の処理変数の変化に応答して前記集積幅を変化するこ
とを含んでいる、方法。
【００２８】（６）集積回路の非重複クロック信号を形
成する方法であって、該方法は、周波数が前記集積回路
の所望動作周波数の二倍である基準クロックを生成し、
前記基準信号発生器クロックが第一パルス幅を有する第
一パルスと第二パルス幅を有する第二パルスとから成る
第一周期を有し、非対称基準クロック信号を形成するた
め前記第一パルス幅を第一量だけ長くし、前記非対称基
準クロックが前記第一周期を有し、前記第一周期の二倍
の長さの第二周期を有し、前記非対称基準クロックの前
記第一パルス幅とほぼ等しい第三パルス幅を有する第三
パルスと第四パルス幅を有する第四パルスとから成る主
クロックを形成し、前記第一周期の二倍の長さの第三周
期を有し、前記非対称基準クロックの前記第一パルス幅
とほぼ等しい第五パルス幅を有する第五パルスと第六パ
ルス幅を有する第六パルスとから成る従クロックを形成
し、前記主クロックと前記従クロックとが重複しないよ
うに、前記第五パルスがほぼ前記第二パルス幅だけ前記
第三パルスから時間的に分離されており、前記第三パル
ス幅を前記第二パルス幅より小さい第一量だけ長くす
る、段階を含んでいる、方法。 （７）第６項記載の方法であって、さらに、前記集積回
路の動作温度の変化に応答して前記集積回路内の論理要
素の信号伝達時間に比例した第二量だけ前記第一パルス
幅を変化することを含んでいる、方法。 （８）第６項記載の方法であって、さらに、前記集積回
路の動作電圧の変化に応答して前記集積回路内の論理要
素の信号伝達時間に比例した第二量だけ前記第一パルス
幅を変化することを含んでいる、方法。
【００２９】（９）集積回路の非重複クロック信号を形
成するクロック回路であって、クロック回路は、周波数
が前記集積回路の所望の動作周波数の二倍である基準ク
ロックを受信する前記集積回路内の受信回路であって、
前記基準クロックが第一パルス幅を有する第一パルスと
第二パルス幅を有する第二パルスとから成る第一周期を
有する前記受信回路と、前記第一周期の二倍の長さの第
二周期を有し、前記第一パルス幅とほぼ等しい第三パル
ス幅を有する第三パルスと第四パルス幅を有する第四パ
ルスとから成る主クロックを形成する前記受信回路へ接
続された主回路と、前記第一周期の二倍の長さの第三周
期を有し、前記第一パルス幅とほぼ等しい第五パルス幅
を有する第五パルスと第六パルス幅を有する第六パルス
とから成る従クロックを形成する前記受信回路へ接続さ
れた従回路であって、前記主クロックと前記従クロック
とが重複しないように、前記第五パルスがほぼ前記第二
パルス幅だけ前記第三パルスから時間的に分離されてい
る前記従回路と、前記第三パルス幅を前記第二パルス幅
より小さい第一量だけ長くする前記主回路へ接続された
第一遅れ回路と、を含んでいるクロック回路。 （１０）第９項記載のクロック回路であって、さらに、
前記第五パルス幅を前記第二パルス幅より小さい量だけ
長くするように従回路に接続された第二遅れ回路を含ん
でいる、クロック回路。 （１１）第９項記載のクロック回路であって、前記第一
遅れ回路が前記集積回路の動作温度または動作電圧の変
化に応答して、前記集積回路の動作温度または動作電圧
の前記変化に応答して前記集積回路内の論理要素の単一
伝達時間の変化に比例する第二量だけ前記第三パルス幅
を変化する、クロック回路。 （１２）第９項記載のクロック回路であって、さらに、
前記第五パルス幅を前記第二パルス幅より小さい量だけ
長くするように従回路に接続された前記第一遅れ回路を
含んでいる、クロック回路。
【００３０】（１３）集積回路の非重複クロック信号を
形成するクロック回路であって、クロック回路は、周波
数が前記集積回路の所望の動作周波数の二倍である基準
クロックを受信する前記集積回路内の受信回路であっ
て、前記基準クロックが第一パルス幅を有する第一パル
スと第二パルス幅を有する第二パルスとから成る第一周
期を有する前記受信回路と、非対称の基準クロック信号
を形成するため前記第一パルス幅を第一量だけ長くする
ように前記受信回路へ接続された遅れ回路であって、前
記非対称の基準クロックが前記第一周期を有する前記遅
れ回路と、前記第一周期の二倍の長さの第二周期を有
し、前記非対称の基準クロックの前記第一パルス幅とほ
ぼ等しい第三パルス幅を有する第三パルスと第四パルス
幅を有する第四パルスとから成る主クロックを形成する
前記遅れ回路へ接続された主回路と、前記第一周期の二
倍の長さの第三周期を有し、前記非対称の基準クロック
の前記第一パルス幅とほぼ等しい第五パルス幅を有する
第五パルスと第六パルス幅を有する第六パルスとから成
る従クロックを形成する前記受信回路へ接続された従回
路であって、前記主クロックと前記従クロックとが重複
しないように、前記第五パルスがほぼ前記第二パルス幅
だけ前記第三パルスから時間的に分離されている前記従
回路と、を含んでいる、クロック回路。 （１４）第１３項記載のクロック回路であって、前記遅
れ回路が前記集積回路の動作温度または動作電圧の変化
に応答して、前記集積回路の動作温度または動作電圧の
前記変化に応答して前記集積回路内の論理要素の単位値
伝達時間の変化に比例する第二量だけ前記第一パルス幅
を変化する、クロック回路。 （１５）集積回路の非重複クロック信号４０２と４０４
を形成する方法が提供されている。周波数が集積回路の
所望の動作周波数の２倍である基準クロック３００が使
用されている。基準クロックの高位パルス幅とほぼ同一
である高位パルス幅Ｔ９ａを有する主クロック信号が形
成されるが、主クロックの周波数は、基準クロックの周
波数の半分である。同様に、基準クロックの高位パルス
幅とほぼ同一である高位パルス幅Ｔ１０ａを有する従ク
ロック信号が形成されるが、従クロックの周波数も、基
準クロックの周波数の半分である。次に、主クロック信
号と従クロック信号が相互に重複しないように、主クロ
ック信号と従クロック信号のいずれか、またはいずれも
が、アナログ遅れ手段によるが、基準クロックの低位パ
ルス幅より小さい量Ｔ１３とＴ１４により広げられる。
集積回路内の回路要素の伝達時間が動作温度または電圧
により変化すると、アナログ遅れＴ１３とＴ１４は、比
例して変化し、回路要素の伝達時間の変化を補償する。
【図面の簡単な説明】
【図１】アナログ遅延により生成された従来技術の非重
複クロック信号のタイミング図である。
【図２】タイミングの低下を示す従来技術の非重複クロ
ック信号のタイミング図である。
【図３】本発明のディジタル手段により生成された非重
複クロック信号のタイミング図である。
【図４】本発明による立ち下がりのアナログ遅延で向上
された図３の非重複クロック信号のタイミング図であ
る。
【図５】本発明による非重複クロック信号を形成するク
ロック回路の説明図である。
【図６】図５のクロック回路のタイミング図である。
【図７】本発明による非重複クロック信号を形成するク
ロック回路のほかの実施態様の説明図である。
【符号の説明】
３００ 基準クロック ３０２ 主クロック ３０４ 従クロック ５００ クロック回路 ５１０ 受信回路 Ｍ 主非重複クロック信号 Ｓ 従非重複クロック信号 ５１６ Ｄフリップ−フロップ ５２０ 遅延回路 ５２２ ゲート ５２３ 遅延ブロック ５３０ 従回路 ５４０ 主回路 ５３１ 非同期ラッチ ５４１ 非同期ラッチ 異なる図面の対応する数字と記号は、ほかに示されてい
なければ、対応部品に相当する。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 集積回路の非重複クロック信号を形成す
    る方法であって、該方法は、 周波数が前記集積回路の所望動作周波数の二倍である基
    準クロックを生成し、前記基準信号発生器クロックが第
    一パルス幅を有する第一パルスと第二パルス幅を有する
    第二パルスとから成る第一周期を有し、 前記第一周期の二倍の長さの第二周期を有し、前記第一
    パルス幅とほぼ等しい第三パルス幅を有する第三パルス
    と第四パルス幅を有する第四パルスとから成る主クロッ
    クを形成し、 前記第一周期の二倍の長さの第三周期を有し、前記第一
    パルス幅とほぼ等しい第五パルス幅を有する第五パルス
    と第六パルス幅を有する第六パルスとから成る従クロッ
    クを形成し、前記主クロックと前記従クロックとが重複
    しないように、前記第五パルスがほぼ前記第二パルス幅
    だけ前記第三パルスから時間的に分離されており、 前記第三パルス幅を前記第二パルス幅より小さい第一量
    だけ長くする、段階を含んでいる方法。
  2. 【請求項２】 集積回路の非重複クロック信号を形成す
    るクロック回路であって、クロック回路は、 周波数が前記集積回路の所望の動作周波数の二倍である
    基準クロックを受信する前記集積回路内の受信回路であ
    って、前記基準クロックが第一パルス幅を有する第一パ
    ルスと第二パルス幅を有する第二パルスとから成る第一
    周期を有する前記受信回路と、 前記第一周期の二倍の長さの第二周期を有し、前記第一
    パルス幅とほぼ等しい第三パルス幅を有する第三パルス
    と第四パルス幅を有する第四パルスとから成る主クロッ
    クを形成する前記受信回路へ接続された主回路と、 前記第一周期の二倍の長さの第三周期を有し、前記第一
    パルス幅とほぼ等しい第五パルス幅を有する第五パルス
    と第六パルス幅を有する第六パルスとから成る従クロッ
    クを形成する前記受信回路へ接続された従回路であっ
    て、前記主クロックと前記従クロックとが重複しないよ
    うに、前記第五パルスがほぼ前記第二パルス幅だけ前記
    第三パルスから時間的に分離されている前記従回路と、 前記第三パルス幅を前記第二パルス幅より小さい第一量
    だけ長くする前記主回路へ接続された第一遅れ回路と、
    を含んでいるクロック回路。
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