JPH10200380A - フリップフロップ回路 - Google Patents

フリップフロップ回路

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JPH10200380A
JPH10200380A JP8357702A JP35770296A JPH10200380A JP H10200380 A JPH10200380 A JP H10200380A JP 8357702 A JP8357702 A JP 8357702A JP 35770296 A JP35770296 A JP 35770296A JP H10200380 A JPH10200380 A JP H10200380A
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clock signal
clock
flip
flop circuit
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0372—Bistable circuits of the master-slave type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/013—Modifications of generator to prevent operation by noise or interference

Abstract

(57)【要約】 【課題】 チップ面積の増加を最小限に抑制でき、クロ
ックスキューによる誤動作を回避できるフリップフロッ
プ回路を実現する。 【解決手段】 フリップフロップ回路にクロック制御回
路３０を設け、基準クロック信号ＣＫとスキュー調整用
クロック信号ＳＣＫの論理和でマスタラッチ回路１０に
供給するクロック信号ＣＫＭを生成し、基準クロック信
号ＣＫに応じてスレーブラッチ回路２０に供給するクロ
ック信号ＣＫＳを生成し、基準クロック信号ＣＫよりス
キューマージン分だけ位相が進んでいるクロック信号Ｓ
ＣＫの立ち上がりエッジで入力信号Ｄをフリップフロッ
プ回路に取り込み、基準クロック信号ＣＫの立ち上がり
エッジでそれを出力し、クロック信号ＳＣＫを論理
“０”に保持することにより、フリップフロップ回路を
通常の通り動作させる。これにより、クロックスキュー
による誤動作を防止できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、フリップフロップ
回路、特にクロックスキューによる誤動作を防止できる
フリップフロップ回路に関するものである。
【０００２】
【従来の技術】近年、プロセスの微細化に伴い論理回路
の規模が増大し、消費電力を低減するため関数クロック
信号の多用などによりチップ内のクロックスキューが大
きくなる傾向がある。一方、ゲートの遅延時間は小さく
なってきており、スキューによる誤動作の確率が高くな
っている。
【０００３】
【発明が解決しようとする課題】上述した従来の論理回
路においてスキューによる誤動作を防止するためデータ
の遅延素子は相対的に大きな面積を占有するように形成
され、その制御も一層困難になっている。特に２系統の
データの入出力を持つスキャンフリップフロップ回路に
おいて、スキャンテストのシリアルシフト動作時にはシ
リアル出力信号が次段のシリアル信号入力端子に直接接
続されているためデータの伝搬が速く、システム入力に
較べてスキューによる誤動作が起きやすいという問題が
ある。
【０００４】これを防ぐために２系統のクロックを配す
ることは配置配線に過大な困難さを生じさせ、かつ、タ
イミングを調整するためにスキャンフリップフロップ回
路に他の回路の付加することにより大幅なチップ面積の
増加をもたらす。
【０００５】本発明はかかる事情に鑑みてなされたもの
であり、その目的はチップ面積の増加を最小限に抑制
し、クロックスキューによる誤動作を回避できるフリッ
プフロップ回路を実現する。特に２系統のデータ入出力
を有するスキャンフリップフロップ回路において、シリ
アルシフト動作時に起こりやすい誤動作を防止できるフ
リップフロップ回路を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明はクロック信号に同期して信号の入出力を行
い、通常動作モードの他に少なくとも調整モードを有す
るフリップフロップ回路であって、第１のクロック信号
に同期して入力信号を取り込み、それを保持する第１の
信号保持手段と、第２のクロック信号に同期して上記第
１の信号保持手段により保持されている信号を保持して
出力する第２の信号保持手段と、上記通常モード時に、
位相が同相する上記第１と第２のクロック信号を生成
し、上記第１および第２の信号保持手段にそれぞれ供給
し、上記調整モード時に、上記第２の信号保持手段の出
力タイミングが上記第１の信号保持手段の取り込みタイ
ミングより遅れるように上記第１および第２のクロック
信号のタイミングを制御して出力するクロック制御手段
を有する。
【０００７】また、本発明では、上記クロック制御手段
は、基準クロック信号と位相の異なる調整用クロック信
号を受けて、上記基準クロック信号と同相のクロック信
号を上記第２のクロック信号として上記第２の信号保持
手段に供給し、上記基準クロック信号と上記調整用クロ
ック信号に応じて上記第１のクロック信号を生成し、上
記第１の信号保持手段に供給するクロック生成手段を有
する。
【０００８】また、本発明では、上記クロック制御手段
は、基準クロック信号と位相の異なる調整用クロック信
号を受けて、上記基準クロック信号と同相のクロック信
号を上記第１のクロック信号として上記第１の信号保持
手段に供給し、上記基準クロック信号と上記調整用クロ
ック信号に応じて上記第２のクロック信号を生成し、上
記第２の信号保持手段に供給するクロック生成手段を有
する。
【０００９】さらに、本発明では、クロック信号に同期
して信号の入出力を行い、少なくともシステムモードと
スキャンモードの二つの動作モードで動作可能なフリッ
プフロップ回路であって、切り替え信号を受けて、当該
切り替え信号のレベルに応じてシステム入力信号または
スキャン入力信号の何れかを選択する選択手段と、第１
のクロック信号に同期して上記選択手段により選択した
信号を取り込み、それを保持する第１の信号保持手段
と、第２のクロック信号に同期して上記第１の信号保持
手段により保持されている信号を保持して出力する第２
の信号保持手段と、基準クロック信号と当該基準クロッ
ク信号と位相の異なる調整用クロック信号を受けて、こ
れらのクロック信号の内、位相が進んでいるクロック信
号に応じて上記第１のクロックを生成して上記第１の信
号保持手段に供給し、位相の遅れているクロック信号に
応じて上記第２のクロック信号を生成して上記第２の信
号保持手段に供給するクロック制御手段とを有する。
【００１０】さらに、本発明では、好適には上記クロッ
ク制御手段は、上記調整用クロック信号として上記切り
替え信号を受けて、当該切り替え信号に応じて上記第１
および第２のクロック信号を生成し、上記システムモー
ド時に、上記クロック制御手段は上記切り替え信号に応
じて位相の同相する上記第１および第２のクロック信号
を生成して出力する。
【００１１】本発明によれば、フリップフロップ回路に
基準クロック信号および調整用クロック信号に応じて、
第１および第２のクロック信号を生成し、第１および第
２の信号保持手段にそれぞれ出力する。スキュー調整が
行わないとき、上記調整用クロック信号が所定のレベル
に保持され、上記基準クロック信号に応じて同相する第
１および第２のクロック信号が生成され、スキュー調整
が行うとき、基準クロック信号と調整用クロック信号の
内、位相が進んでいるクロック信号に応じて第１のクロ
ックが生成され第１の信号保持手段に供給され、位相の
遅れているクロック信号に応じて第２のクロック信号が
生成され第２の信号保持手段に供給される。この結果、
調整モード時にクロックスキューによる誤動作が回避さ
れ、かつ、スキュー防止ための回路面積の増加を最小限
に抑制できる。
【００１２】また、本発明によれば、選択手段によりシ
ステム入力またはスキャン入力の何れかを選択して出力
できるフリップフロップ回路を構成し、基準クロック信
号と調整用クロック信号に応じて、フリップフロップ回
路を構成する第１および第２の信号保持手段の動作タイ
ミングを制御する第１および第２のクロック信号が生成
され、クロックスキューによる誤動作を防止でき、さら
に、選択手段を制御する切り替え信号を調整用クロック
信号としてクロック選択手段に入力され、これに応じて
第１と第２のクロック信号がそれぞれ生成されるので、
調整用信号を不要となり、信号の共用によりスキューマ
ージンを確保できるとともに配線領域を低減でき、回路
面積の増加を必要最小限に抑制可能である。
【００１３】
【発明の実施の形態】第１実施形態 図１は本発明に係るフリップフロップ回路の第１の実施
形態を示す回路図である。本実施形態の特徴は、マスタ
ラッチ回路用のクロック信号ＣＫＭとスレーブラッチ回
路用のクロック信号ＣＫＳを別々に生成して、マスタラ
ッチ回路とスレーブラッチ回路にそれぞれ供給すること
にある。以下、図１を参照しながら、本実施形態の構成
および動作を説明し、本実施形態の特徴をより明白にす
る。
【００１４】本実施形態のフリップフロップ回路は、マ
スタラッチ回路１０、スレーブラッチ回路２０およびク
ロック制御回路３０により構成されている。マスタラッ
チ回路１０はマスタラッチ回路用クロック信号ＣＫＭに
より出力タイミングが制御されるインバータ１１、クロ
ック信号ＣＫＭの反転信号ＣＫＭＮにより出力タイミン
グが制御されるインバータ１３および通常のインバータ
１２により構成されている。スレーブラッチ回路２０
は、スレーブラッチ回路用クロック信号ＣＫＳの反転信
号ＣＫＳＮにより出力タイミングが制御されるインバー
タ２１、スレーブラッチ回路用クロック信号ＣＫＳによ
り出力タイミングが制御されるインバータ２２および通
常のインバータ２３，２４により構成されている。クロ
ック制御回路３０は、ＮＯＲゲート３１、インバータ３
２，３３，３４により構成されている。
【００１５】マスタラッチ回路１０において、インバー
タ１１の入力端子が信号Ｄの入力端子に接続され、出力
端子はノードＮＤ１に接続されている。インバータ１２
の入力端子はノードＮＤ１に接続され、出力端子はノー
ドＮＤ２に接続され、ノードＮＤ２はマスタラッチ回路
１０の出力端子を形成する。インバータ１３の入力端子
はノードＮＤ２に接続され、出力端子はノードＮＤ１に
接続されている。
【００１６】インバータ１１はクロック信号ＣＫＭのレ
ベルに応じて出力状態が変わる。クロック信号ＣＫＭが
ハイレベルのとき、インバータ１１の出力端子はハイイ
ンピーダンス状態に設定され、クロック信号ＣＫＭがロ
ーレベルのとき、出力端子に入力信号の反転信号が出力
される。インバータ１３はクロック信号ＣＫＭの反転信
号ＣＫＭＮに応じて出力状態が変わる。クロック信号Ｃ
ＫＭがハイレベル、即ち、その反転信号ＣＫＭＮがロー
レベルのとき、インバータ１３の出力端子に入力信号の
反転信号が出力され、クロック信号ＣＫＭの反転信号Ｃ
ＫＭＮがローレベルのとき、インバータ１３の出力端子
はハイインピーダンス状態に設定される。
【００１７】このように構成されたマスタラッチ回路１
０において、クロック信号ＣＫＭがローレベルのとき、
インバータ１１により信号Ｄの反転信号がノードＮＤ１
に入力される。さらにインバータ１２により反転され、
信号Ｄの同相信号がノードＮＤ２に入力される。クロッ
ク信号ＣＫＭがハイレベルからローレベルに切り換わる
と、インバータ１１の出力端子がハイインピーダンス状
態に保持され、インバータ１３が出力状態となり、ノー
ドＮＤ１およびノードＮＤ２の信号がラッチされる。
【００１８】スレーブラッチ回路２０において、インバ
ータ２１の入力端子はマスタラッチ回路１０の出力端
子、即ちノードＮＤ２に接続され、出力端子はノードＮ
Ｄ３に接続されている。インバータ２４の入力端子はノ
ードＮＤ３に接続され、出力端子はフリップフロップ回
路の出力端子に接続されている。インバータ２３の入力
端子はノードＮＤ３に接続され、出力端子はインバータ
２２の入力端子に接続され、インバータ２２の出力端子
はノードＮＤ３に接続されている。
【００１９】インバータ２１はクロック信号ＣＫＳの反
転信号ＣＫＳＮのレベルに応じて出力状態が制御され
る。クロック信号ＣＫＳＮがハイレベルのときインバー
タ２１の出力端子はハイインピーダンス状態に設定さ
れ、クロック信号ＣＫＳＮがローレベルのとき、出力端
子に入力信号の反転信号が出力される。インバータ２２
はクロック信号ＣＫＳのレベルに応じて出力状態が制御
される。クロック信号ＣＫＳがハイレベルのとき、出力
端子はハイインピーダンス状態に設定され、クロック信
号ＣＫＳがローレベルのとき、出力端子に入力信号の反
転信号が出力される。
【００２０】このように構成されたスレーブラッチ回路
２０において、クロック信号ＣＫＳがハイレベル、即
ち、その反転信号ＣＫＳＮがローレベルのとき、マスタ
ラッチ回路１０の出力信号がインバータ２１により反転
され、ノードＮＤ３に入力される。さらに、ノードＮＤ
３の信号はインバータ２４により反転され、フリップフ
ロップ回路の出力信号Ｑとして出力される。クロック信
号ＣＫＳがローレベル、即ち、その反転信号ＣＫＳＮが
ハイレベルのとき、インバータ２１の出力端子がハイイ
ンピーダンス状態に保持され、インバータ２２は出力状
態となる。このとき、インバータ２３と２２により、ノ
ードＮＤ３の信号がラッチされる。
【００２１】このため、クロック信号ＣＫＭがローレベ
ルからハイレベルに切り換わる立ち上がりエッジで、入
力信号Ｄがフリップフロップ回路に取り込まれ、クロッ
ク信号ＣＫＭが再びハイレベルに切り換わる立ち上がり
エッジから取り込まれた信号がマスタラッチ回路１０に
より保持される。そして、クロック信号ＣＫＳの立ち上
がりエッジでマスタラッチ回路１０により保持されてい
る信号がフリップフロップ回路の出力信号Ｑとしてフリ
ップフロップ回路の外部に出力される。
【００２２】クロック制御回路３０には、基準クロック
信号ＣＫの他にこの基準クロック信号ＣＫに対してスキ
ューマージン分だけ位相が進んでいるクロック信号ＳＣ
Ｋが入力される。ＮＯＲゲート３１の両方の入力端子に
それぞれ基準クロック信号ＣＫおよびクロック信号ＳＣ
Ｋが入力され、ＮＯＲゲート３１によりクロック信号Ｃ
ＫＭの反転信号ＣＫＭＮが出力される。ＮＯＲゲート３
１の出力端子はインバータ３２の入力端子に接続され、
インバータ３１の出力端子によりクロック信号ＣＫＭが
出力される。即ち、マスタラッチ回路用クロック信号Ｃ
ＫＭは基準クロック信号ＣＫとこの基準クロック信号Ｃ
Ｋに対してスキューマージン分だけ位相が進んでいるク
ロック信号ＳＣＫとの論理和である。
【００２３】基準クロック信号ＣＫはインバータ３３に
入力され、インバータ３３の出力端子にクロック信号Ｃ
ＫＳの反転信号ＣＫＳＮが出力され、反転信号ＣＫＳＮ
がさらにインバータ３４により反転され、スレーブラッ
チ回路用クロック信号ＣＫＳとして出力される。
【００２４】このため、基準クロック信号ＣＫとクロッ
ク信号ＳＣＫにずれがある場合に、このずれの量に見合
った分だけマスタラッチ回路１０に供給されるクロック
信号ＣＫＭの幅が長くなる。一方、スレーブラッチ回路
２０に供給されるクロック信号ＣＫＳは基準クロック信
号ＣＫと論理的に等価なため、基準クロック信号ＣＫと
ほぼ同相の信号となる。
【００２５】クロック信号ＣＫＭおよびクロック信号Ｃ
ＫＳにより動作タイミングが制御されているフリップフ
ロップ回路において、信号Ｄの取り込みは位相の進んで
いるクロック信号ＳＣＫの立ち上がりエッジで行われ、
信号の出力は基準クロック信号ＣＫの立ち上がりエッジ
で行われる。一方、クロック信号ＣＫＭとクロック信号
ＣＫＳが同相しているとき、マスタラッチ回路１０およ
びスレーブラッチ回路２０にそれぞれ供給されているク
ロック信号ＣＫＭおよびクロック信号ＣＫＳの位相が一
致するようになり、図１に示すフリップフロップ回路は
通常のフリップフロップ回路と同様に動作する。
【００２６】また、クロック信号ＣＫＳが論理“０”、
例えば、ローレベルに保持されているとき、マスタラッ
チ回路１０に供給されているクロック信号ＣＫＭは基準
クロック信号ＣＫとほぼ同相の信号となる。この場合、
マスタラッチ回路１０およびスレーブラッチ回路２０に
それぞれ供給されているクロック信号ＣＫＭおよびクロ
ック信号ＣＫＳの位相が一致する。このように、クロッ
ク信号ＳＣＫを制御することにより、フリップフロップ
回路におけるスキューを調整することができる。
【００２７】図２は本実施形態の波形図である。図示の
ように、第１サイクルでは基準クロック信号ＣＫに対し
てスキューマージン分だけ位相が進んでいるクロック信
号ＳＣＫがフリップフロップ回路に入力される。即ち、
クロック信号ＳＣＫは基準クロック信号ＣＫに対して時
間ｔS 分だけ位相が進んでいる。時間ｔ1 においてクロ
ック信号ＳＣＫが立ち上がり、これに応じてマスタラッ
チ回路１０に供給するクロック信号ＣＫＭが立ち上が
り、入力信号Ｄがフリップフロップ回路に取り込まれ、
マスタラッチ回路１０によりラッチされ、保持される。
そして、時間ｔ1 よりスキューマージン分ｔS 遅れて基
準クロック信号ＣＫが立ち上がり、これに応じてスレー
ブラッチ回路２０に供給するクロック信号ＣＫＳが立ち
上がり、マスタラッチ回路１０により保持されたデータ
が出力信号Ｑとして出力される。
【００２８】そして、第２サイクルにおいて、スキュー
調整用クロック信号ＳＣＫが論理“０”、即ちローレベ
ルに保持されているので、マスタラッチ回路１０に供給
されるクロック信号ＣＫＭとスレーブラッチ回路２０に
供給されるクロック信号ＣＫＳはともに基準クロック信
号ＣＫにより生成され、同相のクロック信号となる。こ
の場合、フリップフロップ回路全体として、基準クロッ
ク信号ＣＫの立ち上がりエッジで入力信号Ｄを内部に取
り込み、それを保持して出力するので、一般的なフリッ
プフロップ回路と同等の回路動作となる。
【００２９】本実施形態のフリップフロップ回路を同期
設計されたチップ全体で使用することにより、基準クロ
ック信号ＣＫとスキュー信号調整用クロック信号ＳＣＫ
の位相差をクロック配線の各フリップフロップ回路間の
スキューによる誤動作のマージンとして利用するととが
できる。
【００３０】以上説明したように、本実施形態によれ
ば、フリップフロップ回路にクロック制御回路３０を設
け、基準クロック信号ＣＫとスキュー調整用クロック信
号ＳＣＫの論理和でマスタラッチ回路１０に供給するク
ロック信号ＣＫＭを生成し、基準クロック信号ＣＫに応
じてスレーブラッチ回路２０に供給するクロック信号Ｃ
ＫＳを生成し、基準クロック信号ＣＫよりスキューマー
ジン分だけ位相が進んでいるクロック信号ＳＣＫの立ち
上がりエッジで入力信号Ｄをフリップフロップ回路に取
り込み、基準クロック信号ＣＫの立ち上がりエッジでそ
れを出力し、クロック信号ＳＣＫを論理“０”に保持す
ることにより、フリップフロップ回路を通常の通り動作
させるので、クロックスキューによる誤動作を防止でき
る。
【００３１】第２実施形態 図３は本発明に係るフリップフロップ回路の第２の実施
形態を示す回路図である。図示のように、本実施形態の
フリップフロップ回路において、マスタラッチ回路１０
およびスレーブラッチ回路２０は図１に示す第１の実施
形態とほぼ同じであり、それぞれマスタラッチ回路用ク
ロック信号ＣＫＭおよびスレーブラッチ回路用クロック
信号ＣＫＳにより動作が制御されている。図３におい
て、回路の同様の構成部分は図１と同一の符号を用いて
表記する。
【００３２】本実施形態ではクロック制御回路３０ａの
構成は図１に示す第１の実施形態とは異なる。以下、ク
ロック制御回路３０ａを中心に、本実施形態の構成およ
び動作について説明する。図示のように、クロック制御
回路３０ａはＮＡＮＤゲート３５、インバータ３２，３
３，３４により構成されている。図１に示す第１の実施
形態におけるクロック制御回路３０と同様に、クロック
制御回路３０ａには基準クロック信号ＣＫの他にこの基
準クロック信号ＣＫに対してスキューマージン分だけ位
相が遅れているクロック信号ＳＣＫが入力される。
【００３３】ＮＡＮＤゲート３５の両方の入力端子にそ
れぞれ基準クロック信号ＣＫおよびクロック信号ＳＣＫ
が入力され、ＮＡＮＤゲート３５によりクロック信号Ｃ
ＫＳの反転信号ＣＫＳＮが出力される。ＮＡＮＤゲート
３５の出力端子はインバータ３２の入力端子に接続さ
れ、インバータ３１の出力端子によりクロック信号ＣＫ
Ｓが出力される。一方、基準クロック信号ＣＫはインバ
ータ３３と３４を介して、クロック信号ＣＫＭとして出
力される。インバータ３３の出力端子からクロック信号
ＣＫＭの反転信号ＣＫＭＮが出力される。
【００３４】即ち、マスタラッチ回路１０に供給される
クロック信号ＣＫＭは基準クロック信号ＣＫと論理的に
等価であり、ほぼ同相の信号となる。スレーブラッチ回
路２０に供給されるクロック信号ＣＫＳは基準クロック
信号ＣＫとこの基準クロック信号ＣＫに対してスキュー
マージン分だけ位相が遅れているクロック信号ＳＣＫと
の論理積である。このため、基準クロック信号ＣＫとク
ロック信号ＳＣＫにずれがある場合に、このずれの量に
見合った分だけスレーブラッチ回路２０に供給されるク
ロック信号ＣＫＳの幅が短くなる。
【００３５】フリップフロップ回路全体の動作として、
基準クロック信号ＣＫの立ち上がりエッジで入力信号Ｄ
が取り込まれる。取り込んだ信号がマスタラッチ回路１
０により保持され、クロック信号ＣＫＳの立ち上がりエ
ッジにおいて、保持されている信号が出力信号Ｑとして
出力される。
【００３６】なお、本実施形態においては、スキュー調
整用クロック信号ＳＣＫが論理“１”、即ちハイレベル
に保持されているとき、マスタラッチ回路１０およびス
レーブラッチ回路２０に供給されているクロック信号Ｃ
ＫＭ，ＣＫＳは基準クロック信号ＣＫに応じて生成さ
れ、同相信号となる。この場合、フリップフロップ回路
は通常のフリップフロップ回路と同等の回路動作とな
る。
【００３７】図４は図３に示す第２の実施形態のフリッ
プフロップ回路の波形図である。以下、図４を参照しつ
つ、本実施形態の動作を説明する。図示のように、第１
サイクルでは基準クロック信号ＣＫに対してスキューマ
ージン分だけ位相が遅れているクロック信号ＳＣＫがフ
リップフロップ回路に入力される。即ち、クロック信号
ＳＣＫは基準クロック信号ＣＫに対して時間ｔS 分だけ
位相が遅れている。
【００３８】時間ｔ1 において基準クロック信号ＣＫが
立ち上がり、これに応じてマスタラッチ回路１０に供給
するクロック信号ＣＫＭが立ち上がり、入力信号Ｄがフ
リップフロップ回路に取り込まれ、マスタラッチ回路１
０によりラッチされ、保持される。そして、時間ｔ1 よ
りスキューマージン分ｔS 遅れてスキュー調整用クロッ
ク信号ＳＣＫが立ち上がり、これに応じてスレーブラッ
チ回路２０に供給するクロック信号ＣＫＳが立ち上が
り、マスタラッチ回路１０により保持されたデータが出
力信号Ｑとして出力される。
【００３９】第２サイクルにおいて、スキュー調整用ク
ロック信号ＳＣＫが論理“１”、即ちハイレベルに保持
されているので、マスタラッチ回路１０に供給されるク
ロック信号ＣＫＭとスレーブラッチ回路２０に供給され
るクロック信号ＣＫＳはともに基準クロック信号ＣＫに
より生成され、同相のクロック信号となる。この場合、
フリップフロップ回路全体として、基準クロック信号Ｃ
Ｋの立ち上がりエッジで入力信号Ｄを内部に取り込み、
それを保持して出力するので、一般的なフリップフロッ
プ回路と同等の回路動作となる。
【００４０】チップ全体で本実施形態のフリップフロッ
プ回路を使用した同期回路設計を行う場合、予め基準ク
ロック信号ＣＫに対して決められた分だけ位相の遅れて
いるクロック信号ＳＣＫをチップ内で生成し、スキュー
マージンのないフリップフロップ回路に対しては各フリ
ップフロップ回路のクロック信号ＳＣＫの端子にこの位
相の遅れているクロック信号を供給する。一方、スキュ
ーマージンのあるフリップフロップ回路はクロック信号
ＳＣＫの入力端子を電源電圧ＶCCに接続する。通常の回
路において、信号の遅延素子を生成するためには相対的
に大きな面積が必要になるが、本実施形態のフリップフ
ロップ回路を適用することにより、面積の増加を最小限
に抑制でき、クロックスキューによる誤動作を防止でき
る。
【００４１】以上説明したように、本実施形態によれ
ば、フリップフロップ回路にクロック制御回路３０ａを
設け、基準クロック信号ＣＫとスキュー調整用クロック
信号ＳＣＫの論理積でスレーブラッチ回路２０に供給す
るクロック信号ＣＫＳを生成し、基準クロック信号ＣＫ
に応じてマスタラッチ回路１０に供給するクロック信号
ＣＫＭを生成し、基準クロック信号ＣＫの立ち上がりエ
ッジで入力信号Ｄをフリップフロップ回路に取り込み、
基準クロック信号ＣＫよりスキューマージン分だけ位相
が遅れているクロック信号ＳＣＫの立ち上がりエッジで
それを出力し、クロック信号ＳＣＫを論理“１”に保持
することにより、フリップフロップ回路を通常の通り動
作させるので、クロックスキューによる誤動作を防止で
きる。
【００４２】第３実施形態 図５は本発明に係るフリップフロップ回路の第３の実施
形態を示す回路図であり、図３に示す第２の実施形態の
フリップフロップ回路を用いて構成されているスキャン
フリップフロップ回路の回路図である。図示のように、
本実施形態は第２の実施形態のフリップフロップ回路の
入力部にシステム入力信号Ｄとスキャン入力信号ＳＩの
セレクタ４０を付加されている。セレクタ４０はスキャ
ンモード切り替え信号Ｓにより、スキャン入力信号ＳＩ
とシステム入力信号Ｄの何れかを選択して取り込み、シ
リアル出力ＳＯと通常の出力信号Ｑは共通の出力端子に
出力される。
【００４３】セレクタ４０は転送ゲート４１，４２およ
びインバータ４３により構成されている。切り替え信号
Ｓはハイレベルのとき、転送ゲート４１は導通状態に設
定され、転送ゲート４２はハイインピーダンス状態に設
定されているので、入力信号Ｄが選択され、フリップフ
ロップ回路に入力される。このとき、図５に示すスキャ
ンフリップフロップ回路は通常のシステム動作を行う。
一方、切り替え信号Ｓはローレベルのとき、転送ゲート
４１はハイインピーダンス状態に設定され、転送ゲート
４２は導通状態に設定されているので、スキャン入力信
号（シリアル入力信号）ＳＩが選択され、フリップフロ
ップ回路に入力される。こととき、スキャンフリップフ
ロップ回路はスキャン動作を行う。
【００４４】フリップフロップ回路におけるスキュー調
整動作は、図３に示す第２の実施形態に述べた通りであ
り、ここで、その詳細について説明を省略する。以下、
図６の波形図を参照しつつ、本実施形態のスキャンフリ
ップフロップ回路の動作について説明する。図６におい
て、１サイクル目はスキュー調整を行っているシリアル
スキャン動作、２サイクル目はスキュー調整を行ってい
ない通常のシステム動作、２サイクル目はスキュー調整
を行っているシステム動作時の各信号のタイミングを示
している。フリップフロップ回路に入力されているスキ
ュー調整用クロック信号ＣＫＳにより、シリアルスキャ
ン動作、システム動作の何方のモードでもスキュー調整
を行うか否かが選択可能である。
【００４５】図６に示すように、第１サイクルにおい
て、切り替え信号Ｓがローレベルに保持され、フリップ
フロップ回路はスキャンモードで動作する。即ち、セレ
クタ４０により、スキャン入力信号ＳＩが選択され、フ
リップフロップ回路に入力される。さらに、クロック制
御回路３０ａに基準クロック信号ＣＫより位相の遅れて
いるスキュー調整用クロック信号ＳＣＫを入力すること
により、スキュー調整を行う。
【００４６】基準クロック信号ＣＫの立ち上がりエッジ
でマスタラッチ回路１０に供給されているクロック信号
ＣＫＭが立ち上がり、セレクタ４０により選択されたス
キャン入力信号ＳＩがフリップフロップ回路に取り込ま
れ、保持される。それよりスキューマージン分ｔS 遅れ
てスキュー調整用クロック信号ＳＣＫが立ち上がり、こ
れに応じてスレーブラッチ回路２０に供給するクロック
信号ＣＫＳが立ち上がり、マスタラッチ回路１０により
保持されたデータがシリアル出力信号ＳＯとして出力さ
れる。
【００４７】第２のサイクルにおいて、切り替え信号Ｓ
がハイレベルに保持され、セレクタ４０により、システ
ム入力信号Ｄが選択されフリップフロップ回路に入力さ
れる。このサイクルにおいて、スキュー調整用クロック
信号ＳＣＫがハイレベルに保持され、即ち、スキュー調
整が行われず、フリップフロップ回路は通常モードで動
作し、システム入力信号Ｄを基準クロック信号ＣＫの立
ち上がりエッジで取り込まれ、システム出力信号Ｑとし
て出力される。
【００４８】第３のサイクルは第２のサイクルと同様
に、切り替え信号Ｓがハイレベルに保持されているの
で、フリップフロップ回路通常モードで動作する。ただ
し、このサイクルでは、基準クロック信号ＣＫに対して
スキューマージン分だけ位相の遅れているクロック信号
ＳＣＫが供給されることにより、スキュー調整が行われ
る。基準クロック信号ＣＫの立ち上がりエッジでマスタ
ラッチ回路１０に供給されているクロック信号ＣＫＭが
立ち上がり、セレクタ４０により選択されたシステム入
力信号Ｄがフリップフロップ回路に取り込まれ、保持さ
れる。それよりスキューマージン分ｔS 遅れてスキュー
調整用クロック信号ＳＣＫが立ち上がり、これに応じて
スレーブラッチ回路２０に供給するクロック信号ＣＫＳ
が立ち上がり、マスタラッチ回路１０により保持された
データがシステム出力信号Ｑとして出力される。
【００４９】第４実施形態 図７は本発明に係るフリップフロップ回路の第４の実施
形態を示す回路図であり、図３に示す第２の実施形態の
フリップフロップ回路を用いて構成されているスキャン
フリップフロップ回路の回路図である。一般的にスキャ
ンテストのシリアルシフト動作時に、前段のシリアル出
力ＳＯが後段のシリアル入力ＳＩに直接接続されている
ため信号の伝搬速度が速く、システム動作時に比較して
クロックスキューによる誤動作が起こりやすい。そこで
本実施形態ではシリアルスキャン動作時にのみ外部より
スキュー調整を行うようにすることにより、スキャンモ
ード切り替え信号Ｓとスキュー調整用クロック信号ＳＣ
Ｋを共用する。
【００５０】図示のように、クロック制御回路３０ｂに
おいて、ＮＡＮＤゲート３５の入力端子はそれぞれ切り
替え信号Ｓと基準クロック信号ＣＫの入力端子に接続さ
れている。このため、切り替え信号Ｓがハイレベルに保
持されているとき、即ち、セレクタ４０によりシステム
入力信号Ｄが選択され、フリップフロップ回路は通常モ
ードで動作するとき、マスタラッチ回路１０およびスレ
ーブラッチ回路２０に、基準クロック信号ＣＫにほぼ同
相のクロック信号が供給され、スキュー調整が行われな
い。
【００５１】一方、切り替え信号Ｓがローレベルに保持
され、セレクタ４０によりスキャン入力信号ＳＩが選択
され、フリップフロップ回路がスキャンモードで動作す
るとき、基準クロック信号ＣＫの立ち上がりエッジでセ
レクタ４０により選択されたスキャン入力信号ＳＩがフ
リップフロップ回路に取り込まれ、それよりスキューマ
ージン分だけ遅れて、切り替え信号Ｓをハイレベルに切
り替えることで、この切り替えのタイミングでフリップ
フロップ回路のマスタラッチ回路１０により保持されて
いるデータがシリアル出力ＳＯとして外部に出力され
る。この結果、切り替え信号Ｓによりモードの設定とス
キュー調整の両方の機能を実現でき、スキューマージン
を確保すると同時に配線領域を減らし、回路面積の増加
を抑制できる。
【００５２】図８は本実施形態のフリップフロップ回路
の波形図である。図８において、第１のサイクルと第３
のサイクルはスキュー調整を行っているシリアルスキャ
ン動作、第２サイクルはスキュー調整を行わないシステ
ム動作を示している。
【００５３】図示のように、第１のサイクルでは、基準
クロック信号ＣＫの立ち上がりエッジにおいて、切り替
え信号Ｓはローレベルに保持され、セレクタ４０により
スキャン入力信号ＳＩが選択され、フリップフロップ回
路に取り込まれて保持される。それより、スキューマー
ジン分ｔS 遅れて切り替え信号Ｓが立ち上がり、これに
応じてスレーブラッチ回路２０に供給するクロック信号
ＣＫＳが立ち上がり、マスタラッチ回路１０により保持
されたデータがシリアル出力信号ＳＯとして出力され
る。
【００５４】第２サイクルにおいて、切り替え信号Ｓが
ハイレベルに保持されているので、セレクタ４０により
システム入力信号Ｄが選択され、フリップフロップ回路
が通常モードで動作する。この場合、マスタラッチ回路
１０およびスレーブラッチ回路２０に供給されているク
ロック信号は基準クロック信号ＣＫに同相しており、フ
リップフロップ回路は通常の動作を行い、スキューの調
整が行わない。
【００５５】第３サイクルは第１サイクルと同様に、フ
リップフロップ回路はスキャンモードで動作し、かつ、
切り替え信号Ｓによりスキュー調整が行われる。
【００５６】本実施形態のフリップフロップ回路におい
て、スキャンモード動作時のみスキュー調整を行うこと
ができ、通常モード動作時にスキュー調整は行われな
い。本実施形態のフリップフロップ回路を用いて回路を
構成する場合、例えば、すべてのフリップフロップ回路
のスキャンモード切り替え信号Ｓを特定の主入力端子で
駆動するようにし、この入力端子をプルアップ抵抗を付
ける。そして、システム入力側の信号の遅延のみに注目
し、タイミング調整用バッファなどを挿入などによりス
キュー対策を施す。通常動作時に切り替え信号Ｓの入力
端子を開放状態にし、プルアップ抵抗により切り替え信
号Ｓはハイレベルに固定され、各フリップフロップ回路
はあたかも単相のクロックのようにシステム動作をす
る。一方、スキャン動作時にチップ全体のスキューに見
合った分だけ外部からの制御信号により、切り替え信号
Ｓの端子を制御することでクロックスキューの調整がで
きる。
【００５７】
【発明の効果】以上説明したように、本発明のフリップ
フロップ回路によれば、ＬＳＩチップのクロックスキュ
ーによる誤動作を防止でき、かつ、クロックスキューを
調整するための回路面積の増加を最小限に抑制でき、ス
キューマージンを確保すると同時に配線数の増加による
配置配線ツールの負荷を軽減できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るフリップフロップ回路の第１の実
施形態を示す回路図である。
【図２】第１の実施形態における波形図である。
【図３】本発明に係るフリップフロップ回路の第２の実
施形態を示す回路図である。
【図４】第２の実施形態における波形図である。
【図５】本発明に係るフリップフロップ回路の第３の実
施形態を示す回路図である。
【図６】第３の実施形態における波形図である。
【図７】本発明に係るフリップフロップ回路の第４の実
施形態を示す回路図である。
【図８】第４の実施形態における波形図である。
【符号の説明】
１０…マスタラッチ回路、１１，１２，１３…インバー
タ、２０…スレーブラッチ回路、２１，２２，２３，２
４…インバータ、３０，３０ａ，３０ｂ…クロック制御
回路、３１…ＮＯＲゲート、３２，３３，３４…インバ
ータ、３５…ＮＡＮＤゲート、ＶCC…電源電圧、ＧＮＤ
…接地電位。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】クロック信号に同期して信号の入出力を行
    い、通常動作モードの他に少なくとも調整モードを有す
    るフリップフロップ回路であって、 第１のクロック信号に同期して入力信号を取り込み、そ
    れを保持する第１の信号保持手段と、 第２のクロック信号に同期して上記第１の信号保持手段
    により保持されている信号を保持して出力する第２の信
    号保持手段と、 上記通常モード時に、位相が同相する上記第１と第２の
    クロック信号を生成し、上記第１および第２の信号保持
    手段にそれぞれ供給し、上記調整モード時に、上記第２
    の信号保持手段の出力タイミングが上記第１の信号保持
    手段の取り込みタイミングより遅れるように上記第１お
    よび第２のクロック信号のタイミングを制御して出力す
    るクロック制御手段とを有するフリップフロップ回路。
  2. 【請求項２】上記クロック制御手段は、基準クロック信
    号と位相の異なる調整用クロック信号を受けて、上記基
    準クロック信号と同相のクロック信号を上記第２のクロ
    ック信号として上記第２の信号保持手段に供給し、上記
    基準クロック信号と上記調整用クロック信号に応じて上
    記第１のクロック信号を生成し、上記第１の信号保持手
    段に供給するクロック生成手段を有する請求項１記載の
    フリップフロップ回路。
  3. 【請求項３】上記通常モード動作時に、上記クロック生
    成回路は上記基準クロック信号と同相のクロック信号を
    生成し、上記第１のクロック信号として出力する請求項
    ２記載のフリップフロップ回路。
  4. 【請求項４】上記クロック生成手段は上記基準クロック
    信号と上記調整用クロック信号の論理和を生成する論理
    回路を有する請求項２記載のフリップフロップ回路。
  5. 【請求項５】上記クロック制御手段は、基準クロック信
    号と位相の異なる調整用クロック信号を受けて、上記基
    準クロック信号と同相のクロック信号を上記第１のクロ
    ック信号として上記第１の信号保持手段に供給し、上記
    と基準クロック信号と上記調整用クロック信号に応じて
    上記第２のクロック信号を生成し、上記第２の信号保持
    手段に供給するクロック生成手段を有する請求項１記載
    のフリップフロップ回路。
  6. 【請求項６】上記通常モード動作時に、上記クロック生
    成回路は上記基準クロック信号と同相のクロック信号を
    生成し、上記第２のクロック信号として出力する請求項
    ５記載のフリップフロップ回路。
  7. 【請求項７】上記クロック生成手段は上記基準クロック
    信号と上記調整用クロック信号の論理積を生成する論理
    回路を有する請求項５記載のフリップフロップ回路。
  8. 【請求項８】クロック信号に同期して信号の入出力を行
    い、少なくともシステムモードとスキャンモードの二つ
    の動作モードで動作可能なフリップフロップ回路であっ
    て、 切り替え信号を受けて、当該切り替え信号のレベルに応
    じてシステム入力信号またはスキャン入力信号の何れか
    を選択する選択手段と、 第１のクロック信号に同期して上記選択手段により選択
    した信号を取り込み、それを保持する第１の信号保持手
    段と、 第２のクロック信号に同期して上記第１の信号保持手段
    により保持されている信号を保持して出力する第２の信
    号保持手段と、 基準クロック信号とそれと位相の異なる調整用クロック
    信号を受けて、これらのクロック信号の内、位相が進ん
    でいるクロック信号に応じて上記第１のクロック信号を
    生成して上記第１の信号保持手段に供給し、位相の遅れ
    ている信号に応じて上記第２のクロック信号を生成して
    上記第２の信号保持手段に供給するクロック制御手段と
    を有するフリップフロップ回路。
  9. 【請求項９】上記クロック制御手段は、上記調整用クロ
    ック信号のレベルに応じて、位相の同相する上記第１お
    よび第２のクロック信号を生成して出力する請求項８記
    載のフリップフロップ回路。
  10. 【請求項１０】上記クロック制御手段は、上記調整用ク
    ロック信号として上記切り替え信号を受けて、当該切り
    替え信号および基準クロック信号に応じて上記第１およ
    び第２のクロック信号を生成する請求項８記載のフリッ
    プフロップ回路。
  11. 【請求項１１】上記システムモード時に、上記クロック
    制御手段は上記切り替え信号に応じて位相の同相する上
    記第１および第２のクロック信号を生成して出力する請
    求項１０記載のフリップフロップ回路。
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