JP3080038B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3080038B2 JP3080038B2 JP09181118A JP18111897A JP3080038B2 JP 3080038 B2 JP3080038 B2 JP 3080038B2 JP 09181118 A JP09181118 A JP 09181118A JP 18111897 A JP18111897 A JP 18111897A JP 3080038 B2 JP3080038 B2 JP 3080038B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に複数の出力バッファを有する半導体集積回路に
関する。
し、特に複数の出力バッファを有する半導体集積回路に
関する。
【０００２】
【従来の技術】一般的に、半導体集積回路の出力バッフ
ァ回路は、負荷である外部素子に加えてそれ自身のトラ
ンジスタの寄生容量や出力端子と外部素子への接続容量
などの負荷容量を駆動するため大利得を有し、この負荷
容量の充放電時に瞬間的に数十ｍＡの電流が出力バッフ
ァ回路の素子に流れる。これにより半導体集積回路内の
電源電位が瞬間的に変動することにより電源ノイズが生
じ、それに伴い各素子の入力しきい値も変動するため、
半導体集積回路が誤動作する問題点があった。
ァ回路は、負荷である外部素子に加えてそれ自身のトラ
ンジスタの寄生容量や出力端子と外部素子への接続容量
などの負荷容量を駆動するため大利得を有し、この負荷
容量の充放電時に瞬間的に数十ｍＡの電流が出力バッフ
ァ回路の素子に流れる。これにより半導体集積回路内の
電源電位が瞬間的に変動することにより電源ノイズが生
じ、それに伴い各素子の入力しきい値も変動するため、
半導体集積回路が誤動作する問題点があった。
【０００３】従来、この種の複数の出力バッフア回路の
同時動作時の電源ノイズによる素子の誤動作を防ぐため
種々の提案がなされている。例えば、特開昭６３−３９
２１２号公報記載の従来の半導体集積回路は、複数の出
力バッフア回路の少なくとも１つの入力側に遅延回路を
設けることにより、これら複数の同時動作を回避すると
いうものであった。
同時動作時の電源ノイズによる素子の誤動作を防ぐため
種々の提案がなされている。例えば、特開昭６３−３９
２１２号公報記載の従来の半導体集積回路は、複数の出
力バッフア回路の少なくとも１つの入力側に遅延回路を
設けることにより、これら複数の同時動作を回避すると
いうものであった。
【０００４】従来の半導体集積回路をブロックで示す図
４を参照すると、この従来の半導体集積回路は、半導体
集積回路の内部信号Ｓ１０１，Ｓ１０２を出力する内部
回路１００と、内部信号Ｓ１０１の供給に応答して出力
端子Ｔ１０１に出力信号Ｏ１０１を出力する出力バッフ
ア回路１０１と、内部信号Ｓ１０２を所定時間遅延し遅
延信号Ｄ１０２を出力する遅延回路１０３と、遅延信号
Ｄ１０２の供給に応答して出力端子Ｔ１０２に出力信号
Ｏ１０２を出力する出力バッフア回路１０２とをとを備
える。
４を参照すると、この従来の半導体集積回路は、半導体
集積回路の内部信号Ｓ１０１，Ｓ１０２を出力する内部
回路１００と、内部信号Ｓ１０１の供給に応答して出力
端子Ｔ１０１に出力信号Ｏ１０１を出力する出力バッフ
ア回路１０１と、内部信号Ｓ１０２を所定時間遅延し遅
延信号Ｄ１０２を出力する遅延回路１０３と、遅延信号
Ｄ１０２の供給に応答して出力端子Ｔ１０２に出力信号
Ｏ１０２を出力する出力バッフア回路１０２とをとを備
える。
【０００５】出力バッフア回路１０１は、直列接続され
たインバータＩ１０１，Ｉ１０２と、ＰＭＯＳトランジ
スタＱ１０１，ＮＭＯＳトランジスタＱ１０２からなる
インバータＩ１０３とで構成される。
たインバータＩ１０１，Ｉ１０２と、ＰＭＯＳトランジ
スタＱ１０１，ＮＭＯＳトランジスタＱ１０２からなる
インバータＩ１０３とで構成される。
【０００６】出力バッフア回路１０２は、直列接続され
たインバータＩ２０１，Ｉ２０２と、ＰＭＯＳトランジ
スタＱ２０１，ＮＭＯＳトランジスタＱ２０２からなる
インバータＩ２０３とで構成される。遅延回路１０３は
直列接続された４個のインバータＩ３０１〜Ｉ３０４か
ら成る。
たインバータＩ２０１，Ｉ２０２と、ＰＭＯＳトランジ
スタＱ２０１，ＮＭＯＳトランジスタＱ２０２からなる
インバータＩ２０３とで構成される。遅延回路１０３は
直列接続された４個のインバータＩ３０１〜Ｉ３０４か
ら成る。
【０００７】次に、図４及び各信号波形を波形図で示す
図５を参照して、従来の半導体集積回路の動作について
説明すると、まず内部回路１０１は同一タイミングで変
化する内部信号Ｓ１０１，Ｓ１０２を出力する。内部信
号Ｓ１０１，Ｓ１０２が同一タイミングでＬレベルから
Ｈレベルに遷移した時、インバータＩ１０１，Ｉ１０
２，Ｉ２０１，Ｉ２０２及び遅延回路６を構成するイン
バータＩ３０１〜Ｉ３０４の各遅延時間をΔＴとする
と、内部信号Ｓ１０２が、ＬレベルからＨレベルへ遷移
した後、６ΔＴ後に節点Ｎ１０２の電位はＬレベルから
Ｈレベルへ遷移する。一方節点Ｎ２０１の電位は、内部
信号Ｓ１の遷移後、２ΔＴ後にＬレベルからＨレベルへ
遷移する。
図５を参照して、従来の半導体集積回路の動作について
説明すると、まず内部回路１０１は同一タイミングで変
化する内部信号Ｓ１０１，Ｓ１０２を出力する。内部信
号Ｓ１０１，Ｓ１０２が同一タイミングでＬレベルから
Ｈレベルに遷移した時、インバータＩ１０１，Ｉ１０
２，Ｉ２０１，Ｉ２０２及び遅延回路６を構成するイン
バータＩ３０１〜Ｉ３０４の各遅延時間をΔＴとする
と、内部信号Ｓ１０２が、ＬレベルからＨレベルへ遷移
した後、６ΔＴ後に節点Ｎ１０２の電位はＬレベルから
Ｈレベルへ遷移する。一方節点Ｎ２０１の電位は、内部
信号Ｓ１の遷移後、２ΔＴ後にＬレベルからＨレベルへ
遷移する。
【０００８】すなわち、内部信号Ｓ１０１，Ｓ１０２の
電位が同一タイミングで変化しても、出力端子Ｔ１０
１，Ｔ１０２の出力信号Ｏ１０１，Ｏ１０２の各電位は
同時に変化せず、出力信号Ｏ１０１の電位変化後４ΔＴ
後に出力信号Ｏ１０２の電位が変化することになる。こ
れにより、出力バッフア回路１０１，１０２の各々の負
荷電流が時間的に分散されので、半導体集積回路内の電
源ノイズを低減でき内部回路素子の誤動作を防止でき
る。
電位が同一タイミングで変化しても、出力端子Ｔ１０
１，Ｔ１０２の出力信号Ｏ１０１，Ｏ１０２の各電位は
同時に変化せず、出力信号Ｏ１０１の電位変化後４ΔＴ
後に出力信号Ｏ１０２の電位が変化することになる。こ
れにより、出力バッフア回路１０１，１０２の各々の負
荷電流が時間的に分散されので、半導体集積回路内の電
源ノイズを低減でき内部回路素子の誤動作を防止でき
る。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、各出力バッファ回路毎に独立に遅延制御を
行っているため、各々の遅延回路や内部信号のタイミン
グスキューにより遅延が相殺された場合、効果が得られ
ないという欠点があった。
集積回路は、各出力バッファ回路毎に独立に遅延制御を
行っているため、各々の遅延回路や内部信号のタイミン
グスキューにより遅延が相殺された場合、効果が得られ
ないという欠点があった。
【００１０】また、内部信号の変化と無関係に各出力バ
ッファに一律の遅延時間を割り当てるため、上記変化の
組み合わせの全て考慮して設計する必要があり、内部信
号が同時に変化する出力バッファ回路の確定と、それぞ
れに適合する遅延回路の挿入を行う必要があり回路設計
が困難であるという欠点があった。
ッファに一律の遅延時間を割り当てるため、上記変化の
組み合わせの全て考慮して設計する必要があり、内部信
号が同時に変化する出力バッファ回路の確定と、それぞ
れに適合する遅延回路の挿入を行う必要があり回路設計
が困難であるという欠点があった。
【００１１】本発明の目的は、出力バッファ回路の同時
動作時の電源ノイズによる内部回路素子の誤動作を防止
する半導体集積回路を提供することにある。
動作時の電源ノイズによる内部回路素子の誤動作を防止
する半導体集積回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
は、それぞれ入力信号の供給に応答して対応する出力信
号を出力する第１〜第Ｎ（２以上の正の整数）の出力バ
ッファ回路を備える半導体集積回路において、前記第１
〜第Ｎの出力バッファ回路の各々が、前記入力信号とこ
の入力信号のラッチを制御する制御信号の供給を受けこ
の制御信号の制御に応答して前記入力信号をラッチしこ
のラッチしたラッチ信号を前記出力信号として出力する
入力信号制御回路と、前記入力信号の入力を検出し予め
定めた時間幅の入力検出信号を出力する入力検出回路
と、前記制御信号の供給を受けこの制御信号を所定の遅
延時間分遅延させて遅延制御信号を生成しこの遅延制御
信号と前記入力検出信号との論理演算結果により他の出
力バッフア回路の制御信号として供給する制御出力信号
を出力する制御信号出力回路とを備え、前記第１〜第Ｎ
の出力バッファ回路の各々の制御信号として前記第Ｎ，
第１〜第Ｎ−１の出力バッファ回路の制御出力信号をそ
れぞれ供給するよう接続し、 前記第１〜第Ｎの出力バッ
ファ回路の各々が、前記出力信号の出力が終了するまで
前記制御出力信号の供給先の出力バッファ回路の出力を
遅延させるよう制御することを特徴とするものである。
は、それぞれ入力信号の供給に応答して対応する出力信
号を出力する第１〜第Ｎ（２以上の正の整数）の出力バ
ッファ回路を備える半導体集積回路において、前記第１
〜第Ｎの出力バッファ回路の各々が、前記入力信号とこ
の入力信号のラッチを制御する制御信号の供給を受けこ
の制御信号の制御に応答して前記入力信号をラッチしこ
のラッチしたラッチ信号を前記出力信号として出力する
入力信号制御回路と、前記入力信号の入力を検出し予め
定めた時間幅の入力検出信号を出力する入力検出回路
と、前記制御信号の供給を受けこの制御信号を所定の遅
延時間分遅延させて遅延制御信号を生成しこの遅延制御
信号と前記入力検出信号との論理演算結果により他の出
力バッフア回路の制御信号として供給する制御出力信号
を出力する制御信号出力回路とを備え、前記第１〜第Ｎ
の出力バッファ回路の各々の制御信号として前記第Ｎ，
第１〜第Ｎ−１の出力バッファ回路の制御出力信号をそ
れぞれ供給するよう接続し、 前記第１〜第Ｎの出力バッ
ファ回路の各々が、前記出力信号の出力が終了するまで
前記制御出力信号の供給先の出力バッファ回路の出力を
遅延させるよう制御することを特徴とするものである。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態を特徴
づける出力バッフア回路をブロックで示す図１を参照す
ると、この図に示す本実施の形態の半導体集積回路の出
力バッフア回路は、入力信号Ｓと制御信号ＣＳの供給を
受けラッチ信号ＳＬを出力する入力信号制御回路１と、
ラッチ信号ＳＬの供給に応答して出力信号Ｏを出力する
バッフア回路２と、入力信号Ｓの入力を検出して検出信
号ＳＤを出力する入力信号検出回路３と、制御信号ＣＳ
の供給を受け制御出力信号ＣＯを出力する制御信号出力
回路４とを備える。
づける出力バッフア回路をブロックで示す図１を参照す
ると、この図に示す本実施の形態の半導体集積回路の出
力バッフア回路は、入力信号Ｓと制御信号ＣＳの供給を
受けラッチ信号ＳＬを出力する入力信号制御回路１と、
ラッチ信号ＳＬの供給に応答して出力信号Ｏを出力する
バッフア回路２と、入力信号Ｓの入力を検出して検出信
号ＳＤを出力する入力信号検出回路３と、制御信号ＣＳ
の供給を受け制御出力信号ＣＯを出力する制御信号出力
回路４とを備える。
【００１４】入力信号制御回路１は、入力信号Ｓを反転
して反転入力信号ＳＢを出力すると共にΔｔ１の遅延値
を有するインバータＩ１１と、反転入力信号ＳＢをラッ
チしラッチ信号ＳＬを出力する負論理ゲート入力のラッ
チＬ１１とを備える。
して反転入力信号ＳＢを出力すると共にΔｔ１の遅延値
を有するインバータＩ１１と、反転入力信号ＳＢをラッ
チしラッチ信号ＳＬを出力する負論理ゲート入力のラッ
チＬ１１とを備える。
【００１５】バッフア回路２は、ラッチ信号ＳＬを反転
して出力信号Ｏを出力するインバータＩ２１を備える。
して出力信号Ｏを出力するインバータＩ２１を備える。
【００１６】入力信号検出回路３は、直列接続され各々
Δｔ１，Δｔ２の遅延値を有し遅延信号Ｄ１を出力する
インバータＩ３１，Ｉ３２と、Δｔ３の遅延値を有し遅
延信号Ｄ１と入力信号Ｓとの排他的否定論理和をとり遅
延信号ＳＤを出力するＥＸＮＯＲゲートＥＸ３１とを備
える。
Δｔ１，Δｔ２の遅延値を有し遅延信号Ｄ１を出力する
インバータＩ３１，Ｉ３２と、Δｔ３の遅延値を有し遅
延信号Ｄ１と入力信号Ｓとの排他的否定論理和をとり遅
延信号ＳＤを出力するＥＸＮＯＲゲートＥＸ３１とを備
える。
【００１７】制御信号出力回路４は、制御信号ＣＳをラ
ッチしラッチ信号Ｑを出力する負論理クロックのＤ型の
フリップフロップＦ４１と、制御信号ＣＳをラッチしラ
ッチ信号ＬＣを出力するラッチＬ４１と、ラッチ信号Ｌ
Ｃを反転し反転ラッチ信号ＣＢを出力するインバータＩ
４１と、遅延信号ＳＤと反転ラッチ信号ＣＢの否定論理
積をとり制御出力信号ＣＯを出力するＮＡＮＤゲートＧ
４１とを備える。
ッチしラッチ信号Ｑを出力する負論理クロックのＤ型の
フリップフロップＦ４１と、制御信号ＣＳをラッチしラ
ッチ信号ＬＣを出力するラッチＬ４１と、ラッチ信号Ｌ
Ｃを反転し反転ラッチ信号ＣＢを出力するインバータＩ
４１と、遅延信号ＳＤと反転ラッチ信号ＣＢの否定論理
積をとり制御出力信号ＣＯを出力するＮＡＮＤゲートＧ
４１とを備える。
【００１８】次に、図１を参照して本実施の形態の出力
バッフア回路の動作について説明すると、本実施の形態
の出力バッフア回路は、入力信号制御回路１が他の出力
バッフア回路の出力する制御信号ＣＳにしたがって入力
信号Ｓの出力信号Ｏへの伝達を制御するとともに、入力
信号検出回路３は、入力信号Ｓの変化を検出し、制御信
号ＣＳとともに新たな制御出力信号ＣＯを生成して他の
出力バッフア回路に供給する。
バッフア回路の動作について説明すると、本実施の形態
の出力バッフア回路は、入力信号制御回路１が他の出力
バッフア回路の出力する制御信号ＣＳにしたがって入力
信号Ｓの出力信号Ｏへの伝達を制御するとともに、入力
信号検出回路３は、入力信号Ｓの変化を検出し、制御信
号ＣＳとともに新たな制御出力信号ＣＯを生成して他の
出力バッフア回路に供給する。
【００１９】まず、入力信号制御回路１は、インバータ
Ｉ１１が入力信号Ｓを反転して反転入力信号ＳＢを出力
すると共にΔｔ１の遅延値を与え、ラッチＬ１１に供給
する。ラッチＬ１１は入力制御信号ＣＳがＬレベルのと
き反転入力信号ＳＢをラッチしラッチ信号ＳＬをバッフ
ア回路２に供給する。バッフア回路２のインバータＩ２
１は、ラッチ信号ＳＬを反転し出力信号Ｏを端子Ｔ３を
経由して出力する。入力信号検出回路３は、インバータ
Ｉ３１，Ｉ３２が入力信号ＳにΔｔ１＋Δｔ２の遅延値
を与えて信号Ｄ１を出力し、ＥＸＮＯＲゲートＥＸ３１
に供給する。ＥＸＮＯＲゲートＥＸ３１は、信号Ｄ１と
入力信号Ｓとの排他的否定論理和をとり、入力信号Ｓの
立ち上がり，立ち下がり変化を検出しこの入力信号Ｓか
らΔｔ３の遅延値を有し幅がΔｔ１＋Δｔ２の負論理の
遅延信号ＳＤを出力する。
Ｉ１１が入力信号Ｓを反転して反転入力信号ＳＢを出力
すると共にΔｔ１の遅延値を与え、ラッチＬ１１に供給
する。ラッチＬ１１は入力制御信号ＣＳがＬレベルのと
き反転入力信号ＳＢをラッチしラッチ信号ＳＬをバッフ
ア回路２に供給する。バッフア回路２のインバータＩ２
１は、ラッチ信号ＳＬを反転し出力信号Ｏを端子Ｔ３を
経由して出力する。入力信号検出回路３は、インバータ
Ｉ３１，Ｉ３２が入力信号ＳにΔｔ１＋Δｔ２の遅延値
を与えて信号Ｄ１を出力し、ＥＸＮＯＲゲートＥＸ３１
に供給する。ＥＸＮＯＲゲートＥＸ３１は、信号Ｄ１と
入力信号Ｓとの排他的否定論理和をとり、入力信号Ｓの
立ち上がり，立ち下がり変化を検出しこの入力信号Ｓか
らΔｔ３の遅延値を有し幅がΔｔ１＋Δｔ２の負論理の
遅延信号ＳＤを出力する。
【００２０】制御信号出力回路４は、入力信号検出回路
３の出力する遅延信号ＳＤの立ち下がり遷移で制御信号
ＣＳのレベルをフリップフロップＦ４１にラッチし、ラ
ッチ信号Ｑを出力する。すなわちフリップフロップＦ４
１は制御信号ＣＳのレベルがＬレベルであればＬレベル
のラッチ信号ＱによりラッチＬ４１をラッチ状態にし、
ＨレベルであればＨレベルのラッチ信号Ｑによりラッチ
Ｌ４１をスルー状態として、制御信号ＣＳのラッチ信号
ＬＣをインバータＩ４１に供給する。インバータＩ４１
はラッチ信号ＬＣの供給に応答して反転ラッチ信号ＣＢ
をＮＡＮＤゲートＧ４１に伝達する。ＮＡＮＤゲートＧ
４１は、反転ラッチ信号ＣＢと遅延信号ＳＤとの否定論
理積をとり、制御出力信号ＣＯを端子Ｔ４を経由して出
力する。
３の出力する遅延信号ＳＤの立ち下がり遷移で制御信号
ＣＳのレベルをフリップフロップＦ４１にラッチし、ラ
ッチ信号Ｑを出力する。すなわちフリップフロップＦ４
１は制御信号ＣＳのレベルがＬレベルであればＬレベル
のラッチ信号ＱによりラッチＬ４１をラッチ状態にし、
ＨレベルであればＨレベルのラッチ信号Ｑによりラッチ
Ｌ４１をスルー状態として、制御信号ＣＳのラッチ信号
ＬＣをインバータＩ４１に供給する。インバータＩ４１
はラッチ信号ＬＣの供給に応答して反転ラッチ信号ＣＢ
をＮＡＮＤゲートＧ４１に伝達する。ＮＡＮＤゲートＧ
４１は、反転ラッチ信号ＣＢと遅延信号ＳＤとの否定論
理積をとり、制御出力信号ＣＯを端子Ｔ４を経由して出
力する。
【００２１】次に、複数の出力バッフア回路の相互接続
をブロックで示す図２を参照すると、この図に示す本実
施の形態の半導体集積回路は上述の出力バッフア回路１
０，２０及び３０を有する。以下説明の便宜上出力バッ
フア回路１０，２０，３０の各々の構成要素で１桁のも
のをそれぞれ１０番台，２０番台，３０番台で表す。例
えば、出力バッフア回路１０の入力信号制御回路を１１
とする。
をブロックで示す図２を参照すると、この図に示す本実
施の形態の半導体集積回路は上述の出力バッフア回路１
０，２０及び３０を有する。以下説明の便宜上出力バッ
フア回路１０，２０，３０の各々の構成要素で１桁のも
のをそれぞれ１０番台，２０番台，３０番台で表す。例
えば、出力バッフア回路１０の入力信号制御回路を１１
とする。
【００２２】出力バッフア回路１０の入力端子Ｔ１１は
入力端子ＴＩ１０に接続され、入力信号Ｓ１がこれら端
子ＴＩ１０，Ｔ１１を経由して入力信号制御回路１１，
入力信号検出回路１３に供給される。また出力端子Ｔ１
３は出力端子ＴＯ１０に接続され出力信号Ｏ１を出力す
る。制御入力端子Ｔ１２は出力バッフア回路３０の制御
信号出力端子Ｔ３４に接続され制御信号ＣＳ１として信
号ＣＯ３の供給を受ける。制御信号出力端子Ｔ１４は出
力バッフア回路２０の制御入力端子ＳＤ２に接続され制
御出力信号ＣＯ１を供給する。
入力端子ＴＩ１０に接続され、入力信号Ｓ１がこれら端
子ＴＩ１０，Ｔ１１を経由して入力信号制御回路１１，
入力信号検出回路１３に供給される。また出力端子Ｔ１
３は出力端子ＴＯ１０に接続され出力信号Ｏ１を出力す
る。制御入力端子Ｔ１２は出力バッフア回路３０の制御
信号出力端子Ｔ３４に接続され制御信号ＣＳ１として信
号ＣＯ３の供給を受ける。制御信号出力端子Ｔ１４は出
力バッフア回路２０の制御入力端子ＳＤ２に接続され制
御出力信号ＣＯ１を供給する。
【００２３】同様に、出力バッフア回路２０の入力端子
Ｔ２１は入力端子ＴＩ２０に接続され、入力信号Ｓ２が
これら端子ＴＩ２０，Ｔ２１を経由して入力信号制御回
路２１，入力信号検出回路２３に供給される。また出力
端子Ｔ２３は出力端子ＴＯ２０に接続され出力信号Ｏ２
を出力する。制御入力端子ＳＤ２は、上述のように、制
御信号ＣＳ２として出力バッフア回路１０からの信号Ｃ
Ｏ１の供給を受ける。制御信号出力端子Ｔ２４は出力バ
ッフア回路３０の制御入力端子Ｔ３２に接続され制御出
力信号ＣＯ２を供給する。
Ｔ２１は入力端子ＴＩ２０に接続され、入力信号Ｓ２が
これら端子ＴＩ２０，Ｔ２１を経由して入力信号制御回
路２１，入力信号検出回路２３に供給される。また出力
端子Ｔ２３は出力端子ＴＯ２０に接続され出力信号Ｏ２
を出力する。制御入力端子ＳＤ２は、上述のように、制
御信号ＣＳ２として出力バッフア回路１０からの信号Ｃ
Ｏ１の供給を受ける。制御信号出力端子Ｔ２４は出力バ
ッフア回路３０の制御入力端子Ｔ３２に接続され制御出
力信号ＣＯ２を供給する。
【００２４】同様に、出力バッフア回路３０の入力端子
Ｔ３１は入力端子ＴＩ３０に接続され、入力信号Ｓ３が
これら端子ＴＩ３０，Ｔ３１を経由して入力信号制御回
路３１，入力信号検出回路３３に供給される。また出力
端子Ｔ３３は出力端子ＴＯ３０に接続され出力信号Ｏ３
を出力する。制御入力端子ＳＤ２は、上述のように、制
御信号ＣＳ３として出力バッフア回路２０からの信号Ｃ
Ｏ２の供給を受ける。制御信号出力端子Ｔ３４は出力バ
ッフア回路１０の制御入力端子Ｔ１２に接続され制御出
力信号ＣＯ３を供給する。
Ｔ３１は入力端子ＴＩ３０に接続され、入力信号Ｓ３が
これら端子ＴＩ３０，Ｔ３１を経由して入力信号制御回
路３１，入力信号検出回路３３に供給される。また出力
端子Ｔ３３は出力端子ＴＯ３０に接続され出力信号Ｏ３
を出力する。制御入力端子ＳＤ２は、上述のように、制
御信号ＣＳ３として出力バッフア回路２０からの信号Ｃ
Ｏ２の供給を受ける。制御信号出力端子Ｔ３４は出力バ
ッフア回路１０の制御入力端子Ｔ１２に接続され制御出
力信号ＣＯ３を供給する。
【００２５】図１，図２及び各部動作波形をタイムチャ
ートで示す図３を参照して本実施の形態の半導体集積回
路の動作について説明すると、まず、出力バッフア回路
１０の入力端子ＴＩ１０に入力された入力信号Ｓ１は、
時刻Ｔ１で立ち上がり遷移したとする。出力バッフア回
路１０は、入力信号Ｓ１の供給に応答して入力信号制御
回路１１のインバータＩ１１によりΔｔ１遅れた信号Ｓ
Ｂ１を生成し、この信号ＳＢ１をラッチＬ１１，インバ
ータＩ２１，端子Ｔ１３を経由して出力信号Ｏ１として
出力端子ＴＯ１０から出力する。
ートで示す図３を参照して本実施の形態の半導体集積回
路の動作について説明すると、まず、出力バッフア回路
１０の入力端子ＴＩ１０に入力された入力信号Ｓ１は、
時刻Ｔ１で立ち上がり遷移したとする。出力バッフア回
路１０は、入力信号Ｓ１の供給に応答して入力信号制御
回路１１のインバータＩ１１によりΔｔ１遅れた信号Ｓ
Ｂ１を生成し、この信号ＳＢ１をラッチＬ１１，インバ
ータＩ２１，端子Ｔ１３を経由して出力信号Ｏ１として
出力端子ＴＯ１０から出力する。
【００２６】また、入力信号検出回路１３は、入力信号
Ｓ１の供給に応答してΔｔ３遅れた遅延時間幅（Δｔ１
＋Δｔ２）の信号ＳＤ１を生成して出力する。この時、
信号ＳＤ１の立ち下がりエッジで制御出力検出回路１４
のフリップフロップＦ４１は入力制御信号ＣＳ１のＬレ
ベルをラッチしてＬレベルのラッチ信号Ｑ１を生成す
る。ラッチＬ４１はこのＬレベルのラッチ信号Ｑ１の供
給に応答してラッチ状態になってラッチ信号ＬＣ１を出
力し、インバータＩ４１はこのラッチ信号ＬＣ１を反転
して信号ＣＢ１のＨレベルを出力したまま、以後の入力
制御信号ＣＳ１の信号の伝達を遮断する。信号ＣＢ１が
Ｈレベルであるため、ＮＡＮＤゲートＧ４１は前述の信
号ＳＤ１の反転信号を制御出力信号ＣＯ１として出力
し、出力バッフア回路２０に入力制御信号ＣＳ２として
供給する。
Ｓ１の供給に応答してΔｔ３遅れた遅延時間幅（Δｔ１
＋Δｔ２）の信号ＳＤ１を生成して出力する。この時、
信号ＳＤ１の立ち下がりエッジで制御出力検出回路１４
のフリップフロップＦ４１は入力制御信号ＣＳ１のＬレ
ベルをラッチしてＬレベルのラッチ信号Ｑ１を生成す
る。ラッチＬ４１はこのＬレベルのラッチ信号Ｑ１の供
給に応答してラッチ状態になってラッチ信号ＬＣ１を出
力し、インバータＩ４１はこのラッチ信号ＬＣ１を反転
して信号ＣＢ１のＨレベルを出力したまま、以後の入力
制御信号ＣＳ１の信号の伝達を遮断する。信号ＣＢ１が
Ｈレベルであるため、ＮＡＮＤゲートＧ４１は前述の信
号ＳＤ１の反転信号を制御出力信号ＣＯ１として出力
し、出力バッフア回路２０に入力制御信号ＣＳ２として
供給する。
【００２７】ここで、出力バッフア回路２０の入力端子
ＴＩ２０に時刻Ｔ１より少し遅れた入力信号Ｓ２の供給
を受けるものとする。
ＴＩ２０に時刻Ｔ１より少し遅れた入力信号Ｓ２の供給
を受けるものとする。
【００２８】出力バッフア回路２０は、入力信号Ｓ２の
供給に応答して前述の出力バッフア回路１０と同様に動
作し信号ＳＢ２，ＳＤ２を生成する。しかし、入力信号
制御回路２１のラッチＬ１１は、信号ＳＢ２の立ち下が
りエッジ時刻ＴａのときＨレベルの入力制御信号ＣＳ２
の供給を受けているため、信号ＳＢ２はラッチＬ１１で
遮断される。したがって、信号ＳＢ２対応の出力信号Ｏ
２は出力端子ＴＯ２０へ出力されない。次に、時刻Ｔｂ
になると、入力制御信号ＣＳ２が立ち下がり、ラッチＬ
１１がスルー状態になり、信号ＳＢ２対応のラッチ信号
ＳＬ２をインバータＩ２１に供給し、インバータＩ２１
はこの信号ＳＬ２対応の出力信号Ｏ２を出力端子ＴＯ２
０に出力する。
供給に応答して前述の出力バッフア回路１０と同様に動
作し信号ＳＢ２，ＳＤ２を生成する。しかし、入力信号
制御回路２１のラッチＬ１１は、信号ＳＢ２の立ち下が
りエッジ時刻ＴａのときＨレベルの入力制御信号ＣＳ２
の供給を受けているため、信号ＳＢ２はラッチＬ１１で
遮断される。したがって、信号ＳＢ２対応の出力信号Ｏ
２は出力端子ＴＯ２０へ出力されない。次に、時刻Ｔｂ
になると、入力制御信号ＣＳ２が立ち下がり、ラッチＬ
１１がスルー状態になり、信号ＳＢ２対応のラッチ信号
ＳＬ２をインバータＩ２１に供給し、インバータＩ２１
はこの信号ＳＬ２対応の出力信号Ｏ２を出力端子ＴＯ２
０に出力する。
【００２９】また、信号ＳＤ２の立ち下がりエッジで制
御出力検出回路２４のフリップフロップＦ４１はＨレベ
ルの入力制御信号ＣＳ２をラッチしラッチ信号Ｑ２を出
力する。信号Ｑ２の供給に応答してラッチＬ４１はスル
ー状態になり、入力制御信号ＣＳ２対応のラッチ信号Ｌ
Ｃ２をインバータＩ４１に供給する。インバータＩ４１
はこのラッチ信号ＬＣ２対応のΔｔ４遅延した信号ＣＢ
２をＮＡＮＤゲートＧ４１に供給する。ＮＡＮＤゲート
Ｇ４１は信号ＳＤ２，ＣＢ２のＮＡＮＤ論理演算結果の
制御出力信号ＣＯ２を出力し、出力バッファ回路３０の
制御入力信号ＣＳ３として供給する。
御出力検出回路２４のフリップフロップＦ４１はＨレベ
ルの入力制御信号ＣＳ２をラッチしラッチ信号Ｑ２を出
力する。信号Ｑ２の供給に応答してラッチＬ４１はスル
ー状態になり、入力制御信号ＣＳ２対応のラッチ信号Ｌ
Ｃ２をインバータＩ４１に供給する。インバータＩ４１
はこのラッチ信号ＬＣ２対応のΔｔ４遅延した信号ＣＢ
２をＮＡＮＤゲートＧ４１に供給する。ＮＡＮＤゲート
Ｇ４１は信号ＳＤ２，ＣＢ２のＮＡＮＤ論理演算結果の
制御出力信号ＣＯ２を出力し、出力バッファ回路３０の
制御入力信号ＣＳ３として供給する。
【００３０】出力バッフア回路３０は、入力信号Ｓ３の
供給に応答して前述の出力バッフア回路２０と同様に動
作し信号ＳＢ３，ＳＤ３を生成する。出力端子ＴＯ３０
には、制御入力信号ＣＳ３が立ち下がる時刻Ｔｃに時刻
Ｔ１より少し遅れて供給された入力信号Ｓ３対応の出力
信号Ｏ３を出力する。
供給に応答して前述の出力バッフア回路２０と同様に動
作し信号ＳＢ３，ＳＤ３を生成する。出力端子ＴＯ３０
には、制御入力信号ＣＳ３が立ち下がる時刻Ｔｃに時刻
Ｔ１より少し遅れて供給された入力信号Ｓ３対応の出力
信号Ｏ３を出力する。
【００３１】出力バッフア回路３０の制御出力信号ＣＯ
３は、出力バッフア回路１０の入力制御信号ＣＳ１とし
て供給するが、前述のように、このときの入力制御回路
１１のラッチＬ４１はラッチ状態であるため、信号ＣＳ
１の伝達は遮断され、制御出力信号ＣＯ１として出力さ
れない。
３は、出力バッフア回路１０の入力制御信号ＣＳ１とし
て供給するが、前述のように、このときの入力制御回路
１１のラッチＬ４１はラッチ状態であるため、信号ＣＳ
１の伝達は遮断され、制御出力信号ＣＯ１として出力さ
れない。
【００３２】これにより、最初に信号入力端子Ｔ１に入
力信号Ｓが入力された出力バッファ回路を起点とし、順
次相互に接続された制御信号入力端子Ｔ２への制御信号
ＣＳの伝達を行い、この制御信号ＣＳのＨレベルの各出
力バッファ回路での遅延時間分シフトした時間に出力端
子Ｔ３から出力信号Ｏを出力する。
力信号Ｓが入力された出力バッファ回路を起点とし、順
次相互に接続された制御信号入力端子Ｔ２への制御信号
ＣＳの伝達を行い、この制御信号ＣＳのＨレベルの各出
力バッファ回路での遅延時間分シフトした時間に出力端
子Ｔ３から出力信号Ｏを出力する。
【００３３】制御信号ＣＳのＨレベルの遅延時間は、前
段の出力バッファ回路が出力する制御出力信号ＣＯに対
して、１つの出力バッファ回路を経由する毎に、インバ
ータＩ４１の単位遅延時間Δｔ４分づつ増加するため、
各出力バッファ回路の入力信号Ｓがほぼ同時に変化して
も出力信号ＯはΔｔ４幅で分離される。
段の出力バッファ回路が出力する制御出力信号ＣＯに対
して、１つの出力バッファ回路を経由する毎に、インバ
ータＩ４１の単位遅延時間Δｔ４分づつ増加するため、
各出力バッファ回路の入力信号Ｓがほぼ同時に変化して
も出力信号ＯはΔｔ４幅で分離される。
【００３４】以上、本実施の形態では、出力バッファ回
路１０を起点とする場合の動作について説明したが時刻
Ｔ２に示すように出力バッファ回路２０を起点にした場
合も同様に説明することが出来る。
路１０を起点とする場合の動作について説明したが時刻
Ｔ２に示すように出力バッファ回路２０を起点にした場
合も同様に説明することが出来る。
【００３５】また、本実施の形態では３個の出力バッフ
ァ回路の接続について説明したが、これに限ることな
く、４個以上の相互接続についても同様に動作する。
ァ回路の接続について説明したが、これに限ることな
く、４個以上の相互接続についても同様に動作する。
【００３６】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、複数の出力バッファ回路の各々が、制御信号
の制御に応答して入力信号をラッチし出力信号として出
力する入力信号制御回路と、入力信号の入力を検出し予
め定めた時間幅の入力検出信号を出力する入力検出回路
と、上記制御信号を所定の遅延時間分遅延させた遅延制
御信号と上記入力検出信号との論理演算結果により他の
出力バッフア回路の制御信号として供給する制御信号出
力回路とを備え、上記出力信号の出力が終了するまで上
記制御出力信号により他の出力バッフア回路の出力を遅
延させるよう制御することにより、任意の出力バッファ
回路の入力信号の変化とほぼ同一タイミングで他の出力
バッファ回路の入力信号が変化しても一定の遅延間隔に
て他の出力バッファ回路の出力信号を変化させるため、
出力バッファ回路の同時動作が抑制され、同時動作によ
る誤動作を防止できるという効果がある。
積回路は、複数の出力バッファ回路の各々が、制御信号
の制御に応答して入力信号をラッチし出力信号として出
力する入力信号制御回路と、入力信号の入力を検出し予
め定めた時間幅の入力検出信号を出力する入力検出回路
と、上記制御信号を所定の遅延時間分遅延させた遅延制
御信号と上記入力検出信号との論理演算結果により他の
出力バッフア回路の制御信号として供給する制御信号出
力回路とを備え、上記出力信号の出力が終了するまで上
記制御出力信号により他の出力バッフア回路の出力を遅
延させるよう制御することにより、任意の出力バッファ
回路の入力信号の変化とほぼ同一タイミングで他の出力
バッファ回路の入力信号が変化しても一定の遅延間隔に
て他の出力バッファ回路の出力信号を変化させるため、
出力バッファ回路の同時動作が抑制され、同時動作によ
る誤動作を防止できるという効果がある。
【００３７】また、各々の出力バッファ回路の入力信号
の状態をそれぞれで監視し、他の出力バッファ回路の制
御用信号を出力するので、設計者が入力信号のタイミン
グに合わせて、出力バッファ回路の使用箇所を考えるこ
となく、同時動作による誤動作の防止効果を得ることが
出きるという効果がある。
の状態をそれぞれで監視し、他の出力バッファ回路の制
御用信号を出力するので、設計者が入力信号のタイミン
グに合わせて、出力バッファ回路の使用箇所を考えるこ
となく、同時動作による誤動作の防止効果を得ることが
出きるという効果がある。
【図１】本発明の半導体集積回路の一実施の形態を特徴
付ける出力バッフア回路を示すブロック図である。
付ける出力バッフア回路を示すブロック図である。
【図２】本実施の形態の半導体集積回路における複数の
出力バッフア回路の相互接続の一例を示すブロック図で
ある。
出力バッフア回路の相互接続の一例を示すブロック図で
ある。
【図３】本実施の形態の半導体集積回路における動作の
一例を示すタイムチャートである。
一例を示すタイムチャートである。
【図４】従来の半導体集積回路の一例を示すブロック図
である。
である。
【図５】従来の半導体集積回路における動作の一例を示
すタイムチャートである。
すタイムチャートである。
１ 入力信号制御回路 ２ バッフア回路 ３ 入力信号検出回路 ４ 制御信号出力回路 １０，２０，３０，１０１，１０２ 出力バッフア回
路 １００ 内部回路 １０３ 遅延回路 Ｆ４１ フリップフロップ Ｇ４１ ＮＡＮＤゲート Ｉ１１，Ｉ２１，Ｉ３１，Ｉ３２，Ｉ４１ インバー
タ Ｌ１１，Ｌ４１ ラッチ ＥＸ３１ ＥＸＮＯＲゲート
路 １００ 内部回路 １０３ 遅延回路 Ｆ４１ フリップフロップ Ｇ４１ ＮＡＮＤゲート Ｉ１１，Ｉ２１，Ｉ３１，Ｉ３２，Ｉ４１ インバー
タ Ｌ１１，Ｌ４１ ラッチ ＥＸ３１ ＥＸＮＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70
Claims (2)
- 【請求項１】 それぞれ入力信号の供給に応答して対応
する出力信号を出力する第１〜第Ｎ（２以上の正の整
数）の出力バッファ回路を備える半導体集積回路におい
て、 前記第１〜第Ｎの出力バッファ回路の各々が、前記入力
信号とこの入力信号のラッチを制御する制御信号の供給
を受けこの制御信号の制御に応答して前記入力信号をラ
ッチしこのラッチしたラッチ信号を前記出力信号として
出力する入力信号制御回路と、 前記入力信号の入力を検出し予め定めた時間幅の入力検
出信号を出力する入力検出回路と、 前記制御信号の供給を受けこの制御信号を所定の遅延時
間分遅延させて遅延制御信号を生成しこの遅延制御信号
と前記入力検出信号との論理演算結果により他の出力バ
ッフア回路の制御信号として供給する制御出力信号を出
力する制御信号出力回路とを備え、前記第１〜第Ｎの出力バッファ回路の各々の制御信号と
して前記第Ｎ，第１〜第Ｎ−１の出力バッファ回路の制
御出力信号をそれぞれ供給するよう接続し、 前記第１〜第Ｎの出力バッファ回路の各々が、 前記出力
信号の出力が終了するまで前記制御出力信号の供給先の
出力バッファ回路の出力を遅延させるよう制御すること
を特徴とする半導体集積回路。 - 【請求項２】 前記入力信号制御回路が、前記入力信号
を反転して反転入力信号を出力する第１のインバータ
と、前記反転入力信号をラッチし前記ラッチ信号を出力
する負論理ゲート入力の第１のラッチとを備え、 前記入力検出回路が、直列接続され全体で第１の遅延値
を有し第１の遅延信号を出力する第２，第３のインバー
タと、第２の遅延値を有し前記第１の遅延信号と前記入
力信号との排他的否定論理和をとり第２の遅延信号を出
力するＥＸＮＯＲゲートとを備え、 前記制御信号出力回路が、前記制御信号をラッチし第１
のラッチ制御信号を出力する負論理クロックのフリップ
フロップと、前記第１のラッチ制御信号の供給に応答し
て前記制御信号をラッチし第２のラッチ制御信号を出力
する第２のラッチと、前記第２のラッチ制御信号を反転
し第３の遅延値の反転ラッチ信号を出力する第４のイン
バータと、前記第２の遅延信号と前記反転ラッチ信号と
の否定論理積をとり前記制御出力信号を出力するＮＡＮ
Ｄゲートとを備えることを特徴とする請求項１記載の半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09181118A JP3080038B2 (ja) | 1997-07-07 | 1997-07-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09181118A JP3080038B2 (ja) | 1997-07-07 | 1997-07-07 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1127119A JPH1127119A (ja) | 1999-01-29 |
| JP3080038B2 true JP3080038B2 (ja) | 2000-08-21 |
Family
ID=16095174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09181118A Expired - Fee Related JP3080038B2 (ja) | 1997-07-07 | 1997-07-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080038B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100411023B1 (ko) * | 2001-06-27 | 2003-12-12 | 주식회사 하이닉스반도체 | 출력 회로 |
| JP4464189B2 (ja) | 2004-04-28 | 2010-05-19 | Ｎｅｃエレクトロニクス株式会社 | ノイズキャンセル回路 |
-
1997
- 1997-07-07 JP JP09181118A patent/JP3080038B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1127119A (ja) | 1999-01-29 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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