JP4016394B2 - 内部クロック信号発生回路及び方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、内部クロック信号発生回路に係り、特に外部クロック信号に正確に同期した内部クロック信号を発生しうる内部クロック信号発生回路及び方法に関する。
【0002】
【従来の技術】
半導体メモリ装置を採用するシステムの高速化によって、半導体メモリ装置に印加される外部クロック信号と半導体メモリ装置から出力されるデータとの間のスキュー(skew)がデータの正確な伝達において益々重要になっている。
【0003】
一般的に、半導体メモリ装置は、内部クロック信号発生回路を備えていて、これにより外部クロック信号と同期した内部クロック信号を発生することによってスキューを最少化する。このような内部クロック信号発生回路としては位相同期ループ(phase−locked loop)回路及び遅延同期ループ(delay−locked loop)回路がある。
【0004】
ところで、位相同期ループ回路は、何百ものクロック信号を要求するという問題点があって、遅延同期ループは2個のインバータで構成された単位遅延回路を複数個直列連結して構成してあるためにその構成が複雑でレイアウト面積が増加するという問題点があった。
【0005】
【発明が解決しようとする課題】
本発明の目的は、複数個の単位遅延回路を用いて構成せず簡単な回路構成で外部クロック信号に正確に同期した内部クロック信号を発生することが可能な内部クロック信号発生回路及び方法を提供することにある。
【0006】
【課題を解決するための手段】
前記目的を達成するための本発明の内部クロック信号発生回路は、外部クロック信号を第1遅延時間だけ遅延させる第1遅延手段、前記第1遅延手段の出力信号を分周する分周手段、前記分周手段の出力信号を第2遅延時間(すなわち、第1遅延時間+第3遅延時間+第4遅延時間)だけ遅延させて、前記分周手段の出力信号と前記第2遅延時間だけ遅延された信号を組合せてスキューモニター時間に相当するパルス幅を有する第1信号を発生する第1信号発生手段、前記第1遅延手段の出力信号の下降(または上昇)エッジで第3遅延時間に相当するパルス幅を有する第2信号を発生する第2信号発生手段、前記第1信号に応答して前記第1信号のパルス幅に相当する前記スキューモニター時間を第1及び第2デジタル信号に変換する時間/デジタル信号変換手段、及び前記第2信号に応答して前記第1及び第2デジタル信号を入力して前記スキューモニター時間を再生して、再生されたスキューモニター時間から前記第4遅延時間だけ遅延して内部クロック信号を発生するデジタル信号/時間変換手段を備えることを特徴とする。
【0007】
そして、前記時間/デジタル信号変換手段は、例えば、前記第1信号に応答して発振するn個の第1パルス信号を発生するn個の直列連結された第1反転回路を備えた第1リング発振器、前記第1信号の下降(または上昇)エッジに応答して前記n個の第1パルス信号を出力する伝送手段、前記n個の第1パルス信号の位相を検出して前記第1デジタル信号を発生する位相検出手段、及び前記n個の第1パルス信号中n番目第1パルス信号の下降(または上昇)エッジに応答して計数を行なって前記第2デジタル信号を発生する第1カウンターを備えて、
前記デジタル信号/時間変換手段は、例えば、前記第1デジタル信号が偶数番目の状態を示す信号ならばセット信号を発生して、奇数番目の状態を示す信号ならばリセット信号を発生するセット/リセット信号発生手段、前記第2信号及びセット信号に応答して第1形態で発振するn個の第2パルス信号を発生して、前記第2信号及びリセット信号に応答して第2形態で発振するn個の前記第2パルス信号を発生するn個の直列連結された第2反転回路を備えた第2リング発振器、前記第1デジタル信号が前記1番目からn番目までの第1パルス信号の上昇(または下降)エッジを検出することにより発生される信号である場合に当該番目の第2パルス信号を選択して出力して、前記1番目からn番目までの第1パルス信号の下降(または上昇)エッジを検出することにより発生される信号である場合に当該番目+1番目の第2パルス信号を選択して出力するためのn個の制御信号を発生する選択制御信号発生手段、前記n個の制御信号に応答して前記第2リング発振器から出力されるn個の第2パルス信号中の一つのパルス信号を選択して出力する選択手段、前記選択手段の出力信号に応答して計数を行なう第2カウンター、及び前記第1カウンターと前記第2カウンターの出力信号が一致すれば前記選択手段の出力信号を前記第4遅延時間だけ遅延して出力する比較手段を備えることを特徴とする。
【0008】
前記目的を達成するための本発明の内部クロック信号発生方法は、外部クロック信号を第1遅延時間だけ遅延させて第1クロック信号を発生する段階、前記第1クロック信号を分周して第2クロック信号を発生する段階、前記第2クロック信号を第2遅延時間(第1遅延時間+第3遅延時間+第4遅延時間)だけ遅延させて第3クロック信号を発生して、前記第2クロック信号と第3クロック信号を組合せてスキューモニター時間に相当するパルス幅を有する第1信号を発生する段階、前記第1クロック信号の下降(または上昇)エッジで第3遅延時間に相当するパルス幅を有した第2信号を発生する段階、前記第1信号に応答して前記第1信号のパルス幅に相当する前記スキューモニター時間を第1及び第2デジタル信号に変換する時間/デジタル信号変換段階、及び前記第2信号に応答して前記第1及び第2デジタル信号を入力して前記スキューモニター時間を再生して、再生されたスキューモニター時間から前記第4遅延時間だけ遅延させて内部クロック信号を発生するデジタル信号/時間変換段階を備えることを特徴とする。
【0009】
そして、前記時間/デジタル信号変換段階は、例えば、前記第1信号に応答して発振するn個の第1パルス信号を発生する段階、前記第1信号の下降(または上昇)エッジに応答して前記n個の第1パルス信号を出力する段階、前記n個の第1パルス信号の位相を検出して前記第1デジタル信号を発生して、前記n個の第1パルス信号中n番目第1パルス信号の下降(または上昇)エッジに応答して計数を行なって前記第2デジタル信号を発生する段階を備える。
【0010】
前記デジタル信号/時間変換段階は、例えば、前記第1デジタル信号が偶数番目の状態を示す信号ならばセット信号を発生して、奇数番目の状態を示す信号ならばリセット信号を発生する段階、前記第1デジタル信号が前記1番目からn番目までの第1パルス信号の上昇(または下降)エッジを検出することにより発生される信号である場合に当該番目の第2パルス信号を選択して出力して、前記1番目からn番目までの第1パルス信号の下降(または上昇)エッジを検出することにより発生される信号である場合に当該番目+1番目の第2パルス信号を選択して出力する段階、前記第2信号及びセット信号に応答して第1形態で発振するn個の第2パルス信号を発生して、前記第2信号及びリセット信号に応答して第2形態で発振するn個の前記第2パルス信号を発生する段階、前記n個の制御信号に応答して前記n個の第1パルス信号中の一つのパルス信号を選択して選択出力信号を発生する段階、前記選択出力信号に応答して計数を行なって第3デジタル信号を発生する段階、及び前記第2デジタル信号と前記第3デジタル信号が一致すれば前記選択出力信号を前記第4遅延時間だけ遅延して出力する段階を備える。
【0011】
【発明の実施の形態】
以下、添付した図面を参考として本発明の内部クロック信号発生回路及び方法を説明する。
【0012】
図1は、本発明の望ましい実施形態の内部クロック信号発生回路(参照番号100)のブロック図であって、この内部クロック信号発生回路100は、第1遅延回路10、分周器12、第2遅延回路14−1及びANDゲート14−2で構成されたパルス発生回路14、パルス発生回路16、時間/デジタル信号変換回路18、及びデジタル信号/時間変換回路20で構成されている。
【0013】
図1に示したブロック各々の機能を説明する。
【0014】
第1遅延回路10は、外部クロック信号ECLKを第1遅延時間d1だけ遅延させてクロック信号RCLKを発生する。分周器12はクロック信号RCLKを2分周してクロック信号DCLKを発生する。第2遅延回路14−1はクロック信号DCLKを遅延時間tDだけ遅延させてクロック信号DCLKを発生する。遅延時間tDは時間d1+d2+d3として設定される。ANDゲート14−2はクロック信号DCLKとクロック信号DCLKとを論理積演算して時間(tM=tC−tD;tCは外部クロック信号ECLKの周期を示す)のパルス幅を有する信号E1を発生する。時間tMはスキューモニター遅延時間を示す。パルス発生回路16はクロック信号RCLKの上昇エッジで時間d2のパルス幅を有するネガティブパルス信号E2を発生する。時間/デジタル信号変換回路18は信号E1を入力してスキューモニター時間tMをデジタル信号r、mに変換する。デジタル信号rは精密(fine)な遅延のための値であり、デジタル信号mは粗い(coarse)遅延のための値である。デジタル/時間変換回路20は信号E2及びデジタル信号r、mを入力して信号E2に応答してデジタル信号r、mをスキューモニター時間tMに変換して、内部クロック信号ICLKを発生する。例えば、デジタル信号r、mを利用して信号E2の上昇エッジからスキューモニター時間tMを再生して、再生されたスキューモニター時間tMから遅延時間d3だけ遅延して内部クロック信号ICLKを発生する。
【0015】
図2は、図1に示した時間/デジタル信号変換回路18及びデジタル信号/時間変換回路20で構成された変換回路200を示すブロック図であって、この変換回路200は、リング発振器30、伝送回路32、位相検出器34、及び第1カウンター36で構成された時間/デジタル信号変換回路18、及びリング発振器38、選択回路40、比較回路42、セット/リセット信号発生回路44、選択制御信号発生回路46、及び第2カウンター48で構成されたデジタル信号/時間変換回路20で構成されている。
【0016】
図2に示したブロック各々の機能を説明する。
【0017】
リング発振器30は、信号E1に応答してパルス信号S1〜Snを発生する。伝送回路32は信号E1の下降エッジにおいてパルス信号S1〜Snを信号P1〜Pnとして伝送する。位相検出器34は信号P1〜Pnの位相に応じて2n個のデジタル信号rを発生する。すなわち、位相検出器34は、パルス信号Snの上昇エッジにおいて信号Pn、Pn+1を検出して、パルス信号Snの下降エッジにおいて反転信号PnB、P(n+1)Bを検出する。第1カウンター36はパルス信号Snの下降エッジに応答して計数を行ってデジタル信号mを発生する。デジタル信号mによりスキューモニター時間tMが決定される。リング発振器30を構成するインバータの信号伝送遅延時間をtpdとすると、スキューモニター時間tMは(2nm+r)×tpdとして示すことができる。また、2n×tpdはリング発振器30により発生する信号S1〜Snの周期tOを意味する。
【0018】
リング発振器38は"ロー(L)"レベルの信号E2及び“ハイ(H)”レベルのリセット信号Rに応答して信号S1〜Snの初期状態と同一な初期状態に固定されて、“ハイ”レベルの信号E2に応答して信号S1〜Snと同一な遅延時間を有してトグリングするパルス信号VS1〜VSnを発生する。また、リング発振器38は、“ロー”レベルの信号E2及び“ハイ”レベルのセット信号Sに応答して信号VS1〜VS(n−1)の初期状態が“ハイ”レベルに固定され、信号VSnの初期状態が“ロー”レベルで固定される。そして、リング発振器38は、“ハイ”レベルの信号E2に応答して、初期状態から時間ntpd、tpd〜(n−1)tpdだけ遅延した後にトグリングするパルス信号VS1〜VSnを発生する。このとき、リング発振器38はリング発振器30と同一な周期及びデューティーサイクルを有したパルス信号VS1〜VSnを発生する。セット/リセット信号発生回路44は、デジタル信号rがパルス信号Snの下降エッジにおいて反転信号PnB、P(n+1)Bを検出して発生する信号である場合にはセット信号Sを発生して、デジタル信号rがパルス信号Snの上昇エッジで信号Pn、Pn+1を検出して発生する信号である場合にはリセット信号Rを発生する。選択制御信号発生回路46は、デジタル信号rがパルス信号S1〜Snの上昇エッジを検出することにより発生される信号である場合にはパルス信号VS1〜VSnを選択して出力するための制御信号C1〜Cnを発生して、デジタル信号rがパルス信号S1〜Snの下降エッジを検出することにより発生される信号である場合にはパルス信号VS2〜VSn、VS1を選択して出力するための制御信号C1〜Cnを発生する。選択回路40は制御信号C1〜Cnに応答して信号VS1〜VSn中の一つの信号を選択して信号SOUTを発生する。第2カウンター48は信号SOUTに応答して計数を行なって信号Vmを発生する。比較回路42は信号Vmと信号mが一致すれば信号SOUTを入力して内部クロック信号ICLKを発生する。比較回路42は信号E2に応答してスキューモニター時間tMだけ遅延された信号SOUTを入力して遅延時間d3だけ遅延させて出力する。
【0019】
図3は、図2に示した時間/デジタル信号変換回路18及びデジタル信号/時間変換回路20で構成された変換回路300の一構成例の構成を示すブロック図である。
【0020】
図3で、変換回路300において、リング発振器30は、インバータI1、I2、I3で構成されて、伝送回路32はフリップフロップF/F1、F/F2、F/F3で構成されている。そして、リング発振器38はインバータI4、I5、I6で構成されて、選択回路40は多重化装置(マルチプレクサ)MUX1、MUX2、MUX3で構成されている。
【0021】
図3に示した変換回路300のブロック各々の機能を説明する。
【0022】
リング発振器30は、信号E1に応答してパルス信号S1、S2、S3を発生する。ここで、リング発振器30を構成するインバータI1、I2、I3は同一な遅延時間を有する。第1カウンター36はパルス信号S3の下降エッジに応答して計数を行ってデジタル信号mを発生する。フリップフロップF/F1、F/F2、F/F3は、信号E1の下降エッジでパルス信号S1、S2、S3を入力して信号P1、P2、P3を発生する。位相検出器34は、信号P1、P2、P3の位相によって“000001”、“000010”、“000100”、“001000”、“010000”、“100000”の6個のデジタル信号rを発生する。すなわち、位相検出器34に印加される信号P1、P2、P3の位相が“ハイ”レベル、“ハイ”レベル、“ロー”レベルならば“000001”のデジタル信号rを、“ハイ”レベル、“ロー”レベル、“ロー”レベルならば“000010”のデジタル信号rを、“ハイ”レベル、“ロー”レベル、“ハイ”レベルならば“000100”のデジタル信号rを、“ロー”レベル、“ロー”レベル、“ハイ”レベルならば“001000”のデジタル信号rを、“ロー”レベル、“ハイ”レベル、“ハイ”レベルならば“010000”のデジタル信号rを、“ロー”レベル、“ハイ”レベル、“ロー”レベルならば“100000”のデジタル信号rを発生する。ここで、デジタル信号rは、例えば、6個の相異なる情報を示す3ビットの信号として生成されてもよい。
【0023】
リング発振器38は、信号E2に応答してパルス信号VS1、VS2、VS3を発生する。ここで、リング発振器38を構成するインバータI4、I5、I6は、リング発振器30を構成するインバータI1、I2、I3と同一な遅延時間を有する。セット/リセット信号発生回路44は、デジタル信号rが“000010”、“001000”、“100000”のいずれか1つならばセット信号Sを発生して、デジタル信号rが“000001”、“000100”、“010000”のいずれか1つならばリセット信号Rを発生する。選択制御信号発生回路46は、デジタル信号rが“100000”又は“000001”である場合には制御信号C1を発生して、デジタル信号rが“000010”又は“000100”である場合には制御信号C3を発生して、デジタル信号rが“001000”又は“010000”である場合には制御信号C2を発生する。多重化装置MUX1、MUX2、MUX3は制御信号C1、C2、C3に応答して信号VS1、VS2、VS3中の一つの信号を選択して出力信号SOUTを発生する。第2カウンター48は、信号SOUTに応答して計数を行って信号Vmを発生する。比較回路42は信号Vmと信号mが一致すれば信号SOUTを入力して内部クロック信号ICLKを発生する。
【0024】
図4は、図2に示したリング発振器30の構成例の詳細回路400を示す図であって、リング発振器400は、インバータI7、PMOSトランジスタP1、P2、P3及びNMOSトランジスタN1、N2、N3で構成されたインバータI1、PMOSトランジスタP4、P5、P6及びNMOSトランジスタN4、N5、N6で構成されたインバータI2、並びに、PMOSトランジスタP7、P8、P9及びNMOSトランジスタN7、N8、N9で構成されたインバータI3で構成されている。
【0025】
図4に示した回路400の動作を説明する。
【0026】
“ロー”レベルの信号E1が印加されると、インバータI7は、“ハイ”レベルの信号E1Bを発生する。これにより、PMOSトランジスタP1、P4とNMOSトランジスタN2、N5がオフされて、NMOSトランジスタN3とPMOSトランジスタP6がオンされる。インバータI1は“ロー”レベルの信号S1を発生して、インバータI2は“ハイ”レベルの信号S2を発生する。そして、インバータI3は“ハイ”レベルの信号S2を反転して“ロー”レベルの信号を発生する。すなわち、“ロー”レベルの信号E1が印加される場合に信号S1、S2、S3の各々は、“ロー”レベル、“ハイ”レベル、“ロー”レベルに固定される。
【0027】
“ハイ”レベルの信号E1が印加されると、インバータI7は、“ロー”レベルの信号E1Bを発生する。これにより、PMOSトランジスタP1、P4とNMOSトランジスタN2、N5がオンされて、NMOSトランジスタN3とPMOSトランジスタP6がオフされる。インバータI1とインバータI2の動作がイネーブルされて、インバータI1は信号S3を反転及び遅延させて信号S1を発生して、インバータI2は信号S1を反転及び遅延させて信号S2を発生する。インバータI3は信号S2を反転及び遅延させて信号S3を発生する。したがって、インバータI1、I2、I3の各々の遅延時間が全て時間tdで同一である場合、“ハイ”レベルの信号E1が印加されれば周期が6tdであって、デューティーサイクルが50%であるパルス信号S1、S2、S3を発生する。パルス信号S1、S2、S3の各々は信号E1の上昇エッジから時間tdの遅延時間を有してその順序でトグリングするパルス信号である。
【0028】
図5は、図2に示したリング発振器38の構成例の詳細回路500を示す図であって、図4に示したリング発振器400の構成と同一な構成要素で構成されている。
【0029】
リング発振器500は、インバータI4を構成するPMOSトランジスタP3のゲートに反転セット信号SBが印加されて、NMOSトランジスタN3のゲートにリセット信号Rが印加されて構成されることが図4に示したリング発振器400の構成と相異なる。
【0030】
図5に示した回路500の動作を説明する。
【0031】
“ロー”レベルの信号E2が印加されると、インバータI8は“ハイ”レベルの信号E2Bを発生する。これにより、PMOSトランジスタP1、P4とNMOSトランジスタN2、N5がオフされて、PMOSトランジスタP6がオンされる。このとき、“ハイ”レベルの反転セット信号SBとリセット信号Rが発生すると、PMOSトランジスタP3がオフされて、NMOSトランジスタN3がオンされて“ロー”レベルの信号VS1を発生する。そして、PMOSトランジスタP6がオンされて“ハイ”レベルの信号VS2を発生する。インバータI6は、“ハイ”レベルの信号VS2を反転及び遅延させて“ロー”レベルの信号VS3を発生する。すなわち、信号VS1、VS2、VS3の各々は、“ロー”レベル、“ハイ”レベル、“ロー”レベルに固定される。一方、“ロー”レベルの反転セット信号Sとリセット信号Rが発生すると、信号VS1、VS2、VS3の各々は、“ハイ”レベル、“ハイ”レベル、“ロー”レベルに固定される。
【0032】
信号VS1、VS2、VS3の各々が“ロー”レベル、“ハイ”レベル、“ロー”レベルに固定された状態で、信号E2が“ハイ”レベルに遷移されて、“ハイ”レベルの反転セット信号SBと“ロー”レベルのリセット信号Rが発生すると、PMOSトランジスタP1、P4とNMOSトランジスタN2、N5がオンされて、PMOSトランジスタP3、P6とNMOSトランジスタN3がオフされる。インバータI4は信号VS3を反転及び遅延させて信号VS1を発生して、インバータI5は信号VS1を反転及び遅延させて信号VS2を発生して、インバータI6は信号VS2を反転及び遅延させて信号VS3を発生する。インバータI4、I5、I6の各々の遅延時間が全て時間tdで同一な場合に、“ハイ”レベルの信号E2が印加されると周期が6tdであって、デューティーサイクルが50%であるパルス信号VS1、VS2、VS3を発生する。このとき、パルス信号VS1、VS2、VS3は、信号E2が“ハイ”レベルに遷移した後に時間tdの遅延時間を有してその順番にトグリングするパルス信号である。
【0033】
一方、信号VS1、VS2、VS3の各々が“ハイ”レベル、“ハイ”レベル、“ロー”レベルに固定された状態で、信号E2が“ハイ”レベルに遷移されて、“ハイ”レベルの反転セット信号SBと“ロー”レベルのリセット信号Rが発生すると、インバータI4は信号VS3を反転及び遅延させて信号VS1を発生する。そして、インバータI5は信号VS1を反転及び遅延させて信号VS2を発生して、インバータI6は信号VS2を反転及び遅延させて信号VS3を発生する。インバータI4、I5、I6の各々の遅延時間が全て時間tdで同一な場合に、“ハイ”レベルの信号E2が印加されると周期が6tdであって、デューティーサイクルが50%であるパルス信号VS1、VS2、VS3を発生する。このとき、パルス信号VS2、VS3、VS1は、信号E2が“ハイ”レベルに遷移した後に時間3tdの遅延時間を有してその順番にトグリングするパルス信号である。
【0034】
図6ないし図11は、本発明の内部クロック信号発生回路の動作を説明するための動作タイミング図(参照番号が各々600、700、800、900、1000、1100)である。以下、図1及び図3の回路100、300を参考としてその動作を説明する。
【0035】
まず、図6のタイミング図600を利用して本発明の望ましい実施形態の内部クロック信号発生回路の動作を説明する。
【0036】
第1遅延回路10が外部クロック信号ECLKを第1遅延時間d1だけ遅延させる。分周器12が信号RCLKを2分周して信号DCLKを発生する。第2遅延回路14−1が信号DCLKを第2遅延時間tD=d1+d2+d3だけ遅延させる。論理積ゲート14−2は信号DCLKと信号dCLKとを論理積演算してスキューモニター時間(tM=tC−tD、ここで、tCは外部クロック信号ECLKの周期の時間を示す)のパルス幅を有する信号E1を発生する。パルス発生回路10は、信号RCLKの上昇エッジで、時間d2のパルス幅を有するネガティブパルス信号E2を発生する。リング発振器30は、“ハイ”レベルの信号E1に応答して、トグリングするパルス信号S1、S2、S3を発生する。フリップフロップF/F1、F/F2、F/F3は、信号E1の下降エッジで“ロー”レベル、“ハイ”レベル、“ロー”レベルの信号S1、S2、S3を伝送する。位相検出器34は“100000”のデジタル信号rを発生する。第1カウンター36はパルス信号S3の下降エッジに応答して計数を行なって“10”のデジタル信号mを発生する。ここで、発生するデジタル信号r、mがスキューモニター時間tMに対するデジタル値になる。セット/リセット信号発生回路44は、“100000”のデジタル信号rが入力されると、“ロー”レベルの信号E2の期間内で“ロー”レベルを維持する反転セット信号SBとリセット信号Rを発生する。選択制御信号発生回路46は、“100000”のデジタル信号rを入力して“ハイ”レベルの制御信号C1と“ロー”レベルの制御信号C2、C3を発生する。リング発振器38は、“ハイ”レベルの信号E2に応答して、トグリングするパルス信号VS1、VS2、VS3を発生する。ここで、発生するパルス信号VS1、VS2、VS3は、“ロー”レベルの信号E2と“ロー”レベルの反転セット信号SBに応答して“ハイ”レベル、“ハイ”レベル、“ロー”レベルに各々固定されて、“ハイ”レベルの信号E2と“ハイ”レベルの反転セット信号SBに応答して信号E2の上昇エッジから時間3tpd、tpd、2tpdだけ遅延した後にトグリングするパルス信号である。多重化装置MUX1は、制御信号C1に応答してパルス信号VS1を入力して信号SOUTを発生する。第2カウンター48は信号SOUTの上昇エッジに応答して計数を行なう。比較回路42は、第2カウンター48の出力信号Vmと第1カウンター36の出力信号mが一致すれば信号SOUTを内部出力信号ICLKとして発生する。ここで、信号SOUTは、比較回路42により遅延時間d3だけ遅延されて出力される。したがって、外部クロック信号ECLKに正確に同期した内部クロック信号ICLKが発生される。
【0037】
図7のタイミング図700は、スキューモニター時間tMが図6のスキューモニター時間tMより大きい場合の回路100と300の動作を示している。
【0038】
この場合に、時間/デジタル信号変換回路18が動作して信号E1の下降エッジで“000001”のデジタル信号rと“10”のデジタル信号mを発生する。セット/リセット信号発生回路44は、“000001”のデジタル信号rを入力して“ロー”レベルの反転セット信号SBとリセット信号Rを発生する。リング発振器38は、“ハイ”レベルの信号E2に応答して、トグリングするパルス信号VS1、VS2、VS3を発生する。ここで、発生されるパルス信号VS1、VS2、VS3は、“ロー”レベルの信号E2と“ハイ”レベルのリセット信号Rに応答して“ロー”レベル、“ハイ”レベル、“ロー”レベルに各々固定されて、“ハイ”レベルの信号E2と“ロー”レベルのリセットRに応答して信号E2の上昇エッジから各々時間tpd、2tpd、3tpdだけ遅延された後にトグリングするパルス信号である。選択制御信号発生回路46は、“000001”のデジタル信号rを入力して“ハイ”レベルの制御信号C1と“ロー”レベルの制御信号C2、C3を発生する。したがって、多重化装置MUX1は、制御信号C1に応答してパルス信号VS1を入力して信号SOUTを発生する。第2カウンター48は、信号SOUTの上昇エッジに応答して計数を行なう。比較回路42は、デジタル信号mと信号Vmが一致すれば信号SOUTを遅延時間d3だけ遅延させて内部クロック信号ICLKを発生する。
【0039】
図8のタイミング図800は、スキューモニター時間tMが図7のスキューモニター時間tMより大きい場合の回路100と300の動作を示している。
【0040】
この場合に、時間/デジタル信号変換回路18は、“000010”のデジタル信号rと“10”のデジタル信号mを発生する。そして、リング発振器38は、“ロー”レベルの信号E2と反転セット信号SBに応答してトグリングするパルス信号VS1、VS2、VS3を発生する。このとき、発生されるパルス信号VS1、VS2、VS3は図6のタイミング図のパルス信号VS1、VS2、VS3と同様にトグリングする。選択制御信号発生回路46は、“000010”のデジタル信号rを入力して“ハイ”レベルの制御信号C3と“ロー”レベルの制御信号C1、C2を発生する。多重化装置MUX3は、制御信号C3に応答してパルス信号VS3を入力して信号SOUTを発生する。第2カウンター48は信号SOUTに応答して計数を行なう。比較回路42は、信号Vm、mが同一であれば信号SOUTを遅延時間d3だけ遅延させて内部クロック信号ICLKを発生する。したがって、外部クロック信号ECLKに正確に同期した内部クロック信号ICLKが発生される。
【0041】
図9ないし図11のタイミング図に対する説明はしていないが、図6ないし図8のタイミング図に対する説明を参考とすれば容易に理解される。
【0042】
上述したような図3の回路300に示した本発明の望ましい実施形態の内部クロック信号発生回路は、時間/デジタル信号変換回路18及びデジタル信号/時間変換回路20の各々が3個のインバータで構成されたリング発振器とカウンターを備えた回路構成を有する。
【0043】
図12は、図2に示した時間/デジタル信号変換回路及びデジタル信号/時間変換回路で構成された変換回路(参照番号1200)の他の構成例の構成を示すブロック図である。
【0044】
図12で、変換回路1200において、リング発振器30はインバータI9〜I13で構成されて、伝送回路32はフリップフロップF/F1〜F/F5で構成されて、リング発振器38はインバータI14〜I18で構成されて、選択回路40は多重化装置MUX1〜MUX5で構成されている。
【0045】
図12に示したブロック各々の機能を説明する。
【0046】
リング発振器30は、信号E1に応答してパルス信号S1〜S5を発生する。このとき、リング発振器30を構成するインバータI9〜I13は同一な遅延時間を有する。第1カウンター36はパルス信号S3の下降エッジに応答して計数を行なってデジタル信号mを発生する。フリップフロップF/F1〜F/F5の各々は、信号E1の下降エッジでパルス信号S1〜S5を入力して信号P1〜P5を発生する。位相検出器34は、信号P1〜P5の位相に応じて“0000000001”、“0000000010”、...、“1000000000”の10個のデジタル信号rを発生する。すなわち、位相検出器34に印加される信号P1〜P5の位相が“ハイ”レベル、“ハイ”レベル、“ロー”レベル、“ハイ”レベル、“ロー”レベルならば“0000000001”のデジタル信号rを、“ハイ”レベル、“ロー”レベル、“ロー”レベル、“ハイ”レベル、“ロー”レベルならば“0000000010”のデジタル信号rを発生して、“ロー”レベル、“ハイ”レベル、“ロー”レベル、“ハイ”レベル、“ロー”レベルならば“1000000000”のデジタル信号rを発生する。リング発振器38は、信号E2に応答してパルス信号VS1、VS2、VS3、VS4、VS5を発生する。ここで、リング発振器38を構成するインバータI14〜I18は、リング発振器30を構成するインバータI9〜I13と同一な遅延時間を有する。セット/リセット信号発生回路44は、デジタル信号rの偶数番号目のビット信号が“1”ならばセット信号Sを発生して、デジタル信号rの奇数番号目のビット信号が“1”ならばリセット信号Rを発生する。選択制御信号発生回路46は、デジタル信号rの1番目、10番目のビット信号が“1”の場合には制御信号C1を発生して、デジタル信号rの2番目、3番目のビット信号が“1”の場合には制御信号C3を発生して、デジタル信号rの4番目、5番目のビット信号が“1”の場合には制御信号C5を発生して、デジタル信号rの6番目、7番目のビット信号が“1”の場合には制御信号C2を発生して、デジタル信号rの8番目、9番目のビット信号が“1”の場合には制御信号C4を発生する。多重化装置MUX1〜MUX5は、制御信号C1〜C5に応答して信号VS1、VS2、VS3、VS4、VS5中の一つの信号を選択して出力信号SOUTを発生する。第2カウンター48は、信号SOUTに応答して計数を行って信号Vmを発生する。比較回路42は、信号Vmと信号mが一致すれば信号SOUTを入力して遅延時間d3だけ遅延させて内部クロック信号ICLKを発生する。
【0047】
図12に示した内部クロック信号発生回路に対する動作タイミング図を図示しなかったが、図6ないし図11の動作タイミング図に示したものと同一方法で外部クロック信号ECLKに正確に同期された内部クロック信号ICLKを発生しうる。
【0048】
上述したような図12の回路1200に示した本発明の望ましい実施形態の内部クロック信号発生回路は、時間/デジタル信号変換回路18及びデジタル信号/時間変換回路20の各々が5個のインバータで構成されたリング発振器とカウンターを備えた回路構成を有する。すなわち、2個の直列連結されたインバータで構成された単位遅延回路を複数個備えなくて図示されたような回路構成で外部クロック信号に正確に同期した内部クロック信号を発生することが可能である。
【0049】
もちろん、図12の内部クロック信号発生回路のリング発振器の構成は、図3のクロック発生回路のリング発振器の構成に比べて2個のインバータが追加されるが、スキューモニター時間が同一に設定された場合にデジタル信号mの値が小さくなるためにカウンターの構成が簡単になりうる。
【0050】
以上、本発明の望ましい実施形態或いは構成例を参照して説明したが、当該技術分野の熟練した当業者は特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることを理解できることである。
【0051】
【発明の効果】
本発明の内部クロック信号発生回路は、少ない数のインバータで構成されたリング発振器とカウンターを用いて構成することによって回路構成が簡単になる。これにより、レイアウト面積が小さくなる。
【0052】
また、簡単な回路構成で外部クロック信号に正確に同期された内部クロック信号を発生しうる。
【図面の簡単な説明】
【図1】本発明の内部クロック信号発生回路の1つの実施形態のブロック図である。
【図2】図1に示した時間/デジタル信号変換回路及びデジタル信号/時間変換回路の構成例を示すブロック図である。
【図3】図2に示した時間/デジタル信号変換回路及びデジタル信号/時間変換回路の一構成例の構成を示すブロック図である。
【図4】図2に示したリング発振器30の構成例の詳細回路図である。
【図5】図2に示したリング発振器38の構成例の詳細回路図である。
【図6】、
【図7】、
【図8】、
【図9】、
【図10】、
【図11】本発明の内部クロック信号発生回路の動作を説明するための作動タイミング図である。
【図12】図2に示した時間/デジタル信号変換回路及びデジタル信号/時間変換回路の他の構成例の構成を示すブロック図である。
Claims (20)
- 外部クロック信号を第1遅延時間だけ遅延させる第1遅延手段と、
前記第1遅延手段の出力信号を分周する分周手段と、
前記分周手段の出力信号を第2遅延時間だけ遅延させて、前記分周手段の出力信号と前記第2遅延時間だけ遅延された信号とを組合せてスキューモニター時間に相当するパルス幅を有する第1信号を発生する第1信号発生手段と、
前記第1遅延手段の出力信号のエッジで第3遅延時間に相当するパルス幅を有する第2信号を発生する第2信号発生手段と、
前記第1信号に応答して前記第1信号のパルス幅に相当する前記スキューモニター時間を第1及び第2デジタル信号に変換する時間/デジタル信号変換手段と、
前記第2信号に応答して前記第1及び第2デジタル信号を入力して前記スキューモニター時間を再生して、再生されたスキューモニター時間から第4遅延時間だけ遅延して内部クロック信号を発生するデジタル信号/時間変換手段とを備えることを特徴とする内部クロック信号発生回路。 - 前記時間/デジタル信号変換手段は、
前記第1信号に応答して発振するn個の第1パルス信号を発生するn個の直列連結された第1反転回路を備えた第1リング発振器と、
前記第1信号のエッジに応答して前記n個の第1パルス信号を出力する伝送手段と、
前記n個の第1パルス信号の位相を検出して前記第1デジタル信号を発生する位相検出手段と、
前記n個の第1パルス信号のうちn番目の第1パルス信号のエッジに応答して計数を行なって前記第2デジタル信号を発生する第1カウンターとを備えることを特徴とする請求項1に記載の内部クロック信号発生回路。 - 前記第1反転回路は、
前記第1信号の第1状態に応答して1番目の第1パルス信号からn−1番目の第1パルス信号のうち奇数番目の第1パルス信号が第1状態に設定されて、前記第1信号の第2状態に応答してn番目の第1パルス信号と偶数番目の第1パルス信号の各々を反転させて前記奇数番目の第1パルス信号を各々発生する第1インバータと、
前記第1信号の第1状態に応答して1番目の第1パルス信号からn−1番目の第1パルス信号のうち偶数番目の第1パルス信号が第2状態に設定されて、前記第1信号の第2状態に応答して奇数番目の第1パルス信号の各々を反転させて前記偶数番目の第1パルス信号を各々発生する第2インバータと、
前記n−1番目の第1パルス信号を反転して前記n番目の第1パルス信号を発生する第3インバータとを備えることを特徴とする請求項2に記載の内部クロック信号発生回路。 - 前記nが、
少なくとも3であることを特徴とする請求項3に記載の内部クロック信号発生回路。 - 前記第1インバータの各々は、
前記第1信号の反転された信号が印加されるゲートと電源電圧が印加されるソースを有する第1PMOSトランジスタと、
前記第1信号が印加されるゲートと接地電圧が印加されるソースを有する第1NMOSトランジスタと、
前記n番目の第1パルス信号または前段の偶数番目の第1パルス信号が印加されるゲートと前記第1PMOSトランジスタのドレインに連結されたソースを有する第2PMOSトランジスタと、
前記n番目の第1パルス信号または前記前段の偶数番目の第1パルス信号が印加されるゲートと前記第2PMOSトランジスタのドレインに連結されたドレインと前記第1NMOSトランジスタのドレインに連結されたソースを有する第2NMOSトランジスタと、
前記電源電圧が印加されるゲート及びソースと前記第2NMOSトランジスタのドレインに連結されたドレインを有する第3PMOSトランジスタと、
前記第1信号の反転された信号が印加されるゲートと前記第3PMOSトランジスタのドレインに連結されたドレインと接地電圧が印加されるソースを有する第3NMOSトランジスタとを備えることを特徴とする請求項3に記載の内部クロック信号発生回路。 - 前記第2インバータの各々は、
前記第1信号の反転された信号が印加されるゲートと電源電圧が印加されるソースを有する第4PMOSトランジスタと、
前記第1信号が印加されるゲートと接地電圧が印加されるソースを有する第4NMOSトランジスタと、
前記前段の奇数番目の第1パルス信号が印加されるゲートと前記第4PMOSトランジスタのドレインに連結されたソースを有する第5PMOSトランジスタと、
前記前段の奇数番目の第1パルス信号が印加されるゲートと前記第5PMOSトランジスタのドレインに連結されたドレインと前記第4NMOSトランジスタのドレインに連結されたソースを有する第5NMOSトランジスタと、
前記第1信号が印加されるゲートと前記電源電圧が印加されるソースと前記第5NMOSトランジスタのドレインに連結されたドレインを有する第6PMOSトランジスタと、
接地電圧が印加されるゲート及びソースと前記第6PMOSトランジスタのドレインに連結されたドレインを有する第6NMOSトランジスタとを備えることを特徴とする請求項3に記載の内部クロック信号発生回路。 - 前記第3インバータは、
電源電圧が印加されるソースと接地電圧が印加されるゲートを有する第7PMOSトランジスタと、
電源電圧が印加されるゲートと接地電圧が印加されるソースを有する第7NMOSトランジスタと、
前記第7PMOSトランジスタのドレインに連結されたドレインと前記n−1番目のパルス信号が印加されるゲートを有する第8PMOSトランジスタと、
前記第8PMOSトランジスタのドレインに連結されたドレインと前記n−1番目のパルス信号が印加されるゲートと前記第7NMOSトランジスタのドレインに連結されたソースを有する第8NMOSトランジスタと、
電源電圧が印加されるソース及びゲートと前記第8NMOSトランジスタのドレインに連結されたドレインを有する第9PMOSトランジスタと、
接地電圧が印加されるゲート及びソースと前記第9PMOSトランジスタのドレインに連結されたドレインを有する第9NMOSトランジスタとを備えることを特徴とする請求項3に記載の内部クロック信号発生回路。 - 前記伝送手段は、
前記第1信号のエッジに応答して前記n個の第1パルス信号をラッチして出力するn個のフリップフロップを備えることを特徴とする請求項2に記載の内部クロック信号発生回路。 - 前記位相検出手段は、
前記n個の第1パルス信号の2n個の状態の位相を検出して前記第1デジタル信号を発生することを特徴とする請求項2に記載の内部クロック信号発生回路。 - 前記デジタル信号/時間変換手段は、
前記第1デジタル信号が偶数番目の状態を示す信号ならばセット信号を発生して、前記第1デジタル信号が奇数番目の状態を示す信号ならばリセット信号を発生するセット/リセット信号発生手段と、
前記第2信号及びセット信号に応答して第1形態で発振するn個の第2パルス信号を発生して、前記第2信号及びリセット信号に応答して第2形態で発振するn個の前記第2パルス信号を発生するn個の直列連結された第2反転回路を備えた第2リング発振器と、
前記第1デジタル信号が前記1番目からn番目までの第1パルス信号の上昇(下降)エッジを検出することにより発生される信号である場合には当該番目の第2パルス信号を選択して出力するためのn個の制御信号を発生し、前記第1デジタル信号が前記1番目からn番目までの第1パルス信号の下降(上昇)エッジを検出することにより発生される信号である場合には当該番目+1番目の第2パルス信号を選択して出力するためのn個の制御信号を発生する選択制御信号発生手段と、
前記n個の制御信号に応答して前記第2リング発振器から出力されるn個の第2パルス信号中の一つのパルス信号を選択して出力する選択手段と、
前記選択手段の出力信号に応答して計数する第2カウンターと、
前記第1カウンターと前記第2カウンターの出力信号が一致すれば前記選択手段の出力信号を前記第4遅延時間だけ遅延させて出力する比較手段とを備えることを特徴とする請求項2に記載の内部クロック信号発生回路。 - 前記第2反転回路は、
前記第2信号の第1状態に応答して1番目の第2パルス信号を第1状態に設定し、前記第2信号の第2状態に応答して前記n番目の第2パルス信号を反転させて1番目の第2パルス信号を発生する第4インバータと、
前記第2信号の第1状態に応答して2番目の第2パルス信号からn−1番目の第2パルス信号を第2状態に設定し、前記第2信号の第2状態に応答して最初第2パルス信号からn−2番目の第2パルス信号各々を反転させて2番目第2パルス信号からn−1番目の第2パルス信号を発生する第5インバータと、
前記n−1番目の第2パルス信号を反転させて前記n番目の第2パルス信号を発生する第6インバータとを備えることを特徴とする請求項10に記載の内部クロック信号発生回路。 - 前記第4インバータは、
前記第2信号の反転された信号が印加されるゲートと電源電圧が印加されるソースを有する第10PMOSトランジスタと、
前記第2信号が印加されるゲートと接地電圧が印加されるソースを有する第10NMOSトランジスタと、
n番目の第2パルス信号が印加されるゲートと前記第10PMOSトランジスタのドレインに連結されたソースを有する第11PMOSトランジスタと、
前記n番目の第2パルス信号が印加されるゲートと前記第11PMOSトランジスタのドレインに連結されたドレインと前記第10NMOSトランジスタのドレインに連結されたソースを有する第11NMOSトランジスタと、
電源電圧が印加されるソースと前記セット信号の反転された信号が印加されるゲートと前記第11NMOSトランジスタのドレインに連結されたドレインを有する第12PMOSトランジスタと、
前記第12PMOSトランジスタのドレインに連結されたドレインと前記リセット信号が印加されるゲートと接地電圧が印加されるソースを有する第12NMOSトランジスタとを備えることを特徴とする請求項11に記載の内部クロック信号発生回路。 - 前記第5インバータの各々は、
前記第2信号の反転された信号が印加されるゲートと電源電圧が印加されるソースを有する第13PMOSトランジスタと、
前記第2信号が印加されるゲートと接地電圧が印加されるソースを有する第13NMOSトランジスタと、
前段の第2パルス信号が印加されるゲートと前記第13PMOSトランジスタのドレインに連結されたソースを有する第14PMOSトランジスタと、
前記前段の第2パルス信号が印加されるゲートと前記第14PMOSトランジスタのドレインに連結されたドレインと前記第13NMOSトランジスタのドレインに連結されたソースを有する第14NMOSトランジスタと、
電源電圧が印加されるソースと前記第2信号が印加されるゲートと前記第14NMOSトランジスタのドレインに連結されたドレインを有する第15PMOSトランジスタと、
接地電圧が印加されるゲートとソースと前記第15PMOSトランジスタのドレインに連結されたドレインを有する第15NMOSトランジスタとを備えることを特徴とする請求項11に記載の内部クロック信号発生回路。 - 前記第6インバータは、
電源電圧が印加されるソースと接地電圧が印加されるゲートを有する第7PMOSトランジスタと、
接地電圧が印加されるゲートと接地電圧が印加されるソースを有する第7NMOSトランジスタと、
前記第7PMOSトランジスタのドレインに連結されたドレインと前記n−1番目のパルス信号が印加されるゲートを有した第8PMOSトランジスタと、
前記第8PMOSトランジスタのドレインに連結されたドレインと前記n−1番目のパルス信号が印加されるゲートと前記第7NMOSトランジスタのドレインに連結されたソースを有する第8NMOSトランジスタと、
電源電圧が印加されるソースとゲートと前記第8NMOSトランジスタのドレインに連結されたドレインを有する第9PMOSトランジスタと、
接地電圧が印加されるゲートとソースと前記第9PMOSトランジスタのドレインに連結されたドレインを有する第9NMOSトランジスタとを備えることを特徴とする請求項11に記載の内部クロック信号発生回路。 - 前記選択手段は、
前記n個の制御信号の各々に応答して前記n個の第2パルス信号を選択して出力するn個の多重化装置を備えることを特徴とする請求項10に記載の内部クロック信号発生回路。 - 外部クロック信号を第1遅延時間だけ遅延させて第1クロック信号を発生する段階と、
前記第1クロック信号を分周して第2クロック信号を発生する段階と、
前記第2クロック信号を第2遅延時間だけ遅延させて第3クロック信号を発生して、前記第2クロック信号と第3クロック信号を組合せてスキューモニター時間に相当するパルス幅を有する第1信号を発生する段階と、
前記第1クロック信号の下降及び上昇エッジの少なくとも一つにおいて第3遅延時間に相当するパルス幅を有する第2信号を発生する段階と、
前記第1信号に応答して前記第1信号のパルス幅に相当する前記スキューモニター時間を第1及び第2デジタル信号に変換する時間/デジタル信号変換段階と、
前記第2信号に応答して前記第1及び第2デジタル信号を入力して前記スキューモニター時間を再生して、再生されたスキューモニター時間から第4遅延時間だけ遅延して内部クロック信号を発生するデジタル信号/時間変換段階とを備えることを特徴とする内部クロック信号発生方法。 - 前記時間/デジタル信号変換段階は、
前記第1信号に応答して発振するn個の第1パルス信号を発生する段階と、
前記第1信号の下降及び上昇エッジのうち少なくとも一つに応答して前記n個の第1パルス信号を出力する段階と、
前記n個の第1パルス信号の位相を検出して前記第1デジタル信号を発生して、前記n個の第1パルス信号のうちn番目の第1パルス信号の下降及び上昇エッジのうち少なくとも一つに応答して計数を行なって前記第2デジタル信号を発生する段階とを備えることを特徴とする請求項16に記載の内部クロック信号発生方法。 - 前記デジタル信号/時間変換段階は、
前記第1デジタル信号が偶数番目の状態を示す信号ならばセット信号を発生して、奇数番目の状態を示す信号ならばリセット信号を発生する段階と、
前記第1デジタル信号が1番目からn番目までの前記第1パルス信号の上昇(下降)エッジのうちの少なくとも一つを検出することにより発生される信号である場合に当該番目の第2パルス信号を選択して出力して、前記1番目からn番目までの第1パルス信号の下降(上昇)エッジのうち少なくとも一つを検出することにより発生される信号である場合に当該番目+1番目の第2パルス信号を選択して出力する段階と
前記第2信号及びセット信号に応答して第1形態で発振するn個の第2パルス信号を発生して、前記第2信号及びリセット信号に応答して第2形態で発振するn個の前記第2パルス信号を発生する段階と、
前記n個の制御信号に応答して前記n個の第1パルス信号中の一つのパルス信号を選択して選択出力信号を発生する段階と、
前記選択出力信号に応答して計数を行なって第3デジタル信号を発生する段階と、
前記第2デジタル信号と前記第3デジタル信号が一致すれば前記選択出力信号を前記第4遅延時間だけ遅延させて出力する段階とを備えることを特徴とする請求項16に記載の内部クロック信号発生方法。 - 前記第2遅延時間は、前記第1遅延時間、第3遅延時間及び第4遅延時間の合計であることを特徴とする請求項16に記載の内部クロック信号発生方法。
- 前記第3遅延時間に相当するパルス幅を有する第2信号は、第1クロック信号の下降エッジから発生されることを特徴とする請求項16に記載の内部クロック信号発生方法。
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