JP4016394B2

JP4016394B2 - 内部クロック信号発生回路及び方法

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Publication number: JP4016394B2
Application number: JP2003143397A
Authority: JP
Inventors: 張星珍
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-05-24
Filing date: 2003-05-21
Publication date: 2007-12-05
Anticipated expiration: 2023-05-21
Also published as: DE10323596A1; CN1459683A; US20030218490A1; US6750692B2; KR100512935B1; JP2004102984A; CN1222857C; KR20030091015A

Description

【０００１】
【発明の属する技術分野】
本発明は、内部クロック信号発生回路に係り、特に外部クロック信号に正確に同期した内部クロック信号を発生しうる内部クロック信号発生回路及び方法に関する。
【０００２】
【従来の技術】
半導体メモリ装置を採用するシステムの高速化によって、半導体メモリ装置に印加される外部クロック信号と半導体メモリ装置から出力されるデータとの間のスキュー（ｓｋｅｗ）がデータの正確な伝達において益々重要になっている。
【０００３】
一般的に、半導体メモリ装置は、内部クロック信号発生回路を備えていて、これにより外部クロック信号と同期した内部クロック信号を発生することによってスキューを最少化する。このような内部クロック信号発生回路としては位相同期ループ（ｐhａｓｅ−ｌｏｃｋｅｄｌｏｏｐ）回路及び遅延同期ループ（ｄｅｌａｙ−ｌｏｃｋｅｄｌｏｏｐ）回路がある。
【０００４】
ところで、位相同期ループ回路は、何百ものクロック信号を要求するという問題点があって、遅延同期ループは２個のインバータで構成された単位遅延回路を複数個直列連結して構成してあるためにその構成が複雑でレイアウト面積が増加するという問題点があった。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、複数個の単位遅延回路を用いて構成せず簡単な回路構成で外部クロック信号に正確に同期した内部クロック信号を発生することが可能な内部クロック信号発生回路及び方法を提供することにある。
【０００６】
【課題を解決するための手段】
前記目的を達成するための本発明の内部クロック信号発生回路は、外部クロック信号を第１遅延時間だけ遅延させる第１遅延手段、前記第１遅延手段の出力信号を分周する分周手段、前記分周手段の出力信号を第２遅延時間（すなわち、第１遅延時間＋第３遅延時間＋第４遅延時間）だけ遅延させて、前記分周手段の出力信号と前記第２遅延時間だけ遅延された信号を組合せてスキューモニター時間に相当するパルス幅を有する第１信号を発生する第１信号発生手段、前記第１遅延手段の出力信号の下降（または上昇）エッジで第３遅延時間に相当するパルス幅を有する第２信号を発生する第２信号発生手段、前記第１信号に応答して前記第１信号のパルス幅に相当する前記スキューモニター時間を第１及び第２デジタル信号に変換する時間／デジタル信号変換手段、及び前記第２信号に応答して前記第１及び第２デジタル信号を入力して前記スキューモニター時間を再生して、再生されたスキューモニター時間から前記第４遅延時間だけ遅延して内部クロック信号を発生するデジタル信号／時間変換手段を備えることを特徴とする。
【０００７】
そして、前記時間／デジタル信号変換手段は、例えば、前記第１信号に応答して発振するｎ個の第１パルス信号を発生するｎ個の直列連結された第１反転回路を備えた第１リング発振器、前記第１信号の下降（または上昇）エッジに応答して前記ｎ個の第１パルス信号を出力する伝送手段、前記ｎ個の第１パルス信号の位相を検出して前記第１デジタル信号を発生する位相検出手段、及び前記ｎ個の第１パルス信号中ｎ番目第１パルス信号の下降（または上昇）エッジに応答して計数を行なって前記第２デジタル信号を発生する第１カウンターを備えて、
前記デジタル信号／時間変換手段は、例えば、前記第１デジタル信号が偶数番目の状態を示す信号ならばセット信号を発生して、奇数番目の状態を示す信号ならばリセット信号を発生するセット／リセット信号発生手段、前記第２信号及びセット信号に応答して第１形態で発振するｎ個の第２パルス信号を発生して、前記第２信号及びリセット信号に応答して第２形態で発振するｎ個の前記第２パルス信号を発生するｎ個の直列連結された第２反転回路を備えた第２リング発振器、前記第１デジタル信号が前記１番目からｎ番目までの第１パルス信号の上昇（または下降）エッジを検出することにより発生される信号である場合に当該番目の第２パルス信号を選択して出力して、前記１番目からｎ番目までの第１パルス信号の下降（または上昇）エッジを検出することにより発生される信号である場合に当該番目＋１番目の第２パルス信号を選択して出力するためのｎ個の制御信号を発生する選択制御信号発生手段、前記ｎ個の制御信号に応答して前記第２リング発振器から出力されるｎ個の第２パルス信号中の一つのパルス信号を選択して出力する選択手段、前記選択手段の出力信号に応答して計数を行なう第２カウンター、及び前記第１カウンターと前記第２カウンターの出力信号が一致すれば前記選択手段の出力信号を前記第４遅延時間だけ遅延して出力する比較手段を備えることを特徴とする。
【０００８】
前記目的を達成するための本発明の内部クロック信号発生方法は、外部クロック信号を第１遅延時間だけ遅延させて第１クロック信号を発生する段階、前記第１クロック信号を分周して第２クロック信号を発生する段階、前記第２クロック信号を第２遅延時間（第１遅延時間＋第３遅延時間＋第４遅延時間）だけ遅延させて第３クロック信号を発生して、前記第２クロック信号と第３クロック信号を組合せてスキューモニター時間に相当するパルス幅を有する第１信号を発生する段階、前記第１クロック信号の下降（または上昇）エッジで第３遅延時間に相当するパルス幅を有した第２信号を発生する段階、前記第１信号に応答して前記第１信号のパルス幅に相当する前記スキューモニター時間を第１及び第２デジタル信号に変換する時間／デジタル信号変換段階、及び前記第２信号に応答して前記第１及び第２デジタル信号を入力して前記スキューモニター時間を再生して、再生されたスキューモニター時間から前記第４遅延時間だけ遅延させて内部クロック信号を発生するデジタル信号／時間変換段階を備えることを特徴とする。
【０００９】
そして、前記時間／デジタル信号変換段階は、例えば、前記第１信号に応答して発振するｎ個の第１パルス信号を発生する段階、前記第１信号の下降（または上昇）エッジに応答して前記ｎ個の第１パルス信号を出力する段階、前記ｎ個の第１パルス信号の位相を検出して前記第１デジタル信号を発生して、前記ｎ個の第１パルス信号中ｎ番目第１パルス信号の下降（または上昇）エッジに応答して計数を行なって前記第２デジタル信号を発生する段階を備える。
【００１０】
前記デジタル信号／時間変換段階は、例えば、前記第１デジタル信号が偶数番目の状態を示す信号ならばセット信号を発生して、奇数番目の状態を示す信号ならばリセット信号を発生する段階、前記第１デジタル信号が前記１番目からｎ番目までの第１パルス信号の上昇（または下降）エッジを検出することにより発生される信号である場合に当該番目の第２パルス信号を選択して出力して、前記１番目からｎ番目までの第１パルス信号の下降（または上昇）エッジを検出することにより発生される信号である場合に当該番目＋１番目の第２パルス信号を選択して出力する段階、前記第２信号及びセット信号に応答して第１形態で発振するｎ個の第２パルス信号を発生して、前記第２信号及びリセット信号に応答して第２形態で発振するｎ個の前記第２パルス信号を発生する段階、前記ｎ個の制御信号に応答して前記ｎ個の第１パルス信号中の一つのパルス信号を選択して選択出力信号を発生する段階、前記選択出力信号に応答して計数を行なって第３デジタル信号を発生する段階、及び前記第２デジタル信号と前記第３デジタル信号が一致すれば前記選択出力信号を前記第４遅延時間だけ遅延して出力する段階を備える。
【００１１】
【発明の実施の形態】
以下、添付した図面を参考として本発明の内部クロック信号発生回路及び方法を説明する。
【００１２】
図１は、本発明の望ましい実施形態の内部クロック信号発生回路（参照番号１００）のブロック図であって、この内部クロック信号発生回路１００は、第１遅延回路１０、分周器１２、第２遅延回路１４−１及びＡＮＤゲート１４−２で構成されたパルス発生回路１４、パルス発生回路１６、時間／デジタル信号変換回路１８、及びデジタル信号／時間変換回路２０で構成されている。
【００１３】
図１に示したブロック各々の機能を説明する。
【００１４】
第１遅延回路１０は、外部クロック信号ＥＣＬＫを第１遅延時間ｄ１だけ遅延させてクロック信号ＲＣＬＫを発生する。分周器１２はクロック信号ＲＣＬＫを２分周してクロック信号ＤＣＬＫを発生する。第２遅延回路１４−１はクロック信号ＤＣＬＫを遅延時間ｔDだけ遅延させてクロック信号ＤＣＬＫを発生する。遅延時間ｔDは時間ｄ１＋ｄ２＋ｄ３として設定される。ＡＮＤゲート１４−２はクロック信号ＤＣＬＫとクロック信号ＤＣＬＫとを論理積演算して時間（ｔＭ＝ｔＣ−ｔＤ；ｔＣは外部クロック信号ＥＣＬＫの周期を示す）のパルス幅を有する信号Ｅ１を発生する。時間ｔＭはスキューモニター遅延時間を示す。パルス発生回路１６はクロック信号ＲＣＬＫの上昇エッジで時間ｄ２のパルス幅を有するネガティブパルス信号Ｅ２を発生する。時間／デジタル信号変換回路１８は信号Ｅ１を入力してスキューモニター時間ｔＭをデジタル信号ｒ、ｍに変換する。デジタル信号ｒは精密（ｆｉｎｅ）な遅延のための値であり、デジタル信号ｍは粗い（ｃｏａｒｓｅ）遅延のための値である。デジタル／時間変換回路２０は信号Ｅ２及びデジタル信号ｒ、ｍを入力して信号Ｅ２に応答してデジタル信号ｒ、ｍをスキューモニター時間ｔＭに変換して、内部クロック信号ＩＣＬＫを発生する。例えば、デジタル信号ｒ、ｍを利用して信号Ｅ２の上昇エッジからスキューモニター時間ｔＭを再生して、再生されたスキューモニター時間ｔＭから遅延時間ｄ３だけ遅延して内部クロック信号ＩＣＬＫを発生する。
【００１５】
図２は、図１に示した時間／デジタル信号変換回路１８及びデジタル信号／時間変換回路２０で構成された変換回路２００を示すブロック図であって、この変換回路２００は、リング発振器３０、伝送回路３２、位相検出器３４、及び第１カウンター３６で構成された時間／デジタル信号変換回路１８、及びリング発振器３８、選択回路４０、比較回路４２、セット／リセット信号発生回路４４、選択制御信号発生回路４６、及び第２カウンター４８で構成されたデジタル信号／時間変換回路２０で構成されている。
【００１６】
図２に示したブロック各々の機能を説明する。
【００１７】
リング発振器３０は、信号Ｅ１に応答してパルス信号Ｓ１〜Ｓｎを発生する。伝送回路３２は信号Ｅ１の下降エッジにおいてパルス信号Ｓ１〜Ｓｎを信号Ｐ１〜Ｐｎとして伝送する。位相検出器３４は信号Ｐ１〜Ｐｎの位相に応じて２ｎ個のデジタル信号ｒを発生する。すなわち、位相検出器３４は、パルス信号Ｓｎの上昇エッジにおいて信号Ｐｎ、Ｐｎ＋１を検出して、パルス信号Ｓｎの下降エッジにおいて反転信号ＰｎＢ、Ｐ（ｎ＋１）Ｂを検出する。第１カウンター３６はパルス信号Ｓｎの下降エッジに応答して計数を行ってデジタル信号ｍを発生する。デジタル信号ｍによりスキューモニター時間ｔＭが決定される。リング発振器３０を構成するインバータの信号伝送遅延時間をｔｐｄとすると、スキューモニター時間ｔＭは（２ｎｍ＋ｒ）×ｔｐｄとして示すことができる。また、２ｎ×ｔｐｄはリング発振器３０により発生する信号Ｓ１〜Ｓｎの周期ｔＯを意味する。
【００１８】
リング発振器３８は"ロー（Ｌ）"レベルの信号Ｅ２及び“ハイ（Ｈ）”レベルのリセット信号Ｒに応答して信号Ｓ１〜Ｓｎの初期状態と同一な初期状態に固定されて、“ハイ”レベルの信号Ｅ２に応答して信号Ｓ１〜Ｓｎと同一な遅延時間を有してトグリングするパルス信号ＶＳ１〜ＶＳｎを発生する。また、リング発振器３８は、“ロー”レベルの信号Ｅ２及び“ハイ”レベルのセット信号Ｓに応答して信号ＶＳ１〜ＶＳ（ｎ−１）の初期状態が“ハイ”レベルに固定され、信号ＶＳｎの初期状態が“ロー”レベルで固定される。そして、リング発振器３８は、“ハイ”レベルの信号Ｅ２に応答して、初期状態から時間ｎｔｐｄ、ｔｐｄ〜（ｎ−１）ｔｐｄだけ遅延した後にトグリングするパルス信号ＶＳ１〜ＶＳｎを発生する。このとき、リング発振器３８はリング発振器３０と同一な周期及びデューティーサイクルを有したパルス信号ＶＳ１〜ＶＳｎを発生する。セット／リセット信号発生回路４４は、デジタル信号ｒがパルス信号Ｓｎの下降エッジにおいて反転信号ＰｎＢ、Ｐ（ｎ＋１）Ｂを検出して発生する信号である場合にはセット信号Ｓを発生して、デジタル信号ｒがパルス信号Ｓｎの上昇エッジで信号Ｐｎ、Ｐｎ＋１を検出して発生する信号である場合にはリセット信号Ｒを発生する。選択制御信号発生回路４６は、デジタル信号ｒがパルス信号Ｓ１〜Ｓｎの上昇エッジを検出することにより発生される信号である場合にはパルス信号ＶＳ１〜ＶＳｎを選択して出力するための制御信号Ｃ１〜Ｃｎを発生して、デジタル信号ｒがパルス信号Ｓ１〜Ｓｎの下降エッジを検出することにより発生される信号である場合にはパルス信号ＶＳ２〜ＶＳｎ、ＶＳ１を選択して出力するための制御信号Ｃ１〜Ｃｎを発生する。選択回路４０は制御信号Ｃ１〜Ｃｎに応答して信号ＶＳ１〜ＶＳｎ中の一つの信号を選択して信号ＳＯＵＴを発生する。第２カウンター４８は信号ＳＯＵＴに応答して計数を行なって信号Ｖｍを発生する。比較回路４２は信号Ｖｍと信号ｍが一致すれば信号ＳＯＵＴを入力して内部クロック信号ＩＣＬＫを発生する。比較回路４２は信号Ｅ２に応答してスキューモニター時間ｔＭだけ遅延された信号ＳＯＵＴを入力して遅延時間ｄ３だけ遅延させて出力する。
【００１９】
図３は、図２に示した時間／デジタル信号変換回路１８及びデジタル信号／時間変換回路２０で構成された変換回路３００の一構成例の構成を示すブロック図である。
【００２０】
図３で、変換回路３００において、リング発振器３０は、インバータＩ１、Ｉ２、Ｉ３で構成されて、伝送回路３２はフリップフロップＦ／Ｆ１、Ｆ／Ｆ２、Ｆ／Ｆ３で構成されている。そして、リング発振器３８はインバータＩ４、Ｉ５、Ｉ６で構成されて、選択回路４０は多重化装置(マルチプレクサ)ＭＵＸ１、ＭＵＸ２、ＭＵＸ３で構成されている。
【００２１】
図３に示した変換回路３００のブロック各々の機能を説明する。
【００２２】
リング発振器３０は、信号Ｅ１に応答してパルス信号Ｓ１、Ｓ２、Ｓ３を発生する。ここで、リング発振器３０を構成するインバータＩ１、Ｉ２、Ｉ３は同一な遅延時間を有する。第１カウンター３６はパルス信号Ｓ３の下降エッジに応答して計数を行ってデジタル信号ｍを発生する。フリップフロップＦ／Ｆ１、Ｆ／Ｆ２、Ｆ／Ｆ３は、信号Ｅ１の下降エッジでパルス信号Ｓ１、Ｓ２、Ｓ３を入力して信号Ｐ１、Ｐ２、Ｐ３を発生する。位相検出器３４は、信号Ｐ１、Ｐ２、Ｐ３の位相によって“０００００１”、“００００１０”、“０００１００”、“００１０００”、“０１００００”、“１０００００”の６個のデジタル信号ｒを発生する。すなわち、位相検出器３４に印加される信号Ｐ１、Ｐ２、Ｐ３の位相が“ハイ”レベル、“ハイ”レベル、“ロー”レベルならば“０００００１”のデジタル信号ｒを、“ハイ”レベル、“ロー”レベル、“ロー”レベルならば“００００１０”のデジタル信号ｒを、“ハイ”レベル、“ロー”レベル、“ハイ”レベルならば“０００１００”のデジタル信号ｒを、“ロー”レベル、“ロー”レベル、“ハイ”レベルならば“００１０００”のデジタル信号ｒを、“ロー”レベル、“ハイ”レベル、“ハイ”レベルならば“０１００００”のデジタル信号ｒを、“ロー”レベル、“ハイ”レベル、“ロー”レベルならば“１０００００”のデジタル信号ｒを発生する。ここで、デジタル信号ｒは、例えば、６個の相異なる情報を示す３ビットの信号として生成されてもよい。
【００２３】
リング発振器３８は、信号Ｅ２に応答してパルス信号ＶＳ１、ＶＳ２、ＶＳ３を発生する。ここで、リング発振器３８を構成するインバータＩ４、Ｉ５、Ｉ６は、リング発振器３０を構成するインバータＩ１、Ｉ２、Ｉ３と同一な遅延時間を有する。セット／リセット信号発生回路４４は、デジタル信号ｒが“００００１０”、“００１０００”、“１０００００”のいずれか１つならばセット信号Ｓを発生して、デジタル信号ｒが“０００００１”、“０００１００”、“０１００００”のいずれか１つならばリセット信号Ｒを発生する。選択制御信号発生回路４６は、デジタル信号ｒが“１０００００”又は“０００００１”である場合には制御信号Ｃ１を発生して、デジタル信号ｒが“００００１０”又は“０００１００”である場合には制御信号Ｃ３を発生して、デジタル信号ｒが“００１０００”又は“０１００００”である場合には制御信号Ｃ２を発生する。多重化装置ＭＵＸ１、ＭＵＸ２、ＭＵＸ３は制御信号Ｃ１、Ｃ２、Ｃ３に応答して信号ＶＳ１、ＶＳ２、ＶＳ３中の一つの信号を選択して出力信号ＳＯＵＴを発生する。第２カウンター４８は、信号ＳＯＵＴに応答して計数を行って信号Ｖｍを発生する。比較回路４２は信号Ｖｍと信号ｍが一致すれば信号ＳＯＵＴを入力して内部クロック信号ＩＣＬＫを発生する。
【００２４】
図４は、図２に示したリング発振器３０の構成例の詳細回路４００を示す図であって、リング発振器４００は、インバータＩ７、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３及びＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３で構成されたインバータＩ１、ＰＭＯＳトランジスタＰ４、Ｐ５、Ｐ６及びＮＭＯＳトランジスタＮ４、Ｎ５、Ｎ６で構成されたインバータＩ２、並びに、ＰＭＯＳトランジスタＰ７、Ｐ８、Ｐ９及びＮＭＯＳトランジスタＮ７、Ｎ８、Ｎ９で構成されたインバータＩ３で構成されている。
【００２５】
図４に示した回路４００の動作を説明する。
【００２６】
“ロー”レベルの信号Ｅ１が印加されると、インバータＩ７は、“ハイ”レベルの信号Ｅ１Ｂを発生する。これにより、ＰＭＯＳトランジスタＰ１、Ｐ４とＮＭＯＳトランジスタＮ２、Ｎ５がオフされて、ＮＭＯＳトランジスタＮ３とＰＭＯＳトランジスタＰ６がオンされる。インバータＩ１は“ロー”レベルの信号Ｓ１を発生して、インバータＩ２は“ハイ”レベルの信号Ｓ２を発生する。そして、インバータＩ３は“ハイ”レベルの信号Ｓ２を反転して“ロー”レベルの信号を発生する。すなわち、“ロー”レベルの信号Ｅ１が印加される場合に信号Ｓ１、Ｓ２、Ｓ３の各々は、“ロー”レベル、“ハイ”レベル、“ロー”レベルに固定される。
【００２７】
“ハイ”レベルの信号Ｅ１が印加されると、インバータＩ７は、“ロー”レベルの信号Ｅ１Ｂを発生する。これにより、ＰＭＯＳトランジスタＰ１、Ｐ４とＮＭＯＳトランジスタＮ２、Ｎ５がオンされて、ＮＭＯＳトランジスタＮ３とＰＭＯＳトランジスタＰ６がオフされる。インバータＩ１とインバータＩ２の動作がイネーブルされて、インバータＩ１は信号Ｓ３を反転及び遅延させて信号Ｓ１を発生して、インバータＩ２は信号Ｓ１を反転及び遅延させて信号Ｓ２を発生する。インバータＩ３は信号Ｓ２を反転及び遅延させて信号Ｓ３を発生する。したがって、インバータＩ１、Ｉ２、Ｉ３の各々の遅延時間が全て時間ｔｄで同一である場合、“ハイ”レベルの信号Ｅ１が印加されれば周期が６ｔｄであって、デューティーサイクルが５０％であるパルス信号Ｓ１、Ｓ２、Ｓ３を発生する。パルス信号Ｓ１、Ｓ２、Ｓ３の各々は信号Ｅ１の上昇エッジから時間ｔｄの遅延時間を有してその順序でトグリングするパルス信号である。
【００２８】
図５は、図２に示したリング発振器３８の構成例の詳細回路５００を示す図であって、図４に示したリング発振器４００の構成と同一な構成要素で構成されている。
【００２９】
リング発振器５００は、インバータＩ４を構成するＰＭＯＳトランジスタＰ３のゲートに反転セット信号ＳＢが印加されて、ＮＭＯＳトランジスタＮ３のゲートにリセット信号Ｒが印加されて構成されることが図４に示したリング発振器４００の構成と相異なる。
【００３０】
図５に示した回路５００の動作を説明する。
【００３１】
“ロー”レベルの信号Ｅ２が印加されると、インバータＩ８は“ハイ”レベルの信号Ｅ２Ｂを発生する。これにより、ＰＭＯＳトランジスタＰ１、Ｐ４とＮＭＯＳトランジスタＮ２、Ｎ５がオフされて、ＰＭＯＳトランジスタＰ６がオンされる。このとき、“ハイ”レベルの反転セット信号ＳＢとリセット信号Ｒが発生すると、ＰＭＯＳトランジスタＰ３がオフされて、ＮＭＯＳトランジスタＮ３がオンされて“ロー”レベルの信号ＶＳ１を発生する。そして、ＰＭＯＳトランジスタＰ６がオンされて“ハイ”レベルの信号ＶＳ２を発生する。インバータＩ６は、“ハイ”レベルの信号ＶＳ２を反転及び遅延させて“ロー”レベルの信号ＶＳ３を発生する。すなわち、信号ＶＳ１、ＶＳ２、ＶＳ３の各々は、“ロー”レベル、“ハイ”レベル、“ロー”レベルに固定される。一方、“ロー”レベルの反転セット信号Ｓとリセット信号Ｒが発生すると、信号ＶＳ１、ＶＳ２、ＶＳ３の各々は、“ハイ”レベル、“ハイ”レベル、“ロー”レベルに固定される。
【００３２】
信号ＶＳ１、ＶＳ２、ＶＳ３の各々が“ロー”レベル、“ハイ”レベル、“ロー”レベルに固定された状態で、信号Ｅ２が“ハイ”レベルに遷移されて、“ハイ”レベルの反転セット信号ＳＢと“ロー”レベルのリセット信号Ｒが発生すると、ＰＭＯＳトランジスタＰ１、Ｐ４とＮＭＯＳトランジスタＮ２、Ｎ５がオンされて、ＰＭＯＳトランジスタＰ３、Ｐ６とＮＭＯＳトランジスタＮ３がオフされる。インバータＩ４は信号ＶＳ３を反転及び遅延させて信号ＶＳ１を発生して、インバータＩ５は信号ＶＳ１を反転及び遅延させて信号ＶＳ２を発生して、インバータＩ６は信号ＶＳ２を反転及び遅延させて信号ＶＳ３を発生する。インバータＩ４、Ｉ５、Ｉ６の各々の遅延時間が全て時間ｔｄで同一な場合に、“ハイ”レベルの信号Ｅ２が印加されると周期が６ｔｄであって、デューティーサイクルが５０％であるパルス信号ＶＳ１、ＶＳ２、ＶＳ３を発生する。このとき、パルス信号ＶＳ１、ＶＳ２、ＶＳ３は、信号Ｅ２が“ハイ”レベルに遷移した後に時間ｔｄの遅延時間を有してその順番にトグリングするパルス信号である。
【００３３】
一方、信号ＶＳ１、ＶＳ２、ＶＳ３の各々が“ハイ”レベル、“ハイ”レベル、“ロー”レベルに固定された状態で、信号Ｅ２が“ハイ”レベルに遷移されて、“ハイ”レベルの反転セット信号ＳＢと“ロー”レベルのリセット信号Ｒが発生すると、インバータＩ４は信号ＶＳ３を反転及び遅延させて信号ＶＳ１を発生する。そして、インバータＩ５は信号ＶＳ１を反転及び遅延させて信号ＶＳ２を発生して、インバータＩ６は信号ＶＳ２を反転及び遅延させて信号ＶＳ３を発生する。インバータＩ４、Ｉ５、Ｉ６の各々の遅延時間が全て時間ｔｄで同一な場合に、“ハイ”レベルの信号Ｅ２が印加されると周期が６ｔｄであって、デューティーサイクルが５０％であるパルス信号ＶＳ１、ＶＳ２、ＶＳ３を発生する。このとき、パルス信号ＶＳ２、ＶＳ３、ＶＳ１は、信号Ｅ２が“ハイ”レベルに遷移した後に時間３ｔｄの遅延時間を有してその順番にトグリングするパルス信号である。
【００３４】
図６ないし図１１は、本発明の内部クロック信号発生回路の動作を説明するための動作タイミング図（参照番号が各々６００、７００、８００、９００、１０００、１１００）である。以下、図１及び図３の回路１００、３００を参考としてその動作を説明する。
【００３５】
まず、図６のタイミング図６００を利用して本発明の望ましい実施形態の内部クロック信号発生回路の動作を説明する。
【００３６】
第１遅延回路１０が外部クロック信号ＥＣＬＫを第１遅延時間ｄ１だけ遅延させる。分周器１２が信号ＲＣＬＫを２分周して信号ＤＣＬＫを発生する。第２遅延回路１４−１が信号ＤＣＬＫを第２遅延時間ｔＤ＝ｄ１＋ｄ２＋ｄ３だけ遅延させる。論理積ゲート１４−２は信号ＤＣＬＫと信号ｄＣＬＫとを論理積演算してスキューモニター時間（ｔＭ＝ｔＣ−ｔＤ、ここで、ｔＣは外部クロック信号ＥＣＬＫの周期の時間を示す）のパルス幅を有する信号Ｅ１を発生する。パルス発生回路１０は、信号ＲＣＬＫの上昇エッジで、時間ｄ２のパルス幅を有するネガティブパルス信号Ｅ２を発生する。リング発振器３０は、“ハイ”レベルの信号Ｅ１に応答して、トグリングするパルス信号Ｓ１、Ｓ２、Ｓ３を発生する。フリップフロップＦ／Ｆ１、Ｆ／Ｆ２、Ｆ／Ｆ３は、信号Ｅ１の下降エッジで“ロー”レベル、“ハイ”レベル、“ロー”レベルの信号Ｓ１、Ｓ２、Ｓ３を伝送する。位相検出器３４は“１０００００”のデジタル信号ｒを発生する。第１カウンター３６はパルス信号Ｓ３の下降エッジに応答して計数を行なって“１０”のデジタル信号ｍを発生する。ここで、発生するデジタル信号ｒ、ｍがスキューモニター時間ｔＭに対するデジタル値になる。セット／リセット信号発生回路４４は、“１０００００”のデジタル信号ｒが入力されると、“ロー”レベルの信号Ｅ２の期間内で“ロー”レベルを維持する反転セット信号ＳＢとリセット信号Ｒを発生する。選択制御信号発生回路４６は、“１０００００”のデジタル信号ｒを入力して“ハイ”レベルの制御信号Ｃ１と“ロー”レベルの制御信号Ｃ２、Ｃ３を発生する。リング発振器３８は、“ハイ”レベルの信号Ｅ２に応答して、トグリングするパルス信号ＶＳ１、ＶＳ２、ＶＳ３を発生する。ここで、発生するパルス信号ＶＳ１、ＶＳ２、ＶＳ３は、“ロー”レベルの信号Ｅ２と“ロー”レベルの反転セット信号ＳＢに応答して“ハイ”レベル、“ハイ”レベル、“ロー”レベルに各々固定されて、“ハイ”レベルの信号Ｅ２と“ハイ”レベルの反転セット信号ＳＢに応答して信号Ｅ２の上昇エッジから時間３ｔｐｄ、ｔｐｄ、２ｔｐｄだけ遅延した後にトグリングするパルス信号である。多重化装置ＭＵＸ１は、制御信号Ｃ１に応答してパルス信号ＶＳ１を入力して信号ＳＯＵＴを発生する。第２カウンター４８は信号ＳＯＵＴの上昇エッジに応答して計数を行なう。比較回路４２は、第２カウンター４８の出力信号Ｖｍと第１カウンター３６の出力信号ｍが一致すれば信号ＳＯＵＴを内部出力信号ＩＣＬＫとして発生する。ここで、信号ＳＯＵＴは、比較回路４２により遅延時間ｄ３だけ遅延されて出力される。したがって、外部クロック信号ＥＣＬＫに正確に同期した内部クロック信号ＩＣＬＫが発生される。
【００３７】
図７のタイミング図７００は、スキューモニター時間ｔＭが図６のスキューモニター時間ｔＭより大きい場合の回路１００と３００の動作を示している。
【００３８】
この場合に、時間／デジタル信号変換回路１８が動作して信号Ｅ１の下降エッジで“０００００１”のデジタル信号ｒと“１０”のデジタル信号ｍを発生する。セット／リセット信号発生回路４４は、“０００００１”のデジタル信号ｒを入力して“ロー”レベルの反転セット信号ＳＢとリセット信号Ｒを発生する。リング発振器３８は、“ハイ”レベルの信号Ｅ２に応答して、トグリングするパルス信号ＶＳ１、ＶＳ２、ＶＳ３を発生する。ここで、発生されるパルス信号ＶＳ１、ＶＳ２、ＶＳ３は、“ロー”レベルの信号Ｅ２と“ハイ”レベルのリセット信号Ｒに応答して“ロー”レベル、“ハイ”レベル、“ロー”レベルに各々固定されて、“ハイ”レベルの信号Ｅ２と“ロー”レベルのリセットＲに応答して信号Ｅ２の上昇エッジから各々時間ｔｐｄ、２ｔｐｄ、３ｔｐｄだけ遅延された後にトグリングするパルス信号である。選択制御信号発生回路４６は、“０００００１”のデジタル信号ｒを入力して“ハイ”レベルの制御信号Ｃ１と“ロー”レベルの制御信号Ｃ２、Ｃ３を発生する。したがって、多重化装置ＭＵＸ１は、制御信号Ｃ１に応答してパルス信号ＶＳ１を入力して信号ＳＯＵＴを発生する。第２カウンター４８は、信号ＳＯＵＴの上昇エッジに応答して計数を行なう。比較回路４２は、デジタル信号ｍと信号Ｖｍが一致すれば信号ＳＯＵＴを遅延時間ｄ３だけ遅延させて内部クロック信号ＩＣＬＫを発生する。
【００３９】
図８のタイミング図８００は、スキューモニター時間ｔＭが図７のスキューモニター時間ｔＭより大きい場合の回路１００と３００の動作を示している。
【００４０】
この場合に、時間／デジタル信号変換回路１８は、“００００１０”のデジタル信号ｒと“１０”のデジタル信号ｍを発生する。そして、リング発振器３８は、“ロー”レベルの信号Ｅ２と反転セット信号ＳＢに応答してトグリングするパルス信号ＶＳ１、ＶＳ２、ＶＳ３を発生する。このとき、発生されるパルス信号ＶＳ１、ＶＳ２、ＶＳ３は図６のタイミング図のパルス信号ＶＳ１、ＶＳ２、ＶＳ３と同様にトグリングする。選択制御信号発生回路４６は、“００００１０”のデジタル信号ｒを入力して“ハイ”レベルの制御信号Ｃ３と“ロー”レベルの制御信号Ｃ１、Ｃ２を発生する。多重化装置ＭＵＸ３は、制御信号Ｃ３に応答してパルス信号ＶＳ３を入力して信号ＳＯＵＴを発生する。第２カウンター４８は信号ＳＯＵＴに応答して計数を行なう。比較回路４２は、信号Ｖｍ、ｍが同一であれば信号ＳＯＵＴを遅延時間ｄ３だけ遅延させて内部クロック信号ＩＣＬＫを発生する。したがって、外部クロック信号ＥＣＬＫに正確に同期した内部クロック信号ＩＣＬＫが発生される。
【００４１】
図９ないし図１１のタイミング図に対する説明はしていないが、図６ないし図８のタイミング図に対する説明を参考とすれば容易に理解される。
【００４２】
上述したような図３の回路３００に示した本発明の望ましい実施形態の内部クロック信号発生回路は、時間／デジタル信号変換回路１８及びデジタル信号／時間変換回路２０の各々が３個のインバータで構成されたリング発振器とカウンターを備えた回路構成を有する。
【００４３】
図１２は、図２に示した時間／デジタル信号変換回路及びデジタル信号／時間変換回路で構成された変換回路（参照番号１２００）の他の構成例の構成を示すブロック図である。
【００４４】
図１２で、変換回路１２００において、リング発振器３０はインバータＩ９〜Ｉ１３で構成されて、伝送回路３２はフリップフロップＦ／Ｆ１〜Ｆ／Ｆ５で構成されて、リング発振器３８はインバータＩ１４〜Ｉ１８で構成されて、選択回路４０は多重化装置ＭＵＸ１〜ＭＵＸ５で構成されている。
【００４５】
図１２に示したブロック各々の機能を説明する。
【００４６】
リング発振器３０は、信号Ｅ１に応答してパルス信号Ｓ１〜Ｓ５を発生する。このとき、リング発振器３０を構成するインバータＩ９〜Ｉ１３は同一な遅延時間を有する。第１カウンター３６はパルス信号Ｓ３の下降エッジに応答して計数を行なってデジタル信号ｍを発生する。フリップフロップＦ／Ｆ１〜Ｆ／Ｆ５の各々は、信号Ｅ１の下降エッジでパルス信号Ｓ１〜Ｓ５を入力して信号Ｐ１〜Ｐ５を発生する。位相検出器３４は、信号Ｐ１〜Ｐ５の位相に応じて“０００００００００１”、“００００００００１０”、．．．、“１０００００００００”の１０個のデジタル信号ｒを発生する。すなわち、位相検出器３４に印加される信号Ｐ１〜Ｐ５の位相が“ハイ”レベル、“ハイ”レベル、“ロー”レベル、“ハイ”レベル、“ロー”レベルならば“０００００００００１”のデジタル信号ｒを、“ハイ”レベル、“ロー”レベル、“ロー”レベル、“ハイ”レベル、“ロー”レベルならば“００００００００１０”のデジタル信号ｒを発生して、“ロー”レベル、“ハイ”レベル、“ロー”レベル、“ハイ”レベル、“ロー”レベルならば“１０００００００００”のデジタル信号ｒを発生する。リング発振器３８は、信号Ｅ２に応答してパルス信号ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４、ＶＳ５を発生する。ここで、リング発振器３８を構成するインバータＩ１４〜Ｉ１８は、リング発振器３０を構成するインバータＩ９〜Ｉ１３と同一な遅延時間を有する。セット／リセット信号発生回路４４は、デジタル信号ｒの偶数番号目のビット信号が“１”ならばセット信号Ｓを発生して、デジタル信号ｒの奇数番号目のビット信号が“１”ならばリセット信号Ｒを発生する。選択制御信号発生回路４６は、デジタル信号ｒの１番目、１０番目のビット信号が“１”の場合には制御信号Ｃ１を発生して、デジタル信号ｒの２番目、３番目のビット信号が“１”の場合には制御信号Ｃ３を発生して、デジタル信号ｒの４番目、５番目のビット信号が“１”の場合には制御信号Ｃ５を発生して、デジタル信号ｒの６番目、７番目のビット信号が“１”の場合には制御信号Ｃ２を発生して、デジタル信号ｒの８番目、９番目のビット信号が“１”の場合には制御信号Ｃ４を発生する。多重化装置ＭＵＸ１〜ＭＵＸ５は、制御信号Ｃ１〜Ｃ５に応答して信号ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４、ＶＳ５中の一つの信号を選択して出力信号ＳＯＵＴを発生する。第２カウンター４８は、信号ＳＯＵＴに応答して計数を行って信号Ｖｍを発生する。比較回路４２は、信号Ｖｍと信号ｍが一致すれば信号ＳＯＵＴを入力して遅延時間ｄ３だけ遅延させて内部クロック信号ＩＣＬＫを発生する。
【００４７】
図１２に示した内部クロック信号発生回路に対する動作タイミング図を図示しなかったが、図６ないし図１１の動作タイミング図に示したものと同一方法で外部クロック信号ＥＣＬＫに正確に同期された内部クロック信号ＩＣＬＫを発生しうる。
【００４８】
上述したような図１２の回路１２００に示した本発明の望ましい実施形態の内部クロック信号発生回路は、時間／デジタル信号変換回路１８及びデジタル信号／時間変換回路２０の各々が５個のインバータで構成されたリング発振器とカウンターを備えた回路構成を有する。すなわち、２個の直列連結されたインバータで構成された単位遅延回路を複数個備えなくて図示されたような回路構成で外部クロック信号に正確に同期した内部クロック信号を発生することが可能である。
【００４９】
もちろん、図１２の内部クロック信号発生回路のリング発振器の構成は、図３のクロック発生回路のリング発振器の構成に比べて２個のインバータが追加されるが、スキューモニター時間が同一に設定された場合にデジタル信号ｍの値が小さくなるためにカウンターの構成が簡単になりうる。
【００５０】
以上、本発明の望ましい実施形態或いは構成例を参照して説明したが、当該技術分野の熟練した当業者は特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることを理解できることである。
【００５１】
【発明の効果】
本発明の内部クロック信号発生回路は、少ない数のインバータで構成されたリング発振器とカウンターを用いて構成することによって回路構成が簡単になる。これにより、レイアウト面積が小さくなる。
【００５２】
また、簡単な回路構成で外部クロック信号に正確に同期された内部クロック信号を発生しうる。
【図面の簡単な説明】
【図１】本発明の内部クロック信号発生回路の１つの実施形態のブロック図である。
【図２】図１に示した時間／デジタル信号変換回路及びデジタル信号／時間変換回路の構成例を示すブロック図である。
【図３】図２に示した時間／デジタル信号変換回路及びデジタル信号／時間変換回路の一構成例の構成を示すブロック図である。
【図４】図２に示したリング発振器３０の構成例の詳細回路図である。
【図５】図２に示したリング発振器３８の構成例の詳細回路図である。
【図６】、
【図７】、
【図８】、
【図９】、
【図１０】、
【図１１】本発明の内部クロック信号発生回路の動作を説明するための作動タイミング図である。
【図１２】図２に示した時間／デジタル信号変換回路及びデジタル信号／時間変換回路の他の構成例の構成を示すブロック図である。

Claims

外部クロック信号を第１遅延時間だけ遅延させる第１遅延手段と、
前記第１遅延手段の出力信号を分周する分周手段と、
前記分周手段の出力信号を第２遅延時間だけ遅延させて、前記分周手段の出力信号と前記第２遅延時間だけ遅延された信号とを組合せてスキューモニター時間に相当するパルス幅を有する第１信号を発生する第１信号発生手段と、
前記第１遅延手段の出力信号のエッジで第３遅延時間に相当するパルス幅を有する第２信号を発生する第２信号発生手段と、
前記第１信号に応答して前記第１信号のパルス幅に相当する前記スキューモニター時間を第１及び第２デジタル信号に変換する時間／デジタル信号変換手段と、
前記第２信号に応答して前記第１及び第２デジタル信号を入力して前記スキューモニター時間を再生して、再生されたスキューモニター時間から第４遅延時間だけ遅延して内部クロック信号を発生するデジタル信号／時間変換手段とを備えることを特徴とする内部クロック信号発生回路。
前記時間／デジタル信号変換手段は、
前記第１信号に応答して発振するｎ個の第１パルス信号を発生するｎ個の直列連結された第１反転回路を備えた第１リング発振器と、
前記第１信号のエッジに応答して前記ｎ個の第１パルス信号を出力する伝送手段と、
前記ｎ個の第１パルス信号の位相を検出して前記第１デジタル信号を発生する位相検出手段と、
前記ｎ個の第１パルス信号のうちｎ番目の第１パルス信号のエッジに応答して計数を行なって前記第２デジタル信号を発生する第１カウンターとを備えることを特徴とする請求項１に記載の内部クロック信号発生回路。
前記第１反転回路は、
前記第１信号の第１状態に応答して1番目の第１パルス信号からｎ−１番目の第１パルス信号のうち奇数番目の第１パルス信号が第１状態に設定されて、前記第１信号の第２状態に応答してｎ番目の第１パルス信号と偶数番目の第１パルス信号の各々を反転させて前記奇数番目の第１パルス信号を各々発生する第１インバータと、
前記第１信号の第１状態に応答して１番目の第１パルス信号からｎ−１番目の第１パルス信号のうち偶数番目の第１パルス信号が第２状態に設定されて、前記第１信号の第２状態に応答して奇数番目の第１パルス信号の各々を反転させて前記偶数番目の第１パルス信号を各々発生する第２インバータと、
前記ｎ−１番目の第１パルス信号を反転して前記ｎ番目の第１パルス信号を発生する第３インバータとを備えることを特徴とする請求項２に記載の内部クロック信号発生回路。
前記ｎが、
少なくとも３であることを特徴とする請求項３に記載の内部クロック信号発生回路。
前記第１インバータの各々は、
前記第１信号の反転された信号が印加されるゲートと電源電圧が印加されるソースを有する第１ＰＭＯＳトランジスタと、
前記第１信号が印加されるゲートと接地電圧が印加されるソースを有する第１ＮＭＯＳトランジスタと、
前記ｎ番目の第１パルス信号または前段の偶数番目の第１パルス信号が印加されるゲートと前記第１ＰＭＯＳトランジスタのドレインに連結されたソースを有する第２ＰＭＯＳトランジスタと、
前記ｎ番目の第１パルス信号または前記前段の偶数番目の第１パルス信号が印加されるゲートと前記第２ＰＭＯＳトランジスタのドレインに連結されたドレインと前記第１ＮＭＯＳトランジスタのドレインに連結されたソースを有する第２ＮＭＯＳトランジスタと、
前記電源電圧が印加されるゲート及びソースと前記第２ＮＭＯＳトランジスタのドレインに連結されたドレインを有する第３ＰＭＯＳトランジスタと、
前記第１信号の反転された信号が印加されるゲートと前記第３ＰＭＯＳトランジスタのドレインに連結されたドレインと接地電圧が印加されるソースを有する第３ＮＭＯＳトランジスタとを備えることを特徴とする請求項３に記載の内部クロック信号発生回路。
前記第２インバータの各々は、
前記第１信号の反転された信号が印加されるゲートと電源電圧が印加されるソースを有する第４ＰＭＯＳトランジスタと、
前記第１信号が印加されるゲートと接地電圧が印加されるソースを有する第４ＮＭＯＳトランジスタと、
前記前段の奇数番目の第１パルス信号が印加されるゲートと前記第４ＰＭＯＳトランジスタのドレインに連結されたソースを有する第５ＰＭＯＳトランジスタと、
前記前段の奇数番目の第１パルス信号が印加されるゲートと前記第５ＰＭＯＳトランジスタのドレインに連結されたドレインと前記第４ＮＭＯＳトランジスタのドレインに連結されたソースを有する第５ＮＭＯＳトランジスタと、
前記第１信号が印加されるゲートと前記電源電圧が印加されるソースと前記第５ＮＭＯＳトランジスタのドレインに連結されたドレインを有する第６ＰＭＯＳトランジスタと、
接地電圧が印加されるゲート及びソースと前記第６ＰＭＯＳトランジスタのドレインに連結されたドレインを有する第６ＮＭＯＳトランジスタとを備えることを特徴とする請求項３に記載の内部クロック信号発生回路。
前記第３インバータは、
電源電圧が印加されるソースと接地電圧が印加されるゲートを有する第７ＰＭＯＳトランジスタと、
電源電圧が印加されるゲートと接地電圧が印加されるソースを有する第７ＮＭＯＳトランジスタと、
前記第７ＰＭＯＳトランジスタのドレインに連結されたドレインと前記ｎ−１番目のパルス信号が印加されるゲートを有する第８ＰＭＯＳトランジスタと、
前記第８ＰＭＯＳトランジスタのドレインに連結されたドレインと前記ｎ−１番目のパルス信号が印加されるゲートと前記第７ＮＭＯＳトランジスタのドレインに連結されたソースを有する第８ＮＭＯＳトランジスタと、
電源電圧が印加されるソース及びゲートと前記第８ＮＭＯＳトランジスタのドレインに連結されたドレインを有する第９ＰＭＯＳトランジスタと、
接地電圧が印加されるゲート及びソースと前記第９ＰＭＯＳトランジスタのドレインに連結されたドレインを有する第９ＮＭＯＳトランジスタとを備えることを特徴とする請求項３に記載の内部クロック信号発生回路。
前記伝送手段は、
前記第１信号のエッジに応答して前記ｎ個の第１パルス信号をラッチして出力するｎ個のフリップフロップを備えることを特徴とする請求項２に記載の内部クロック信号発生回路。
前記位相検出手段は、
前記ｎ個の第１パルス信号の２ｎ個の状態の位相を検出して前記第１デジタル信号を発生することを特徴とする請求項２に記載の内部クロック信号発生回路。
前記デジタル信号／時間変換手段は、
前記第１デジタル信号が偶数番目の状態を示す信号ならばセット信号を発生して、前記第１デジタル信号が奇数番目の状態を示す信号ならばリセット信号を発生するセット／リセット信号発生手段と、
前記第２信号及びセット信号に応答して第１形態で発振するｎ個の第２パルス信号を発生して、前記第２信号及びリセット信号に応答して第２形態で発振するｎ個の前記第２パルス信号を発生するｎ個の直列連結された第２反転回路を備えた第２リング発振器と、
前記第１デジタル信号が前記１番目からｎ番目までの第１パルス信号の上昇（下降）エッジを検出することにより発生される信号である場合には当該番目の第２パルス信号を選択して出力するためのｎ個の制御信号を発生し、前記第１デジタル信号が前記１番目からｎ番目までの第１パルス信号の下降（上昇）エッジを検出することにより発生される信号である場合には当該番目＋１番目の第２パルス信号を選択して出力するためのｎ個の制御信号を発生する選択制御信号発生手段と、
前記ｎ個の制御信号に応答して前記第２リング発振器から出力されるｎ個の第２パルス信号中の一つのパルス信号を選択して出力する選択手段と、
前記選択手段の出力信号に応答して計数する第２カウンターと、
前記第１カウンターと前記第２カウンターの出力信号が一致すれば前記選択手段の出力信号を前記第４遅延時間だけ遅延させて出力する比較手段とを備えることを特徴とする請求項２に記載の内部クロック信号発生回路。
前記第２反転回路は、
前記第２信号の第１状態に応答して１番目の第２パルス信号を第１状態に設定し、前記第２信号の第２状態に応答して前記ｎ番目の第２パルス信号を反転させて１番目の第２パルス信号を発生する第４インバータと、
前記第２信号の第１状態に応答して２番目の第２パルス信号からｎ−１番目の第２パルス信号を第２状態に設定し、前記第２信号の第２状態に応答して最初第２パルス信号からｎ−２番目の第２パルス信号各々を反転させて２番目第２パルス信号からｎ−１番目の第２パルス信号を発生する第５インバータと、
前記ｎ−１番目の第２パルス信号を反転させて前記ｎ番目の第２パルス信号を発生する第６インバータとを備えることを特徴とする請求項１０に記載の内部クロック信号発生回路。
前記第４インバータは、
前記第２信号の反転された信号が印加されるゲートと電源電圧が印加されるソースを有する第１０ＰＭＯＳトランジスタと、
前記第２信号が印加されるゲートと接地電圧が印加されるソースを有する第１０ＮＭＯＳトランジスタと、
ｎ番目の第２パルス信号が印加されるゲートと前記第１０ＰＭＯＳトランジスタのドレインに連結されたソースを有する第１１ＰＭＯＳトランジスタと、
前記ｎ番目の第２パルス信号が印加されるゲートと前記第１１ＰＭＯＳトランジスタのドレインに連結されたドレインと前記第１０ＮＭＯＳトランジスタのドレインに連結されたソースを有する第１１ＮＭＯＳトランジスタと、
電源電圧が印加されるソースと前記セット信号の反転された信号が印加されるゲートと前記第１１ＮＭＯＳトランジスタのドレインに連結されたドレインを有する第１２ＰＭＯＳトランジスタと、
前記第１２ＰＭＯＳトランジスタのドレインに連結されたドレインと前記リセット信号が印加されるゲートと接地電圧が印加されるソースを有する第１２ＮＭＯＳトランジスタとを備えることを特徴とする請求項１１に記載の内部クロック信号発生回路。
前記第５インバータの各々は、
前記第２信号の反転された信号が印加されるゲートと電源電圧が印加されるソースを有する第１３ＰＭＯＳトランジスタと、
前記第２信号が印加されるゲートと接地電圧が印加されるソースを有する第１３ＮＭＯＳトランジスタと、
前段の第２パルス信号が印加されるゲートと前記第１３ＰＭＯＳトランジスタのドレインに連結されたソースを有する第１４ＰＭＯＳトランジスタと、
前記前段の第２パルス信号が印加されるゲートと前記第１４ＰＭＯＳトランジスタのドレインに連結されたドレインと前記第１３ＮＭＯＳトランジスタのドレインに連結されたソースを有する第１４ＮＭＯＳトランジスタと、
電源電圧が印加されるソースと前記第２信号が印加されるゲートと前記第１４ＮＭＯＳトランジスタのドレインに連結されたドレインを有する第１５ＰＭＯＳトランジスタと、
接地電圧が印加されるゲートとソースと前記第１５ＰＭＯＳトランジスタのドレインに連結されたドレインを有する第１５ＮＭＯＳトランジスタとを備えることを特徴とする請求項１１に記載の内部クロック信号発生回路。
前記第６インバータは、
電源電圧が印加されるソースと接地電圧が印加されるゲートを有する第７ＰＭＯＳトランジスタと、
接地電圧が印加されるゲートと接地電圧が印加されるソースを有する第７ＮＭＯＳトランジスタと、
前記第７ＰＭＯＳトランジスタのドレインに連結されたドレインと前記ｎ−１番目のパルス信号が印加されるゲートを有した第８ＰＭＯＳトランジスタと、
前記第８ＰＭＯＳトランジスタのドレインに連結されたドレインと前記ｎ−１番目のパルス信号が印加されるゲートと前記第７ＮＭＯＳトランジスタのドレインに連結されたソースを有する第８ＮＭＯＳトランジスタと、
電源電圧が印加されるソースとゲートと前記第８ＮＭＯＳトランジスタのドレインに連結されたドレインを有する第９ＰＭＯＳトランジスタと、
接地電圧が印加されるゲートとソースと前記第９ＰＭＯＳトランジスタのドレインに連結されたドレインを有する第９ＮＭＯＳトランジスタとを備えることを特徴とする請求項１１に記載の内部クロック信号発生回路。
前記選択手段は、
前記ｎ個の制御信号の各々に応答して前記ｎ個の第２パルス信号を選択して出力するｎ個の多重化装置を備えることを特徴とする請求項１０に記載の内部クロック信号発生回路。
外部クロック信号を第１遅延時間だけ遅延させて第１クロック信号を発生する段階と、
前記第１クロック信号を分周して第２クロック信号を発生する段階と、
前記第２クロック信号を第２遅延時間だけ遅延させて第３クロック信号を発生して、前記第２クロック信号と第３クロック信号を組合せてスキューモニター時間に相当するパルス幅を有する第１信号を発生する段階と、
前記第１クロック信号の下降及び上昇エッジの少なくとも一つにおいて第３遅延時間に相当するパルス幅を有する第２信号を発生する段階と、
前記第１信号に応答して前記第１信号のパルス幅に相当する前記スキューモニター時間を第１及び第２デジタル信号に変換する時間／デジタル信号変換段階と、
前記第２信号に応答して前記第１及び第２デジタル信号を入力して前記スキューモニター時間を再生して、再生されたスキューモニター時間から第４遅延時間だけ遅延して内部クロック信号を発生するデジタル信号／時間変換段階とを備えることを特徴とする内部クロック信号発生方法。
前記時間／デジタル信号変換段階は、
前記第１信号に応答して発振するｎ個の第１パルス信号を発生する段階と、
前記第１信号の下降及び上昇エッジのうち少なくとも一つに応答して前記ｎ個の第１パルス信号を出力する段階と、
前記ｎ個の第１パルス信号の位相を検出して前記第１デジタル信号を発生して、前記ｎ個の第１パルス信号のうちｎ番目の第１パルス信号の下降及び上昇エッジのうち少なくとも一つに応答して計数を行なって前記第２デジタル信号を発生する段階とを備えることを特徴とする請求項１６に記載の内部クロック信号発生方法。
前記デジタル信号／時間変換段階は、
前記第１デジタル信号が偶数番目の状態を示す信号ならばセット信号を発生して、奇数番目の状態を示す信号ならばリセット信号を発生する段階と、
前記第１デジタル信号が１番目からｎ番目までの前記第１パルス信号の上昇（下降）エッジのうちの少なくとも一つを検出することにより発生される信号である場合に当該番目の第２パルス信号を選択して出力して、前記１番目からｎ番目までの第１パルス信号の下降（上昇）エッジのうち少なくとも一つを検出することにより発生される信号である場合に当該番目＋１番目の第２パルス信号を選択して出力する段階と
前記第２信号及びセット信号に応答して第１形態で発振するｎ個の第２パルス信号を発生して、前記第２信号及びリセット信号に応答して第２形態で発振するｎ個の前記第２パルス信号を発生する段階と、
前記ｎ個の制御信号に応答して前記ｎ個の第１パルス信号中の一つのパルス信号を選択して選択出力信号を発生する段階と、
前記選択出力信号に応答して計数を行なって第３デジタル信号を発生する段階と、
前記第２デジタル信号と前記第３デジタル信号が一致すれば前記選択出力信号を前記第４遅延時間だけ遅延させて出力する段階とを備えることを特徴とする請求項１６に記載の内部クロック信号発生方法。
前記第２遅延時間は、前記第１遅延時間、第３遅延時間及び第４遅延時間の合計であることを特徴とする請求項１６に記載の内部クロック信号発生方法。
前記第３遅延時間に相当するパルス幅を有する第２信号は、第１クロック信号の下降エッジから発生されることを特徴とする請求項１６に記載の内部クロック信号発生方法。