JP2611034B2 - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JP2611034B2 JP2611034B2 JP2181862A JP18186290A JP2611034B2 JP 2611034 B2 JP2611034 B2 JP 2611034B2 JP 2181862 A JP2181862 A JP 2181862A JP 18186290 A JP18186290 A JP 18186290A JP 2611034 B2 JP2611034 B2 JP 2611034B2
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- signal
- delay
- reference clock
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Feedback Control In General (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は遅延回路に係わり、特に制御対象（例え
ば、ICから外部に出す信号のタイミングを所定の条件を
満たすように設定するトライステートバッファ等）に与
える制御信号を基準クロック信号に対して一定期間遅ら
せる遅延回路に関するものである。
ば、ICから外部に出す信号のタイミングを所定の条件を
満たすように設定するトライステートバッファ等）に与
える制御信号を基準クロック信号に対して一定期間遅ら
せる遅延回路に関するものである。
［従来の技術］ 第４図（ａ）は従来のこの種の遅延回路を示す回路図
であり、第４図（ｂ）にその制御対象を示す。同図
（ａ）において、１は複数のインバータ1a〜1dを直列接
続することによって構成される遅延部で、基準クロック
信号となる入力信号Ｂは一定期間遅らされて信号Bdとし
て出力される。２は一方の入力を信号B,他方の入力を上
記信号Bdとして、それらの否定論理積をとり信号Ｃとし
て出力するNANDゲートである。また、同図（ｂ）の３
は、Ｘを入力信号,Yを出力信号，上記信号Ｃを制御入力
とするトライステートバッファである。
であり、第４図（ｂ）にその制御対象を示す。同図
（ａ）において、１は複数のインバータ1a〜1dを直列接
続することによって構成される遅延部で、基準クロック
信号となる入力信号Ｂは一定期間遅らされて信号Bdとし
て出力される。２は一方の入力を信号B,他方の入力を上
記信号Bdとして、それらの否定論理積をとり信号Ｃとし
て出力するNANDゲートである。また、同図（ｂ）の３
は、Ｘを入力信号,Yを出力信号，上記信号Ｃを制御入力
とするトライステートバッファである。
第５図は第４図の動作タイミングチャートである。な
お、図示は省略したが、基準クロック信号Ｂは、その２
倍の周波数を持つクロック信号Ａを２分周することによ
って発生されている。
お、図示は省略したが、基準クロック信号Ｂは、その２
倍の周波数を持つクロック信号Ａを２分周することによ
って発生されている。
次に、第４図に示した従来の遅延回路の動作について
説明する。この遅延回路は、基準クロック信号Ｂの立ち
上がり時刻ｔより一定期間Δｔ後の時刻t2から該クロッ
ク信号Ｂの立ち下がり時刻t3までの間，トライステート
バッファ３の制御信号Ｃを有意として、入力信号Ｘを信
号Ｙとして出力させる回路である。
説明する。この遅延回路は、基準クロック信号Ｂの立ち
上がり時刻ｔより一定期間Δｔ後の時刻t2から該クロッ
ク信号Ｂの立ち下がり時刻t3までの間，トライステート
バッファ３の制御信号Ｃを有意として、入力信号Ｘを信
号Ｙとして出力させる回路である。
この動作を第５図のタイミングチャートを基にさらに
詳しく説明する。基準クロック信号Ｂが時刻t1に‘L'→
‘H'へ変化すると、この変化は第４図（ａ）の複数のイ
ンバータ1a〜1dからなる遅延部１によって遅延され、時
刻t1より遅れて信号Bdが‘L'→‘H'へ変化する。これに
よってNANDゲート２の２つの入力B,Bdには共に‘H'とな
って、その出力Ｃは、‘H'→‘L'へ変化する。時刻t1よ
り信号Ｃが‘H'→‘L'へ変化するまでの時間をΔtaとす
る。これは概ね遅延部１での遅延時間によって決まる。
制御信号Ｃが‘L'すなわち有意となると、第４図（ｂ）
のトライステートバッファ３がオン状態となって入力信
号Ｘが時刻t2に信号Ｙとして出力される。制御信号Ｃが
‘L'になってから信号Ｙが‘H'あるいは‘L'に確定する
までの時間をΔtbとする。次に時刻t3においてクロック
信号Ｂが‘H'→‘L'へ変化すると、NANDゲート２の出力
Ｃは直ちに‘L'→‘H'へ変化し、これによってトライス
テートブッファ３はオフ状態となり、出力はハイ・イン
ピーダンスとなる。時刻t3よりトライステートバッファ
３の出力がハイ・インピーダンスとなるまでの時間をΔ
tcとする。このΔtcはΔtbに比べて比較的短い。
詳しく説明する。基準クロック信号Ｂが時刻t1に‘L'→
‘H'へ変化すると、この変化は第４図（ａ）の複数のイ
ンバータ1a〜1dからなる遅延部１によって遅延され、時
刻t1より遅れて信号Bdが‘L'→‘H'へ変化する。これに
よってNANDゲート２の２つの入力B,Bdには共に‘H'とな
って、その出力Ｃは、‘H'→‘L'へ変化する。時刻t1よ
り信号Ｃが‘H'→‘L'へ変化するまでの時間をΔtaとす
る。これは概ね遅延部１での遅延時間によって決まる。
制御信号Ｃが‘L'すなわち有意となると、第４図（ｂ）
のトライステートバッファ３がオン状態となって入力信
号Ｘが時刻t2に信号Ｙとして出力される。制御信号Ｃが
‘L'になってから信号Ｙが‘H'あるいは‘L'に確定する
までの時間をΔtbとする。次に時刻t3においてクロック
信号Ｂが‘H'→‘L'へ変化すると、NANDゲート２の出力
Ｃは直ちに‘L'→‘H'へ変化し、これによってトライス
テートブッファ３はオフ状態となり、出力はハイ・イン
ピーダンスとなる。時刻t3よりトライステートバッファ
３の出力がハイ・インピーダンスとなるまでの時間をΔ
tcとする。このΔtcはΔtbに比べて比較的短い。
［発明が解決しようとする課題］ 従来のこの種の遅延回路は以上のように構成されてい
たが、以下に示すような問題点があった。
たが、以下に示すような問題点があった。
一般に、各種回路の基本構成素子となるトランジスタ
のスイッチングスピードは電源や温度の変動によって変
化し、特に電源電圧の変動による影響が大きく、電源電
圧が高くなるほど早く、逆に電源電圧が低くなると遅く
なる。従って、基準クロック信号Ｂが立ち上ってから制
御信号Ｃが‘L'（有意）になるまでの時間Δta,あるい
は制御信号Ｃが‘L'になって第４図（ｂ）のトライステ
ートバッファ３がオン状態となり信号Ｙが確実するまで
の時間Δtbは、電源電圧が高ければ短く、逆に低ければ
長くなる。このために、基準クロック信号Ｂの立ち上り
時刻t1から信号Ｙの確定の時刻t2までの時間Δｔが電源
電圧の高低によって大きく変化してしまうという問題点
があった。なお、第５図のΔtcも電源電圧の高低によっ
て同様の変化をするが、Δtcの値自体が本来小さいので
その変動幅も小さく、問題にならない。
のスイッチングスピードは電源や温度の変動によって変
化し、特に電源電圧の変動による影響が大きく、電源電
圧が高くなるほど早く、逆に電源電圧が低くなると遅く
なる。従って、基準クロック信号Ｂが立ち上ってから制
御信号Ｃが‘L'（有意）になるまでの時間Δta,あるい
は制御信号Ｃが‘L'になって第４図（ｂ）のトライステ
ートバッファ３がオン状態となり信号Ｙが確実するまで
の時間Δtbは、電源電圧が高ければ短く、逆に低ければ
長くなる。このために、基準クロック信号Ｂの立ち上り
時刻t1から信号Ｙの確定の時刻t2までの時間Δｔが電源
電圧の高低によって大きく変化してしまうという問題点
があった。なお、第５図のΔtcも電源電圧の高低によっ
て同様の変化をするが、Δtcの値自体が本来小さいので
その変動幅も小さく、問題にならない。
この発明は上記のような問題点を解消するためになさ
れたもので、電源電圧等の高低によって制御対象の遅延
時間が設定された値よりずれる変動幅をできるだけ小さ
くした遅延回路を得ることを目的とする。
れたもので、電源電圧等の高低によって制御対象の遅延
時間が設定された値よりずれる変動幅をできるだけ小さ
くした遅延回路を得ることを目的とする。
［課題を解決するための手段］ 従来の回路において、基準クロック信号Ｂはその２倍
の周波数を持つクロック信号Ａを２分周することによっ
て発生していた。本発明では、第１図に示すように、遅
延部（遅延手段４）と分周部（分周手段８）とを有し、
入力クロック信号Ａに対して所定の遅延と分周を施して
基準クロック信号Ｂを生成する基準クロック信号生成手
段と、上記入力クロックに同期して第一の状態にセット
され、かつ上記基準クロック信号に同期して第二の状態
にセットされる制御信号Ｃを生成する制御信号生成手段
10とを備え、上記基準クロック信号が生成されてから上
記制御信号により上記制御対象（トライステートバッフ
ァ３）が動作するまでの時間Δｔは、次式、Δｔ＝T/2
−Δtd＋Δtb（但し、Ｔは入力クロック信号の周期、Δ
tdは上記遅延部の遅延時間、Δtbは制御対象の動作遅延
時間である。）により設定するようにしたものである。
の周波数を持つクロック信号Ａを２分周することによっ
て発生していた。本発明では、第１図に示すように、遅
延部（遅延手段４）と分周部（分周手段８）とを有し、
入力クロック信号Ａに対して所定の遅延と分周を施して
基準クロック信号Ｂを生成する基準クロック信号生成手
段と、上記入力クロックに同期して第一の状態にセット
され、かつ上記基準クロック信号に同期して第二の状態
にセットされる制御信号Ｃを生成する制御信号生成手段
10とを備え、上記基準クロック信号が生成されてから上
記制御信号により上記制御対象（トライステートバッフ
ァ３）が動作するまでの時間Δｔは、次式、Δｔ＝T/2
−Δtd＋Δtb（但し、Ｔは入力クロック信号の周期、Δ
tdは上記遅延部の遅延時間、Δtbは制御対象の動作遅延
時間である。）により設定するようにしたものである。
［作用］ 本発明においては、先に説明した方法手段を備えるこ
とによって、例えば電源電圧が高い場合、入力クロック
信号Ａを基準として信号Ｙが確定するまでの時間が短く
なるが、入力クロック信号Ａから基準クロック信号Ｂの
立ち上がりまでの時間もまた短くできる。このため、基
準クロック信号Ｂの立ち上がりから信号Ｙの確定までの
相対的な時間は大きく変化しない。
とによって、例えば電源電圧が高い場合、入力クロック
信号Ａを基準として信号Ｙが確定するまでの時間が短く
なるが、入力クロック信号Ａから基準クロック信号Ｂの
立ち上がりまでの時間もまた短くできる。このため、基
準クロック信号Ｂの立ち上がりから信号Ｙの確定までの
相対的な時間は大きく変化しない。
［実施例］ 以下、この発明の一実施例を図について説明する。
第２図（ａ），（ｂ），（ｃ）は本発明による遅延回
路の一実施例を示す回路図であり、第２図（ｄ）にその
制御対象を示す。なお、これらの回路は、同一のICチッ
プや基板上にあって共通の電源により駆動されるもので
ある。同図（ａ）において、Ａは発振器により生成さ
れ，各種クロック源となる入力クロック信号、４は複数
のインバータ4a〜4dを直列接続することにより構成され
た遅延部で、入力クロック信号Ａを一定期間遅らせた信
号Adを出力する。５はこの信号Adの反転信号▲▼を
作るインバータである。一方、同図（ｂ）において、6a
〜6dはインバータ、7a〜7bは上記クロック信号Ad,▲
▼により制御される双方向ゲートであり、これらによ
り分周回路８が構成され、クロック信号Adを２分周した
基準クロック信号Ｂを生成する。また、同図（ｃ）にお
いて、9a,9bはNANDゲートで、基準クロック信号Ｂの立
ち下がりによってセットされ、クロック信号Ａの立ち下
がりによってリセットされるフリップフロップ10が構成
され、このフリップフロップ10は本願の制御信号生成手
段に相当するもので、その出力信号Ｃは、信号Ｘを入力
とし信号Ｙを出力とする同図（ｄ）のトライステートバ
ッファ３の制御入力に入力される。
路の一実施例を示す回路図であり、第２図（ｄ）にその
制御対象を示す。なお、これらの回路は、同一のICチッ
プや基板上にあって共通の電源により駆動されるもので
ある。同図（ａ）において、Ａは発振器により生成さ
れ，各種クロック源となる入力クロック信号、４は複数
のインバータ4a〜4dを直列接続することにより構成され
た遅延部で、入力クロック信号Ａを一定期間遅らせた信
号Adを出力する。５はこの信号Adの反転信号▲▼を
作るインバータである。一方、同図（ｂ）において、6a
〜6dはインバータ、7a〜7bは上記クロック信号Ad,▲
▼により制御される双方向ゲートであり、これらによ
り分周回路８が構成され、クロック信号Adを２分周した
基準クロック信号Ｂを生成する。また、同図（ｃ）にお
いて、9a,9bはNANDゲートで、基準クロック信号Ｂの立
ち下がりによってセットされ、クロック信号Ａの立ち下
がりによってリセットされるフリップフロップ10が構成
され、このフリップフロップ10は本願の制御信号生成手
段に相当するもので、その出力信号Ｃは、信号Ｘを入力
とし信号Ｙを出力とする同図（ｄ）のトライステートバ
ッファ３の制御入力に入力される。
次に、上記実施例の動作について説明する。第３図に
動作タイミングチャートを示す。
動作タイミングチャートを示す。
入力クロック信号Ａが第３図に示すようなクロック信
号であるとすると、第２図（ａ）のインバータ4a〜4dに
より遅延部４によって、その出力Adは信号Ａを一定期間
遅らせたクロック信号となる。さらにこのクロック信号
Adを第２図（ｂ）の分周回路８で２分周すると、第３図
の基準クロック信号Ｂとなる。ここで、クロック信号Ａ
の立ち上がり時刻t4よりクロック信号Ｂの立ち上がり時
刻t5までの時間をΔtdとする。Δtdは概ねインバータに
よる遅延部４によって決まる。時刻t6においてクロック
信号Ａが立ち下がると、これによって第２図（ｃ）のフ
リップフロップ10がリセットされ、制御信号Ｃが‘L',
すなわち有意となる。制御信号Ｃが‘L'になると第２図
（ｄ）のトライステートバッファ３がオン状態となっ
て、入力信号Ｘが時刻t7に信号Ｙとして出力される。制
御信号Ｃが‘L'になってから信号Ｙが‘H'あるいは‘L'
に確定するまでの時間をΔtbで表わす。次に時刻t8にお
いて基準クロック信号Ｂが‘H'→‘L'に変化すると、フ
リップフロップ10がセットされて信号Ｃは‘L'→‘H'へ
変化し、これによってトライステートバッファ３はオフ
状態になり、出力はハイ・インピーダンスとなる。時刻
t8よりトライステートバッファ３の出力がハイ・インピ
ーダンスとなるまでの時間をΔtcで表わす。
号であるとすると、第２図（ａ）のインバータ4a〜4dに
より遅延部４によって、その出力Adは信号Ａを一定期間
遅らせたクロック信号となる。さらにこのクロック信号
Adを第２図（ｂ）の分周回路８で２分周すると、第３図
の基準クロック信号Ｂとなる。ここで、クロック信号Ａ
の立ち上がり時刻t4よりクロック信号Ｂの立ち上がり時
刻t5までの時間をΔtdとする。Δtdは概ねインバータに
よる遅延部４によって決まる。時刻t6においてクロック
信号Ａが立ち下がると、これによって第２図（ｃ）のフ
リップフロップ10がリセットされ、制御信号Ｃが‘L',
すなわち有意となる。制御信号Ｃが‘L'になると第２図
（ｄ）のトライステートバッファ３がオン状態となっ
て、入力信号Ｘが時刻t7に信号Ｙとして出力される。制
御信号Ｃが‘L'になってから信号Ｙが‘H'あるいは‘L'
に確定するまでの時間をΔtbで表わす。次に時刻t8にお
いて基準クロック信号Ｂが‘H'→‘L'に変化すると、フ
リップフロップ10がセットされて信号Ｃは‘L'→‘H'へ
変化し、これによってトライステートバッファ３はオフ
状態になり、出力はハイ・インピーダンスとなる。時刻
t8よりトライステートバッファ３の出力がハイ・インピ
ーダンスとなるまでの時間をΔtcで表わす。
従って、基準クロック信号Ｂの立ち上がりから信号Ｙ
の確定までの時間Δｔは、クロック信号Ａの周期をＴと
すると Δｔ＝T/2−Δtd＋Δtb （１） となる。よって、Δｔが所望の値になるように、Δtd及
びΔtbの値を設定すればよい。ここで、例えば電源電圧
が高くなれはΔtd,Δtbは共に小さくなり、逆に低くな
ればΔtd,Δtbは共に大きくなるが、上記（１）式より
ΔtdとΔtbの符号が反対であることから互いに相殺し、
電源電圧の変動に伴うΔｔの変化にはΔtdとΔtbの差し
か寄与しないので、Δｔの変化幅は従来に比べて非常に
小さくなる。なお、Δtbはトライステートバッファ３等
の制御対象の動作遅延であるので、制御対象に応じて当
該遅延Δtbが先に決まり、その値を考慮してΔｔが所望
の値となるようにΔtd,すなわち上記実施例では遅延部
４を構成するインバータの段数を決定すればよい。ただ
し、上記（１）式より明らかなように、Δｔを大きくし
たければΔtdを小さくし、Δｔを小さくしたければΔtd
を大きくする必要がある。
の確定までの時間Δｔは、クロック信号Ａの周期をＴと
すると Δｔ＝T/2−Δtd＋Δtb （１） となる。よって、Δｔが所望の値になるように、Δtd及
びΔtbの値を設定すればよい。ここで、例えば電源電圧
が高くなれはΔtd,Δtbは共に小さくなり、逆に低くな
ればΔtd,Δtbは共に大きくなるが、上記（１）式より
ΔtdとΔtbの符号が反対であることから互いに相殺し、
電源電圧の変動に伴うΔｔの変化にはΔtdとΔtbの差し
か寄与しないので、Δｔの変化幅は従来に比べて非常に
小さくなる。なお、Δtbはトライステートバッファ３等
の制御対象の動作遅延であるので、制御対象に応じて当
該遅延Δtbが先に決まり、その値を考慮してΔｔが所望
の値となるようにΔtd,すなわち上記実施例では遅延部
４を構成するインバータの段数を決定すればよい。ただ
し、上記（１）式より明らかなように、Δｔを大きくし
たければΔtdを小さくし、Δｔを小さくしたければΔtd
を大きくする必要がある。
ところで、上記実施例では、入力クロック信号Ａに対
して先ず遅延を与えてから分周して基準クロック信号Ｂ
を得るようにしているが、これは逆，すなわち第１図，
第２図の遅延手段（遅延部）４と分周手段（分周回路）
８の順序が逆になっても同様の効果が得られる。
して先ず遅延を与えてから分周して基準クロック信号Ｂ
を得るようにしているが、これは逆，すなわち第１図，
第２図の遅延手段（遅延部）４と分周手段（分周回路）
８の順序が逆になっても同様の効果が得られる。
また、上記実施例では、遅延手段を複数のインバータ
の直列接続により、分周手段をインバータと双方向ゲー
トによる分周回路により、また、制御信号生成手段をNA
NDゲートによるフリップフロップによりそれそれ構成
し、制御対象としてトライステートバッファを制御する
例について示したが、本発明はこれらに限定されるもの
ではなく、種々の周知回路を用いることができる。
の直列接続により、分周手段をインバータと双方向ゲー
トによる分周回路により、また、制御信号生成手段をNA
NDゲートによるフリップフロップによりそれそれ構成
し、制御対象としてトライステートバッファを制御する
例について示したが、本発明はこれらに限定されるもの
ではなく、種々の周知回路を用いることができる。
［発明の効果］ 以上のように、この発明によれば、遅延部と分周部と
を有し、入力クロック信号に対して所定の遅延と分周を
施して基準クロック信号を生成する基準クロック信号生
成手段と、上記入力クロックに同期して第一の状態にセ
ットされ、かつ上記基準クロック信号に同期して第二の
状態にセットされる制御信号を生成する制御信号生成手
段とを備え、上記基準クロック信号が生成されてから上
記制御信号により制御対象が動作するまでの時間Δｔ
は、次式、Δｔ＝T/2−Δtd＋Δtbにより設定されるの
で、温度や電源電圧の変動にかかわらず、制御対象に対
する遅延時間を安定させることができる。また、Δｔを
大きくしたり、長くしたりすることも可能である。
を有し、入力クロック信号に対して所定の遅延と分周を
施して基準クロック信号を生成する基準クロック信号生
成手段と、上記入力クロックに同期して第一の状態にセ
ットされ、かつ上記基準クロック信号に同期して第二の
状態にセットされる制御信号を生成する制御信号生成手
段とを備え、上記基準クロック信号が生成されてから上
記制御信号により制御対象が動作するまでの時間Δｔ
は、次式、Δｔ＝T/2−Δtd＋Δtbにより設定されるの
で、温度や電源電圧の変動にかかわらず、制御対象に対
する遅延時間を安定させることができる。また、Δｔを
大きくしたり、長くしたりすることも可能である。
第１図はこの発明の構成を示すブロック図、第２図はこ
の発明の一実施例を示す回路図、第３図は上記実施例の
動作を示すタイミングチャート、第４図は従来例を示す
回路図、第５図は従来例の動作を示すタイミングチャー
トである。 ３はトライステートバッファ（制御対象）、４は遅延部
（遅延手段）、８は分周回路（分周手段）、10はフリッ
プフロップ（制御信号生成手段）、Ａは入力クロック信
号、Ｂは基準クロック信号、Ｃは制御信号。 なお、図中、同一符号は同一、又は相当部分を示す。
の発明の一実施例を示す回路図、第３図は上記実施例の
動作を示すタイミングチャート、第４図は従来例を示す
回路図、第５図は従来例の動作を示すタイミングチャー
トである。 ３はトライステートバッファ（制御対象）、４は遅延部
（遅延手段）、８は分周回路（分周手段）、10はフリッ
プフロップ（制御信号生成手段）、Ａは入力クロック信
号、Ｂは基準クロック信号、Ｃは制御信号。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】制御対象に与える制御信号を基準クロック
信号に対して一定時間遅らせる遅延回路において、 遅延部と分周部とを有し、入力クロック信号に対して所
定の遅延と分周を施して基準クロック信号を生成する基
準クロック信号生成手段と、 上記入力クロックに同期して第一の状態にセットされ、
かつ上記基準クロック信号に同期して第二の状態にセッ
トされる制御信号を生成する制御信号生成手段とを備
え、 上記基準クロック信号が生成されてから上記制御信号に
より上記制御対象が動作するまでの時間Δｔは、次式、 Δｔ＝T/2−Δtd＋Δtb （但し、Ｔは入力クロック信号の周期、Δtdは上記遅延
部の遅延時間、Δtbは制御対象の動作遅延時間であ
る。） により設定されて成ることを特徴とする遅延回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181862A JP2611034B2 (ja) | 1990-07-10 | 1990-07-10 | 遅延回路 |
| US07/710,606 US5231313A (en) | 1990-07-10 | 1991-06-05 | Delay circuit |
| GB9112229A GB2246037B (en) | 1990-07-10 | 1991-06-06 | Delay circuit |
| DE4120903A DE4120903C2 (de) | 1990-07-10 | 1991-06-24 | Verzögerungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181862A JP2611034B2 (ja) | 1990-07-10 | 1990-07-10 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0469701A JPH0469701A (ja) | 1992-03-04 |
| JP2611034B2 true JP2611034B2 (ja) | 1997-05-21 |
Family
ID=16108141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2181862A Expired - Lifetime JP2611034B2 (ja) | 1990-07-10 | 1990-07-10 | 遅延回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5231313A (ja) |
| JP (1) | JP2611034B2 (ja) |
| DE (1) | DE4120903C2 (ja) |
| GB (1) | GB2246037B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424656A (en) * | 1993-05-07 | 1995-06-13 | Microelectronics And Computer Technology Corporation | Continuous superconductor to semiconductor converter circuit |
| US5559477A (en) * | 1994-02-10 | 1996-09-24 | International Microcircuits, Inc. | Pulse generator having controlled delay to control duty cycle |
| JP3380978B2 (ja) * | 1994-12-15 | 2003-02-24 | 三菱電機株式会社 | 半導体装置 |
| US5999029A (en) * | 1996-06-28 | 1999-12-07 | Lsi Logic Corporation | Meta-hardened flip-flop |
| US5758134A (en) * | 1996-09-04 | 1998-05-26 | Radisys Corporation | Microprocessor embedded control system having an automatic clock slowdown circuit |
| KR100258855B1 (ko) * | 1997-01-08 | 2000-06-15 | 김영환 | 데이타 유지 회로 |
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