JPH10221705A - 液晶表示素子 - Google Patents
液晶表示素子Info
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- JPH10221705A JPH10221705A JP2530697A JP2530697A JPH10221705A JP H10221705 A JPH10221705 A JP H10221705A JP 2530697 A JP2530697 A JP 2530697A JP 2530697 A JP2530697 A JP 2530697A JP H10221705 A JPH10221705 A JP H10221705A
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Abstract
(57)【要約】
【課題】 画素電極と共通電極の相対位置のずれによる
表示むらの防止と、絶縁膜の蓄積電荷による電界の変化
による画面の焼付防止。 【解決手段】 ＩＰＳ（インプレインスイッチング）モ
ード・トップゲート型・ＴＦＴマトリクス型のＬＣＤに
おいて、ソース電極１１ａ、ソースバス１１、ドレイン
電極１２ａ、画素電極１２及び共通電極８が同じ層とし
て形成される。各種電極等の形成されたガラス基板６ａ
にゲート絶縁膜９が各画素の表示領域を除いて形成され
る。ゲート絶縁膜９上にゲートバス７及び蓄積容量用バ
ス２０が形成される。蓄積容量用バス２０は画素電極１
２の一部と重なるよう形成され、両者の間に容量Ｃｓが
形成される。蓄積容量用バスの代りに隣接のゲートバス
を用いることもできる。
表示むらの防止と、絶縁膜の蓄積電荷による電界の変化
による画面の焼付防止。 【解決手段】 ＩＰＳ（インプレインスイッチング）モ
ード・トップゲート型・ＴＦＴマトリクス型のＬＣＤに
おいて、ソース電極１１ａ、ソースバス１１、ドレイン
電極１２ａ、画素電極１２及び共通電極８が同じ層とし
て形成される。各種電極等の形成されたガラス基板６ａ
にゲート絶縁膜９が各画素の表示領域を除いて形成され
る。ゲート絶縁膜９上にゲートバス７及び蓄積容量用バ
ス２０が形成される。蓄積容量用バス２０は画素電極１
２の一部と重なるよう形成され、両者の間に容量Ｃｓが
形成される。蓄積容量用バスの代りに隣接のゲートバス
を用いることもできる。
Description
【０００１】
【発明の属する技術分野】横電界モード（ＩＰＳ；イン
プレイン・スイッチングモード、とも言う）のＴＦＴ
（薄膜トランジスタ）マトリクス型の液晶表示素子に関
し、特に画素電極と共通電極との相対的位置ずれの防止
と、ゲート絶縁膜中に電荷が蓄積されることによる画面
の焼付の防止に関する。
プレイン・スイッチングモード、とも言う）のＴＦＴ
（薄膜トランジスタ）マトリクス型の液晶表示素子に関
し、特に画素電極と共通電極との相対的位置ずれの防止
と、ゲート絶縁膜中に電荷が蓄積されることによる画面
の焼付の防止に関する。
【０００２】
【従来の技術】従来のＴＦＴマトリクス型の液晶表示素
子（ＬＣＤと言う）は、ガラス基板の内面に画素電極及
びスイッチング素子としてのＴＦＴの形成されたＴＦＴ
アレイ基板と、ガラス基板の内面にほぼ一面に共通電極
の形成された対向基板とを近接対向させ、それらの間に
ＴＮ（ツイスト・ネマチック）形液晶などを封入して、
画素電極と共通電極との間に信号電圧を印加し、これに
より液晶に基板とほぼ直角な電界を印加して液晶分子を
動かし、光の透過を制御するのが最も一般的であった。
子（ＬＣＤと言う）は、ガラス基板の内面に画素電極及
びスイッチング素子としてのＴＦＴの形成されたＴＦＴ
アレイ基板と、ガラス基板の内面にほぼ一面に共通電極
の形成された対向基板とを近接対向させ、それらの間に
ＴＮ（ツイスト・ネマチック）形液晶などを封入して、
画素電極と共通電極との間に信号電圧を印加し、これに
より液晶に基板とほぼ直角な電界を印加して液晶分子を
動かし、光の透過を制御するのが最も一般的であった。
【０００３】これに対して、図７に示すようにＴＦＴア
レイ基板１に画素電極１２と共通電極８を噛み合うよう
に配置し、対向基板２には電極を形成しないで、両基板
間に液晶３を封入して、電極１２と８の間に信号電圧を
印加し、基板にほぼ平行な電界により液晶分子を動か
し、光の透過を制御するＩＰＳ（ｉｎ−ｐｌａｎｅ−ｓ
ｗｉｔｃｈｉｎｇ）モードが、視角特性に優れているこ
とから最近注目されている。
レイ基板１に画素電極１２と共通電極８を噛み合うよう
に配置し、対向基板２には電極を形成しないで、両基板
間に液晶３を封入して、電極１２と８の間に信号電圧を
印加し、基板にほぼ平行な電界により液晶分子を動か
し、光の透過を制御するＩＰＳ（ｉｎ−ｐｌａｎｅ−ｓ
ｗｉｔｃｈｉｎｇ）モードが、視角特性に優れているこ
とから最近注目されている。
【０００４】図７に示す従来例では、ガラス基板６の内
面に第１層として金属より成るゲートバス７と、共通電
極８とが形成され、それらの上及び間に第２層としてゲ
ート絶縁膜９がほぼ一面に形成される。なおゲートバス
７、共通電極８はガラス基板６の周辺に延長され、外部
接続用端子（図示せず）が形成されるが、それら端子上
のゲート絶縁膜９はエッチングにより除去される。ゲー
ト絶縁膜９上にＴＦＴの半導体層（ａ−Ｓｉ）１０が形
成された後、第３層としてソース電極１１ａ、ソースバ
ス１１、ドレイン電極１２ａ、画素電極１２が形成され
る。画素電極１２は共通電極８の一部と重なるように形
成され、両者の間にゲート絶縁膜を誘電体とする蓄積容
量が形成される。それらソースバス１１、画素電極１２
等の形成されたガラス基板６の内面に第４層として絶縁
膜１３が一面に形成される。
面に第１層として金属より成るゲートバス７と、共通電
極８とが形成され、それらの上及び間に第２層としてゲ
ート絶縁膜９がほぼ一面に形成される。なおゲートバス
７、共通電極８はガラス基板６の周辺に延長され、外部
接続用端子（図示せず）が形成されるが、それら端子上
のゲート絶縁膜９はエッチングにより除去される。ゲー
ト絶縁膜９上にＴＦＴの半導体層（ａ−Ｓｉ）１０が形
成された後、第３層としてソース電極１１ａ、ソースバ
ス１１、ドレイン電極１２ａ、画素電極１２が形成され
る。画素電極１２は共通電極８の一部と重なるように形
成され、両者の間にゲート絶縁膜を誘電体とする蓄積容
量が形成される。それらソースバス１１、画素電極１２
等の形成されたガラス基板６の内面に第４層として絶縁
膜１３が一面に形成される。
【０００５】対向基板２では、ガラス基板１４の内面に
ブラックマトリクス１５とカラーフィルタ１６が形成さ
れ、それらの上に一面に絶縁膜１７が形成される。なお
図７では、ゲート電極７ａ、ゲートバス７がソース電極
１１ａ、ドレイン電極１２ａ、半導体層１０の下側に配
されているので、ボトムゲート型のＴＦＴまたはＬＣＤ
と呼ばれる。更に図７ＡのＴＦＴ１９はチャネルエッチ
型で、図１０Ａに示すように半導体層１０の幅がソース
電極１１ａ、ドレイン電極１２ａの縁まで広がっている
場合もある。チャネルエッチ型の名はソース電極１１ａ
とドレイン電極１２ａの間の半導体層１０の導電性をも
つ表面層（ｎ+ ａ−Ｓｉより成るオーミックコンタクト
層）をエッチングして除去することから来ている。ボト
ムゲート型にはこの他に図１０Ｂに示すチャネル保護膜
型があり、広く用いられている。この場合は、半導体層
１０の表面層の上にＳｉＯ2 ，ＳｉＮｘなどのチャネル
保護膜２４が形成される。
ブラックマトリクス１５とカラーフィルタ１６が形成さ
れ、それらの上に一面に絶縁膜１７が形成される。なお
図７では、ゲート電極７ａ、ゲートバス７がソース電極
１１ａ、ドレイン電極１２ａ、半導体層１０の下側に配
されているので、ボトムゲート型のＴＦＴまたはＬＣＤ
と呼ばれる。更に図７ＡのＴＦＴ１９はチャネルエッチ
型で、図１０Ａに示すように半導体層１０の幅がソース
電極１１ａ、ドレイン電極１２ａの縁まで広がっている
場合もある。チャネルエッチ型の名はソース電極１１ａ
とドレイン電極１２ａの間の半導体層１０の導電性をも
つ表面層（ｎ+ ａ−Ｓｉより成るオーミックコンタクト
層）をエッチングして除去することから来ている。ボト
ムゲート型にはこの他に図１０Ｂに示すチャネル保護膜
型があり、広く用いられている。この場合は、半導体層
１０の表面層の上にＳｉＯ2 ，ＳｉＮｘなどのチャネル
保護膜２４が形成される。
【０００６】
【発明が解決しようとする課題】図７の従来例では、第
１層に共通電極８が、第３層に画素電極１２がそれぞれ
形成されている。即ち電極８と１２は別々の層で形成さ
れている。電極８及び１２それぞれの製造工程で使用す
るマスクパターン間で相対的な位置ずれが無ければ、図
８Ａに示すように両電極間の距離ａ，ｂは相等しいよう
にされている（ａ＝ｂ）。しかしながら、実際にはマス
クパターン間の位置ずれが存在し、例えば画素電極１２
が図において右側にずれるか、或いは共通電極８が左側
にずれて形成されると、上記電極間の距離がａ′，ｂ′
に変化し、ａ′＜ａ，ｂ′＞ｂとなる。そうすると、
ａ，ｂに対応する領域で両電極間に印加される電界強度
Ｅａ＝Ｅｂは、Ｅａ′＞Ｅｂ′となり、この液晶パネル
の輝度対印加電圧特性は、ａ′またはｂ′区間では、そ
れぞれ理想的な特性（ａ＝ｂ）を図において左側また
は右側にシフトしたようなまたはの特性となり、Ｌ
ＣＤの光学特性が変化する。そのため画面全体に表示む
らが発生する。
１層に共通電極８が、第３層に画素電極１２がそれぞれ
形成されている。即ち電極８と１２は別々の層で形成さ
れている。電極８及び１２それぞれの製造工程で使用す
るマスクパターン間で相対的な位置ずれが無ければ、図
８Ａに示すように両電極間の距離ａ，ｂは相等しいよう
にされている（ａ＝ｂ）。しかしながら、実際にはマス
クパターン間の位置ずれが存在し、例えば画素電極１２
が図において右側にずれるか、或いは共通電極８が左側
にずれて形成されると、上記電極間の距離がａ′，ｂ′
に変化し、ａ′＜ａ，ｂ′＞ｂとなる。そうすると、
ａ，ｂに対応する領域で両電極間に印加される電界強度
Ｅａ＝Ｅｂは、Ｅａ′＞Ｅｂ′となり、この液晶パネル
の輝度対印加電圧特性は、ａ′またはｂ′区間では、そ
れぞれ理想的な特性（ａ＝ｂ）を図において左側また
は右側にシフトしたようなまたはの特性となり、Ｌ
ＣＤの光学特性が変化する。そのため画面全体に表示む
らが発生する。
【０００７】また、図７の従来例では画素領域のゲート
絶縁膜９及び絶縁膜１３中及び各膜との界面の蓄積電荷
によって液晶側の電気力線１８（電界に対応する）が影
響を受け、そのため画面の焼付け現象が発生する問題が
ある。また、絶縁膜中に蓄積電荷がない場合でも画素電
極１２と共通電極８との間の電界が絶縁膜により分極さ
れる。つまり、液晶層をスイッチングさせるために、高
い駆動電圧が必要となり、消費電力の増加になる。
絶縁膜９及び絶縁膜１３中及び各膜との界面の蓄積電荷
によって液晶側の電気力線１８（電界に対応する）が影
響を受け、そのため画面の焼付け現象が発生する問題が
ある。また、絶縁膜中に蓄積電荷がない場合でも画素電
極１２と共通電極８との間の電界が絶縁膜により分極さ
れる。つまり、液晶層をスイッチングさせるために、高
い駆動電圧が必要となり、消費電力の増加になる。
【０００８】この発明は、画素電極１２と共通電極８と
の相対的な位置ずれのために生ずる表示むらと、絶縁膜
中の蓄積電荷による画面の焼付を防止することを目的と
している。
の相対的な位置ずれのために生ずる表示むらと、絶縁膜
中の蓄積電荷による画面の焼付を防止することを目的と
している。
【０００９】
（１）請求項１の発明は、ガラス基板の内面にトップゲ
ート型ＴＦＴ（薄膜トランジスタ）、画素電極、共通電
極の形成されたＴＦＴアレイ基板と、対向基板とが液晶
層を挟んで近接対向され、それら基板とほぼ平行な電界
により液晶分子を動かして光の透過を制御するＩＰＳ
（イン・プレイン・スイッチング）モード・トップゲー
ト型・ＴＦＴマトリクス型の液晶表示素子に関する。請
求項１では、ＴＦＴのソース電極及びドレイン電極と、
それらソース電極及びドレイン電極にそれぞれ接続され
たソースバス及び画素電極と、共通電極とが、ガラス基
板の内面に同じ層として形成される。ソース電極とドレ
イン電極の間及びその近傍に半導体層が形成され、各種
の電極、バス及び半導体層の形成されたガラス基板の内
面に、ゲート絶縁膜が、各画素の表示領域を除いて形成
され、そのゲート絶縁膜上に、ゲートバスが半導体層と
重なるように形成される。ゲート絶縁膜上に、蓄積容量
用バスが画素電極の一部と重なるように形成される。 （２）請求項２の発明は、前記（１）における蓄積容量
用バスの代りに、隣接画素のゲートバスを利用したもの
であり、画素電極と隣接のゲートバスとの間にゲート絶
縁膜を誘電体とする蓄積容量が形成される。 （３）請求項３の発明もＩＰＳモード・トップゲート型
・ＴＦＴマトリクス型の液晶表示素子に関する。請求項
３では、ＴＦＴのソース電極及びドレイン電極と、その
ソース電極に接続されたソースバスとがガラス基板の内
面に同じ層として形成され、それらソース電極とドレイ
ン電極との間及びその近傍に半導体層が形成され、それ
ら各種電極、バス及び半導体層の形成されたガラス基板
の内面にゲート絶縁膜が一面に形成される。そのゲート
絶縁膜上に、ゲートバスと、画素電極及び共通電極とが
同じ層として形成され、画素電極は、ゲート絶縁膜に形
成されたコンタクトホールを通じてドレイン電極に接続
される。共通電極は、ドレイン電極の一部と重なるよう
に形成され、それら両電極の間に、ゲート絶縁膜を誘電
体とする蓄積容量が形成される。 （４）請求項４の発明は、ＩＰＳモード・ボトムゲート
型・ＴＦＴマトリクス型の液晶表示素子に関する。請求
項４では、ＴＦＴのゲートバスと、蓄積容量用バスと
が、ガラス基板の内面に同じ層として形成され、それら
ゲートバス及び蓄積容量用バスの形成されたガラス基板
の内面に、ゲート絶縁膜が一面に形成される。そのゲー
ト絶縁膜上に、ＴＦＴの半導体層または半導体層とその
上のチャネル保護膜とがゲートバスと重なるように形成
され、その半導体層または半導体層とチャネル保護膜の
形成されたゲート絶縁膜上に、ＴＦＴのソース電極及び
ドレイン電極と、それらソース電極及びドレイン電極に
それぞれ接続されたソースバス及び画素電極と、共通電
極とが同じ層として形成される。画素電極の一部が蓄積
容量用バスと重なるように形成される。 （５）請求項５の発明は、前記（１）における蓄積容量
用バスの代りに、隣接画素のゲートバスを使用したもの
であり、画素電極と隣接ゲートバスとの間にゲート絶縁
膜を誘電体とする蓄積容量が形成される。 （６）請求項６の発明も、ＩＰＳモード・ボトムゲート
型・ＴＦＴマトリクス型の液晶表示素子に関する。請求
項６では、ＴＦＴのゲートバスと、画素電極及び共通電
極とが、ガラス基板の内面に同じ層として形成される。
それら各種電極、バスの形成されたガラス基板の内面に
ゲート絶縁膜が、各画素の表示領域を除いて形成され、
そのゲート絶縁膜上に、ＴＦＴの半導体層または半導体
層とその上のチャネル保護膜とが形成され、その半導体
層または半導体層とチャネル保護膜の形成されたゲート
絶縁膜上に、ＴＦＴのソース電極及びドレイン電極と、
そのソース電極に接続されたソースバスとが同じ層とし
て形成される。ドレイン電極は、ゲート絶縁膜に形成さ
れたコンタクトホールを通じて画素電極に接続される。
ドレイン電極の一部が共通電極と重なるよう形成され、
それら両電極の間にゲート絶縁膜を誘電体とする蓄積容
量が形成される。
ート型ＴＦＴ（薄膜トランジスタ）、画素電極、共通電
極の形成されたＴＦＴアレイ基板と、対向基板とが液晶
層を挟んで近接対向され、それら基板とほぼ平行な電界
により液晶分子を動かして光の透過を制御するＩＰＳ
（イン・プレイン・スイッチング）モード・トップゲー
ト型・ＴＦＴマトリクス型の液晶表示素子に関する。請
求項１では、ＴＦＴのソース電極及びドレイン電極と、
それらソース電極及びドレイン電極にそれぞれ接続され
たソースバス及び画素電極と、共通電極とが、ガラス基
板の内面に同じ層として形成される。ソース電極とドレ
イン電極の間及びその近傍に半導体層が形成され、各種
の電極、バス及び半導体層の形成されたガラス基板の内
面に、ゲート絶縁膜が、各画素の表示領域を除いて形成
され、そのゲート絶縁膜上に、ゲートバスが半導体層と
重なるように形成される。ゲート絶縁膜上に、蓄積容量
用バスが画素電極の一部と重なるように形成される。 （２）請求項２の発明は、前記（１）における蓄積容量
用バスの代りに、隣接画素のゲートバスを利用したもの
であり、画素電極と隣接のゲートバスとの間にゲート絶
縁膜を誘電体とする蓄積容量が形成される。 （３）請求項３の発明もＩＰＳモード・トップゲート型
・ＴＦＴマトリクス型の液晶表示素子に関する。請求項
３では、ＴＦＴのソース電極及びドレイン電極と、その
ソース電極に接続されたソースバスとがガラス基板の内
面に同じ層として形成され、それらソース電極とドレイ
ン電極との間及びその近傍に半導体層が形成され、それ
ら各種電極、バス及び半導体層の形成されたガラス基板
の内面にゲート絶縁膜が一面に形成される。そのゲート
絶縁膜上に、ゲートバスと、画素電極及び共通電極とが
同じ層として形成され、画素電極は、ゲート絶縁膜に形
成されたコンタクトホールを通じてドレイン電極に接続
される。共通電極は、ドレイン電極の一部と重なるよう
に形成され、それら両電極の間に、ゲート絶縁膜を誘電
体とする蓄積容量が形成される。 （４）請求項４の発明は、ＩＰＳモード・ボトムゲート
型・ＴＦＴマトリクス型の液晶表示素子に関する。請求
項４では、ＴＦＴのゲートバスと、蓄積容量用バスと
が、ガラス基板の内面に同じ層として形成され、それら
ゲートバス及び蓄積容量用バスの形成されたガラス基板
の内面に、ゲート絶縁膜が一面に形成される。そのゲー
ト絶縁膜上に、ＴＦＴの半導体層または半導体層とその
上のチャネル保護膜とがゲートバスと重なるように形成
され、その半導体層または半導体層とチャネル保護膜の
形成されたゲート絶縁膜上に、ＴＦＴのソース電極及び
ドレイン電極と、それらソース電極及びドレイン電極に
それぞれ接続されたソースバス及び画素電極と、共通電
極とが同じ層として形成される。画素電極の一部が蓄積
容量用バスと重なるように形成される。 （５）請求項５の発明は、前記（１）における蓄積容量
用バスの代りに、隣接画素のゲートバスを使用したもの
であり、画素電極と隣接ゲートバスとの間にゲート絶縁
膜を誘電体とする蓄積容量が形成される。 （６）請求項６の発明も、ＩＰＳモード・ボトムゲート
型・ＴＦＴマトリクス型の液晶表示素子に関する。請求
項６では、ＴＦＴのゲートバスと、画素電極及び共通電
極とが、ガラス基板の内面に同じ層として形成される。
それら各種電極、バスの形成されたガラス基板の内面に
ゲート絶縁膜が、各画素の表示領域を除いて形成され、
そのゲート絶縁膜上に、ＴＦＴの半導体層または半導体
層とその上のチャネル保護膜とが形成され、その半導体
層または半導体層とチャネル保護膜の形成されたゲート
絶縁膜上に、ＴＦＴのソース電極及びドレイン電極と、
そのソース電極に接続されたソースバスとが同じ層とし
て形成される。ドレイン電極は、ゲート絶縁膜に形成さ
れたコンタクトホールを通じて画素電極に接続される。
ドレイン電極の一部が共通電極と重なるよう形成され、
それら両電極の間にゲート絶縁膜を誘電体とする蓄積容
量が形成される。
【００１０】
（実施例１）請求項１の発明の実施例を図１に、図７と
対応する部分に同じ符号を付けて示す。図１ではトップ
ゲート型のＴＦＴ１９のソース電極１１ａ及びドレイン
電極１２ａと、それらソース電極１１ａ及びドレイン電
極１２ａにそれぞれ接続されたソースバス１１及び画素
電極１２と、共通電極８とが、ガラス基板６の内面に同
じ層として（この例では第１層として）形成される。ソ
ース電極１１ａとドレイン電極１２ａの間及びその近傍
にａ−Ｓｉなどの半導体層１０が形成される。前記各種
の電極、バス及び半導体層１０の形成されたガラス基板
６の内面に、ゲート絶縁膜９が、各画素の表示領域を除
いて形成される。
対応する部分に同じ符号を付けて示す。図１ではトップ
ゲート型のＴＦＴ１９のソース電極１１ａ及びドレイン
電極１２ａと、それらソース電極１１ａ及びドレイン電
極１２ａにそれぞれ接続されたソースバス１１及び画素
電極１２と、共通電極８とが、ガラス基板６の内面に同
じ層として（この例では第１層として）形成される。ソ
ース電極１１ａとドレイン電極１２ａの間及びその近傍
にａ−Ｓｉなどの半導体層１０が形成される。前記各種
の電極、バス及び半導体層１０の形成されたガラス基板
６の内面に、ゲート絶縁膜９が、各画素の表示領域を除
いて形成される。
【００１１】ゲート絶縁膜９上に、ゲートバス７が半導
体層１０と重なるように形成される。また、ゲート絶縁
膜９上に、蓄積容量用バス２０が画素電極１２の一部と
重なるように形成され、両者の間にゲート絶縁膜９を誘
電体とする蓄積容量Ｃｓが形成される。ソースバス１
１、共通電極８よりガラス基板６の周辺に延長された端
末部に外部接続用の端子が形成され、その端子上のゲー
ト絶縁膜９をエッチングにより除去する必要があるが、
その時同時に、各画素の表示領域のゲート絶縁膜９も除
去される。従って、工程数は増加しない。
体層１０と重なるように形成される。また、ゲート絶縁
膜９上に、蓄積容量用バス２０が画素電極１２の一部と
重なるように形成され、両者の間にゲート絶縁膜９を誘
電体とする蓄積容量Ｃｓが形成される。ソースバス１
１、共通電極８よりガラス基板６の周辺に延長された端
末部に外部接続用の端子が形成され、その端子上のゲー
ト絶縁膜９をエッチングにより除去する必要があるが、
その時同時に、各画素の表示領域のゲート絶縁膜９も除
去される。従って、工程数は増加しない。
【００１２】請求項１の発明では、画素電極１２と共通
電極８とを同じ層に形成するので同じ工程で同一のマス
クパターンを使用して同時に形成できる。従って、両電
極間の相対的な位置ずれは生じない。従って、従来例で
述べたような表示むらは発生しない。また各画素の表示
領域ではゲート絶縁膜９は除去されているので、画素電
極１２と共通電極８との間の電界に対応する電気力線１
８が従来例のようにゲート絶縁膜９等の蓄積電荷による
ＤＣ成分が液晶層に印加されるのを抑制できるため、画
面の焼付き現象は起きない。 （実施例２）実施例１の蓄積容量バス２０を設けない
で、図２に示すように隣接する一方の画素の画素電極１
２と他方の画素のゲートバス７とを一部重なるように配
置し、両者の間にゲート絶縁膜９を誘電体とする蓄積容
量Ｃｓを形成したのが請求項２の発明であり、実施例１
と同じ効果が得られる。 （実施例３）請求項３の発明では、図３に示すようにト
ップゲート型ＴＦＴのソース電極１１ａ及びドレイン電
極１２ａと、そのソース電極１２ａに接続されたソース
バス１１とがガラス基板６の内面に同じ層として形成さ
れる。ソース電極１１ａとドレイン電極１２ａとの間及
びその近傍にａ−Ｓｉなどの半導体層１０が形成され
る。それら各種電極、バス及び半導体層の形成されたガ
ラス基板６の内面にゲート絶縁膜９が一面に形成され
る。ゲート絶縁膜９上に、ゲートバス７及びゲート電極
７ａと、画素電極１２及び共通電極８とが同じ層として
形成される。
電極８とを同じ層に形成するので同じ工程で同一のマス
クパターンを使用して同時に形成できる。従って、両電
極間の相対的な位置ずれは生じない。従って、従来例で
述べたような表示むらは発生しない。また各画素の表示
領域ではゲート絶縁膜９は除去されているので、画素電
極１２と共通電極８との間の電界に対応する電気力線１
８が従来例のようにゲート絶縁膜９等の蓄積電荷による
ＤＣ成分が液晶層に印加されるのを抑制できるため、画
面の焼付き現象は起きない。 （実施例２）実施例１の蓄積容量バス２０を設けない
で、図２に示すように隣接する一方の画素の画素電極１
２と他方の画素のゲートバス７とを一部重なるように配
置し、両者の間にゲート絶縁膜９を誘電体とする蓄積容
量Ｃｓを形成したのが請求項２の発明であり、実施例１
と同じ効果が得られる。 （実施例３）請求項３の発明では、図３に示すようにト
ップゲート型ＴＦＴのソース電極１１ａ及びドレイン電
極１２ａと、そのソース電極１２ａに接続されたソース
バス１１とがガラス基板６の内面に同じ層として形成さ
れる。ソース電極１１ａとドレイン電極１２ａとの間及
びその近傍にａ−Ｓｉなどの半導体層１０が形成され
る。それら各種電極、バス及び半導体層の形成されたガ
ラス基板６の内面にゲート絶縁膜９が一面に形成され
る。ゲート絶縁膜９上に、ゲートバス７及びゲート電極
７ａと、画素電極１２及び共通電極８とが同じ層として
形成される。
【００１３】画素電極１２はゲート絶縁膜９に形成され
たコンタクトホール２２を通じてドレイン電極１２ａに
接続される。共通電極８はドレイン電極１２ａの一部と
重なるように形成され、両電極間にゲート絶縁膜９を誘
電体とする蓄積容量Ｃｓが形成される。図３において
も、画素電極１２と共通電極８とは同じ層に形成される
ので相対位置のずれはない。また、画素電極１２と共通
電極８との間及び上方にはゲート絶縁膜９はないので、
両電極の間の液晶側の電気力線１８（電界と対応する）
は、従来例のように絶縁膜１３やゲート絶縁膜９中の蓄
積電荷による影響を受けることはない。従って図３の場
合も、従来例のような画面の焼付は起らない。 （実施例４）請求項４の発明は、図４に示すようにＩＰ
Ｓモード・ボトムゲート型・ＴＦＴマトリクス型の液晶
表示素子に関する。図４では、ＴＦＴ１９のゲートバス
７と、蓄積容量用バス２０が、ガラス基板６の内面に同
じ層として形成される。ゲートバス７及び蓄積容量用バ
ス２０の形成されたガラス基板６の内面に、ゲート絶縁
膜９が一面に形成される。ゲート絶縁膜９上に、ＴＦＴ
の半導体層１０がゲートバス７と重なるように形成さ
れ、その半導体層１０の形成されたゲート絶縁膜９上
に、ＴＦＴのソース電極１１ａ及びドレイン電極１２ａ
と、それらソース電極１１ａ及びドレイン電極１２ａに
それぞれ接続されたソースバス１１及び画素電極１２
と、共通電極８とが同じ層として形成される。
たコンタクトホール２２を通じてドレイン電極１２ａに
接続される。共通電極８はドレイン電極１２ａの一部と
重なるように形成され、両電極間にゲート絶縁膜９を誘
電体とする蓄積容量Ｃｓが形成される。図３において
も、画素電極１２と共通電極８とは同じ層に形成される
ので相対位置のずれはない。また、画素電極１２と共通
電極８との間及び上方にはゲート絶縁膜９はないので、
両電極の間の液晶側の電気力線１８（電界と対応する）
は、従来例のように絶縁膜１３やゲート絶縁膜９中の蓄
積電荷による影響を受けることはない。従って図３の場
合も、従来例のような画面の焼付は起らない。 （実施例４）請求項４の発明は、図４に示すようにＩＰ
Ｓモード・ボトムゲート型・ＴＦＴマトリクス型の液晶
表示素子に関する。図４では、ＴＦＴ１９のゲートバス
７と、蓄積容量用バス２０が、ガラス基板６の内面に同
じ層として形成される。ゲートバス７及び蓄積容量用バ
ス２０の形成されたガラス基板６の内面に、ゲート絶縁
膜９が一面に形成される。ゲート絶縁膜９上に、ＴＦＴ
の半導体層１０がゲートバス７と重なるように形成さ
れ、その半導体層１０の形成されたゲート絶縁膜９上
に、ＴＦＴのソース電極１１ａ及びドレイン電極１２ａ
と、それらソース電極１１ａ及びドレイン電極１２ａに
それぞれ接続されたソースバス１１及び画素電極１２
と、共通電極８とが同じ層として形成される。
【００１４】また、画素電極１２の一部が蓄積容量用バ
ス２０と重なるように形成され、両者の間にゲート絶縁
膜９を誘電体とする蓄積容量Ｃｓが形成される。図４の
場合もこれまでの例と同様の効果が得られる。図４では
ＴＦＴ１９としてチャネルエッチ型を示したが、チャネ
ル保護型（図１０Ｂ）を用いてもよい。 （実施例５）請求項５の発明は、図５に示すように図４
の蓄積容量（Ｃｓ）用バス２０の代りに隣接のゲートバ
ス７を用いた場合であり、同じ効果が得られる。なお、
図５のＴＦＴ１９をチャネル保護型（図１０Ｂ）に代え
てもよい。 （実施例６）請求項６の発明も、図６に示すように、Ｉ
ＰＳモード・ボトムゲート型・ＴＦＴマトリクス型の液
晶表示素子に関する。図６では、ＴＦＴ１９のゲートバ
ス７と、画素電極１２及び共通電極８とが、ガラス基板
６の内面に同じ層として形成される。それら各種電極、
バスの形成されたガラス基板６の内面に、ゲート絶縁膜
９が、各画素の表示領域を除いて形成される。
ス２０と重なるように形成され、両者の間にゲート絶縁
膜９を誘電体とする蓄積容量Ｃｓが形成される。図４の
場合もこれまでの例と同様の効果が得られる。図４では
ＴＦＴ１９としてチャネルエッチ型を示したが、チャネ
ル保護型（図１０Ｂ）を用いてもよい。 （実施例５）請求項５の発明は、図５に示すように図４
の蓄積容量（Ｃｓ）用バス２０の代りに隣接のゲートバ
ス７を用いた場合であり、同じ効果が得られる。なお、
図５のＴＦＴ１９をチャネル保護型（図１０Ｂ）に代え
てもよい。 （実施例６）請求項６の発明も、図６に示すように、Ｉ
ＰＳモード・ボトムゲート型・ＴＦＴマトリクス型の液
晶表示素子に関する。図６では、ＴＦＴ１９のゲートバ
ス７と、画素電極１２及び共通電極８とが、ガラス基板
６の内面に同じ層として形成される。それら各種電極、
バスの形成されたガラス基板６の内面に、ゲート絶縁膜
９が、各画素の表示領域を除いて形成される。
【００１５】ゲート絶縁膜９上に、ＴＦＴの半導体層１
０が形成され、半導体層１０の形成されたゲート絶縁膜
９上に、ＴＦＴのソース電極１１ａ及びドレイン電極１
２ａと、そのソース電極１１ａに接続されたソースバス
１１とが、同じ層として形成される。ドレイン電極１２
ａは、ゲート絶縁膜９に形成されたコンタクトホール２
２を通じて画素電極１２に接続される。ドレイン電極１
２ａの一部が共通電極８と重なるよう形成され、それら
両電極の間にゲート絶縁膜９を誘電体とする蓄積容量Ｃ
ｓが形成される。図６の場合も図１〜図５の場合と同じ
効果が得られることは明らかである。また、図６のＴＦ
Ｔ１９をチャネル保護型（図１０Ｂ）に代えてもよい。 （その他）これまでの説明では、ＩＰＳモード・ＴＦＴ
マトリクス型ＬＣＤの場合を述べたが、この発明はＴＦ
Ｔを用いない従来の単純マトリクス型（ＸＹマトリクス
型）のようなパッシブ型のＩＰＳモード・ＬＣＤにも応
用できる。その場合、ソースバス１１に相当するバスを
例えば信号電極とし、共通電極８に相当するバスを走査
電極とすればよい。
０が形成され、半導体層１０の形成されたゲート絶縁膜
９上に、ＴＦＴのソース電極１１ａ及びドレイン電極１
２ａと、そのソース電極１１ａに接続されたソースバス
１１とが、同じ層として形成される。ドレイン電極１２
ａは、ゲート絶縁膜９に形成されたコンタクトホール２
２を通じて画素電極１２に接続される。ドレイン電極１
２ａの一部が共通電極８と重なるよう形成され、それら
両電極の間にゲート絶縁膜９を誘電体とする蓄積容量Ｃ
ｓが形成される。図６の場合も図１〜図５の場合と同じ
効果が得られることは明らかである。また、図６のＴＦ
Ｔ１９をチャネル保護型（図１０Ｂ）に代えてもよい。 （その他）これまでの説明では、ＩＰＳモード・ＴＦＴ
マトリクス型ＬＣＤの場合を述べたが、この発明はＴＦ
Ｔを用いない従来の単純マトリクス型（ＸＹマトリクス
型）のようなパッシブ型のＩＰＳモード・ＬＣＤにも応
用できる。その場合、ソースバス１１に相当するバスを
例えば信号電極とし、共通電極８に相当するバスを走査
電極とすればよい。
【００１６】
【発明の効果】 この発明では、画素電極１２と共通電極８は同じ層
として形成されるので、同一工程で、同じマスクを用い
て同時に作製できる。よって、両者の間の相対的な位置
ずれは生じないので、従来のような位置ずれによる表示
むらは生じない。 各画素の表示領域において、画素電極１２及び共通
電極８の上方（液晶側）にはゲート絶縁膜９などの絶縁
膜は存在しないので、従来のように絶縁膜内の蓄積電荷
により、液晶側の電気力線１８が影響を受けることがな
く、よって画面の焼付現象は起らない。 この発明は、従来技術に比べて製造工程数を増やす
ことなく行える。 この発明はＴＦＴを用いないパッシブ型のＩＰＳモ
ードＬＣＤにも応用できる。
として形成されるので、同一工程で、同じマスクを用い
て同時に作製できる。よって、両者の間の相対的な位置
ずれは生じないので、従来のような位置ずれによる表示
むらは生じない。 各画素の表示領域において、画素電極１２及び共通
電極８の上方（液晶側）にはゲート絶縁膜９などの絶縁
膜は存在しないので、従来のように絶縁膜内の蓄積電荷
により、液晶側の電気力線１８が影響を受けることがな
く、よって画面の焼付現象は起らない。 この発明は、従来技術に比べて製造工程数を増やす
ことなく行える。 この発明はＴＦＴを用いないパッシブ型のＩＰＳモ
ードＬＣＤにも応用できる。
【図１】請求項１の実施例を示す図で、ＡはＢのａ−
ａ′断面図、Ｂは平面図。
ａ′断面図、Ｂは平面図。
【図２】請求項２の実施例を示す図で、ＡはＢのａ−
ａ′断面図、Ｂは平面図。
ａ′断面図、Ｂは平面図。
【図３】請求項３の実施例を示す図で、ＡはＢのａ−
ａ′断面図、Ｂは平面図。
ａ′断面図、Ｂは平面図。
【図４】請求項４の実施例を示す図で、ＡはＢのａ−
ａ′断面図、Ｂは平面図。
ａ′断面図、Ｂは平面図。
【図５】請求項５の実施例を示す図で、ＡはＢのａ−
ａ′断面図、Ｂは平面図。
ａ′断面図、Ｂは平面図。
【図６】請求項６の実施例を示す図で、ＡはＢのａ−
ａ′断面図、Ｂは平面図。
ａ′断面図、Ｂは平面図。
【図７】従来のＩＰＳモード・ボトムゲート型・ＴＦＴ
マトリクスＬＣＤを示す図で、ＡはＢのａ−ａ′断面
図、Ｂは平面図。
マトリクスＬＣＤを示す図で、ＡはＢのａ−ａ′断面
図、Ｂは平面図。
【図８】図７の画素電極１２と共通電極８との相対位置
を示す原理的な平面図。
を示す原理的な平面図。
【図９】図８の各表示領域におけるパネルの輝度対印加
電圧特性を示す図。
電圧特性を示す図。
【図１０】ボトムゲート型ＴＦＴの断面図で、Ａはチャ
ネルエッチ型、Ｂはチャネル保護膜型を示す。
ネルエッチ型、Ｂはチャネル保護膜型を示す。
Claims (6)
- 【請求項１】 ガラス基板の内面にトップゲート型ＴＦ
Ｔ（薄膜トランジスタ）、画素電極、共通電極の形成さ
れたＴＦＴアレイ基板と、対向基板とが液晶層を挟んで
近接対向され、それら基板とほぼ平行な電界により液晶
分子を動かして光の透過を制御するＩＰＳ（イン・プレ
イン・スイッチング）モード・トップゲート型・ＴＦＴ
マトリクス型の液晶表示素子において、 前記ＴＦＴのソース電極及びドレイン電極と、それらソ
ース電極及びドレイン電極にそれぞれ接続されたソース
バス及び前記画素電極と、前記共通電極とが、前記ガラ
ス基板の内面に同じ層として形成され、 前記ソース電極とドレイン電極の間及びその近傍に半導
体層が形成され、 前記各種の電極、バス及び半導体層の形成された前記ガ
ラス基板の内面に、ゲート絶縁膜が、各画素の表示領域
を除いて形成され、 そのゲート絶縁膜上に、ゲートバスが前記半導体層と重
なるように形成され、 前記ゲート絶縁膜上に、蓄積容量用バスが前記画素電極
の一部と重なるように形成されていることを特徴とする
液晶表示素子。 - 【請求項２】 ガラス基板の内面にトップゲート型ＴＦ
Ｔ、画素電極、共通電極の形成されたＴＦＴアレイ基板
と、対向基板とが液晶層を挟んで近接対向され、それら
基板とほぼ平行な電界により液晶分子を動かして光の透
過を制御するＩＰＳモード・トップゲート型・ＴＦＴマ
トリクス型の液晶表示素子において、 前記ＴＦＴのソース電極及びドレイン電極と、それらソ
ース電極及びドレイン電極にそれぞれ接続されたソース
バス及び前記画素電極と、前記共通電極とが、前記ガラ
ス基板の内面の同じ層に形成され、 前記ソース電極とドレイン電極の間及びその近傍に半導
体層が形成され、 前記各種の電極、バス及び半導体層の形成された前記ガ
ラス基板の内面に、ゲート絶縁膜が、各画素の表示領域
を除いて形成され、 そのゲート絶縁膜上に、ゲートバスが前記半導体層及び
隣接画素の画素電極の一部と重なるように形成され、 隣接する一方の画素の画素電極と他方の画素のゲートバ
スとの間に前記ゲート絶縁膜を誘電体とする蓄積容量が
形成されていることを特徴とする液晶表示素子。 - 【請求項３】 ガラス基板の内面にトップゲート型ＴＦ
Ｔ、画素電極、共通電極の形成されたＴＦＴアレイ基板
と、対向基板とが液晶層を挟んで近傍対向され、それら
基板とほぼ平行な電界により液晶分子を動かして光の透
過を制御するＩＰＳモード・トップゲート型・ＴＦＴマ
トリクス型の液晶表示素子において、 前記ＴＦＴのソース電極及びドレイン電極と、そのソー
ス電極に接続されたソースバスとが前記ガラス基板の内
面に同じ層として形成され、 それらソース電極とドレイン電極との間及びその近傍に
半導体層が形成され、 それら各種電極、バス及び半導体層の形成された前記ガ
ラス基板の内面にゲート絶縁膜が一面に形成され、 そのゲート絶縁膜上に、ゲートバスと、前記画素電極及
び共通電極とが同じ層として形成され、 前記画素電極は、前記ゲート絶縁膜に形成されたコンタ
クトホールを通じて前記ドレイン電極に接続され、 前記共通電極は、前記ドレイン電極の一部と重なるよう
に形成され、それら両電極の間に、前記ゲート絶縁膜を
誘電体とする蓄積容量が形成されていることを特徴とす
る液晶表示素子。 - 【請求項４】 ガラス基板の内面にボトムゲート型ＴＦ
Ｔ、画素電極、共通電極の形成されたＴＦＴアレイ基板
と、対向基板とが液晶層を挟んで近接対向され、それら
基板とほぼ平行な電界により液晶分子を動かして光の透
過を制御するＩＰＳモード・ボトムゲート型・ＴＦＴマ
トリクス型の液晶表示素子において、 前記ＴＦＴのゲートバスと、蓄積容量用バスとが、前記
ガラス基板の内面に同じ層として形成され、 それらゲートバス及び蓄積容量用バスの形成された前記
ガラス基板の内面に、ゲート絶縁膜が一面に形成され、 そのゲート絶縁膜上に、前記ＴＦＴの半導体層または半
導体層とその上のチャネル保護膜とが前記ゲートバスと
重なるように形成され、 その半導体層または半導体層とチャネル保護膜の形成さ
れたゲート絶縁膜上に、前記ＴＦＴのソース電極及びド
レイン電極と、それらソース電極及びドレイン電極にそ
れぞれ接続されたソースバス及び前記画素電極と、前記
共通電極とが同じ層として形成され、 前記画素電極の一部が前記蓄積容量用バスと重なるよう
に形成されていることを特徴とする液晶表示素子。 - 【請求項５】 ガラス基板の内面にボトムゲート型ＴＦ
Ｔ、画素電極、共通電極の形成されたＴＦＴアレイ基板
と、対向基板とが液晶層を挟んで近接対向され、それら
基板とほぼ平行な電界により液晶分子を動かして光の透
過を制御するＩＰＳモード・ボトムゲート型・ＴＦＴマ
トリクス型の液晶表示素子において、 前記ＴＦＴのゲートバスが前記ガラス基板の内面に形成
され、 そのゲートバスの形成された前記ガラス基板の内面にゲ
ート絶縁膜が一面に形成され、 そのゲート絶縁膜上に、前記ＴＦＴの半導体層または半
導体層とその上のチャネル保護膜とが前記ゲートバスと
重なるように形成され、 その半導体層または半導体層とチャネル保護膜の形成さ
れたゲート絶縁膜上に、前記ＴＦＴのソース電極及びド
レイン電極と、それらソース電極及びドレイン電極にそ
れぞれ接続されたソースバス及び画素電極と、前記共通
電極とが同じ層として形成され、 前記画素電極の一部が隣接画素のゲートバスと重なるよ
うに形成され、両者の間にゲート絶縁膜を誘電体とする
蓄積容量が形成されていることを特徴とする液晶表示素
子。 - 【請求項６】 ガラス基板の内面にボトムゲート型ＴＦ
Ｔ、画素電極、共通電極の形成されたＴＦＴアレイ基板
と、対向基板とが液晶層を挟んで近接対向され、それら
基板とほぼ平行な電界により液晶分子を動かして光の透
過を制御するＩＰＳモード・ボトムゲート型・ＴＦＴマ
トリクス型の液晶表示素子において、 前記ＴＦＴのゲートバスと、前記画素電極及び共通電極
とが、前記ガラス基板の内面に同じ層として形成され、 それら各種電極、バスの形成されたガラス基板の内面に
ゲート絶縁膜が、各画素の表示領域を除いて形成され、 そのゲート絶縁膜上に、前記ＴＦＴの半導体層または半
導体層とその上のチャネル保護膜とが形成され、 その半導体層または半導体層とチャネル保護膜の形成さ
れたゲート絶縁膜上に、前記ＴＦＴのソース電極及びド
レイン電極と、そのソース電極に接続されたソースバス
とが同じ層として形成され、 前記ドレイン電極は、前記ゲート絶縁膜に形成されたコ
ンタクトホールを通じて前記画素電極に接続され、 前記ドレイン電極の一部が前記共通電極と重なるよう形
成され、それら両電極の間に前記ゲート絶縁膜を誘電体
とする蓄積容量が形成されていることを特徴とする液晶
表示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2530697A JPH10221705A (ja) | 1997-02-07 | 1997-02-07 | 液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2530697A JPH10221705A (ja) | 1997-02-07 | 1997-02-07 | 液晶表示素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10221705A true JPH10221705A (ja) | 1998-08-21 |
Family
ID=12162339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2530697A Withdrawn JPH10221705A (ja) | 1997-02-07 | 1997-02-07 | 液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10221705A (ja) |
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