KR101369758B1 - 횡전계형 액정표시장치용 어레이 기판 및 그의 제조방법 - Google Patents

횡전계형 액정표시장치용 어레이 기판 및 그의 제조방법 Download PDF

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Abstract

본 발명은 기판 상에 게이트 배선과, 상기 게이트 배선과 연결된 게이트 전극 및 상기 게이트 배선과 나란하게 연장하는 공통배선을 형성하는 단계와; 상기 게이트 배선과 게이트 전극 및 공통배선 상부로 전면에 상기 공통배선에 대응해서 다수의 공통 콘택홀을 갖는 게이트 절연막을 형성하고, 상기 게이트 절연막 위로 상기 게이트 전극에 대응해서 아일랜드 형상의 액티브층과, 상기 액티브층 상부에 불순물 비정질 실리콘 패턴을 형성하는 단계와; 상기 불순물 비정질 실리콘 패턴 위로 서로 이격하며 서로 이격하는 이중층 의 소스 및 드레인 전극과, 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 화소영역을 정의하는 이중층의 데이터 배선을 형성하고, 동시에 상기 화소영역 내에 상기 드레인 전극과 연결되며 서로 이격하는 다수의 이중층의 화소전극과, 상기 다수의 공통 콘택홀을 통해 상기 공통배선과 전기적으로 연결되며 상기 다수의 화소전극과 교대하며 상기 화소전극과 동일한 단면구조를 갖는 다수의 이중층 공통전극을 형성하는 단계와; 상기 이중층 구조의 다수의 화소전극과 공통전극의 상부층을 습식식각하여 제거함으로써 단일층 구조의 화소전극과 공통전극을 형성하는 단계와; 상기 소스 및 드레인 전극 사이로 노출된 상기 불순물 비정질 실리콘 패턴을 제거하여 상기 액티브층을 노출시키는 단계를 포함하는 횡전계형 액정표시장치용 어레이 기판의 제조 방법을 제공한다.
4마크스, 어레이기판, 액정, 명암비, 빛샘, 횡전계

Description

횡전계형 액정표시장치용 어레이 기판 및 그의 제조방법{Method of fabricating the array substrate for in-plane switching mode liquid crystal display device}
본 발명은 횡전계형 액정표시장치에 관한 것이며, 특히 단차발생을 억제하여 명암비 저하를 방지한 4마스크 공정을 통한 횡전계형 액정표시장치용 어레이 기판 의 제조방법에 관한 것이다.
일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소전극이 행렬 방식으로 배열된 능동행렬 액정표시장치(AM-LCD : Active Matrix LCD 이하, 액정표시장치로 약칭함)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
상기 액정표시장치는 공통전극이 형성된 컬러필터 기판과 화소전극이 형성된 어레이 기판과, 상기 두 기판 사이에 개재된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통전극과 화소전극 사이에 수직하게 형성된 전기장에 의해 액정이 구동되며, 투과율과 개구율 등의 특성이 우수하다.
그러나, 상하로 걸리는 전기장에 의한 액정구동은 시야각 특성이 우수하지 못한 단점을 가지고 있다.
따라서, 상기의 단점을 극복하기 위해 시야각 특성이 우수한 횡전계형 액정표시장치가 제안되었다.
이하, 도 1을 참조하여 일반적인 횡전계형 액정표시장치에 관해 상세히 설명한다.
도 1은 일반적인 횡전계형 액정표시장치의 단면을 도시한 도면이다.
도시한 바와 같이, 컬러필터 기판인 상부기판(9)과 어레이 기판인 하부기판(10)이 서로 이격되어 대향하고 있으며, 이 상부 및 하부기판(9, 10)사이에는 액정층(11)이 개재되어 있다.
상기 하부기판(10)상에는 공통전극(17)과 화소전극(30)이 동일 평면상에 형성되어 있으며, 이때, 상기 액정층(11)은 상기 공통전극(17)과 화소전극(30)에 의한 수평전계(L)에 의해 작동된다.
도 2a와 2b는 일반적인 횡전계형 액정표시장치의 온(on), 오프(off) 상태의 동작을 각각 도시한 단면도이다.
우선, 전압이 인가된 온(on)상태에서의 액정의 배열상태를 도시한 도 2a를 참조하면, 상기 공통전극(17) 및 화소전극(30)과 대응하는 위치의 액정(11a)의 상변이는 없지만 공통전극(17)과 화소전극(30) 사이 구간에 위치한 액정(11b)은 이 공통전극(17)과 화소전극(30) 사이에 전압이 인가됨으로써 형성되는 수평전계(L)에 의하여, 상기 수평전계(L)와 같은 방향으로 배열하게 된다. 즉, 상기 횡전계형 액정표시장치는 액정이 수평전계에 의해 이동하므로, 시야각이 넓어지는 특성을 띠게 된다.
그러므로, 상기 횡전계형 액정표시장치를 정면에서 보았을 때, 상/하/좌/우방향으로 약 80∼85o방향에서도 반전현상 없이 볼 수 있다.
다음, 도 2b를 참조하면, 상기 액정표시장치에 전압이 인가되지 않은 오프상태이므로 상기 공통전극(17)과 화소전극(30)간에 수평전계가 형성되지 않고 액정층(11)의 배열 상태가 변하지 않는다.
도 3은 종래의 일반적인 횡전계형 액정표시장치용 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도이다.
도시한 바와같이, 화소영역(P)에 있어서는 기판(40) 상에 다수개의 공통전극(49a, 49b)이 서로 이격하여 형성되어 있으며, 그 상부로 전면에 게이트 절연막(50)이 형성되어 있으며, 도면에는 나타나지 않았지만 상기 공통전극(49a, 49b)과 더불어 상기 기판(40)상에는 일방향으로 연장하는 게이트 배선과 상기 공통전 극(49a, 49b)과 연결되며 공통배선이 더욱 형성되고 있다.
또한 상기 게이트 절연막(50) 위로는 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(60)이 형성되어 있으며, 상기 데이터 배선(60) 상부로는 전면에 보호층(65)이 형성되어 있으며, 상기 보호층(65) 위로는 각 화소영역(P) 내에서 상기 게이트 절연막(50) 하부에 형성된 공통전극(49a, 49b)과 서로 엇갈려 교대로 배치되도록 다수의 화소전극(70a, 70b)이 형성되고 있다.
스위칭 영역(TrA)에 있어서는, 기판(40)상에 게이트 전극(45)과, 게이트 절연막(50)과, 액티브층(51a)과 서로 이격하는 오믹콘택층(51b)으로 이루어진 반도체층(51)과, 서로 이격하는 소스 및 드레인 전극(53, 55)이 순차 적층된 구조를 갖는 박막트랜지스터(Tr)가 형성되어 있다.
한편, 이러한 구성을 갖는 횡전계형 액정표시장치용 어레이 기판의 제조 방법에 대해 간단히 설명하면, 상기 기판(40) 상에 제 1 금속물질을 증착한 후, 제 1 마스크 공정에 의해 게이트 전극(45)과 게이트 배선(미도시)과 공통배선(미도시) 및 공통전극(49a, 49b)을 형성하고, 다음, 제 1 무기절연물질을 증착하여 게이트 절연막(50)을 형성하고, 연속하여 상기 게이트 절연막 위로 순수 비정질 실리콘(a-Si), 불순물 비정질 실리콘(n+ a-Si)을 연속적으로 증착함으로써 순수 비정질 실리콘층(미도시) 및 불순물 비정질 실리콘층(미도시)을 형성한다. 이후, 제 2 마스크 공정에 의해 상기 순수 및 불순물 비정질 실리콘층(미도시)을 패터닝함으로써 상기 게이트 전극(45)을 덮는 위치에 액티브층(51a) 및 불순물 비정질 실리콘 패턴(미도시)을 형성한다.
다음, 상기 비정질 실리콘 패턴(미도시) 상부로 제 2 금속물질을 증착한 후, 제 3 마스크 공정에 의해 데이터 배선(60)과 상기 불순물 비정질 실리콘 패턴(미도시) 상부에서 서로 일정간격 이격하는 소스 및 드레인 전극(53, 55)을 형성한다. 이 단계에서는, 소스 및 드레인 전극(53, 55)을 마스크로 하여, 이격된 구간의 상기 불순물 비정질 실리콘 패턴(미도시)을 제거함으로써 서로 이격하는 오믹콘택층(51b)을 형성하고, 그 하부층인 액티브층(51a)을 노출시켜 채널을 형성함으로써 상기 오믹콘택층(51b)과 액티브층(51a)으로 구성되는 반도체층(51)을 형성한다. 상기 게이트 전극(45), 게이트 절연막(50), 반도체층(51), 소스 및 드레인 전극(53, 55)은 스위칭 소자인 박막트랜지스터(Tr)를 이룬다.
다음, 제 2 절연물질을 증착한 후, 제 4 마스크 공정에 의해 드레인 전극(55)의 일부를 노출시키는 드레인 콘택홀(67)을 가지는 보호층(65)을 형성한 후, 상기 보호층(65) 위로 투명 도전성 물질을 증착하고, 제 5 마스크 공정에 의해 패터닝함으로써 화소전극(70a, 70b)을 형성한다.
이와 같이, 기존의 횡전계형 액정표시장치용 어레이 기판의 제조 공정에서는 통상 5 마스크 공정을 진행하고 있다.
하지만, 마스크 공정에서는 증착, 노광, 현상, 식각 공정별로 장비들이 필요하고, 물리적, 화학적 공정이 반복됨에 따라 마스크 공정이 많을수록 공정시간이 많이 걸리고 이에 의해 생산성이 저하되며, 제조 비용이 상승한다.
최근에는 이러한 5마스크 공정 진행에 의한 문제를 해결하고자 4마스크 공정에 의해 횡전계형 액정표시장치용 어레이 기판을 제조하는 방법이 제안되었다.
하지만 이러한 4마스크 공정에 의해 제조된 어레이 기판은, 하나의 화소영역에 대한 단면도인 도 4에 도시한 바와 같이, 그 제조 방법에 있어서 반도체층(79)과 소스 및 드레인 전극(84, 86)을 하나의 마스크 공정을 통해 제조함으로써 1회의 마스크 공정을 줄이는 것이 특징이지만, 상기 반도체층(79)과, 소스 및 드레인 전극(84, 86)과 데이터 배선(82)을 하나의 마스크 공정을 통해 동시에 패터닝하게 됨으로써, 상기 데이터 배선(82) 하부에도 순수 비정질 실리콘의 제 1 패턴(80a) 및 불순물 비정질 실리콘의 제 2 패턴(80b)으로 이루어진 반도체패턴(80)이 형성되고, 특히 상기 제 1 패턴(80a)이 상기 데이터 배선의 폭보다 넓은 폭을 가지며 형성됨으로써 포토 커런트(photo current) 증가로 인해 오프 커런트(Ioff) 특성이 저하되며 웨이비 노이즈가 발생되는 문제가 발생한다.
따라서, 이러한 문제를 해결하고자, 최근에는 4마스크 공정을 진행하면서도 소스 및 드레인 전극과 액티브층을 서로 이원화하여 게이트 전극에 대응하여 액티브층과 불순물 비정질 실리콘 패턴을 형성하고, 그 상부로 금속층을 형성한 후, 이를 패터닝하여 상기 소스 및 드레인 전극과 공통전극과 화소전극을 형성하며 이후 보호층을 형성하는 것을 특징으로 하는 제조 방법이 제안되었다.
하지만, 이와 같은 방법에 의해 형성된 어레이 기판의 화소전극과 공통전극이 형성된 부분의 단면도인 도 5를 참조하면, 상기 소스 및 드레인 전극(미도시) 형성을 위한 패터닝 공정 시 진행되는 드라이 에칭과 포토레지스트 패턴의 애싱 등에 의해 상기 화소전극(97)과 공통전극(98) 외부로 노출되는 게이트 절연막(96)이 영향을 받아 식각됨으로써 상기 게이트 절연막(96) 위에 형성되는 화소전극(97) 및 공통전극(98)과 큰 단차를 발생시킴으로써 명암비를 저하시키며, 나아가 빛샘현상을 야기시키는 문제를 발생시키고 있다.
또한, 상기 화소전극과 공통전극의 패터닝 시 게이트 절연막까지 식각되는 것을 방지하고자 금속과 절연막과의 선택비가 우수한 습식식각을 진행하면 상기 소스 및 드레인 전극 사이로 노출된 상기 액티브층에 금속 잔유물이 남게되어 상기 소스 및 드레인 전극간의 쇼트를 발생시킨다든지 또는 상기 액티브층이 오염됨으로써 박막트랜지스터의 특성을 저하시키는 문제를 야기하고 있는 실정이다.
상기 문제점을 해결하기 위해서, 본 발명에서는 4마스크 공정에 의해 제조하면서도 반도체층을 5마스크 제조 공정에서와 같이 아일랜드 형태로 형성함으로써 포토 커런트 발생을 최소화하여 오프 전류 특성을 향상시키는 것을 제 1 목적으로 한다.
또한, 동시에 화소전극과 공통전극의 패터닝 시 그 하부에 위치한 게이트 절연막이 식각되는 것을 억제하여 상기 공통전극 및 화소전극과의 단차를 최소화하여 빛샘을 방지하며, 동시에 명암비를 향상시키는 것을 제 2 목적으로 한다.
또한, 제조 공정 중 식각액 등에 액티브층이 노출됨으로써 발생하는 금속잔유물의 흡착 및 상기 액티브층의 오염을 방지할 수 있는 액정표시장치용 어레이 기 판의 제조 방법을 제공하는 것을 제 3 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 횡전계형 액정표시장치용 어레이 기판의 제조 방법은, 기판 상에 게이트 배선과, 상기 게이트 배선과 연결된 게이트 전극 및 상기 게이트 배선과 나란하게 연장하는 공통배선을 형성하는 단계와; 상기 게이트 배선과 게이트 전극 및 공통배선 상부로 전면에 상기 공통배선에 대응해서 다수의 공통 콘택홀을 갖는 게이트 절연막을 형성하고, 상기 게이트 절연막 위로 상기 게이트 전극에 대응해서 아일랜드 형상의 액티브층과, 상기 액티브층 상부에 불순물 비정질 실리콘 패턴을 형성하는 단계와; 상기 불순물 비정질 실리콘 패턴 위로 서로 이격하며 서로 이격하는 이중층 의 소스 및 드레인 전극과, 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 화소영역을 정의하는 이중층의 데이터 배선을 형성하고, 동시에 상기 화소영역 내에 상기 드레인 전극과 연결되며 서로 이격하는 다수의 이중층의 화소전극과, 상기 다수의 공통 콘택홀을 통해 상기 공통배선과 전기적으로 연결되며 상기 다수의 화소전극과 교대하며 상기 화소전극과 동일한 단면구조를 갖는 다수의 이중층 공통전극을 형성하는 단계와; 상기 이중층 구조의 다수의 화소전극과 공통전극의 상부층을 습식식각하여 제거함으로써 단일층 구조의 화소전극과 공통전극을 형성하는 단계와; 상기 소스 및 드레인 전극 사이로 노출된 상기 불순물 비정질 실리콘 패턴을 제거하여 상기 액티브층을 노출시키는 단계를 포함한다.
상기 게이트 배선과, 상기 게이트 배선과 게이트 전극 및 상기 게이트 배선과 나란하게 연장하는 공통배선을 형성하는 단계는, 상기 게이트 배선 일끝단에 게이트 패드전극을 형성하는 단계를 포함한다.
이때, 상기 다수의 공통 콘택홀을 포함하는 게이트 절연막과 액티브층 및 불순물 비정질 실리콘 패턴을 형성하는 단계는, 상기 게이트 배선과 게이트 전극 및 공통배선 상부로 전면에 상기 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 순수 비정질 실리콘층과, 불순물 비정질 실리콘층을 순차적으로 형성하는 단계와; 상기 불순물 비정질 실리콘층 위로 상기 게이트 전극에 대응해서 그 중앙부에 제 1 두께의 제 1 포토레지스트 패턴을 형성하고, 상기 공통 콘택홀이 형성될 부분 및 상기 게이트 패드전극에 대응해서는 상기 불순물 비정질 실리콘층을 노출시키며, 그 외의 영역에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 2 포토레지스트 패턴 외부로 노출된 불순물 비정질 실리콘층과 그 하부의 순수 비정질 실리콘층과 상기 게이트 절연막을 식각하여 상기 공통배선을 노출시키는 상기 다수의 공통 콘택홀과 상기 게이트 패드전극을 노출시키는 게이트 패드콘택홀을 형성하는 단계와; 건식공정을 진행하여 상기 제 2 포토레지스트 패턴을 제거하는 단계와; 상기 제 2 포토레지스트 패턴이 제거됨으로써 노출된 상기 불순물 비정질 실리콘층과 상기 순수 비정질 실리콘층을 제거함으로써 아일랜드 형상의 상기 액티브층과 상기 불순물 비정질 실리콘패턴을 형성하는 단계와; 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함한다.
상기 이중층 구조를 갖는 데이터 배선과 소스 및 드레인 전극과 다수의 화소전극 및 공통전극을 형성하는 단계는, 상기 데이터 배선 일끝단에 데이터 패드전극과, 상기 게이트 패드부에 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 다수의 화소전극을 연결하며 상기 전단의 게이트 배선과 중첩하여 스토리지 커패시터를 이루는 화소전극 연결부를 형성하는 단계를 포함한다. 이때, 상기 이중층 구조의 다수의 화소전극과 공통전극의 상부층을 습식식각하여 제거함으로써 단일층 구조의 화소전극과 공통전극을 형성하는 단계는, 상기 불순물 비정질 실리콘 패턴 위로 전면에 순차적으로 제 1 금속층 및 제 2 금속층을 형성하는 단계와; 상기 제 2 금속층 위로 상기 데이터 배선과 소스 및 드레인 전극과 상기 화소전극 연결부에 대응해서는 제 3 두께의 제 3 포토레지스트 패턴을, 상기 다수의 화소전극과 공통전극과 게이트 패드전극 및 데이터 패드전극에 대응해서는 상기 제 3 두께보다 얇은 제 4 두께의 제 4 포토레지스트 패턴을 형성하는 단계와; 상기 제 3 및 4 포토레지스트 패턴 외부로 노출된 상기 제 2 금속층과 상기 제 1 금속층을 제 1 습식식각을 통해 제거하는 단계와; 건식공정을 진행하여 상기 제 4 포토레지스트 패턴을 제거하는 단계와; 상기 소스 및 드레인 전극 사이로 노출된 상기 불순물 비정질 실리콘 패턴에 대해 1차 드라이 에칭을 실시하여 그 두께를 1/2 내지 2/3 만큼 줄이는 단계와; 상기 제 4 포토레지스트 패턴이 제거됨으로써 노출된 이중층 구조를 갖는 다수의 화소전극과 공통전극과 게이트 보조 패드전극 및 데이터 패드전극에 있어 상기 제 2 금속층으로 이루어진 상부층을 제 2 습식식각을 진행하여 제거하는 단계와; 상기 제 4 포토레지스트 패턴을 습식공정을 진행하여 제거하는 단 계를 포함한다.
상기 이중층 구조의 다수의 화소전극과 공통전극의 상부층을 습식식각하여 제거함으로써 단일층 구조의 화소전극과 공통전극을 형성하는 단계는, 상기 불순물 비정질 실리콘 패턴 위로 전면에 순차적으로 제 1 금속층 및 제 2 금속층을 형성하는 단계와; 상기 제 2 금속층 위로 상기 데이터 배선에 대응해서는 제 3 두께의 제 3 포토레지스트 패턴을, 상기 소스 및 드레인 전극과 상기 화소전극 연결부와 상기 다수의 화소전극과 공통전극과 게이트 패드전극 및 데이터 패드전극에 대응해서는 상기 제 3 두께보다 얇은 제 4 두께의 제 4 포토레지스트 패턴을 형성하는 단계와; 상기 제 3 및 4 포토레지스트 패턴 외부로 노출된 상기 제 2 금속층과 상기 제 1 금속층을 제 1 습식식각을 통해 제거하는 단계와; 건식공정을 진행하여 상기 제 4 포토레지스트 패턴을 제거하는 단계와; 상기 소스 및 드레인 전극 사이로 노출된 불순물 비정질 실리콘 패턴에 대해 1차 드라이 에칭을 실시하여 그 두께를 1/2 내지 2/3 만큼 줄이는 단계와; 상기 제 4 포토레지스트 패턴이 제거됨으로써 노출된 이중층 구조를 갖는 소스 및 드레인 전극과 다수의 화소전극과 공통전극과 화소전극 연결부와 게이트 보조 패드전극 및 데이터 패드전극에 있어 상기 제 2 금속층으로 이루어진 상부층을 제 2 습식식각을 진행하여 제거하는 단계와; 상기 제 4 포토레지스트 패턴을 스트립을 진행하여 제거하는 단계를 포함한다.
상기 제 1 금속층은 몰리브덴(Mo) 또는 몰리브덴 합금(MoTi)이며, 상기 제 2 금속층은 구리(Cu), 구리합금, 알루미늄(Al), 알루미늄 합금(AlNd) 중 하나로 이루어진 것이 특징이다.
본 발명에 있어서는 4회의 마스크 공정을 진행하여 액정표시장치용 어레이 기판을 제조함으로써 공정 효율을 높일 수 있고, 공정 단순화로 인하여 횡전계형 액정표시장치용 어레이 기판의 제조 비용을 절감하는 효과가 있다.
또한, 액티브층이 스위칭 영역에 아일랜드 형태로 형성되는 구조가 되며, 데이터 배선 하부에 형성된 불순물 비정질 실리콘 패턴이 상기 데이터 배선 외측으로 노출되지 않는 구조가 되므로 포토 커런트에 의해 발생하는 오프 저류 특성 저하를 방지할 수 있으며, 나아가 웨이비 노이즈를 원천적으로 방지하는 효과가 있다.
또한, 제조 공정 중 액티브층이 식각액이나 스트립 액에 노출되지 않으므로 이의 오염을 방지함으로써 박막트랜지스터의 특성 저하를 방지하는 효과가 있다.
또한, 공통전극과 화소전극의 패터닝 시 게이트 절연막이 식각되는 것을 최소화하여 상기 공통전극 및 화소전극과 그 주변의 게이트 절연막과의 단차를 최소화함으로써 명암비 저하를 방지하며 나아가 빛샘 발생을 억제하는 효과가 있다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
우선, 본 발명에 따른 액정표시장치용 어레이 기판의 평면구조에 대해 설명한다.
도 6은 본 발명에 따른 어레이 기판의 하나의 화소영역에 대한 평면도이다.
도시한 바와 같이, 본 발명의 실시예 따른 횡전계형 액정표시장치용 어레이 기판(101)은 다수의 게이트 및 데이터 배선(103, 135)이 교차하여 화소영역(P)을 정의하며 형성되고 있으며, 상기 게이트 배선(103)과 나란하게 화소영역(P)을 관통하며 공통배선(106)이 형성되고 있다.
또한, 화소영역(P) 내의 위치한 스위칭 영역에는 상기 게이트 배선(103)및 데이터 배선(135)과 연결되며 게이트 전극(108), 게이트 절연막(미도시), 반도체층(132), 서로 이격하는 소스 및 드레인 전극(140, 143)으로 구성된 박막트랜지스터(Tr)가 형성되어 있다. 이때, 상기 게이트 전극(108)은 상기 게이트 배선(103)과, 상기 소스 전극(140)은 상기 데이터 배선(135)과 연결되고 있다. 상기 박막트랜지스터(Tr)의 구조 및 형상은 다양하게 변형 가능하다. 예를들어, 상기 데이터 배선(135)에서 분기한 소스 전극을 "U"형태로 구성하고 상기 드레인 전극(143)을 상기 "U"형태의 소스 전극의 개구에 삽입하는 형태로 구성할 경우 "U"형태의 채널구조를 갖도록 형성할 수도 있다.
또한, 상기 화소영역(P) 내에는 다수의 화소전극(150)과 공통전극(147)이 서로 교대하며 이격하여 형성되고 있으며, 상기 다수의 화소전극(150)은 상기 드레인 전극(143)과 연결되고 있으며, 상기 다수의 공통전극(147)은 상기 공통배선(106)과 다수의 공통 콘택홀(117)을 통해 연결되고 있다.
또한, 상기 다수의 화소전극(150)은 그 끝단이 화소전극 연결부(153)와 연결되고 있으며, 상기 화소전극 연결부(153) 상기 게이트 배선(103)까지 연장되어 이와 중첩 형성됨으로써 상기 게이트 배선(103)과 더불어 스토리지 커패시터(StgC)를 이루고 있다. 도면에서는 상기 게이트 배선(103)의 중첩 부분을 제 1 스토리지 전극(미도시), 상기 다수의 화소전극(150) 끝단을 연결하는 상기 화소전극 연결부(153)를 제 2 스토리지 전극으로 하여 상기 스토리지 커패시터(StgC)가 형성된 것을 보이고 있지만, 상기 화소전극 연결부(153)를 상기 공통배선(106)과 중첩하도록 형성함으로써 상기 공통배선(106)을 제 1 스토리지 전극, 상기 화소전극 연결부(153)를 제 2 스토리지 전극으로 하여 스토리지 커패시터(StgC)가 형성될 수도 있다.
한편, 상기 게이트 배선(103)과 데이터 배선(135)의 일끝단은 각각 게이트 및 데이터 패드부(미도시)로 연장하여 각각 게이트 패드전극(미도시)과 데이터 패드전극(미도시)과 연결되고 있다.
이후에는 이러한 평면 구조를 갖는 본 발명의 실시예에 따른 어레이 기판의 제조 방법에 대해 설명한다.
도 7a 내지 도 7m은 도 6을 절단선 Ⅶ-Ⅶ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도이며, 도 8a 내지 도 8m과, 도 9a 내지 도 9m 각각은 본 발명의 실시예에 따른 횡전계형 액정표시장치용 어레이 기판의 게이트 패드부 및 데이터 패드부에 대한 제조 단계별 공정 단면도이다. 이때 설명의 편의를 위해 각 화소영역(P)에 있어 박막트랜지스터(Tr)가 형성되는 영역을 스위칭 영역(TrA), 스토리지 커패시터(StgC)가 형성되는 영역을 스토리지 영역(StgA)이라 정의한다.
도 7a, 8a 및 9a 도시한 바와 같이, 투명한 절연기판(101) 예를들어 유리 또는 플라스틱으로 이루어진 기판(101) 상에 제 1 금속물질 예를들면 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 도전성 금속 그룹 중 선택된 하나로 제 1 금속층(미도시)을 형성하고 이를 패터닝하여, 일방향으로 연장하는 게이트 배선(103) 및 이와 나란하게 공통배선(106)을 형성하고, 동시에 상기 게이트 배선(103)에서 각 화소영역(P) 내의 스위칭 영역(TrA)으로 분기한 게이트 전극(108)과, 상기 게이트 배선(103)의 일 끝단이 위치한 게이트 패드부(GPA)에 게이트 패드전극(111)을 형성한다.
도 7b, 8b 및 9b 도시한 바와 같이, 상기 게이트 전극(108), 게이트 배선(103), 공통 배선(106)과 게이트 패드전극(111)이 형성된 기판(101) 상에 무기절연물질 예를들면 질화실리콘(SiNx) 또는 산화실리콘(SiO2)을 증착함으로써 게이트 절연막(116)을 형성하고, 연속하여 순수 비정질 실리콘과 불순물 비정질 실리콘을 순차적으로 증착함으로써 순수 비정질 실리콘층(120)과 불순물 비정질 실리콘층(125)을 형성한다.
다음, 상기 불순물 비정질 실리콘층(125) 위로 감광성 유기물질인 포토레지스트를 전면에 도포하여 제 1 포토레지스트층(미도시)을 형성하고, 이에 대해 빛의 차단영역과, 빛을 거의 100% 투과시키는 투과영역, 그리고 상기 투과영역 대비 빛의 투과량 작은 반투과영역으로 구성된 다중 톤 노광 마스크(미도시)를 위치시킨 후, 이를 통해 노광을 실시하고, 이후 상기 노광된 제 1 포토레지스트층(미도시)을 현상함으로써 상기 스위칭 영역(TrA)의 상기 게이트 전극(108)에 대응하여 제 1 두께의 제 1 포토레지스트 패턴(180a)을 형성하고, 상기 게이트 패드부(GPA)의 게이 트 패드전극(111)의 중앙부와 상기 공통배선(106) 일부, 즉 공통 콘택홀이 형성될 부분에 대해서는 상기 불순물 비정질 실리콘층(125)이 노출되도록 상기 제 1 포토레지스트층(미도시)이 완전히 제거되도록 하고, 그 이외의 영역에서는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴(180b)이 형성되도록 한다.
이후, 도 7c, 8c 및 9c 도시한 바와 같이, 이후, 드라이 에칭을 진행하여 상기 제 1 및 2 포토레지스트 패턴(180a, 180b) 외부로 노출된 상기 불순물 비정질 실리콘층(125)과 그 하부의 순수 비정질 실리콘층(120) 및 게이트 절연막(116)을 제거함으로써 상기 공통배선(106)에 대응해서는 상기 공통배선(106)을 노출시키는 다수의 공통 콘택홀(117)을 형성하고, 동시에 상기 게이트 패드부(GPA)에 있어서는 상기 게이트 패드전극(111)을 노출시키는 게이트 패드 콘택홀(118)을 형성한다. 이때 다수의 공통 콘택홀(117)은 추후 각 화소영역(P) 내에 형성될 공통전극의 개수와 동일하게 형성하는 것이 바람직하다.
도 7d, 7d 및 7d 도시한 바와 같이, 애싱(ashing)을 진행하여 상기 제 2 두께를 갖는 제 2 포토레지스트 패턴(도 7c, 7c 및 7c의 180b)을 제거함으로써 상기 스위칭 영역(TrA)의 게이트 전극(108)에 대응하는 영역을 제외한 모든 영역에 대해 상기 불순물 비정질 실리콘층(125)을 노출시킨다. 이때 상기 제 1 포토레지스트 패턴(180a)의 두께는 줄어들지만 여전히 스위칭 영역(TrA)에 남아있게 된다.
다음, 도 7e, 7e 및 7e 도시한 바와 같이, 드라이 에칭을 진행하여 상기 제 1 포토레지스트 패턴(180a) 외부로 노출된 상기 불순물 비정질 실리콘층(도 7d, 8d 및 9d의 125)과 그 하부의 순수 비정질 실리콘층(도 7d, 8d 및 9d의 120)을 제거함으로써 상기 스위칭 영역(TrA)의 게이트 전극(108)에 대응하는 부분을 제외하고는 상기 게이트 절연막(116)이 노출되도록 한다. 이때, 상기 스위칭 영역(TrA)에 있어서는 상기 제 1 포토레지스트 패턴(180a) 하부로 아일랜드 형태로써 동일한 크기를 갖는 불순물 비정질 실리콘 패턴(126)과 순수 비정질 실리콘의 액티브층(121)이 형성되게 된다.
다음, 도 7f, 8f 및 9f 도시한 바와 같이, 상기 액티브층(121)과 불순물 비정질 실리콘 패턴(126)이 형성된 기판(101)에 대해 스트립을 진행하여 상기 제 1 포토레지스트 패턴(도 7e의 180a)을 제거함으로써 상기 불순물 비정질 실리콘 패턴(126)을 노출시킨다. 이후, 상기 불순물 비정질 실리콘 패턴(126) 위로 기판(101) 전면에 제 2 금속물질 예를들면 비교적 부식에 강한 특성을 갖는 몰리브덴(Mo) 또는 몰리브덴 합금(MoTi)과 제 3 금속물질 예를들면 저저항 특성을 갖는 구리(Cu), 구리합금, 알루미늄(Al), 알루미늄 합금(Alnd) 중 하나를 증착함으로써 제 2 금속층(132) 및 제 3 금속층(133)을 형성한다.
다음, 도 7g, 8g 및 9g 도시한 바와 같이, 상기 제 3 금속층(133) 위로 포토레지스트를 도포하여 제 2 포토레지스트층(미도시)을 형성하고, 이를 차단영역과 투과영역 및 반투과영역을 갖는 노광 마스크(미도시)를 이용하여 노광을 실시한 후, 이를 현상함으로써 데이터 배선이 형성되어야 할 부분 및 서로 이격하는 소스 및 드레인 전극이 형성되어야 할 부분 및 스토리지 커패시터가 형성되어야 할 부분에 대응해서는 제 3 두께의 제 3 포토레지스트 패턴(183a)을, 화소전극 및 공통전 극이 형성되어야 할 부분과 게이트 및 데이터 패드부(GPA, DPA)에 대응해서는 상기 제 3 두께보다 얇은 제 4 두께의 제 4 포토레지스트 패턴(183b)을 형성하고, 그 이외의 영역에 대응해서는 상기 제 2 포토레지스트층(미도시)을 제거함으로써 제 3 금속층(7f, 8f, 9f의 133)을 노출시킨다.
이때 변형예로서 상기 데이터 배선이 형성될 부분에 대응해서만 제 3 두께를 갖는 제 3 포토레지스트 패턴(180a)을 형성할 수도 있다. 이는 저저항 특성을 갖는 제 3 금속층(7f, 8f, 9f의 133)으로 이루어진 부분이 최종적으로 남게되어 이중층 구조의 데이터 배선을 형성하기 위함이며, 그 이외의 구성요소 소스 및 드레인 전극과 스토리지 커패시터가 형성될 부분에 대응해서는 신호지연 등의 문제 등은 야기하지 않는 바, 이중층 구조를 갖거나 또는 단일층 구조를 갖더라도 문제되지 않기 때문이다. 이후 도면에서는 상기 소스 및 드레인 전극과 스토리지 영역에 있어서는 이중층 구조를 갖는 것으로 도시하였다.
다음, 도 7h, 8h 및 9h 도시한 바와 같이, 상기 제 3 및 제 4 포토레지스트 패턴(183a, 183b) 외부로 노출된 상기 제 3 및 2 금속층(도 7g, 8g 및 10g의 133 및 132)을 습식 식각을 진행하여 제거함으로써 스위칭 영역(TrA)에 있어서는 상기 불순물 비정질 실리콘 패턴(126)의 양끝단과 각각 접촉하며, 서로 이격하는 이중층 구조의 소스 및 드레인 전극(140(140a, 140b), 143(143a, 143b))을 형성한다.
또한, 각 화소영역(P)의 경계에는 상기 게이트 배선(103)과 교차하여 상기 화소영역(P)을 정의하는 이중층 구조의 데이터 배선(미도시)을 형성하며, 동시에 각 화소영역(P) 내측에는 서로 교대하며 이격하는 다수의 화소전극(150)과 공통전 극(147)을 형성한다. 이때 상기 다수의 각 공통전극(147)은 상기 다수의 공통콘택홀(117)을 통해 상기 공통배선(106)과 접촉하는 구조를 이루게 된다. 또한, 스토리지 영역(StgA)에 있어서는 제 2 스토리지 전극을 이루는 화소전극 연결부(153)를 형성한다. 그리고, 게이트 패드부(GPA)에 있어서는 상기 게이트 패드 콘택홀(118)을 통해 상기 게이트 패드전극(111)과 전기적으로 연결되는 게이트 보조 패드전극(159)을, 그리고 데이터 패드부(DPA)에 있어서는 데이터 패드전극(156)을 형성한다. 이때, 상기 데이터 배선(미도시)과 화소전극 연결부(153(153a, 153b))와 공통전극(147(147a, 147b))과 화소전극(150(150a, 150b))과 게이트 보조 패드전극(159(159a, 159b))과 데이터 패드전극(156(156a, 156b))은 현 단계에서는 모두 이중층 구조를 이루는 것이 특징이다.
다음, 도 7i, 8i 및 9i 도시한 바와 같이, 애싱(ashing)을 실시하여 상기 제 4 포토레지스트 패턴(도 7h, 7h 및 7h의 183b)을 제거함으로써 상기 이중층 구조의 공통전극(147(147a, 147b))과 화소전극(150(150a, 150b))과 게이트 보조 패드전극(159(159a, 159b)) 및 데이터 패드전극(156(156a, 156b))과 화소전극 연결부(153(153a, 153b))를 노출시킨다. 이때, 상기 이중층 구조를 갖는 데이터 배선(미도시)과 소스 및 드레인 전극(140(140a, 140b), 143(143a, 143b)) 상부에는 여전히 제 3 포토레지스트 패턴(183a)이 비록 그 두께가 줄어들었으나 남아있게 된다. 이때 상기 스위칭 영역(TrA)에서는 상기 소스 및 드레인 전극(140, 143) 사이로 불순물 비정질 실리콘 패턴(126)이 노출된 상태가 되고 있다. 이후 드라이 에칭을 실시함으로써 상기 스위칭 영역(TrA)에 있어 상기 소스 및 드레인 전극(140, 143) 사이로 노출된 불순물 비정질 실리콘 패턴(126)을 그 표면으로부터 1/2 내지 2/3 정도를 제거함으로써 처음 두께의 1/3 내지 1/2 정도의 두께를 갖도록 한다. 이 경우 구성요소 특히 화소영역(P) 중앙부의 공통전극(147)과 화소전극(150) 외부로 노출된 게이트 절연막(116)이 영향을 받지만, 상기 불순물 비정질 실리콘 패턴(126) 자체의 두께는 1000Å정도가 되며, 이의 1/2 내지 2/3정도를 제거하는 바 그 공정 시간이 매우 짧게 되어 비록 소정의 두께는 제거 될지라도 이후 공정에서는 상기 남아있는 불순물 비정질 실리콘 패턴(126)을 제거하기 위한 2차 드라이 에칭을 제외하고는 다른 구성요소의 제거를 위한 드라이 에칭 및 애싱은 진행되지 않으므로 문제되지 않는다.
이후, 도 7j, 8j 및 9j 도시한 바와 같이, 상기 불순물 비정질 실리콘 패턴(126)의 두께를 줄인 기판(101)에 대해 습식 식각을 진행함으로써 상기 제 3 포토레지스트 패턴(183a) 외부로 노출된 이중층 구조의 공통전극(도 7i의 147)과 화소전극(도 7i의 150)과 게이트 보조 패드전극(도 8i의 159) 및 데이터 패드전극(도 9i의 156)과 화소전극 연결부(도 7i의 153)에 있어 저저항 물질로 이루어진 상부층(도 7i, 8i 및 9i의 147b, 150b, 159b, 156b, 153b) 즉, 상기 제 3 금속층(도 7g, 8g 및 9g의 133)에 의해 형성된 부분을 제거한다. 따라서, 단일층 구조를 갖는 공통전극(148)과 화소전극(151)과 게이트 보조 패드전극(160)과 데이트 패드전극(157)을 형성하게 된다. 이 경우, 상기 각 구성요소의 상부층(도 7i, 8i 및 9i의 147b, 150b, 159b, 156b, 153b)의 제거는 반드시 습식식각을 진행하는 것이 특징이다. 드라이 에칭을 실시하여 3000Å 내지 4000Å 정도의 두께를 갖는 상기 상부층 (도 7i, 8i 및 9i의 147b, 150b, 159b, 156b, 153b)을 제거하는 경우, 상기 공통전극(148)과 화소전극(151) 외부로 노출된 상기 게이트 절연막(116)까지 영향을 받아 노출된 면이 제거됨으로써 그 두께가 줄어들게 되기 때문이다.
이 경우, 상기 공통전극(148) 및 화소전극(151)과 상기 게이트 절연막(116)의 단차 증가에 의해 명암비 저하가 발생되므로 이를 방지하기 위해 상기 게이트 절연막(116)에 대해 전혀 영향을 미치지 않는 식각액을 이용한 습식식각을 진행하는 것이다. 이때 상기 스위칭 영역(TrA)에 있어서는 상기 서로 이격하는 소스 및 드레인 전극(140 ,143) 사이에는 여전히 그 두께가 줄어든 불순불 비정질 실리콘 패턴(126)이 남아있어 상기 액티브층은 노출되지 않는 바, 식각액 내의 금속 잔유물 등이 상기 액티브층에 흡착되는 등의 문제는 발생하지 않는다.
또한, 상기 데이터 배선(미도시) 하부와 상기 소스 및 드레인 전극(140, 143)의 양 끝단의 하부에는 반도체 물질인 순수 및 불순물 비정질 실리콘층이 존재하지 않는 바, 종래의 4마스크 공정 진행에 의해 발생하는 데이트 배선 하부에 위치하는 반도체 패턴이 노출되는 등의 문제는 발생하지 않게 된다.
다음, 도 7k, 8k 및 9k 도시한 바와 같이, 상기 데이터 배선(135)과 소스 및 드레인 전극(140, 143)을 덮으며 남아있는 상기 제 3 포토레지스트 패턴(도 7j의 183a)을 스트립(strip)의 습식공정을 진행하여 제거한다. 애싱(ashing)의 건식공정을 실시할 경우 상기 공통전극(148) 및 화소전극(151) 외부로 노출된 게이트 절연막(116)의 두께 또한 줄어들게 되어 상기 공통전극(148) 및 화소전극(151)과의 단차를 더욱 크게 하게 되는 바 이를 방지하기 위해 스트립액을 이용한 습식공정인 스트립을 진행하여 상기 제 3 포토레지스트 패턴(도 7j의 183a)을 제거하는 것이다. 이 경우 역시 스위칭 영역(Tr)에는 여전히 불순물 비정질 실리콘 패턴(126)이 남아있는 바 액티브층(121)의 오염 등은 발생하지 않으므로 문제되지 않는다.
다음, 도 7l, 8l 및 9l 도시한 바와 같이, 상기 스트립(strip)을 통해 상기 제 3 포토레지스트 패턴(도 7j의 183a)이 제거된 기판(101)에 대해 2차 드라이 에칭을 실시함으로써 상기 소스 및 드레인 전극(140, 143) 외부로 노출된 불순물 비정질 실리콘 패턴(도 7k의 126)을 제거함으로써 상기 액티브층(121)을 노출시킨다. 이때, 상기 소스 및 드레인 전극(140, 143)에 의해 제거되지 않고 남게 되는 부분은 오믹콘택층(127)을 이루게 된다.
이 경우 상기 공통전극(148)과 화소전극(151) 외부로 노출된 게이트 절연막(116)도 소정의 영향을 받겠지만, 상기 불순물 비정질 실리콘 패턴(도 7k의 126)의 두께는 총 1000Å 정도가 되며 이의 두께 제거를 위해 1차 및 2차 드라이 에칭을 실시하게 됨으로써 상기 게이트 절연막(116)이 줄어드는 정도는 매우 미약하게 되는 바 문제되지 않는다. 종래의 경우, 불순물 비정질 실리콘 패턴을 포함하여 ㎛단위 두께를 갖는 포토레지스트 패턴을 애싱하거나 또는 3000㎛ 내지 4000㎛ 정도의 두께를 갖는 금속패턴까지 드라이 에칭을 통해 제거함으로써 이들 공정에 의해 모두 영향을 받게되어 상기 게이트 절연막의 두께가 현저히 줄어들게 되었지만 본 발명의 경우 전체 공정을 통해 상기 게이트 절연막은 상기 불순물 비정질 실리콘 패턴을 제거하는 드라이 에칭 공정에 대해서만 영향을 받는 바, 소정의 두께가 줄어들더라도 그 줄어드는 정도가 종래의 1/5 내지 1/10 정도 수준밖에 되지 않는 바 이로 이해 발생되는 명암비 저하는 극히 미소하게 되는 바 문제되지 않는다.
다음, 도 7m, 8m 및 9m 도시한 바와 같이, 상기 액티브층(121)이 노출된 기판(101)에 대해 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하고 이를 패터닝하여 상기 게이트 패드부(GPA)와 데이터 패드부(DPA)에 있어 각각 상기 게이트 보조 패드전극(160)과 상기 데이터 패드전극(157)을 노출시키는 제 2 게이트 패드 콘택홀(173)과 데이터 패드 콘택홀(176)을 갖는 보호층(170)을 형성함으로써 본 발명에 따른 횡전계형 액정표시장치용 어레이 기판(101)을 완성한다.
도 1은 일반적인 횡전계형 액정표시장치의 단면을 도시한 도면.
도 2a와 2b는 일반적인 횡전계형 액정표시장치의 온(on), 오프(off) 상태의 동작을 각각 도시한 단면도.
도 3은 종래의 일반적인 횡전계형 액정표시장치용 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.
도 4는 종래의 4마스크 공정에 의해 제조된 어레이 기판의 하나의 화소영역에 대한 단면도.
도 5는 종래의 또 다른 4마스크 공정에 의해 제조된 어레이 기판의 하나의 화소영역에 있어 화소전극과 공통전극이 형성된 부분에 대한 단면도.
도 6은 본 발명의 실시예에 따른 횡전계형 액정표시장치용 어레이 기판의 하나의 화소영역에 대한 평면도.
도 7a 내지 도 7m은 본 발명의 실시예에 따른 횡전계형 액정표시장치용 어레이 기판의 하나의 화소영역에 대한 제조 단계별 단면도로서 도 6을 절단선 Ⅶ-Ⅶ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도.
도 8a 내지 도 8m은 본 발명의 실시예에 따른 횡전계형 액정표시장치용 어레이 기판의 게이트 패드부에 대한 제조 단계별 공정 단면도.
도 9a 내지 도 9m은 본 발명의 실시예에 따른 횡전계형 액정표시장치용 어레이 기판의 데이터 패드부에 대한 제조 단계별 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 어레이 기판 103 : 게이트 배선
106 : 공통배선 108 : 게이트 전극
116 : 게이트 절연막 117 : 공통 콘택홀
121 : 액티브층 127 : 식각방지막
129 : 오믹콘택층 132(121 ,129) : 반도체층
135(135a, 135b) : 데이터 배선 140(140a, 140b) : 소스 전극
143(143a, 143b) : 드레인 전극 148 : 공통전극
151 : 화소전극 153 : 화소전극 연결부
P : 화소영역 StgA : 스토리지 영역
StgC : 스토리지 커패시터 Tr : 박막트랜지스터
TrA : 스위칭 영역

Claims (7)

  1. 기판 상에 게이트 배선과, 상기 게이트 배선과 연결된 게이트 전극 및 상기 게이트 배선과 나란하게 연장하는 공통배선을 형성하는 단계와;
    상기 게이트 배선과 게이트 전극 및 공통배선 상부로 전면에 상기 공통배선에 대응해서 다수의 공통 콘택홀을 갖는 게이트 절연막을 형성하고, 상기 게이트 절연막 위로 상기 게이트 전극에 대응해서 아일랜드 형상의 액티브층과, 상기 액티브층 상부에 불순물 비정질 실리콘 패턴을 형성하는 단계와;
    상기 불순물 비정질 실리콘 패턴 위로 서로 이격하며 서로 이격하는 이중층 의 소스 및 드레인 전극과, 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 화소영역을 정의하는 이중층의 데이터 배선을 형성하고, 동시에 상기 화소영역 내에 상기 드레인 전극과 연결되며 서로 이격하는 다수의 이중층의 화소전극과, 상기 다수의 공통 콘택홀을 통해 상기 공통배선과 전기적으로 연결되며 상기 다수의 화소전극과 교대하며 상기 화소전극과 동일한 단면구조를 갖는 다수의 이중층 공통전극을 형성하는 단계와;
    상기 이중층 구조의 다수의 화소전극과 공통전극의 상부층을 습식식각하여 제거함으로써 단일층 구조의 화소전극과 공통전극을 형성하는 단계와;
    상기 소스 및 드레인 전극 사이로 노출된 상기 불순물 비정질 실리콘 패턴을 제거하여 상기 액티브층을 노출시키는 단계
    를 포함하는 횡전계형 액정표시장치용 어레이 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트 배선과, 상기 게이트 배선과 연결된 게이트 전극 및 상기 게이트 배선과 나란하게 연장하는 공통배선을 형성하는 단계는,
    상기 게이트 배선 일끝단에 게이트 패드전극을 형성하는 단계를 포함하는 횡전계형 액정표시장치용 어레이 기판의 제조 방법.
  3. 제 2 항에 있어서,
    상기 다수의 공통 콘택홀을 포함하는 게이트 절연막과 액티브층 및 불순물 비정질 실리콘 패턴을 형성하는 단계는,
    상기 게이트 배선과 게이트 전극 및 공통배선 상부로 전면에 상기 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위로 순수 비정질 실리콘층과, 불순물 비정질 실리콘층을 순차적으로 형성하는 단계와;
    상기 불순물 비정질 실리콘층 위로 상기 게이트 전극에 대응해서 그 중앙부에 제 1 두께의 제 1 포토레지스트 패턴을 형성하고, 상기 공통 콘택홀이 형성될 부분 및 상기 게이트 패드전극에 대응해서는 상기 불순물 비정질 실리콘층을 노출시키며, 그 외의 영역에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포 토레지스트 패턴을 형성하는 단계와;
    상기 제 1 및 2 포토레지스트 패턴 외부로 노출된 불순물 비정질 실리콘층과 그 하부의 순수 비정질 실리콘층과 상기 게이트 절연막을 식각하여 상기 공통배선을 노출시키는 상기 다수의 공통 콘택홀과 상기 게이트 패드전극을 노출시키는 게이트 패드콘택홀을 형성하는 단계와;
    건식공정을 진행하여 상기 제 2 포토레지스트 패턴을 제거하는 단계와;
    상기 제 2 포토레지스트 패턴이 제거됨으로써 노출된 상기 불순물 비정질 실리콘층과 상기 순수 비정질 실리콘층을 제거함으로써 아일랜드 형상의 상기 액티브층과 상기 불순물 비정질 실리콘패턴을 형성하는 단계와;
    상기 제 1 포토레지스트 패턴을 제거하는 단계
    를 포함하는 횡전계형 액정표시장치용 어레이 기판의 제조 방법.
  4. 제 2 항에 있어서,
    상기 이중층 구조를 갖는 데이터 배선과 소스 및 드레인 전극과 다수의 화소전극 및 공통전극을 형성하는 단계는,
    상기 데이터 배선 일끝단에 데이터 패드전극과, 상기 게이트 배선 일끝단에 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 다수의 화소전극을 연결하며 전단의 상기 게이트 배선과 중첩하여 스토리지 커패시터를 이루는 화소전극 연결부를 형성하는 단계를 포함하는 횡전계형 액정표시장치용 어레이 기판의 제조 방법.
  5. 제 4 항에 있어서,
    상기 이중층 구조의 다수의 화소전극과 공통전극의 상부층을 습식식각하여 제거함으로써 단일층 구조의 화소전극과 공통전극을 형성하는 단계는,
    상기 불순물 비정질 실리콘 패턴 위로 전면에 순차적으로 제 1 금속층 및 제 2 금속층을 형성하는 단계와;
    상기 제 2 금속층 위로 상기 데이터 배선과 소스 및 드레인 전극과 상기 화소전극 연결부에 대응해서는 제 3 두께의 제 3 포토레지스트 패턴을, 상기 다수의 화소전극과 공통전극과 게이트 패드전극 및 데이터 패드전극에 대응해서는 상기 제 3 두께보다 얇은 제 4 두께의 제 4 포토레지스트 패턴을 형성하는 단계와;
    상기 제 3 및 4 포토레지스트 패턴 외부로 노출된 상기 제 2 금속층과 상기 제 1 금속층을 제 1 습식식각을 통해 제거하는 단계와;
    건식공정을 진행하여 상기 제 4 포토레지스트 패턴을 제거하는 단계와;
    상기 소스 및 드레인 전극 사이로 노출된 상기 불순물 비정질 실리콘 패턴에 대해 1차 드라이 에칭을 실시하여 그 두께를 1/2 내지 2/3 만큼 줄이는 단계와;
    상기 제 4 포토레지스트 패턴이 제거됨으로써 노출된 이중층 구조를 갖는 다수의 화소전극과 공통전극과 게이트 보조 패드전극 및 데이터 패드전극에 있어 상기 제 2 금속층으로 이루어진 상부층을 제 2 습식식각을 진행하여 제거하는 단계 와;
    상기 제 4 포토레지스트 패턴을 습식공정을 진행하여 제거하는 단계
    를 포함하는 횡전계형 액정표시장치용 어레이 기판의 제조 방법.
  6. 제 4 항에 있어서,
    상기 이중층 구조의 다수의 화소전극과 공통전극의 상부층을 습식식각하여 제거함으로써 단일층 구조의 화소전극과 공통전극을 형성하는 단계는,
    상기 불순물 비정질 실리콘 패턴 위로 전면에 순차적으로 제 1 금속층 및 제 2 금속층을 형성하는 단계와;
    상기 제 2 금속층 위로 상기 데이터 배선에 대응해서는 제 3 두께의 제 3 포토레지스트 패턴을, 상기 소스 및 드레인 전극과 상기 화소전극 연결부와 상기 다수의 화소전극과 공통전극과 게이트 패드전극 및 데이터 패드전극에 대응해서는 상기 제 3 두께보다 얇은 제 4 두께의 제 4 포토레지스트 패턴을 형성하는 단계와;
    상기 제 3 및 4 포토레지스트 패턴 외부로 노출된 상기 제 2 금속층과 상기 제 1 금속층을 제 1 습식식각을 통해 제거하는 단계와;
    건식공정을 진행하여 상기 제 4 포토레지스트 패턴을 제거하는 단계와;
    상기 소스 및 드레인 전극 사이로 노출된 불순물 비정질 실리콘 패턴에 대해 1차 드라이 에칭을 실시하여 그 두께를 1/2 내지 2/3 만큼 줄이는 단계와;
    상기 제 4 포토레지스트 패턴이 제거됨으로써 노출된 이중층 구조를 갖는 소 스 및 드레인 전극과 다수의 화소전극과 공통전극과 화소전극 연결부와 게이트 보조 패드전극 및 데이터 패드전극에 있어 상기 제 2 금속층으로 이루어진 상부층을 제 2 습식식각을 진행하여 제거하는 단계와;
    상기 제 4 포토레지스트 패턴을 스트립을 진행하여 제거하는 단계
    를 포함하는 횡전계형 액정표시장치용 어레이 기판의 제조 방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 제 1 금속층은 몰리브덴(Mo) 또는 몰리브덴 합금(MoTi)이며, 상기 제 2 금속층은 구리(Cu), 구리합금, 알루미늄(Al), 알루미늄 합금(AlNd) 중 하나로 이루어진 것이 특징인 횡전계형 액정표시장치용 어레이 기판의 제조 방법.
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